JP2004129130A - 通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器 - Google Patents

Abstract

【課題】デバッグモードにおいて通信相手との接続を切らずに参照したい内部状態の値を取り出し可能な通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器を提供すること。
【解決手段】デバッグ時に参照されるレジスタ又は信号を含む通信制御回路１０である。デバッグモードであるか否かを示すデバッグモード信号２２を受け取り、デバッグモードであることを示している場合には、所定のタイミングでデバッグ時に参照されるレジスタ又は信号を変化させる可能性のある入力信号をマスクするマスク回路７０とを含み、デバッグモード信号がデバッグモードであることを示している場合でも通信制御回路自体のクロックは動作状態に保持したままで、前記レジスタ又は信号の状態の変化を防止するように構成されている。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器に関する。
【０００２】
【背景技術】
一般にシステムのデバッグを行う場合には、システムのクロックを停止させてその時点で内部のレジスタが正常に動作しているかどうか調べる。しかし通信制御装置における通信手順の評価等を行う場合には、プロトコルが正常に動作しているか否かは時間的に長いスパンで行う必要がある。その間、内部のレジスタを確認しようとしてプログラムを止めると、相手との通信が切れるケースがあり、その先についてはまた最初からやり直さなければならない。
【０００３】
このため従来では、通信制御装置をデバッグする場合にはシステムの他の部分のクロックは停止させるが、通信制御部のクロックは停止させないようにしているものがあった。
【０００４】
【特許文献１】
特開平５−１７３８２６号公報
【０００５】
【発明が解決しようとする課題】
しかしこのようにするとデバッグモードに入ったときでも通信相手との接続が切れることはないが、外部信号の変化により、通信制御部の状態が変化し、システムの他の部分との時間的な一致が保証されないという問題点があった。
【０００６】
本発明は以上のような問題点に鑑みてなされたものであり、その目的とするところは、デバッグモードにおいて通信相手との接続を切らずに参照したい内部状態の値を取り出し可能な通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器の提供を目的とする。
【０００７】
【課題を解決するための手段】
（１）本発明は、デバッグ時に参照されるレジスタ又は信号を含む通信制御回路であって、
デバッグモードであるか否かを示すデバッグモード信号を受け取り、
デバッグモード信号が、デバッグモードであることを示している場合には、所定のタイミングでデバッグ時に参照されるレジスタ又は信号を変化させる可能性のある入力信号をマスクするマスク回路とを含み、
デバッグモード信号がデバッグモードであることを示している場合でも通信制御回路自体のクロックは動作状態に保持したままで、前記レジスタ又は信号の状態の変化を防止するように構成されていることを特徴とする。
【０００８】
ここでデバッグモード信号は、例えば通信制御回路に接続されたＣＰＵ等が通信制御回路にむけ出力するようにしてもよい。
【０００９】
本発明によれば、デバッグ時に通信制御回路のクロックを停止させることなく参照されるレジスタ又は信号の値が変化することを防止することが出来る。
【００１０】
従ってデバッグモードにおいて通信相手との接続を切らずに参照したい内部状態の値を取り出し可能な通信制御回路を提供することが出来る。
【００１１】
（２）本発明の通信制御回路は、
前記マスク回路は、
前記デバッグモード信号に基づき所定のタイミングでデバッグ時に参照される入力信号をラッチするラッチ回路をふくみ、
前記ラッチ回路がデバッグ時に参照されるレジスタとして機能することを特徴とする。
【００１２】
（３）本発明の通信制御回路は、
前記マスク回路は、
前記入力信号のマスクのタイミングを指示するためのマスク指示信号を受け取り、マスク指示信号に基づき所定のタイミングを検出することを特徴とする。
【００１３】
（４）本発明は、上記のいずれかに記載の通信制御回路を含むことを特徴とする通信制御装置である。
【００１４】
（５）本発明は、上記のいずれかに記載の通信制御回路を含むことを特徴とするマイクロコンピュータである。
【００１５】
（６）本発明は、上記記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器である。
【００１６】
【発明の実施の形態】
１．半導体装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００１７】
図１は本実施の形態の通信制御回路の構成について説明するための図である。
【００１８】
本通信制御回路１０は、装置制御部２０と接続され、通信制御部３０を含む。装置制御部２０は、例えばＣＰＵ等の処理プロセッサを含み、デバッグモードに移行する処理も行うように構成されている。
【００１９】
通信制御部１００は、外部の通信装置との通信制御を行うもので、通信処理部４０と、接続保持部５０と、入出力制御部６０を含む。
【００２０】
入出力制御部６０は入出力保持部７０を含む。
【００２１】
入出力保持部７０は、デバッグモード信号２２がデバッグモードであることを示している場合には、所定のタイミングでデバッグ時に参照されるレジスタ又は信号（図示せず）を書き換える可能性のある入力信号をマスクするマスク回路として機能する。
【００２２】
また入出力保持部７０は、前記デバッグモード信号２２に基づき所定のタイミングでデバッグ時に参照される入力信号をラッチするラッチ回路をふくみ、
前記ラッチ回路がデバッグ時に参照されるレジスタとして機能するように構成してもよい。
【００２３】
また前記入力信号のマスクのタイミングを指示するためのマスク指示信号を受け取り、マスク指示信号に基づき所定のタイミングを検出するようにしてもよい。
【００２４】
ここでデバッグ状態では装置制御部２０がデバッグモード信号が’１’となるように設定して、通信制御部３０に向け出力する。そして装置制御部２０のクロックは停止状態、通信制御部３０のクロックは動作状態にする。
【００２５】
また接続保持部は５０は、通信相手との接続を保持するためのフラグ等の送受信を自動的に行っている。
【００２６】
また入力信号１（８２）は通信相手からの通信許可信号である。
【００２７】
図２（Ａ）は入力信号保持部７０の回路構成の一例であり、図２（Ｂ）はラッチ回路の論理値表である。
【００２８】
入力信号保持部７０は、ラッチ回路７２と論理積回路７４とマスク指示レジスタ７６とを含む。マスク指示レジスタ７６は、例えば１ビットのレジスタとして構成することができ、通信制御部３０の状態を遷移させたくない場合には、予め’１’にセットしておいてデバッグモードに入るようにしてもよい。
【００２９】
論理積回路７４は、マスク指示レジスタ７６から出力されるマスク指示信号７７とデバッグモード信号２２を受け取り、両信号７７，２２の論理積をとってラッチ制御信号７５をラッチ回路７２に向け出力する。
【００３０】
ラッチ回路７２は、ラッチ制御信号７５と入力信号１（８２）を受け取り内部信号１（８３）を出力する。
【００３１】
ここでラッチ回路７２に入力されるラッチ制御信号７５値と入力信号１（８２）値とラッチ制御回路から出力される内部信号１（８３）値の関係は図２（Ｂ）のラッチ回路の論理値表１１０に示すとおりである。
【００３２】
すなわちラッチ制御信号７５が’０’の場合には、入力信号１（８２）が’０’であれば出力される内部信号１（８３）は’０’となり、入力信号１（８２）が’１’であれば出力される内部信号１（８３）は’１’となる（１１２参照）。またラッチ制御信号７５が’１の場合には’、入力信号１（８２）の値に関係なく、ラッチ制御信号が’１’になる前の値が保持される（１１４参照）。
【００３３】
なおここでは入力信号１についてマスクする場合を例にとり説明したが、他の信号（例えば入力信号２等）についても同様の構成でマスクすることが出来る。
【００３４】
図３は通信処理部の送信時の状態遷移について説明するための図である。
【００３５】
ここにおいて送信可能状態２２０は、本通信制御装置内部の信号により初期状態から遷移する。また送信可能状態２２０は通信相手からの入力信号１により送信可能かつ送信許可状態２４０に遷移する。また送信状態２５０は、送信可能かつ送信許可状態２４０から入出力制御部に対し送信データが与えられた時に遷移する。
【００３６】
内部の制御によるところは、装置制御部により通信制御部のレジスタの値を変更することにより遷移する。しかしデバッグ状態では装置制御部のクロックは停止しているので、内部の制御による状態遷移はあり得ない。通信あいてからの信号値によって状態が遷移する。
【００３７】
従ってＳ１、Ｓ２、Ｓ７、Ｓ８、Ｓ９、Ｓ１０は通信装置内部の制御によって遷移し、Ｓ３，Ｓ４，Ｓ５，Ｓ６は通信相手からの信号により遷移する。この為、入力信号１をマスクする事で、内部の状態遷移はありえない。図示はしないが、受信時の状態遷移も同様である。
【００３８】
図４は、本通信制御回路を含んだ半導体集積回路装置（ＩＣ）の一例である。
【００３９】
半導体集積回路装置（ＩＣ）３００は、通信制御回路３１０、割り込みコントローラ３２０、ＤＭＡコントローラ３３０、メモリ３４０、ＣＰＵ３５０とを含み、これらは内部バス３６０を介して接続されている。通信制御回路３１０は、データ３７０を受信して、ＤＭＡリクエスト３１２をＤＭＡコントローラ３３０に向け出力する。
【００４０】
ＤＭＡコントローラ３３０によって読み出された受信データ３１６は、メモリ３４０上の所定のエリアに格納されて、ＣＰＵ３５０等によって使用される。
【００４１】
また通信制御回路３１０が検出した受信終了割り込みを割り込みコントローラ３２０に向け出力し、割り込みコントローラ３２０が、ＣＰＵ３５０に対し割込み要求の発生を通知する。
【００４２】
なお図４では本通信制御回路が、ＣＰＵ３５０、ＤＭＡコントローラ３３０、割り込みコントローラ３２０と共に１つのＩＣチップに集積されている場合について説明したがこれに限られない。例えば通信制御回路が、ＣＰＵ３５０、ＤＭＡコントローラ３３０、割り込みコントローラ３２０とは別個に通信制御装置用のチップに集積されている場合でもよい。
【００４３】
図５は、本通信制御装置を含んだボードの一例である。
【００４４】
ボード４００は、通信制御装置４１０、割り込みコントローラ４２０、ＤＭＡコントローラ４３０、ＣＰＵ４５０とを含み、これらは外部バス４６０を介して接続されている。このように通信制御装置４１０、割り込みコントローラ４２０、ＤＭＡコントローラ４３０、ＣＰＵ４５０はそれぞれ別個に集積されたチップをボード上で接続する場合でもよい。
【００４５】
２．マイクロコンピュータ
図６は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００４６】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、メモリマネジメントユニット（ＭＭＵ）７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラＦ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【００４７】
ここで通信制御回路５９０は、例えば図２又は図４で説明したような構成を有している。
【００４８】
３．電子機器
図７に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００４９】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【００５０】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００５１】
ここでマイクロコンピュータ（またはＡＳＩＣ）８１０は、例えば図７で説明したような構成を有している。
【００５２】
図８（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００５３】
図８（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００５４】
図８（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００５５】
なお、本実施形態を利用できる電子機器としては、図８（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００５６】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本実施の形態の通信制御回路の構成について説明するための図である。
【図２】図２（Ａ）は入力信号保持部７０の回路構成の一例であり、図２（Ｂ）はラッチ回路の論理値表である。
【図３】通信処理部の状態遷移について説明するための図である。
【図４】本通信制御回路を含んだ半導体集積回路装置（ＩＣ）の一例である。
【図５】本通信制御装置を含んだボードの一例である。
【図６】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図７】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図８】図８（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０　通信制御回路、　２０　装置制御部、　２２　デバッグモード信号、３０通信制御部、　４０　通信処理部、　５０　接続保持部、　６０　入出力制御部、　７０　入力保持部（マスク回路）、　７２　ラッチ回路、　７４　論理積回路、　７６　マスク指示レジスタ、　７７　マスク指示信号、　８２　入力信号１、　８３　内部信号、　２１０　初期状態、　２２０　送信可能状態、
２３０　送信許可状態、　２４０　送信可能・送信許可状態、　２５０　送信状態、　３００　半導体集積回路装置、　３１０　通信制御回路、　３２０　割り込みコントローラ、　３３０　ＤＭＡコントローラ、　３４０　メモリ、
３５０　ＣＰＵ、　４００　ボード、　４１０　通信制御装置、　４１２　ＤＭＡリクエスト信号、　４１４　割込み信号、　４２０　割込みコントローラー、４２２　割込み信号、　４３０　ＤＭＡコントローラー、　４４０　メモリ、４５０　ＣＰＵ、　４６０　バス、　４７０　受信データ、　５１０　ＣＰＵ、　５２０　キャッシュメモリ、　５３０　ＬＣＤコントローラ、　５４０　リセット回路、　５５０　プログラマブルタイマ、　５６０　リアルタイムクロック（ＲＴＣ）、　５７０　ＤＭＡコントローラ、　５８０　割り込みコントローラ、　５９０　通信制御回路、　６００　バスコントローラ、　６１０　Ａ／Ｄ変換器、　６２０　Ｄ／Ａ変換器、　６３０　入力ポート、　６４０　出力ポート、　６５０　Ｉ／Ｏポート、　６６０　クロック発生装置（ＰＬＬ）、　６７０　プリスケーラ、　６８０　各種バス、　６９０　各種ピン、　７００　マイクロコンピュータ、　７１０　ＲＯＭ、　７２０　ＲＡＭ、　７３０　ＭＭＵ、
８００　電子機器

Claims (6)

1. デバッグ時に参照されるレジスタ又は信号を含む通信制御回路であって、
   デバッグモードであるか否かを示すデバッグモード信号を受け取り、
   デバッグモード信号が、デバッグモードであることを示している場合には、所定のタイミングでデバッグ時に参照されるレジスタ又は信号を変化させる可能性のある入力信号をマスクするマスク回路とを含み、
   デバッグモード信号がデバッグモードであることを示している場合でも通信制御回路自体のクロックは動作状態に保持したままで、前記レジスタ又は信号の状態の変化を防止するように構成されていることを特徴とする通信制御回路。
2. 請求項１において、
   前記マスク回路は、
   前記デバッグモード信号に基づき所定のタイミングでデバッグ時に参照される入力信号をラッチするラッチ回路をふくみ、
   前記ラッチ回路がデバッグ時に参照されるレジスタとして機能することを特徴とする通信制御回路。
3. 請求項１乃至２のいずれかにおいて、
   前記マスク回路は、
   前記入力信号のマスクのタイミングを指示するためのマスク指示信号を受け取り、マスク指示信号に基づき所定のタイミングを検出することを特徴とする通信制御回路。
4. 請求項１乃至３のいずれかに記載の通信制御回路を含むことを特徴とする通信制御装置。
5. 請求項１乃至４のいずれかに記載の通信制御回路を含むことを特徴とするマイクロコンピュータ。
6. 請求項５に記載のマイクロコンピュータと、
   前記マイクロコンピュータの処理対象となるデータの入力手段と、
   前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。

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