JP2001053511A - 高周波用配線基板および接続構造 - Google Patents

高周波用配線基板および接続構造

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  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
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Abstract

(57)【要約】 【課題】信号導体線とグランド層を具備する高周波伝送
線路が設けられた配線基板を外部回路基板と接続するに
際して、50GHz以上の高周波信号を接続部における
反射を低減し高周波信号の伝送損失を低減する。 【解決手段】誘電体基板1表面に形成された信号導体線
2と、信号導体線2と平行して誘電体基板1の内部に形
成されたグランド層3とを有し、30GHz以上の周波
数の信号が伝送される高周波伝送線路Xとを具備し、そ
の終端部に他の高周波回路と接続するための接続端子部
Yを形成してなり、接続端子部Yにおける信号導体線2
両側に一対の接続用グランド導体4を形成し、そのグラ
ンド導体4を一対の貫通導体5によってそれぞれグラン
ド層3と接続するとともに、接続端子部Yにおける信号
導体線2の幅を、高周波伝送線路Xにおける信号導体線
2の幅より小さくすることにより、接続端子部Yのイン
ピーダンスZ1 が、高周波伝送線路Xのインピーダンス
0 に対して、1.4Z0 ≦Z1 ≦1.8Z0 を満足す
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、信号導体線と、誘
電体基板を介してその信号導体線と平行して形成された
グランド層を有する高周波用伝送線路が形成された高周
波用配線基板に関するもので、特に、周波数30GHz
以上のミリ波帯領域の高周波用半導体素子を備えた半導
体素子収納用パッケ−ジあるいは多層配線基板等に好適
な高周波用配線基板およびその接続構造に関するもので
ある。
【0002】
【従来技術】近年、高度情報化時代を迎え、情報伝達に
用いられる電波は1〜30GHzのマイクロ波領域か
ら、更に30〜300GHzのミリ波領域の周波数まで
活用することが検討されており、例えば、オフィス内高
速無線データ通信システム(無線LAN)のようなミリ
波の電波を用いた応用システムも提案されるようになっ
ている。
【0003】かかる応用システム等に用いられる高周波
用半導体素子(以下、単に高周波素子という)を収納あ
るいは搭載するパッケージなどの配線基板には、従来、
高周波信号の伝送損失を小さく抑えるために金属製枠体
にセラミック製の接続用基板を接合したいわゆるメタル
パッケージが用いられている。
【0004】図7は、従来のメタルパッケージに高周波
素子を収納して外部回路基板に実装した実装構造を示す
平面図(a)とその断面図(b)である。なお図7
(a)では蓋体は省略した。
【0005】図7によれば、金属製の基板31および蓋
体32からなるメタルパッケージ33の一部に、セラミ
ック基板34に信号導体線35を形成した接続用基板3
6が取り付けられており、信号導体線35は、メタルパ
ッケージ33内に搭載された高周波素子37とリボンな
どによって電気的に接続されている。そして、メタルパ
ッケージ33は、ベース基板38の表面にネジ39等に
よって固定され、ベース基板38の表面において、誘電
体基板40の表面に信号導体線41が形成された回路基
板42とは、接続用基板36の信号導体線35とリボン
やワイヤ等によって電気的に接続されている。
【0006】このようなメタルパッケージにおいては、
その組み立てが複雑であることから、モジュール製造時
の量産性及び低コスト化に問題があった。
【0007】そこで、このような問題を解消するため
に、誘電体基板内部からスルーホール導体等を用いて信
号導体線をパッケージの裏面に引出してその終端部に接
続端子部を形成し、半田リフローによって他の誘電体基
板の表面に形成された高周波用回路にロウ接して表面実
装することが提案されている。
【0008】図8、図9は、このようなスルーホール導
体を用いた高周波用パッケージの概略を説明するための
図である。この図8の概略断面図に示すように、この高
周波用パッケージ50によれば、誘電体基板51と蓋体
52からなるキャビティ内に高周波素子53が収納され
ており、また、誘電体基板51の表面には一端が高周波
素子53とリボンなどにより接続された信号導体線54
が形成され、また、誘電体基板51の内部には、図9
(a)に示すようなパターンのグランド層55が形成さ
れている。
【0009】そして、信号導体線54の他端は、誘電体
基板51を貫通し、グランド層55に接触することなく
形成されたスルーホール導体56によって誘電体基板5
1の裏面に導出され、誘電体基板51の裏面に形成され
た信号導体線57と電気的に接続されている。
【0010】誘電体基板51の裏面においては、図9
(b)に示すように、信号導体線57の端部の両側に一
対の接続用グランド導体58が設けられており、このグ
ランド導体58は、ビアホール導体59によって誘電体
内部のグランド層55と電気的に接続されている。
【0011】なお、かかる構造において、誘電体基板5
1、信号導体線57、グランド層55、一対の接続用グ
ランド導体58、スルーホール導体56によって形成さ
れる接続端子部は、接続端子部と高周波伝送線路間の高
周波信号の反射を小さくするために、通常、接続端子部
の信号伝送方向に垂直な断面のインピーダンスが、高周
波伝送線路の信号伝送方向に垂直な断面のインピーダン
スと一致するように設計される。しかし、この場合、後
述する理由により高周波信号の伝送損失が大きく、場合
によっては信号の伝送ができないものであった。
【0012】一方、このパッケージ50を実装する外部
回路基板60においては、図9(c)に示すように、そ
の内部にグランド層(図示せず)が形成されており、そ
の表面には、信号導体線62が形成され、パッケージ5
0との接続部においては、信号導体線62の両側に接続
用グランド導体63が形成されており、この接続用グラ
ンド導体63はグランド層とビアホール導体64によっ
てそれぞれ電気的に接続されている。
【0013】そして、上記パッケージ50は、信号導体
線57と62、接続用グランド導体58と63同士をそ
れぞれ半田などのロウ材65によって電気的に接続する
ことにより外部回路基板60の表面に実装される。
【0014】かかる図8、図9におけるパッケージ50
は、図7のメタルパッケージ33に比較して外部回路基
板との機械的接続と電気的接続をリフロー等で一括して
行うことが可能で、モジュール製造時の量産性向上及び
低コスト化が可能である点で有利である。
【0015】
【発明が解決しようとする課題】しかしながら、上記図
9のパッケージ構造において誘電体基板51の裏面に形
成された信号導体線57とその両側に形成された一対の
接続用グランド導体58を具備する接続端子部の構造に
おいては、その接続部の特性は、伝送信号の周波数が3
GHz以下のマイクロ波信号の場合には、良好な伝送特
性を有するものの、伝送信号の周波数が30GHz以上
のミリ波帯域と非常に高い場合には、実装構造において
高周波信号の伝送損失が大きくなったり、場合によって
は、信号の伝送自体が困難になるという場合があった。
【0016】すなわち、高周波伝送線路を伝送する信号
の周波数が30GHz以上と非常に高くなると、波長が
短くなり、高周波信号の構造変化に対する感受性を示す
1/4波長が例えば誘電体基板の厚さのような高周波伝
送線路の構成要素の寸法と近似してくる。そのため、図
8、図9に示したような表面実装構造の接続部におい
て、パッケージ50側の信号導体線のグランドとの結合
は、この部分の信号伝送方向に垂直な断面のグランドの
みならず、高周波伝送線路のグランド層55や、外部回
路基板60のグランド層61との間にも発生するため、
実際の接続部における(3次元的)インピーダンスは、
信号伝送方向に垂直な断面(2次元的)のインピーダン
スより小さくなってしまう。
【0017】言い換えれば、表面実装構造の接続部のよ
うに高周波伝送線路の構造が変化する部分においては、
信号周波数が高くなると浮遊容量が発生し、従来の考え
方に従って接続部における信号伝送方向に垂直な断面の
インピーダンスを高周波伝送線路のインピーダンスに合
わせてしまうと、実際の高周波信号に対する接続部のイ
ンピーダンスは高周波伝送線路のインピーダンスより小
さくなってしまい、このインピーダンス不整合により信
号が反射して信号の伝送損失が大きくなることがわかっ
た。
【0018】従って、本発明は、誘電体基板に信号導体
線とグランド層を具備する高周波伝送線路が設けられた
高周波用配線基板を外部回路基板と接続するに際して、
上述したような接続部における高周波信号の伝送損失を
低減した高周波用配線基板およびその接続構造を提供す
ることにある。
【0019】
【課題を解決するための手段】本発明者等は、前記課題
に鑑み接続部での高周波信号の特性劣化を発生すること
なく外部回路基板との接続が可能となる配線基板につい
て検討を重ねた結果、高周波伝送線路の終端部にコプレ
ーナ構造の線路を形成し、その信号導体線の線幅を高周
波伝送線路の線幅よりも特定の範囲で狭くするととも
に、高周波伝送線路の接続部における信号伝送方向に垂
直な断面のインピーダンスを高周波伝送線路の信号伝送
方向に垂直な断面のインピーダンスより大きくすること
により、実際の高周波信号に対する接続部のインピーダ
ンスと高周波伝送線路のインピーダンスの整合が可能に
なることを見いだし本発明に至った。
【0020】即ち、本発明の高周波用配線基板は、誘電
体基板と、該誘電体基板表面に形成された信号導体線
と、前記信号導体線と平行して前記誘電体基板の内部又
は裏面に形成されたグランド層から形成される高周波伝
送線路を具備するとともに、該高周波伝送線路の終端部
に他の高周波回路と接続するための接続端子部を形成し
てなり、前記接続端子部における前記信号導体線両側の
前記誘電体基板表面に一対の接続用グランド導体を形成
し、該一対の接続用グランド導体を前記誘電体基板を貫
通して形成された一対の貫通導体によってそれぞれ前記
グランド層と接続するとともに、前記接続端子部におけ
る信号導体線の線幅をW1 、前記高周波伝送線路の信号
導体線の線幅をW0 とした時、0.4W0 ≦W1 ≦0.
8W0 を満足し、且つ前記接続端子部のインピーダンス
をZ1 、前記高周波伝送線路のインピーダンスをZ0
した時、1.4Z0 ≦Z1 ≦1.8Z0 の関係を満足す
ることを特徴とするものである。
【0021】また、前記グランド層における少なくとも
前記一対の貫通導体間に位置し、かつ前記信号導体線と
対向する領域に非グランド領域を設けることがさらに望
ましい。また、この前記接続端子部は、ロウ材を介して
他の高周波回路と接続される場合に好適である。
【0022】また、本発明の高周波用配線基板の接続構
造は、上記接続端子部の構造を具備する2つの高周波用
配線基板における信号導体線同士および一対の接続用グ
ランド導体同士をそれぞれロウ材を介して接続したこと
を特徴とするものである。なお、かかる接続構造におい
ても、前記グランド層における少なくとも前記一対の貫
通導体間に位置し、かつ前記信号導体線と対向する領域
に非グランド領域を設けることがさらに望ましい。
【0023】また、上記の高周波用配線基板およびその
接続構造は、伝送される信号周波数が30GHz以上、
特に40GHz以上、さらには50GHz以上である場
合において特に有効である。
【0024】
【作用】本発明によれば、上記のように誘電体基板と、
その表面に形成された信号導体線と、前記誘電体基板の
内部あるいは裏面に前記信号導体線と平行に形成された
グランド層とからなる高周波伝送線路の終端部に形成さ
れた接続端子部において、前記信号導体線の端部の両側
に一対の接続用グランド導体を形成するとともに、前記
接続端子部における信号導体線の線幅を前記高周波伝送
線路の信号導体線の線幅よりも所定の割合で小さくし、
且つ前記接続端子部のインピーダンスを前記高周波伝送
線路のインピーダンスよりも所定の割合で大きくするこ
とにより、実際の高周波信号に対する接続端子部のイン
ピーダンスと高周波伝送線路のインピーダンスとを整合
させることができ、その結果、接続端子部における高周
波信号の反射が低減され、高周波信号の良好な伝送が可
能となり、他の外部回路との接続部においても高周波信
号の反射が低減され、高周波信号の良好な伝送、伝達が
可能となる。
【0025】また、配線基板の接続端子部を信号導体線
の両側に一対の接続用グランド導体を形成したコプレー
ナ線路によって構成しているために、他の外部回路との
接続をコプレーナ線路同士の接続により構成することか
らも高周波信号の反射を低減することができる。
【0026】さらに、接続端子部の信号導体線の線幅を
接続端子部以外の高周波伝送線路部の信号導体線の線幅
より小さくすることにより、インピーダンスを高める作
用をなすとともに、信号導体線とグランド層との結合を
小さくし、相対的に信号導体線と接続用グランド導体と
の結合を強めて、よりコプレーナ線路の電磁界に近い分
布に変換することが可能になり、電磁界分布の変化によ
る信号の反射を低減できる。
【0027】また、同様の理由により、配線基板の接続
端子部の少なくとも前記一対の貫通導体間に位置し、か
つ信号導体線に対向するグランド層を非グランド領域と
することによってもインピーダンスを高めることができ
るとともに、接続端子部の電磁界分布をコプレーナ線路
の電磁界に近い分布に変換することが可能となるために
信号の反射を低減し、高周波信号の低損失な伝送を可能
にするのに有効である。
【0028】
【発明の実施の形態】本発明の配線基板を図面に基づき
詳述する。図1は、本発明の高周波用配線基板の一例を
説明するためのものであり、(a)は誘電体基板表面の
接続端子部付近の平面図および(b)はその概略断面図
である。図1の配線基板Aによれば、誘電体基板1の表
面に信号導体線2が形成され、また、誘電体基板1の内
部には、信号導体線2と平行にグランド層3が形成され
ており、かかる信号導体線2およびグランド層3によっ
てマイクロストリップ線路構造の高周波伝送線路Xが形
成されている。そして、高周波伝送線路Xの終端部に
は、外部回路と接続するための接続端子部Yが形成され
ている。
【0029】誘電体基板1は、アルミナセラミックス、
ムライトセラミックス、窒化アルミニウムセラミック
ス、窒化ケイ素セラミックス、炭化珪素セラミックス、
ガラスセラミックスなどのセラミックス系や、エポキシ
樹脂やフッ素樹脂などの有機樹脂系などの誘電率2〜1
5、望ましくは4〜12の誘電体材料によって構成され
る。
【0030】本発明によれば、接続端子部Yにおいて、
信号導体線2終端部の両側の誘電体基板1表面には円形
または三角形、四角形等の多角形形状の一対の接続用グ
ランド導体4が設けられており、接続用グランド導体4
は、ビアホール導体、キャスタレーション、オープンホ
ール等の貫通導体5、5を介してそれぞれグランド層3
と電気的に接続されている。
【0031】本発明によれば、接続端子部Yにおける信
号伝送方向に垂直な断面のインピーダンスをZ1 、高周
波伝送線路Xの信号伝送方向に垂直な断面のインピーダ
ンスをZ0 とした時、1.4Z0 ≦Z1 ≦1.8Z0
特に1.6Z0 ≦Z1 ≦1.7Z0 の関係を満足するこ
とが重要である。
【0032】これによって、配線基板Aを他の高周波回
路を有する外部回路基板等に表面実装した場合に、外部
回路基板との接続部における高周波信号に対する実際の
インピーダンスが高周波伝送線路のインピーダンスと整
合されるため、インピーダンス不整合による信号の反射
が低減され、30GHz以上の高周波信号を通過伝送す
ることが可能となる。
【0033】なお、前記Z0 、Z1 との関係を上記のよ
うに定めたのは、Z1 <1.4Z0およびZ1 >1.8
0 では、いずれの場合もインピーダンスの整合を図る
ことが難しくためである。
【0034】接続端子部Yのインピーダンスを上記の関
係を満足するように定めるには、接続端子部Yにおい
て、信号導体線2の線幅を高周波伝送線路の信号導体線
2の線幅より小さくする、具体的には、高周波伝送線路
Xの信号導体線2の幅をW0 、接続端子部Yの信号導体
線2の幅をW1 とした時、0.4W0 ≦W1 ≦0.8W
0 、特に0.45W0 ≦W1 ≦0.7W0 を満足するこ
とが重要である。
【0035】このように、接続端子部Yにおける信号導
体線2の線幅を高周波伝送線路Xの信号導体線2の線幅
より小さくすることにより、接続端子部Yでの信号導体
線2とグランド層3との結合を小さくして、断面のイン
ピーダンスを大きくするとともに、信号の電磁界分布を
マイクロストリップ線路の電磁界に近い分布からコプレ
ーナ線路の電磁界に近い分布に変更することが可能にな
り、接続部での電磁界分布の変化による信号の反射を低
減することができる。
【0036】また、インピーダンスを高める手法とし
て、配線基板の接続端子部Yにおいて、前記グランド層
における少なくとも前記一対の貫通導体5、5間に位置
し、かつ信号導体線2に対向する領域Z、言い換えれ
ば、平面的に見て、一対の貫通導体5、5を結ぶ線分領
域と信号導体線2との重なる領域Zを非グランド領域と
することも有効である。
【0037】この非グランド領域6は、前記領域Zを含
んでいればよく、前記領域Zのみを非グランド領域6と
することのみならず、例えば、図2(a)に示すよう
に、前記領域Zに加え、前記領域Zからグランド層3の
端面までの領域を非グランド領域6とすることによっ
て、さらに伝送損失を低減することができる。
【0038】また、図2(b)に示すように、非グラン
ド領域6を、前記領域Zを含み、前記信号導体線2の終
端部に向けて、連続的にあるいは段階的に徐々に広がる
ように形成することが望ましい。このように、非グラン
ド領域6を略V字状に形成することにより、配線基板の
高周波伝送線路部から接続端子部までの電磁界分布の変
化をスムーズにして、信号の反射を低減できる。
【0039】さらに、図2(c)に示すように、非グラ
ンド領域6をグランド層3の貫通導体5、5に挟まれた
領域のみならず、貫通導体5、5の外側の領域を前記信
号導体線の終端部に向けて、連続的にあるいは段階的に
徐々に広がるように形成し、言わばW状に形成すること
により、さらに電磁界分布の変化をスムーズにして、反
射を低減できる。
【0040】次に、本発明の配線基板の接続構造の一例
として、高周波素子を搭載したパッケージを高周波回路
を有する外部回路基板に実装した場合の接続構造につい
て説明する。図3のパッケージ7は、概略断面図に示す
ように、誘電体基板8と蓋体9からなるキャビティ内に
高周波素子10が収納されており、また、誘電体基板8
の高周波素子10搭載面側の表面には図4の蓋体9を除
いた平面図(a)に示すように、一端が高周波素子10
とリボンなどにより接続された入力用および出力用の2
つの信号導体線11が形成されている。
【0041】また、誘電体基板8の内部には、図4
(b)のパターン図に示すように、図2(c)で説明し
たのと同様の端部がW状のグランド層12が形成されて
いる。この信号導体線11とグランド層12によってマ
イクロストリップ線路構造の高周波伝送線路を形成して
いる。そして、信号導体線11の高周波素子10と接続
された一端とは反対側の他端は、誘電体基板8を貫通
し、グランド層12に接触することなく形成されたスル
ーホール導体13によって誘電体基板8の反対側表面に
導出され、誘電体基板8の反対側表面に形成された信号
導体線14と電気的に接続されている。また、信号導体
線14とグランド層12とはマイクロストリップ線路構
造の高周波伝送線路Xを形成している。
【0042】誘電体基板8の反対側表面においては、図
4(c)の平面図に示すように、入力用および出力用の
2つの信号導体線14が形成されており、それぞれの信
号導体線14の終端部の両側には一対の接続用グランド
導体15が設けられて接続端子部Yが形成されており、
接続用グランド導体15は、貫通導体16を介して誘電
体基板8内部のグランド層12と電気的に接続されてい
る。
【0043】そして、かかるパッケージ7においては、
図1、図2で説明したように、接続端子部Yにおいて信
号導体線14の線幅W1 は高周波伝送線路Xの線幅W0
よりも前記の関係を満足するように細く形成されてお
り、また、接続端子部Yにおける信号伝送方向に垂直な
断面のインピーダンスZ1 が高周波伝送線路Xの信号伝
送方向に垂直な断面のインピーダンスZ0 に対して、
1.4Z0 ≦Z1 ≦1.8Z0 となるように設定してあ
る。
【0044】一方、パッケージ7を実装する外部回路基
板18は、入力用、出力用としてそれぞれ個別の外部回
路基板18’、18’’を有し、外部回路基板18’、
18’’表面の平面図である図5(a)に示されるよう
に、それらの表面には、前述のパッケージ7に対して入
出力するための2つの信号導体線19が形成され、また
外部回路基板18’、18’’の内部にはグランド層2
0が形成されており、信号導体線19とともにマイクロ
ストリップ線路を形成している。このグランド層20
は、図5(b)に示すように、接続端子部において図4
(b)と同様の理由からグランド層20の端部がW状に
形成されている。
【0045】そして、入力用および出力用の各信号導体
線19の終端部には、それぞれ接続端子部が形成されて
おり、この接続端子部において各信号導体線19の両側
には、パッケージ7の接続端子部Yと全く同様に一対の
接続用グランド導体21が形成されており、接続用グラ
ンド導体21はそれぞれグランド層20と貫通導体22
によって電気的に接続されている。
【0046】また、接続端子部の信号導体線19の線幅
1 はそれ以外の高周波伝送線路における信号導体線1
9の線幅W0 よりも狭く形成されており、このW1 、W
0 は、0.4W0 ≦W1 ≦0.8W0 を満足するように
構成されている。
【0047】そして、外部回路基板18においても図1
乃至図3で説明したものと同様な接続端子構造からな
り、すなわち接続端子部Yの信号伝送方向に垂直な断面
のインピーダンスZ1 が高周波伝送線路Xの信号伝送方
向に垂直な断面のインピーダンスZ0 に対して、1.4
0 ≦Z1 ≦1.8Z0 となるように設定してある。
【0048】そして、パッケージ7は、図3に示すよう
に、外部回路基板18’、18’’に対して、各信号導
体線14、19同士、接続用グランド導体15、21同
士を当接し、半田リフローなどによって半田等のロウ材
24によってパッケージ7の信号導体線14と外部回路
基板18’、18’’の信号導体線19と、また、パッ
ケージ7の接続用グランド導体15と外部回路基板1
8’、18’’の接続用グランド導体21同士をそれぞ
れ電気的に接続することにより、パッケージ7を外部回
路基板18’、18’’に表面実装される。なお、前記
信号導体14、19間、接続用グランド導体15、21
間は、ロウ材よりも高い融点を有するバンプやボール状
の端子を介してロウ材によって接合固定することも可能
である。
【0049】かかる実装構造によれば、パッケージ7と
外部回路基板18’、18’’の互いの接続端子部にお
いて、上述したインピーダンス不整合による反射を抑制
でき、伝送損失を低減した実装構造を提供できる。
【0050】上記図5(a)(b)の外部回路基板は、
1つの外部回路基板18’,18’’の表面にそれぞれ
入力用および出力用の接続端子部が形成されたものであ
るが、入力用の接続端子部および出力用の接続端子部
は、図5(c)に示すように、1つの外部回路基板18
に形成されていてもよいが、その場合、入力側および出
力側の接続端子部の間に、凹部bや貫通孔を設け、接続
端子部Yの近傍に誘電体基板端面aを形成することが望
ましい。
【0051】なお、図4のパッケージ7において、高周
波素子10搭載側の信号導体線11とその反対側表面の
信号導体線14との接続は、スルーホール導体13によ
るものであるが、信号導体線11と信号導体線14との
接続は、これに限定されるものではなく、例えば、グラ
ンド層12にスロット孔(スロット線路)を形成し、こ
のスロット孔を介して各信号導体線11、14の端部を
対峙させることにより、両導体を電磁的に接続すること
も可能である。
【0052】また、本発明における接続端子部の構造
は、少なくとも信号導体線とグランド層を具備するもの
であれば、あらゆる高周波伝送線路に対して適用でき、
図1乃至図5に示したようなマイクロストリップ線路の
みならず、グランド付きコプレーナ線路に対しても適用
することができる。
【0053】本発明の高周波用配線基板およびその実装
構造は、高周波用伝送線路に伝送される高周波信号の周
波数が30GHz以上、特に40GHz以上、さらには
50GHz以上の信号を伝送する場合において、特に有
効的である。
【0054】
【実施例】本発明の高周波用配線基板の外部回路基板へ
の表面実装後の伝送特性を測定した。測定に用いた評価
用配線基板の構造を図6に示した。この評価用配線基板
24によれば、図6(a)に示すように、誘電体基板2
5の実装面側表面に、2つの終端部を有する線幅0.1
6mmの信号導体線26を、誘電体基板25内部にグラ
ンド層28を形成してマイクロストリップ線路からなる
高周波伝送線路を形成した。そして、信号導体線26の
各終端部の両側に、それぞれ一対の直径0.16mmφ
の接続用グランド導体27を形成し、接続用グランド導
体27とグランド層28とを0.10mmφの貫通導体
29によって電気的に接続し接続端子部Yを形成した。
【0055】接続端子部Yにおける信号導体線26の線
幅W1 が異なる数種のサンプルを用意し、試料No.1
〜7については、グランド層28の接続端子部と対向す
る部分に、図6(b)に示すような、略W字状の端部形
状を有する非グランド領域30を形成し、試料No.8、
9については、非グランド領域を全く形成せずに配線基
板を作成した。
【0056】この評価用配線基板24を図5(a)
(b)に示したような全く同様の接続端子部パターンを
表面に有する外部回路基板18’、18’’に半田を介
して接続、実装した。この評価用配線基板24を表面実
装した外部回路基板18’、18’’に対して、外部回
路基板の一方の接続端子部から評価用配線基板24を経
由して他方の接続端子部までの50GHzにおける伝送
特性として信号の挿入損失S21を測定した。なお、評
価用配線基板と外部回路基板は、比誘電率8.9のアル
ミナ基板(誘電体基板中の50GHzの信号波長2m
m)を用い、信号導体線、グランド層、接続用グランド
導体、貫通導体は、いずれもタングステンメタライズに
よって同時焼成により形成し、表面に露出している信号
導体線、接続グランド導体の表面には金メッキを施し
た。
【0057】なお、表1には、市販の電磁界シミュレー
タHFSS(HP社製、バージョン5.3)を用いて計
算した50GHzにおける図6(a)の高周波伝送線路
の信号伝送方向に垂直な断面のインピーダンスZ0 、接
続端子部の信号伝送方向に垂直な断面のインピーダンス
1 、実装後の接続部の信号伝送方向に垂直な断面に対
するインピーダンスZ2 をシミュレーションにより求
め、Z1 /Z0 、Z2 /Z0 を表1に示した。
【0058】
【表1】
【0059】表1の結果から明らかなように、接続端子
部の信号伝送方向に垂直な断面のインピーダンスZ1
高周波伝送線路の信号伝送方向に垂直な断面のインピー
ダンスZ0 に対し1.4Z0 より小さい試料No.1、2
と、Z1 が1.8Z0 より大きい試料No.7では、実装
後の挿入損失が大きいものであった。
【0060】これに対し、本発明の範囲内である試料N
o.3〜6、8,9は、挿入損失が低減できることがわか
った。また、試料No.4、5、8、9の比較から、非グ
ランド領域を設けた場合、インピーダンスを高めること
ができ、それによってさらに挿入損失を低減できること
がわかった。
【0061】このように、従来の高周波回路設計のよう
に、接続端子部断面のインピーダンスZ1 と高周波伝送
線路断面のインピーダンスZ0 を整合させず、また実装
後の接続部断面のインピーダンスZ2 を高周波伝送線路
断面のインピーダンスZ0 に整合させずに、実装前の配
線基板の接続端子部の信号伝送方向に垂直な断面のイン
ピーダンスZ1 を高周波伝送線路の信号伝送方向に垂直
な断面のインピーダンスZ0 に対して、1.4Z0 ≦Z
1 ≦1.8Z0 の関係を満足するように設定することに
よって実装後の伝送損失が低減されることがわかる。
【0062】
【発明の効果】以上詳述した通り、本発明によれば、誘
電体基板表面に信号導体線と、誘電体基板の内部あるい
は裏面にグランド層を具備する高周波用配線基板におい
て、接続端子部の信号導体線の両側に接続用グランド導
体を形成し、接続用グランド導体とグランド層を貫通導
体で接続し、その信号導体線の線幅を高周波伝送線路の
線幅よりも特定の範囲で狭くするとともに、高周波伝送
線路の接続部における信号伝送方向に垂直な断面のイン
ピーダンスを高周波伝送線路の信号伝送方向に垂直な断
面のインピーダンスより大きくすることにより、周波数
30GHz以上の信号を伝送させる場合においても、実
際の高周波信号に対する接続部のインピーダンスと高周
波伝送線路のインピーダンスとを整合させることがで
き、外部回路との接続部における高周波信号の伝送損失
を低減できる。
【図面の簡単な説明】
【図1】本発明の高周波用配線基板の一例を説明するた
めのもので、(a)誘電体基板表面の接続端子部付近の
平面図および(b)その概略断面図である。
【図2】(a)(b)(c)は、いずれも本発明の配線
基板の好適例におけるグランド層のパターンを示す図で
ある。
【図3】本発明の高周波用配線基板の一例としてパッケ
ージの接続構造の一例を説明するための概略断面図であ
る。
【図4】図3のパッケージにおける(a)誘電体基板表
面の平面図、(b)グランド層のパターン図、(c)誘
電体基板裏面の平面図を示す。
【図5】パッケージを実装する外部回路基板の構造を説
明するための(a)平面図、(b)グランド層のパター
ン図および(c)他の外部回路基板の平面図を示す。
【図6】評価用配線基板の構造を説明するための(a)
実装面側表面の平面図、(b)グランド層のパターン図
を示す。
【図7】従来のメタルパッケージの構造を説明するため
の(a)平面図、(b)断面図を示す。
【図8】従来の表面実装型高周波用パッケージの構造を
説明するための概略断面図である。
【図9】図8のパッケージの(a)グランド層のパター
ン図、(b)誘電体基板実装面側表面の平面図、(c)
パッケージを実装する外部回路基板の平面図である。
【符号の説明】
1 誘電体基板 2 信号導体線 3 グランド層 4 接続用グランド導体 5 貫通導体 6 非グランド領域 X 高周波伝送線路 Y 接続端子部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H05K 1/11 H05K 1/11 N Fターム(参考) 5E317 AA04 AA24 BB01 BB11 GG11 5E338 AA02 AA03 BB13 BB25 CC02 CC06 CD01 EE11 EE14 5J011 DA12

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】誘電体基板と、該誘電体基板表面に形成さ
    れた信号導体線と、前記信号導体線と平行して前記誘電
    体基板の内部又は裏面に形成されたグランド層から形成
    される高周波伝送線路を具備するとともに、該高周波伝
    送線路の終端部に他の高周波回路と接続するための接続
    端子部を形成してなる高周波用配線基板であって、 前記接続端子部における前記信号導体線両側の前記誘電
    体基板表面に一対の接続用グランド導体を形成し、該一
    対の接続用グランド導体を前記誘電体基板を貫通して形
    成された一対の貫通導体によってそれぞれ前記グランド
    層と接続するとともに、 前記接続端子部における信号導体線の線幅をW1 、前記
    高周波伝送線路の信号導体線の線幅をW0 とした時、
    0.4W0 ≦W1 ≦0.8W0 を満足し、且つ前記接続
    端子部のインピーダンスをZ1 、前記高周波伝送線路の
    インピーダンスをZ0 とした時、1.4Z0 ≦Z1
    1.8Z0 の関係を満足することを特徴とする高周波用
    配線基板。
  2. 【請求項2】前記グランド層における少なくとも前記一
    対の貫通導体間に位置し、かつ前記信号導体線と対向す
    る領域に非グランド領域を設けたことを特徴とする請求
    項1記載の高周波用配線基板。
  3. 【請求項3】前記接続端子部が、ロウ材を介して他の高
    周波回路と接続される請求項1又は請求項2記載の高周
    波用配線基板。
  4. 【請求項4】前記高周波伝送線路に、30GHz以上の
    周波数の信号が伝送される請求項1乃至3のいずれか記
    載の高周波用配線基板。
  5. 【請求項5】誘電体基板と、該誘電体基板表面に形成さ
    れた信号導体線と、前記信号導体線と平行して前記誘電
    体基板の内部又は裏面に形成されたグランド層とを有
    し、30GHz以上の高周波信号が伝送される高周波伝
    送線路を具備するとともに、該高周波伝送線路の終端部
    に他の高周波回路を接続するための接続端子部を形成し
    てなる2つの高周波用配線基板を具備し、該2つの高周
    波用配線基板とを接続する構造であって、 前記2つの高周波用配線基板の前記接続端子部における
    前記信号導体線両側の前記誘電体基板表面に一対の接続
    用グランド導体を形成し、該一対の接続用グランド導体
    を前記誘電体基板を貫通して形成された一対の貫通導体
    によってそれぞれ前記グランド層と接続するとともに、 前記接続端子部における信号導体線の線幅をW1 、前記
    高周波伝送線路の信号導体線の線幅をW0 とした時、
    0.4W0 ≦W1 ≦0.8W0 を満足し、且つ前記接続
    端子部のインピーダンスをZ1 、前記高周波伝送線路の
    インピーダンスをZ0 とした時、1.4Z0 ≦Z1
    1.8Z0 の関係を満足してなり、 前記2つの高周波用配線基板における信号導体線同士お
    よび一対の接続用グランド導体同士をそれぞれロウ材を
    介して接続したことを特徴とする高周波用配線基板の接
    続構造。
  6. 【請求項6】前記2つの高周波用配線基板における前記
    接続端子部の前記グランド層において、少なくとも前記
    一対の貫通導体間に位置し、かつ前記信号導体線と対向
    する領域を非グランド領域としたことを特徴とする請求
    項5記載の高周波用配線基板の接続構造。
  7. 【請求項7】前記高周波伝送線路に、30GHz以上の
    周波数の信号が伝送される請求項5又は請求項6記載の
    高周波用配線基板の接続構造。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030084511A (ko) * 2002-04-27 2003-11-01 삼성전자주식회사 타이 바의 부하효과를 보상하는 수단을 구비한 반도체메모리 모듈
JP2008141406A (ja) * 2006-11-30 2008-06-19 Kyocera Corp 実装用基板、送信器、受信器、送受信器およびレーダ装置
JP2010177364A (ja) * 2009-01-28 2010-08-12 Nippon Telegr & Teleph Corp <Ntt> 半導体パッケージおよびその実装方法
JP2012182173A (ja) * 2011-02-28 2012-09-20 Mitsubishi Electric Corp プリント配線板、光通信モジュール、光通信装置、モジュール装置および演算処理装置
JP2014049877A (ja) * 2012-08-30 2014-03-17 Mitsubishi Electric Corp プリント配線板
JP2015165646A (ja) * 2014-02-28 2015-09-17 富士通株式会社 ビアを有する回路及び関連方法
JP2017028707A (ja) * 2014-02-04 2017-02-02 株式会社村田製作所 高周波信号伝送線路及び電子機器

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030084511A (ko) * 2002-04-27 2003-11-01 삼성전자주식회사 타이 바의 부하효과를 보상하는 수단을 구비한 반도체메모리 모듈
JP2008141406A (ja) * 2006-11-30 2008-06-19 Kyocera Corp 実装用基板、送信器、受信器、送受信器およびレーダ装置
JP4745943B2 (ja) * 2006-11-30 2011-08-10 京セラ株式会社 電子回路、送信器、受信器、送受信器
JP2010177364A (ja) * 2009-01-28 2010-08-12 Nippon Telegr & Teleph Corp <Ntt> 半導体パッケージおよびその実装方法
JP2012182173A (ja) * 2011-02-28 2012-09-20 Mitsubishi Electric Corp プリント配線板、光通信モジュール、光通信装置、モジュール装置および演算処理装置
JP2014049877A (ja) * 2012-08-30 2014-03-17 Mitsubishi Electric Corp プリント配線板
JP2017028707A (ja) * 2014-02-04 2017-02-02 株式会社村田製作所 高周波信号伝送線路及び電子機器
JP6090480B2 (ja) * 2014-02-04 2017-03-08 株式会社村田製作所 高周波信号伝送線路及び電子機器
US10044086B2 (en) 2014-02-04 2018-08-07 Murata Manufacturing Co., Ltd. High-frequency signal transmission line and electronic device
JP2015165646A (ja) * 2014-02-28 2015-09-17 富士通株式会社 ビアを有する回路及び関連方法

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