JP2001044827A

JP2001044827A - Ｐｌｌ装置

Info

Publication number: JP2001044827A
Application number: JP11215251A
Authority: JP
Inventors: Ikuaki Washimi; 育亮鷲見
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 1999-07-29
Filing date: 1999-07-29
Publication date: 2001-02-16

Abstract

(57)【要約】【課題】ロックアップ時間が短い、電力消費が少ない
ＰＬＬ装置を提供する。【解決手段】位相が異なる複数の基準信号を発生する
発生手段６と、電圧制御発振器１５の出力を分周し各帰
還信号を出力する複数の可変分周器１１〜１４と各基準
信号と各帰還信号を位相比較する複数の位相比較器７〜
１０と、各基準信号の位相に合せて、各可変分周器１１
〜１４の分周動作を開始させる制御部３０とを具備す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ装置に関す
る。

【０００２】

【従来の技術】従来より、この種の装置は例えば「ＳＡ
ＮＹＯＴＥＣＨＮＩＣＡＬＲＥＶＩＥＷ」、ＶＯ
Ｌ．１０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁の図
１に示されている。この図１によると、基準信号ＲＦを
発生する基準発振器と、出力信号ＦＯを分周して帰還信
号ＦＶを発生する可変分周器と、帰還信号ＦＶの位相お
よび周波数を、基準信号の位相および周波数と比較し、
誤差信号ＥＲを発生する１個の位相比較器が設けられて
いる。そして誤差信号ＥＲに応答し制御電圧ＣＶを発生
するローパスフィルタと、制御電圧ＣＶに応答し出力信
号ＦＯを発生する電圧制御発振器とが設けられている。

【０００３】

【発明が解決しようとする課題】しかし、このＰＬＬ装
置では、基準信号ＲＦの周波数とロック時間との関係は
最適に設計されれば、理論的に、一元的に決定される。
従って、ロック時間を更に短く出来ない第１の欠点があ
る。これを解消するために本発明者は、位相が異なる複
数の基準信号を発生させ、位相比較器および可変分周器
を多段に設けた構成を試みた。

【０００４】しかし、上記構成でも、ロック時間は短く
ならない。本発明者がその原因を究明したところ、各可
変分周器の分周開始タイミングが、各基準信号の位相と
一致していないためである事が分った。更に、上記構成
では、ロック後も多段の可変分周器を動作させるため、
電力消費量が多い第２の欠点がある。故に、本発明はこ
の様な従来の欠点を考慮して、ロックアップ時間が短
い、電力消費量が少ないＰＬＬ装置を提供する。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の本発明では、位相が異なる複数の基準信
号を発生する発生手段と、電圧制御発振器の出力を分周
し各帰還信号を出力する複数の可変分周器と、各前記基
準信号と各前記帰還信号を位相比較する複数の位相比較
器と、各前記基準信号の位相に合せて、各前記可変分周
器の分周動作を開始させる制御部とを具備する。

【０００６】請求項２の本発明では、前記電圧制御発振
器と各可変分周器との間に各開閉器を設け、前記制御部
に、論理回路から成るゲート制御回路を設け、前記ゲー
ト制御回路は各前記基準信号の位相に合せて、各前記開
閉器の開成を開始させる。

【０００７】請求項３の本発明では、前記制御部に、周
波数変更コマンド又はロックはずれ信号が入力された時
に、前記制御部は前記分周動作を開始させる。

【０００８】請求項４の本発明では、前記制御部は前記
分周動作開始前に、各前記可変分周器をリセットする。

【０００９】請求項５の本発明では、前記制御部はロッ
ク検出した時に、特定の１つの前記可変分周器に分周動
作を継続させ、他の前記可変分周器に分周動作を停止さ
せるものである。

【００１０】請求項６の本発明では、前記制御部はロッ
ク検出した時に、ロック検出した前記可変分周器の１つ
に分周動作を継続させ、他の前記可変分周器に分周動作
を停止させる。

【００１１】

【発明の実施の形態】以下に、本発明の実施の形態に係
るＰＬＬ装置を図１のブロック図に従い説明する。図１
に於て基準発振器２は基準信号ＦＲ１を出力する。遅延
回路３、４、５は、基準信号ＦＲ１に応答し、各々、位
相が互いに異なる複数の基準信号ＦＲ２、ＦＲ３、ＦＲ
４を発生する。これらの基準発振器２と、遅延回路３、
４、５とにより、（基準信号）発生手段６が構成されて
いる。

【００１２】より具体的には、基準信号ＦＲ１は位相比
較器７に入力される。遅延回路３は基準信号ＦＲ１を１
／４周期だけ遅延させ、それを基準信号ＦＲ２として、
位相比較器８へ出力する。遅延回路４は、基準信号ＦＲ
１を１／２周期だけ遅延させそれを基準信号ＦＲ３とし
て、位相比較器９へ出力する。遅延回路５は、基準信号
ＦＲ１を３／４周期だけ遅延させ、それを基準信号ＦＲ
４として、位相比較器１０へ出力する。

【００１３】可変分周器１１、１２、１３、１４の各入
力側は共に、電圧制御発振器１５の出力側に接続され、
整数の分周比にて、分周するものである。

【００１４】位相比較器７は、可変分周器１１の出力
（帰還信号ＦＶ１）の位相および周波数と、基準信号Ｆ
Ｒ１の位相および周波数を比較する。位相比較器７は上
記比較の結果、２個の出力端子（図示せず）に各々、ポ
ンプアップ信号とポンプダウン信号を出力する。検出器
（図示せず）１７はアンドゲート等から成り、ポンプア
ップ信号とポンプダウン信号のアンドをとり、その信号
（ロック検出信号）をマイコン（マイクロコンピュー
タ）１６へ出力する。この検出器により、ロック状態が
検出される。チャージポンプ１７はポンプアップ信号お
よびポンプダウン信号が入力され、誤差信号ＥＲ１を出
力する。

【００１５】同様に、位相比較器８は可変分周器１２の
帰還信号ＦＶ２の位相および周波数と、基準信号ＦＲ２
の位相および周波数を比較する。位相比較器９は上記比
較の結果、ポンプアップ信号とポンプダウン信号を検出
器（図示せず）へ出力し、検出器は上記両信号のアンド
をとり、マイコン１６へ出力する。チャージポンプ１８
は上記両信号が入力され、誤差信号ＥＲ２を出力する。

【００１６】また、位相比較器９は、可変分周器１３の
帰還信号ＦＶ３の位相および周波数と、基準信号ＦＲ３
の位相および周波数を比較する。位相比較器９は上記比
較の結果、ポンプアップ信号とポンプダウン信号を検出
器（図示せず）へ出力し、検出器は上記両信号のアンド
をとり、マイコン１６へ出力する。チャージポンプ１９
は上記両信号が入力され、誤差信号ＥＲ３を出力する。

【００１７】位相比較器１０は、可変分周器１４の帰還
信号ＦＶ４の位相および周波数と、基準信号ＦＲ４の位
相および周波数を比較する。位相比較器１０は上記比較
の結果、ポンプアップ信号とポンプダウン信号を検出器
（図示せず）へ出力し、検出器は上記両信号のアンドを
とり、マイコン１６へ出力する。チャージポンプ２０は
上記両信号が入力され、誤差信号ＥＲ４を出力する。こ
の様に、各位相比較器７、８、９、１０は、各基準信号
ＦＲ１、ＦＲ２、ＦＲ３、ＦＲ４と、各帰還信号ＦＶ
１、ＦＶ２、ＦＶ３、ＦＶ４とを位相比較し、その結果
として、各誤差信号ＥＲ１、ＥＲ２、ＥＲ３、ＥＲ４を
出力する。

【００１８】ローパスフィルタ２１は位相比較器７、
８、９、１０からの誤差信号ＥＲ１、ＥＲ２、ＥＲ３、
ＥＲ４に応答して、制御電圧ＣＶを電圧制御発振器１５
へ出力する。電圧制御発振器１５は、上記制御電圧ＣＶ
に応答して、出力信号ＶＯを発生する。

【００１９】開閉器２２、２３、２４、２５は例えばゲ
ート等から成る。開閉器２２は電圧制御発振器１５の出
力側と、可変分周器１１の入力側との間に設けられてい
る。開閉器２３は、電圧制御発振器１５の出力側と、可
変分周器１２の入力側との間に設けられている。開閉器
２４は、電圧制御発振器１５の出力側と、可変分周器１
３の入力側との間に設けられている。開閉器２５は、電
圧制御発振器１５の出力側と、可変分周器１４の入力側
との間に設けられている。

【００２０】同様に、ゲート２６は、チャージポンプ１
７の出力側と、ローパスフィルタ２１の入力側との間に
設けられている。ゲート２７は、チャージポンプ１８の
出力側と、ローパスフィルタ２１の入力側との間に設け
られている。ゲート２８は、チャージポンプ１９の出力
側と、ローパスフィルタ２１の入力側との間に設けられ
ている。ゲート２９は、チャージポンプ２０の出力側
と、ローパスフィルタ２１の入力側との間に設けられて
いる。

【００２１】制御部３０は例えば、マイコン１６とゲー
ト制御回路３１等から成る。ゲート制御回路３１は、マ
イコン１６からの各信号と、基準信号ＦＲ１〜ＦＲ４の
入力により、制御信号Ｇ１、Ｇ２、Ｇ３、Ｇ４を出力す
るものである。

【００２２】制御信号Ｇ１は、開閉器２２とゲート２６
に供給され、制御信号Ｇ２は、開閉器２３とゲート２７
に供給され、制御信号Ｇ３は、開閉器２４とゲート２８
に供給され、制御信号Ｇ４は、開閉器２５とゲート２９
に供給される。

【００２３】次に、図２のブロック図に従い、ゲート制
御回路３１を説明する。図２に於てＯＲゲート３２の１
方の入力側には、スタート信号が入力される。選局キー
（図示せず）はマイコン１６に接続され、使用者が選局
キーにて、例えば３００ＫＨＺの周波数を選択し、スタ
ートキー（図示せず）を押すと、上記スタート信号がＯ
Ｒゲート３２へ入力される。

【００２４】また、３００ＫＨＺの周波数の信号を出力
している時に、使用者が選択キーにて例えば５００ＫＨ
Ｚの周波数に変更すれば、周波数変更コマンドがＯＲゲ
ート３２へ入力される。

【００２５】更に、ロックはずれ信号はＯＲゲート３２
の他方の入力側に入力される。ロックはずれ信号とは、
使用者の上記入力以外の原因（例えば外乱要因等）によ
り、ロック中の出力信号ＶＯがロックから外れた事を知
らせる信号である。

【００２６】フリップフロップ３３の入力端子ＳはＯＲ
ゲート３２の出力側に接続されている。フリップフロッ
プ３３の入力端子Ｒは、フリップフロップ３４の入力端
子Ｓに接続され、フリップフロップ３３の出力端子Ｑは
ワンショット回路３５に接続されている。

【００２７】フリップフロップ３４の入力端子Ｓには、
ロック検出信号が入力される。ロック検出信号は上述し
た様に、チャージポンプ１７、１８、１９、２０に各々
接続された検出器が、マイコン１６を介して出力する信
号である。ロック検出信号は電圧制御発振器１５が出力
する出力信号ＶＯが設定周波数に到達した事を検出した
信号である。

【００２８】フリップフロップ３４の入力端子Ｒは、フ
リップフロップ３３の入力端子Ｓに接続されている。フ
リップフロップ３４の出力端子Ｑは、ＯＲゲート３６の
１方の入力側に接続されている。

【００２９】Ｄ−フリップフロップ３７の入力端子Ｄ
は、フリップフロップ３３の出力端子Ｑに接続され、ク
ロック端子ＣＬには基準信号ＦＲ１が入力され、出力端
子ＱはＤ−フリップフロップ３８の入力端子Ｄに接続さ
れている。また、フリップフロップ３７の出力端子Ｑ
は、ＡＮＤゲート３９の１方の入力側に接続されてい
る。

【００３０】Ｄ−フリップフロップ３８のクロック端子
ＣＬには基準信号ＦＲ２が入力されその出力端子ＱはＤ
−フリップフロップ４０の入力端子Ｄに接続され、出力
端子ＱはＡＮＤゲート４１の１方の入力側に接続されて
いる。

【００３１】Ｄ−フリップフロップ４０のクロック端子
ＣＬには基準信号ＦＲ３が入力されその出力端子ＱはＤ
−フリップフロップ４２の入力端子Ｄに接続され、出力
端子ＱはＡＮＤゲート４３の１方の入力側に接続されて
いる。

【００３２】Ｄ−フリップフロップ４２のクロック端子
ＣＬには基準信号ＦＲ４が入力されその出力端子ＱはＡ
ＮＤゲート４４の１方の入力側に接続されている。ま
た、ＡＮＤゲート３９、４１，４３、４４の各他方の入
力側は、リード線４５を介してフリップフロップ３３の
出力端子Ｑに接続されている。

【００３３】ＡＮＤゲート３９の出力側はＯＲゲート３
６の他方の入力側に接続され、ＯＲゲート３６の出力側
から制御信号Ｇ１が出力される。ＡＮＤゲート４１，４
３、４４の各出力側から各々、制御信号Ｇ２、Ｇ３、Ｇ
４が出力される。これらの部品により、ＰＬＬ装置１が
構成されている。

【００３４】次に、図１ないし図３に従い、このＰＬＬ
装置１の動作を説明する。図３はＰＬＬ装置１に用いら
れる各信号のタイミングチャートである。これらの図に
於て使用者が選局キーにて、例えば３００ＫＨＺの周波
数を選択し、スタートキーを押し、３００ＫＨＺの出力
信号ＶＯを出力し、その後、使用者が選局キーにて、例
えば５００ＫＨＺの周波数に変更した例を示す。

【００３５】最初に３００ＫＨＺの出力信号ＶＯを出力
している時（この時、出力信号ＶＯはロックされてい
る）、検出器はロック検出信号を出力するが、上記信号
はワンショットであるので、Ａ１の時点（図３参照）で
は、Ｌｏ信号である。

【００３６】次に、使用者が選局キーを操作し、３００
ＫＨＺから５００ＫＨＺに変更したとする。上記変更に
従い、周波数変更コマンドがＯＲゲート３２へ入力され
る。この時、上記コマンドはワンショット型に形成され
ているので、短時間Ｈｉ信号となり、その後Ｌｏ信号と
なる（図３のＡ２を参照）。

【００３７】この時、フリップフロップ３３の入力端子
ＳにＨｉ信号が入力し、入力端子ＲにＬｏ信号が入力
し、出力端子ＱからＨｉ信号が出力され、該信号はワン
ショット回路３５を介して、リセット信号として出力さ
れる（図３のＡ３を参照）。フリップフロップ３４の入
力端子ＳにＬｏ信号が入力し、入力端子ＲにＨｉ信号が
入力し、出力端子ＱはＬｏ信号を出力する。

【００３８】その結果、ＯＲゲートの両入力側は共にＬ
ｏ信号が入力され、制御信号Ｇ１はＨｉ信号からＬｏ信
号に切換わり、切換って所定時間経過するまで、Ｌｏ状
態に維持される（図３のＡ４を参照）。同様に、リセッ
ト信号が出力されてから（図３のＡ３）、所定時間の
間、制御信号Ｇ２、Ｇ３、Ｇ４はＬｏ状態に維持される
（図３のＡ５、Ａ６、Ａ７を参照）。この時、開閉器２
２、２３、２４、２５は閉じるので、各可変分周器１
１、１２、１３、１４へ、出力信号ＶＯは出力されなく
なる。そして、分周器１１、１２、１３、１４は、カウ
ント動作を停止し、かつカウント値を所定値（例えば
０）に設定する。

【００３９】またゲート２６、２７、２８、２９も閉じ
るので、誤差信号ＥＲ１、ＥＲ２、ＥＲ３、ＥＲ４は、
ローパスフィルタ２１へ出力されない。この様に、制御
部３０は、各可変分周器１１〜１４が分周動作を開始す
る前に、各可変分周器１１をリセットする。

【００４０】更に、上記所定時間が経過しても、フリッ
プフロップ３３はＨｉ信号を出力し続け、Ｄ−フリップ
フロップ３７の入力端子ＤにもＨｉ信号が入力し続け
る。そして、Ｄ−フリップフロップ３７の出力は、クロ
ック端子ＣＬから入力される基準信号ＦＲ１の立上り
（図３のＡ８を参照）に従い、Ｈｉ信号として立上る。

【００４１】この時、ＡＮＤゲート３９の両入力側は共
にＨｉ信号であるので、Ｈｉ信号を出力し、ＯＲゲート
３６の１方の入力側はＬｏ信号となり、他方はＨｉ信号
となり、制御信号Ｇ１はＨｉ信号として立上る（図３の
Ａ９を参照）。

【００４２】同様に、Ｄ−フリップフロップ３８の入力
端子Ｄに、Ｈｉ信号が入力され、クロック端子ＣＬから
入力される基準信号ＦＲ２の立上り（図３のＡ１０を参
照）に従い、Ｄ−フリップフロップ３８の出力はＨｉ信
号として立上り、ＡＮＤゲート４１の１方の入力側に入
力される。この時、ＡＮＤゲート４１の他方の入力側も
Ｈｉ信号であるので、制御信号Ｇ２はＨｉ信号として立
上る（図３のＡ１１を参照）。

【００４３】また、Ｄ−フリップフロップ４０の入力端
子Ｄに、Ｈｉ信号が入力され、クロック端子ＣＬから入
力される基準信号ＦＲ３の立上り（図３のＡ１２を参
照）に従い、Ｄ−フリップフロップ４０の出力はＨｉ信
号として立上り、ＡＮＤゲート４３の１方の入力側に入
力される。この時、ＡＮＤゲート４３の他方の入力側も
Ｈｉ信号であるので、制御信号Ｇ３はＨｉ信号として立
上る（図３のＡ１３を参照）。

【００４４】更に、Ｄ−フリップフロップ４２の入力端
子Ｄに、Ｈｉ信号が入力され、クロック端子ＣＬから入
力される基準信号ＦＲ４の立上り（図３のＡ１４を参
照）に従い、Ｄ−フリップフロップ４２の出力はＨｉ信
号として立上り、ＡＮＤゲート４４の１方の入力側に入
力される。この時、ＡＮＤゲート４４の他方の入力側も
Ｈｉ信号であるので、制御信号Ｇ４はＨｉ信号として立
上る（図３のＡ１５を参照）。

【００４５】この様に、基準信号ＦＲ１の立上り（Ａ
８）に応じて、制御信号Ｇ１は立上り（Ａ９）、開閉器
２２は開成を開始し、出力信号ＶＯは可変分周器１１へ
出力され可変分周器１１は分周動作を開始する。また上
記制御信号Ｇ１の立上り（Ａ９）に従い、ゲート２６は
開き、位相比較器７は、可変分周器１１により分周され
た出力信号ＶＯ、即ち帰還信号ＦＶ１と、基準信号ＦＲ
１とを位相比較し（図３のＡ１６を参照）、誤差信号Ｅ
Ｒ１を出力する。

【００４６】同様に、基準信号ＦＲ２の立上り（Ａ１
０）に応じて、制御信号Ｇ２は立上り（Ａ１１）、開閉
器２３は開成を開始し、出力信号ＶＯは可変分周器１２
へ出力され、可変分周器１２は分周動作を開始する。ま
た、制御信号Ｇ２の立上り（Ａ１１）に従い、ゲート２
７は開き、位相比較器８は、可変分周器１２により分周
された出力信号ＶＯ、即ち帰還信号ＦＶ２と、基準信号
ＦＲ２とを位相比較し（図３のＡ１７を参照）、誤差信
号ＥＲ２を出力する。

【００４７】また、基準信号ＦＲ３立上り（Ａ１２）に
応じて、制御信号Ｇ３は立上り（Ａ１３）、開閉器２４
は開成を形成し、出力信号ＶＯは可変分周器１３へ出力
され、可変分周器１３は分周動作を開始する。また、制
御信号Ｇ３の立上り（Ａ１３）に従い、ゲート２８は開
き、位相比較器９は、帰還信号ＦＶ３と、基準信号ＦＲ
３とを位相比較し（図３のＡ１８を参照）、誤差信号Ｅ
Ｒ３を出力する。

【００４８】更に、基準信号ＦＲ４の立上り（Ａ１４）
に応じて、制御信号Ｇ４は立上り（Ａ１５）、開閉器２
５は開成を形成し、出力信号ＶＯは可変分周器１４へ出
力され、可変分周器１４は分周動作を開始する。また、
制御信号Ｇ４の立上り（Ａ１５）に従い、ゲート２９は
開き、位相比較器１０は帰還信号ＦＶ４と、基準信号Ｆ
Ｒ４とを位相比較し（図３のＡ１９を参照）、誤差信号
ＥＲ４を出力する。

【００４９】この様に、制御部３０は、各基準信号ＦＲ
１〜ＦＲ４の位相（例えば立上りＡ８、Ａ１０、Ａ１
２、Ａ１４等）に合せて、各可変分周器１１〜１４の分
周動作を開始させる。具体的には、制御部３０のゲート
制御回路３１は、各基準信号ＦＲ１〜ＦＲ４の位相に合
せて、制御信号Ｇ１〜Ｇ４により、各開閉器２２〜２５
の開成を開始させる。

【００５０】また上述した様に、基準発振器２は基準周
波数ＦＲ（周期ＴＲ＝１／ＦＲ）を持つ基準信号ＦＲ１
を発生する。そして、遅延回路３、４、５により、基準
信号ＦＲ２、ＦＲ３、ＦＲ４は、基準信号ＦＲ１に対
し、各々、１／４周期（ＴＲ／４）ずつ順次遅延して形
成されたものである。

【００５１】そして、各可変分周器１１、１２、１３、
１４の分周動作開始は、各基準信号ＦＲ１、ＦＲ２、Ｆ
Ｒ３、ＦＲ４の位相に合わせられている。故に、上記分
周動作開始時は、各々、ＴＲ／４ずつ順次遅延されたも
のとなり、各位相比較器７、８、９、１０に於ける位相
比較タイミングは、各々、略ＴＲ／４ずつ遅延されたも
のとなる。

【００５２】この様に、各基準信号ＦＲ１〜ＦＲ４の位
相に合せて、各可変分周器１１〜１４の分周動作を開始
させる事により、各位相比較器７〜１０の位相比較タイ
ミングは、略等間隔となり、正確な位相比較ができる。

【００５３】また、この様に基準信号ＦＲ１〜ＦＲ４は
各々、位相が異なる（例えば上記説明では、互いにπ／
２ずつ、位相がずれている）ものであり、各基準信号Ｆ
Ｒ１〜ＦＲ４毎に位相比較を行なう。その結果、基準信
号ＦＲ１の１周期（ＴＲ）の間に、位相比較を複数回
（上記説明では、Ａ１６、Ａ１７、Ａ１８、Ａ１９の４
回）行なう事となり、従来のロックアップ時間の約１／
４倍に短縮される。

【００５４】上述の説明では、周波数変更コマンドが入
力された時を説明した。しかし、周波数変更コマンドが
なく（Ｌｏ信号）、ロックはずれ信号が入力された時
も、ＯＲゲート３２の出力はＨｉ信号となる。この時、
ＰＬＬ装置１は上記説明と同じ動作を行ない、制御部３
０は、各基準信号ＦＲ１〜ＦＲ４の位相に合せて、各可
変分周器１１〜１４の分周動作を開始させる。

【００５５】更に、時間が経過し、上述の位相比較が繰
り返されると（図３のＡ２０、Ａ２１、Ａ２２、Ａ２３
を参照）、出力信号ＶＯは、設定周波数に到達する（ロ
ックする）。この時、位相比較器７、８、９、１０のど
れか１つに接続された検出器が、マイコン１６に対し、
ロック検出信号を出力する。マイコン１６はゲート制御
回路３１に対し、ロック検出信号を出力する（図３のＡ
２５を参照、ロック検出信号はワンショット型であ
る）。

【００５６】そして、フリップフロップ３３の入力端子
ＲにＨｉ信号（リセット信号）が入力され、フリップフ
ロップ３３はＬｏ信号を出力する。その結果、ＡＮＤゲ
ート３９、４１、４３、４４の片方の入力側は、リード
線４５を介して、Ｌｏ信号が入力され、各ゲート３９、
４１、４３、４４はＬｏ信号を出力する。故に、制御信
号Ｇ２、Ｇ３、Ｇ４は、Ｌｏ信号となる（図３のＡ２
６、Ａ２７、Ａ２８を参照）。

【００５７】また、ＯＲゲート３６の１方の入力側は、
フリップフロップ３４の出力端子Ｑに接続されている。
フリップフロップ３４の入力端子Ｓには、Ｈｉのロック
検出信号が入力されているので、フリップフロップ３４
は、Ｈｉ信号を出力し、ＯＲゲート３６の１方の入力側
には、上記Ｈｉ信号が入力される。その結果、ＯＲゲー
ト３６の出力である制御信号Ｇ１はＨｉとなり、Ｈｉ状
態が維持される（図３のＡ２４を参照）。

【００５８】その結果、開閉器２３、２４、２５は閉
じ、可変分周器１２、１３、１４は分周動作を停止す
る。この時、制御信号Ｇ２、Ｇ３、Ｇ４により制御され
ているゲート２７、２８、２９も閉じる。その結果、誤
差信号ＥＲ２、ＥＲ３、ＥＲ４はローパスフィルタ２１
へ出力されない。この様に、ロック検出後に、可変分周
器１２、１３、１４は分周動作を停止する事により、電
力消費量を少なくできる。

【００５９】また、制御信号Ｇ１はＨｉ状態に維持され
ているので、開閉器２２は継続して開状態となり、可変
分周器１１は分周動作を継続する。そして、位相比較器
７は可変分周器１１が出力する帰還信号ＦＶ１と、基準
信号ＦＲ１を位相比較する（図３のＡ２９、Ａ３０を参
照）。

【００６０】この時、制御信号Ｇ１により制御されるゲ
ート２６は開いているので、チャージポンプ１７はロー
パスフィルタ２１に対し、誤差信号ＥＲ１を出力する。
ローパスフィルタ２１は電圧制御発振器１５へ制御信号
ＣＶを出力し、電圧制御発振器１５は、設定周波数とな
った出力信号ＶＯを出力し続ける。

【００６１】上述の内容をまとめると、制御部３０はロ
ック検出した時に（制御部３０にロック検出信号が入力
した時に）、制御部３０は特定の１つの可変分周器（上
記説明では、可変分周器１１）をして、分周動作を継続
させる。そして、制御部３０は他の可変分周器（上記説
明では、可変分周器１２、１３、１４）をして、分周動
作を停止させる。以上で、このＰＬＬ装置１の動作説明
を終わる。

【００６２】また、位相比較器７、８、９、１０に各々
接続された検出器の内、どれかの検出器（例えば位相比
較器１０に接続された検出器）がロック検出したとす
る。この時、制御部３０は、ロック検出した可変分周器
１４（上記説明では、位相比較器１０に接続された検出
器に接続された可変分周器１４）のみに対し、分周動作
を継続させる。そして制御部３０は、他の可変分周器１
１、１２、１３をして、分周動作を停止させても良い。

【００６３】

【発明の効果】請求項１の本発明では、位相が異なる複
数の基準信号を発生する発生手段と、電圧制御発振器の
出力を分周し各帰還信号を出力する複数の可変分周器
と、各前記基準信号と各前記帰還信号を位相比較する複
数の位相比較器と、各前記基準信号の位相に合せて、各
前記可変分周器の分周動作を開始させる制御部とを具備
する構成とする。

【００６４】この様に、各基準信号の位相に合せて、各
可変分周器の分周動作を開始する事により、各位相比較
器による位相比較タイミングは、略等間隔となり、正確
な位相比較ができる。また、基準信号は各々、位相が異
なるものであり、各基準信号毎に位相比較を行なう。そ
の結果、基準信号の１周期の間に、位相比較を複数回行
なう事となり、従来に比べ、ロックアップ時間が極めて
少なくなる。

【００６５】請求項２の本発明では、前記電圧制御発振
器と各可変分周器との間に各開閉器を設け、前記制御部
に、論理回路から成るゲート制御回路を設け、前記ゲー
ト制御回路は各前記基準信号の位相に合せて、各前記開
閉器の開成を開始させる構成とする。基準信号の周波数
は約１０ＫＨＺ程度である。そして、本発明では、位相
が異なる複数（例えば４個）の基準信号を用いる。故
に、各基準信号の位相差＝１周期／４＝１０−４×１／
４＝２５マイクロ秒である。マイクロコンピュータで
は、上記位相差を制御する事は略不可能である、請求項
４の本発明では、論理回路から成るゲート制御回路によ
り、上記の様な極めて小さい位相差でも、正確に制御す
る事ができる。

【００６６】請求項３の本発明では、前記制御部に、周
波数変更コマンド又はロックはずれ信号が入力された時
に、前記制御部は前記分周動作を開始させる構成とす
る。使用者が周波数を変更した時に生ずる周波数変更コ
マンド、又は、外乱要因等により、ロック中の出力信号
がロックから外れた時に生ずるロックはずれ信号が入力
した場合も、制御部は前記分周動作を開始する。従っ
て、周波数変更やロック外れの時も、正確な位相比較を
する事により、ロックアップの短縮が図れ、利便性が向
上する。

【００６７】請求項４の本発明では、前記制御部は前記
分周動作開始前に、各前記可変分周器をリセットする構
成とする。この様に、制御部は各可変分周器をリセット
（イニシャライズ）する事により、請求項１に於ける位
相比較動作を正確に行なう事ができる。

【００６８】請求項５の本発明では、前記制御部はロッ
ク検出した時に、特定の１つの前記可変分周器に分周動
作を継続させ、他の前記可変分周器に分周動作を停止さ
せる構成とする。この様に、ロック検出後に特定の１つ
の可変分周器に分周動作を継続させ、他の可変分周器を
停止させる事により、電力消費量を少なくできる。ま
た、特定の１つの可変分周器の分周動作により、設定周
波数を持つ出力信号を安定して、出力する事ができる。

【００６９】請求項６の本発明では、前記制御部はロッ
ク検出した時に、ロック検出した前記可変分周器の１つ
に分周動作を継続させ、他の前記可変分周器に分周動作
を停止させる構成とする。この様に、ロック検出した可
変分周器をして、継続して分周動作を行わせる事によ
り、ロック検出後も、正確な位相比較を行なえ、設定周
波数を持つ出力信号を安定して出力できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るＰＬＬ装置１のブロ
ック図である。

【図２】上記ＰＬＬ装置１に用いられるゲート制御回路
３１のブロック図である。

【図３】上記ＰＬＬ装置１に用いられる各信号のタイミ
ングチャートである。

【符号の説明】

６発生手段７、８、９、１０位相比較器１１、１２、１３、１４可変分周器１５電圧制御発振器３０制御部

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J106 AA04 CC01 CC30 CC38 CC41 CC52 CC58 DD32 DD34 DD42 DD43 DD48 FF01 FF08 FF09 GG18 GG20 HH09 HH10 KK03 KK40 PP03 QQ09 RR01 RR13 RR20

Claims

【特許請求の範囲】

【請求項１】位相が異なる複数の基準信号を発生する
発生手段と、電圧制御発振器の出力を分周し各帰還信号
を出力する複数の可変分周器と、各前記基準信号と各前
記帰還信号を位相比較する複数の位相比較器と、各前記
基準信号の位相に合せて、各前記可変分周器の分周動作
を開始させる制御部とを具備する事を特徴とするＰＬＬ
装置。
【請求項２】前記電圧制御発振器と各可変分周器との
間に各開閉器を設け前記制御部に、論理回路から成るゲ
ート制御回路を設け、前記ゲート制御回路は各前記基準
信号の位相に合せて、各前記開閉器の開成を開始させる
事を特徴とする請求項１のＰＬＬ装置。
【請求項３】前記制御部に、周波数変更コマンド又は
ロックはずれ信号が入力された時に、前記制御部は前記
分周動作を開始させる事を特徴とする請求項１のＰＬＬ
装置。
【請求項４】前記制御部は前記分周動作開始前に、各
前記可変分周器をリセットする事を特徴とする請求項１
のＰＬＬ装置。
【請求項５】前記制御部はロック検出した時に、特定
の１つの前記可変分周器に分周動作を継続させ、他の前
記可変分周器に分周動作を停止させる事を特徴とする請
求項１のＰＬＬ装置。
【請求項６】前記制御部はロック検出した時に、ロッ
ク検出した前記可変分周器の１つに分周動作を継続さ
せ、他の前記可変分周器に分周動作を停止させる事を特
徴とする請求項１のＰＬＬ装置。