JP2001044316A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2001044316A
JP2001044316A JP11213034A JP21303499A JP2001044316A JP 2001044316 A JP2001044316 A JP 2001044316A JP 11213034 A JP11213034 A JP 11213034A JP 21303499 A JP21303499 A JP 21303499A JP 2001044316 A JP2001044316 A JP 2001044316A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
resin
film
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11213034A
Other languages
English (en)
Inventor
Akio Monma
彰夫 門馬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP11213034A priority Critical patent/JP2001044316A/ja
Publication of JP2001044316A publication Critical patent/JP2001044316A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

(57)【要約】 【課題】 簡単な構成で基板のスルーホール内に封止樹
脂が入りこまない構造とし、半田付け性が良好で、製造
歩留まりが良く、小型で安価な半導体装置を提供する。 【解決手段】 樹脂またはセラミックからなる基板１
と、その上に搭載された半導体チップ５と、その電極に
電気的に接続されたメタル配線２と、これに接続し基板
１を貫通するスルーホール１０（３）と、半導体チップ
５全体を被覆する封止樹脂６とを有する半導体装置であ
って、基板１表面のスルーホール１０（３）開口を被蓋
するフィルム状材料７が被着され、これを封止樹脂６が
被覆した構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、樹脂基板やセラミ
ック基板上に半導体チップを搭載しワイヤボンドやフリ
ップチップ接続によって、半導体チップと基板上のメタ
ル配線とを電気的に接続し、該接続部もしくは半導体素
子全体を樹脂封止した半導体装置に関する。
【０００２】
【従来の技術】樹脂基板やセラミック基板を用いた半導
体装置は、図３に示すように集合基板３０上に複数の半
導体チップ５をダイボンド、ワイヤボンド、樹脂封止し
た後、個々の半導体装置に切断して構成される。半導体
チップ５はその半導体装置の目的によっては、ダイボン
ディングとワイヤボンディングの代わりにフリップチッ
プ法によってボンディングされることもある。樹脂基板
やセラミック基板を用いた半導体装置は、ＬＣＣ（Ｌｅ
ａｄｌｅｓｓ Ｃｈｉｐ Ｃａｒｒｉｅｒ）やＢＧＡ
（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が一般的な構造で
ある。
【０００３】図４に従来のＬＣＣ構造の半導体装置の例
を示す。これは、まず、図３に示すようにＡｇペースト
８等のマウント材を用いて基板１に半導体チップ５を搭
載し、ボンディングワイヤ４をボンディングすることで
半導体チップ５と基板１のメタル配線２とを接続し、そ
の後半導体チップ５、ボンディングワイヤ４などを封止
樹脂６で封止し、切断して個々の半導体装置に分割する
ことで形成している。
【０００４】このようなＬＣＣ構造の半導体装置は、半
田実装時の信頼性を向上させるため図４の符号１０で示
すサイドスルーと呼ばれるスルーホールの一種でメッキ
付きの凹みを入出力端子に設けることが行われている。
サイドスルー１０は、切断工程の際、集合基板３０に設
けたスルーホール３を所定位置で切断することで形成さ
れる。ＬＣＣ構造の半導体装置は、サイドスルー１０に
半田が濡れ、半田フィレットがサイドスルー１０にでき
るように半田付けをして実装される。このため集合基板
３０上の半導体チップ５の樹脂封止時にメッキ付きスル
ーホール３に樹脂が入らないようにする必要がある。
【０００５】図５にＢＧＡ構造の半導体装置を示す。こ
れは、まず、Ａｇペースト８等のマウント材を用いて基
板１に半導体チップ５を搭載し、ボンディングワイヤ４
をボンディングすることで半導体チップ５と基板１のメ
タル配線２とを接続し、次いで、半導体チップ５、ボン
ディングワイヤ４などを封止樹脂６で封止し、その後、
半田ボール２１をボールマウンタで搭載し、基板裏面の
メタル配線２と接続し、最後にＬＣＣ同様分割して個々
の半導体装置を形成する。
【０００６】一般的なＢＧＡ構造の半導体装置は、図５
に示したように、基板１上のメタル配線２が基板１裏面
のメタル配線とスルーホール３で電気的に接続される。
裏面のメタル配線は、格子状に配置した半田ボール２１
と電気的に接続されている。このため、樹脂封止時には
スルーホール３から封止樹脂６が流れ込み、基板裏面の
メタル配線２に封止樹脂６が付着することを防ぐ必要が
ある。また、スルーホール３に封止樹脂６が流れ込むこ
とで、基板１の裏面に封止樹脂６が広がり基板の平滑性
が失われるなどの問題も生じる。
【０００７】上記したように、樹脂基板やセラミック基
板を用いた半導体装置を樹脂封止する場合には、スルー
ホールに封止樹脂６が入り込まないようにする必要があ
る。半導体装置の樹脂封止方法としては、ポッティング
法、トランスファーモールド法、印刷法などがあるが、
いずれの方法でもスルーホールに樹脂が入り込まないよ
うにすることで、樹脂封止工程が容易になる。
【０００８】
【発明が解決しようとする課題】集合基板３０のスルー
ホール３に樹脂が入らないようにする方法としては、ス
クリーン印刷法などを用いて、樹脂封止面に液状のソル
ダーレジストやインクなどを所定パターン形状に塗布す
ることなどがある。しかし、この方法ではスルーホール
を塞ぐ材料である半田レジストやインクが液状であるた
め、スルーホール３に入ってしまいサイドスルー１０の
半田付け性が劣化するといった問題がある。
【０００９】また、スルーホールに封止樹脂を入れない
ようにする方法としては、ワイヤボンディング後に所定
形状に加工したアルミニウム板やガラスエポキシ基板な
どの板材で塞ぐ方法もある。この方法は、半導体を小型
化するために板材を１ｍｍ以下の寸法に加工する必要が
あるため、コストが高いといった問題がある。また、接
着剤を用いて板材を基板に接着する必要があるため、位
置決め精度が悪く歩留まりが悪いといった問題もある。
【００１０】さらに特開平９−１８１３５９号公報に記
載されているようにスルーホール上のメタル配線をレー
ザー加工やドリル加工で残して、スルーホール内に封止
樹脂が流れ込まないようにするといった方法もある。こ
の方法では、通常のスルーホールの加工のように基板を
重ねて加工することができないため、基板コストが高く
なり、半導体装置を安価に供給できないといった問題が
ある。また、樹脂封止時にスルーホールを塞いでいるメ
タルが破れないようにするために、メタルの厚さを厚く
する必要がある。このため、メタル配線のライン幅と間
隔とを微細にできず、基板サイズが大きくなり半導体装
置を小型にすることができないといった問題もある。
【００１１】上記したように従来の樹脂基板やセラミッ
ク基板を用いた半導体装置は、はんだ付け性が悪い、コ
ストが高い、歩留まりが悪い、小型化が難しいなどの問
題点を有している。本発明はこれらの問題点を鑑みてな
されたものであり、安価で、歩留まりが良く、小型では
んだ付け性が良好な半導体装置を提供することを目的と
している。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、樹脂またはセラミックから
なる基板と、該基板上に搭載された半導体チップと、該
半導体チップの電極に電気的に接続された前記基板上の
メタル配線と、該メタル配線に接続し前記基板を貫通す
るスルーホールと、前記半導体チップ全体を被覆する封
止樹脂とを有する半導体装置であって、前記基板表面の
前記スルーホール開口を被蓋するフィルム状材料が被着
され、該フィルム状材料を前記封止樹脂が被覆している
ことを特徴とする。かかる構成により、生産容易なＬＣ
Ｃ構造やＢＧＡ構造の半導体装置を提供することができ
る。
【００１３】特に、上述の構成で前記フィルム状材料を
感光性材料とし、前記スルーホール開口上にパターンニ
ングして被着されたものとすることによって、より生産
性の良好な半導体装置を提供することができる。具体的
には、前記フィルム状材料を樹脂基板パターン作製用の
ドライフィルム、ドライフィルム型ソルダーレジストま
たは感光性樹脂フィルムとして好適である。
【００１４】または、前記フィルム状材料を前記基板に
熱圧着可能な材料からなるものとし、前記スルーホール
周縁に熱圧着して被着された構成としてもよい。具体的
にはポリイミドフィルムまたはポリイミドテープとして
好適である。
【００１５】または、前記フィルム状材料を粘着層が形
成されたものとし、前記スルーホール周縁に圧着して被
着された構成としてもよい。具体的には、テフロン（商
標名、ポリテトラフルオロエチレン）、ＴＰＸ（商標
名、ポリオレフィン樹脂、三井化学社製）またはＺＥＯ
ＮＥＸ（商標名、ポリオレフィン樹脂、日本ゼオン社
製）が良好である。
【００１６】
【発明の実施の形態】以下に、本発明に係る半導体装置
の実施形態を図１と図２を参照して説明する。なお、こ
れらの図において、前に説明した図３乃至図５内の符号
と同一の符号のものは、同一または相当するものを示
す。
【００１７】図１（ａ）に示すように半導体チップ５
は、集合基板３０上のメタル配線２上にダイボンディン
グされてＡｇぺ一スト８によって固定されている。半導
体チップ５とメタル配線２は、ボンディングワイヤ４に
よって電気的に接続されている。スルーホール３（サイ
ドスルー１０）の開口は、ドライフィルム型ソルダーレ
ジスト７によって被蓋されており、その上に封止樹脂６
が封止されている。
【００１８】本実施形態に係る半導体装置（図１
（ｂ））は、図４に示した従来の半導体装置と比較し
て、樹脂封止面のサイドスルー１０をフィルム状材料の
一例であるドライフィルム型ソルダーレジスト７で塞い
でいる点と、封止樹脂６の形成範囲がドライフィルム型
ソルダーレジスト７も含め、基板１の主表面全面に亘っ
ている点が異なっている。
【００１９】フィルム状材料の一例であるドライフィル
ム型ソルダーレジスト７は、集合基板３０を作製した
後、ラミネートされ露光・現像・乾燥工程等を経てスル
ーホール３開口上に形成される。なお、このスルーホー
ル３開口上のドライフィルム型ソルダーレジスト７は、
封止樹脂６とは若干の熱膨張差があるため、開口を塞ぐ
のに必要最低限の形成範囲に留めておくべきである。
【００２０】その他露光・現像で所定パターンにできる
材料（感光性材料）としては、ドライフィルム、感光性
樹脂フィルム、ポリイミドのカバーレイ等がある。ドラ
イフィルムは、フィルム状のフォトレジストであり、ポ
リエチレンテレフタレートフィルムあるいはセルローズ
アセテートフィルムなどで挟んだ状態で市販されてい
る。感光性樹脂フィルムは、光硬化性の感光層をポリエ
チレンフィルムおよびポリエステルフィルムでサンドイ
ッチ状に挟んで構成され、ロール状の巻物となって市販
されている。この感光層は通常、光重合性モノマー、光
重合開始剤およびバインダーポリマーを主要組織とする
ものである。これらの材料もドライフィルム型ソルダー
レジストと同様、従来の基板作製工程で形成できる。
【００２１】この後、Ａｇペースト８等のマウント材を
用いて基板１に半導体チップ５を搭載し、ボンディング
ワイヤ４をボンディングすることで半導体チップ５と基
板１のメタル配線２とを接続する。その後、半導体チッ
プ５、ボンディングワイヤ４などをトランスファモール
ドによって封止樹脂６で封止し、ダイシングにより切断
することで図１（ｂ）に示すような個々の半導体装置を
構成する。
【００２２】前述したドライフィルム型ソルダーレジス
ト７やドライフィルム、感光性樹脂フィルムは、半導体
装置実装時のはんだリフローや実装後の動作温度に耐え
ることができ、半導体パッケージの一部として組み込む
ことができる。また、ソルダーレジストのような液状材
料に比べ、製造上有利となる。即ち、スルーホール内に
入り込んでしまうことによって、ＬＣＣのサイドスルー
に付着することになれば、または、パッケージ裏面に流
れ出してしまえば、製品として出荷できず、封止樹脂６
の硬化後もしくは、個々の半導体装置に切断後、溶媒等
で溶解、除去する必要があるからである。
【００２３】ポリイミドフィルムやポリイミドテープも
はんだリフローにおける耐熱性を有し、この場合はスル
ーホール３を被蓋するようスルーホール３周縁に熱圧着
にて基板３０に貼り付けることができる。所定形状にす
るには、圧着前に工具等で裁断するかレジストのパター
ニングと選択エッチングにより形成する。または、熱圧
着するためのヒートブロックに切断型も兼ねさせ、基板
１表面にポリイミドフィルムやポリイミドテープを重
ね、その上からヒートブロックを圧し充て、熱圧着する
とともに加熱部分に沿って所定形状に分離することも可
能である。これらも半導体パッケージの一部として組み
込むことができる。
【００２４】その他、耐熱性を十分に満たすフィルム状
材料として、テフロン（商標名、ポリテトラフルオロエ
チレン）等が市場に出回っており、比較的入手しやす
い。この場合は、一面に粘着層を設け、所定形状にカッ
トしてからスルーホール３を被蓋するようスルーホール
３周縁に圧着する。なお、設けた粘着層に剥離紙を被着
しておけば工程中にストックしておくことができる。所
定形状にするには、一般的にシール等の作成に用いられ
ている切断金型が利用でき、これによりフィルム状材料
のみに切れ目を入れ、剥離紙で繋がった状態にしておく
と良い。
【００２５】このような材料として、上記テフロンの
他、ＴＰＸ（商標名、ポリオレフィン樹脂、三井化学社
製）、ＺＥＯＮＥＸ（商標名、ポリオレフィン樹脂、日
本ゼオン社製）等がある。
【００２６】本発明の半導体装置では、スルーホールが
フィルム状材料で塞がれ、その上に樹脂封止がされてい
るので、その製造工程中、樹脂のスルーホールヘの流れ
込みが無くなると共に複数個の半導体チップを一回で封
止樹脂できる工程を採用することが可能となる。フィル
ム状材料であるため機械加工も容易で、半導体装置のコ
ストを従来に比べ低減化できると共に小型化が図れる。
従来のアルミニウム板やガラスエポキシ基板でスルーホ
ールを塞ぐ場合、接着剤の硬化による位置ずれが生じや
すかったが、本発明ではその虞がない。
【００２７】フィルム状材料を露光・現像により所定パ
ターンにできる材料とすれば、数十μｍの精度でパター
ニングできるので、更なる小型化が図れる。従来のアル
ミ板でスルーホールを塞ぐ手法と比べると、面積比で２
０％も小型化に成功した。この値は半導体装置のピン数
が多くなるほど大きくなるので、多ピン化が更に進む半
導体業界に寄与すること大なるものがある。
【００２８】また、露光・現像は従来の基板作製工程で
構成できることから、基板の大幅な低コスト化も図れ
る。基板のコストは、従来手法の例である特開平９−１
８１３５９号公報に記載されているスルーホール上のメ
タル配線をレーザー加工やドリル加工で残す手法と比
べ、ほぼ５０％になった。
【００２９】図２は本発明の他の実施の形態で、封止樹
脂からなるレンズを有するものである。このレンズはト
ランスファモールドによって他の封止樹脂部と同時に一
括で形成している。
【００３０】本発明は、上記した実施形態にのみ限定さ
れたものではなく、特許請求の範囲を逸脱しない限りに
おいて、様々な組み合わせと変更が可能である。例え
ば、上記実施の形態では、ＬＣＣ構造の半導体装置のみ
について言及したが、ＢＧＡ構造の半導体装置について
も適用可能なことは言うまでもない。
【００３１】また、上記実施の形態ではトランスファー
モールドによる封止樹脂のみ示したが、ポッティングモ
ールドのような他の型を用いた方法や印刷法等のいずれ
の樹脂封止法による封止樹脂でも可能である。このた
め、ＬＣＣ構造の半導体装置を容易に生産することが可
能になり、半導体装置のコストダウンに貢献すること大
である。
【００３２】
【発明の効果】以上のように本発明によれば、製造歩留
まりが良く、小型で安価な半導体装置を提供することが
可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の実施の形態を示す図
である。
【図２】本発明に係る半導体装置の他の例を示す図であ
る。
【図３】従来の半導体装置の製法を説明する断面図であ
る。
【図４】従来のＬＣＣ構造の半導体装置を示す図であ
る。
【図５】従来のＢＧＡ構造の半導体装置を示す断面図で
ある。
【符号の説明】
１：基板、２：メタル配線、３：スルーホール、４：ボ
ンディングワイヤ、５：半導体チップ、６：封止樹脂、
７：ドライフィルム、８：Ａｇぺ一スト、９：レンズ、
１０：サイドスルー、２１：半田ボール、３０：集合基
板

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 樹脂またはセラミックからなる基板と、
    該基板上に搭載された半導体チップと、該半導体チップ
    の電極に電気的に接続された前記基板上のメタル配線
    と、該メタル配線に接続し前記基板を貫通するスルーホ
    ールと、前記半導体チップ全体を被覆する封止樹脂とを
    有する半導体装置であって、 前記基板表面の前記スルーホール開口を被蓋するフィル
    ム状材料が被着され、該フィルム状材料を前記封止樹脂
    が被覆していることを特徴とする半導体装置。
  2. 【請求項２】 前記フィルム状材料は、感光性材料であ
    り、前記スルーホール開口上にパターンニングして被着
    されていることを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 前記フィルム状材料は、前記基板に熱圧
    着可能な材料からなり、前記スルーホール周縁に熱圧着
    して被着されていることを特徴とする請求項１に記載の
    半導体装置。
  4. 【請求項４】 前記フィルム状材料は、粘着層が形成さ
    れた材料からなり、前記スルーホール周縁に圧着して被
    着されていることを特徴とする請求項１に記載の半導体
    装置。
JP11213034A 1999-07-28 1999-07-28 半導体装置 Pending JP2001044316A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11213034A JP2001044316A (ja) 1999-07-28 1999-07-28 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11213034A JP2001044316A (ja) 1999-07-28 1999-07-28 半導体装置

Publications (1)

Publication Number Publication Date
JP2001044316A true JP2001044316A (ja) 2001-02-16

Family

ID=16632427

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11213034A Pending JP2001044316A (ja) 1999-07-28 1999-07-28 半導体装置

Country Status (1)

Country Link
JP (1) JP2001044316A (ja)

Similar Documents

Publication Publication Date Title
KR100447313B1 (ko) 반도체 장치 및 그 제조방법
JP3541491B2 (ja) 電子部品
US20030162324A1 (en) Semiconductor wafer with spacer and its manufacturing method, semiconductor device and its manufacturing method, and circuit substrate and electronic device
JPH10116935A (ja) 半導体装置及びその製造方法
US6617236B2 (en) Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device
JP3360669B2 (ja) 半導体パッケージ素子、３次元半導体装置及びこれらの製造方法
US6225028B1 (en) Method of making an enhanced organic chip carrier package
JPH10256417A (ja) 半導体パッケージの製造方法
JP2007123919A (ja) 半導体パッケ−ジの製造法及び半導体パッケ−ジ
JP2000150560A (ja) バンプ形成方法及びバンプ形成用ボンディングツール、半導体ウエーハ、半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
JP2001044316A (ja) 半導体装置
JP2002334951A (ja) 半導体素子搭載用基板及び半導体パッケージ
JP2936540B2 (ja) 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法
JP2982703B2 (ja) 半導体パッケージ及びその製造方法
JPH11102944A (ja) 半導体装置の製造方法
JPH11163197A (ja) 半導体実装用基板
JP2005158999A (ja) 半導体装置
US20050094383A1 (en) Substrate for use in forming electronic package
JP2917932B2 (ja) 半導体パッケージ
JP4353267B2 (ja) 電子部品の製造方法
JPH09139394A (ja) 半導体装置
KR19980068016A (ko) 가요성(可撓性) 회로 기판을 이용한 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지 및 그 제조 방법
CN101740424B (zh) 芯片封装结构的制程
JP2000077433A (ja) 半導体装置およびその製造方法
JPH118330A (ja) 半導体パッケージの製造方法