JP2001035974A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001035974A JP2001035974A JP11204432A JP20443299A JP2001035974A JP 2001035974 A JP2001035974 A JP 2001035974A JP 11204432 A JP11204432 A JP 11204432A JP 20443299 A JP20443299 A JP 20443299A JP 2001035974 A JP2001035974 A JP 2001035974A
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Abstract
(57)【要約】
【課題】 基板内部に拡散した熱を効率よく放熱させ
る。 【解決手段】 半導体基板1に形成されたソース電極3
の箇所に基板内部に向けた凹部11を形成し、凹部11
に放熱体12を充填している。放熱体12が半導体基板
1の深部まで存在することとなり、ゲート5の直下付近
及びソース電極3・ドレイン4間に拡散する熱は放熱体
12に捕捉され、放熱体12を伝わって基板外部に放熱
される。
る。 【解決手段】 半導体基板1に形成されたソース電極3
の箇所に基板内部に向けた凹部11を形成し、凹部11
に放熱体12を充填している。放熱体12が半導体基板
1の深部まで存在することとなり、ゲート5の直下付近
及びソース電極3・ドレイン4間に拡散する熱は放熱体
12に捕捉され、放熱体12を伝わって基板外部に放熱
される。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。
の製造方法に関するものである。
【0002】
【従来の技術】Ka帯MM(マイクロウエーブモノリシ
ック)ICなどに用いられる高出力FET(電界効果型
トランジスタ)の基板厚は、100μm程度である。高
出力FET単体だけならば、放熱性を高めるために基板
厚を25μm程度まで薄くすることが可能であるが、M
MICにおいては、インダクタやコンデンサなどの受動
素子を同一基板上に作成するためチップサイズが大きく
なり、基板割れなどに対する信頼度を高めるために、基
板厚を厚くする必要がある。
ック)ICなどに用いられる高出力FET(電界効果型
トランジスタ)の基板厚は、100μm程度である。高
出力FET単体だけならば、放熱性を高めるために基板
厚を25μm程度まで薄くすることが可能であるが、M
MICにおいては、インダクタやコンデンサなどの受動
素子を同一基板上に作成するためチップサイズが大きく
なり、基板割れなどに対する信頼度を高めるために、基
板厚を厚くする必要がある。
【0003】基板厚が薄い場合は、ソース電極電極に直
接バイアホールを施して熱を逃がすという方法(ソース
電極ダイレクトバイアホール)がある。その方法を図6
に基づいて説明する。
接バイアホールを施して熱を逃がすという方法(ソース
電極ダイレクトバイアホール)がある。その方法を図6
に基づいて説明する。
【0004】図6に示すように半導体基板1の表面に
は、オミック電極2を介してソース電極3及びドレイン
4が設けられており、またソース電極3とドレイン4と
の間にゲート5が設けられている。
は、オミック電極2を介してソース電極3及びドレイン
4が設けられており、またソース電極3とドレイン4と
の間にゲート5が設けられている。
【0005】そして、ソース電極3の部分には、半導体
基板1を上下に貫通するバイアホール6が形成され、半
導体基板1の裏面側に形成された金メッキ7とソース電
極3とが、バイアホール6内に充填した金属体8により
連結されている。
基板1を上下に貫通するバイアホール6が形成され、半
導体基板1の裏面側に形成された金メッキ7とソース電
極3とが、バイアホール6内に充填した金属体8により
連結されている。
【0006】図6に示す構造によれば、ソース電極3の
部分に発生する熱がバイアホール6を通して金メッキ8
に伝達されて放熱される。
部分に発生する熱がバイアホール6を通して金メッキ8
に伝達されて放熱される。
【0007】
【発明が解決しようとする課題】しかしながら図6に示
す構造によれば、基板厚が100μmと厚い場合は、バ
イアホール6のアスペクト比が大きくなり、形状や位置
合わせの制御性が悪くなるため、図6に示す構造を基板
厚の厚いものに適用することは問題がある。
す構造によれば、基板厚が100μmと厚い場合は、バ
イアホール6のアスペクト比が大きくなり、形状や位置
合わせの制御性が悪くなるため、図6に示す構造を基板
厚の厚いものに適用することは問題がある。
【0008】したがって基板厚の厚いFETでは、熱抵
抗が大きくなることが避けられず、出力が大きくなる
と、熱暴走などの破壊や電流劣化など寿命低下が発生し
やすくなる。MMICなどの基板厚が厚い素子の場合、
この問題を改善するため、表面から熱を逃がす方法が用
いられる。
抗が大きくなることが避けられず、出力が大きくなる
と、熱暴走などの破壊や電流劣化など寿命低下が発生し
やすくなる。MMICなどの基板厚が厚い素子の場合、
この問題を改善するため、表面から熱を逃がす方法が用
いられる。
【0009】上述した表面から熱を逃がす方法を図7及
び図8に示す。図7に示す構造は、半導体基板1の表面
側に絶縁膜9が形成され、絶縁膜9にコンタクトホール
9aが形成され、コンタクトホール9aを通してソース
電極3に至る金メッキ7が施され、ソース電極3の部分
に発生する熱がコンタクトホール9aを通して金メッキ
8に伝達されて放熱される(サーマルシャント構造)。
び図8に示す。図7に示す構造は、半導体基板1の表面
側に絶縁膜9が形成され、絶縁膜9にコンタクトホール
9aが形成され、コンタクトホール9aを通してソース
電極3に至る金メッキ7が施され、ソース電極3の部分
に発生する熱がコンタクトホール9aを通して金メッキ
8に伝達されて放熱される(サーマルシャント構造)。
【0010】図8に示す構造は、図7に示す構造のもの
を上下反転させて、金メッキ7がヒートシンク10に接
続したフリップチップ構造のものである。
を上下反転させて、金メッキ7がヒートシンク10に接
続したフリップチップ構造のものである。
【0011】ところで、一般に、FETの素子部分にお
いて熱が発生する箇所は、ソース電極3からドレイン4
の間に位置するゲート5の直下付近であり、特に電界が
集中するゲート3・ドレイン4間が最も大きい。
いて熱が発生する箇所は、ソース電極3からドレイン4
の間に位置するゲート5の直下付近であり、特に電界が
集中するゲート3・ドレイン4間が最も大きい。
【0012】発生した熱は主に発生源の下方向へ拡散
し、半導体基板1の表面に位置するソース電極3には熱
が伝わりにくく、図7に示すサーマルシャント構造及
び、図8に示すフリップチップ構造を用いた場合には、
熱抵抗を充分下げることができないという問題がある。
し、半導体基板1の表面に位置するソース電極3には熱
が伝わりにくく、図7に示すサーマルシャント構造及
び、図8に示すフリップチップ構造を用いた場合には、
熱抵抗を充分下げることができないという問題がある。
【0013】本発明の目的は、発生した熱を効率よく放
熱させる半導体装置及びその製造方法を提供することに
ある。
熱させる半導体装置及びその製造方法を提供することに
ある。
【0014】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、発生した熱を基板表面
側から放熱する構造の半導体装置であって、半導体基板
に形成されたソース電極の箇所に基板内部に向けた凹部
を形成し、前記凹部に充填した放熱体により、基板内部
に拡散する熱を基板外部に放熱するようにしたものであ
る。
め、本発明に係る半導体装置は、発生した熱を基板表面
側から放熱する構造の半導体装置であって、半導体基板
に形成されたソース電極の箇所に基板内部に向けた凹部
を形成し、前記凹部に充填した放熱体により、基板内部
に拡散する熱を基板外部に放熱するようにしたものであ
る。
【0015】また前記凹部は、基板内部での表面積を拡
大して基板との接触面積を拡大したものである。
大して基板との接触面積を拡大したものである。
【0016】また本発明に係る半導体装置の製造方法
は、発生した熱を基板表面側から放熱する構造の半導体
装置を製造する半導体装置の製造方法であって、半導体
基板のソース電極の箇所に基板内部に向けた凹部を形成
し、次に、基板内部に拡散する熱を捕捉する放熱体を前
記凹部に充填するものである。
は、発生した熱を基板表面側から放熱する構造の半導体
装置を製造する半導体装置の製造方法であって、半導体
基板のソース電極の箇所に基板内部に向けた凹部を形成
し、次に、基板内部に拡散する熱を捕捉する放熱体を前
記凹部に充填するものである。
【0017】また前記凹部は、基板内部での基板との接
触面積を拡大させて形成する。
触面積を拡大させて形成する。
【0018】またエッチングストッパ層を用いて、前記
凹部の深さを制御する。
凹部の深さを制御する。
【0019】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【0020】(実施形態1)図1は、本発明の実施形態
1に係る半導体装置を示す断面図である。
1に係る半導体装置を示す断面図である。
【0021】図1に示すように、Ka帯MM(マイクロ
ウエーブモノリシック)ICなどに用いられる高出力F
ET(電界効果型トランジスタ)の基板厚は、100μ
m程度である。
ウエーブモノリシック)ICなどに用いられる高出力F
ET(電界効果型トランジスタ)の基板厚は、100μ
m程度である。
【0022】そして図1に示すように半導体基板1の表
面には、オミック電極2を介してソース電極3及びドレ
イン4が設けられており、またソース電極3とドレイン
4との間にゲート5が設けられている。
面には、オミック電極2を介してソース電極3及びドレ
イン4が設けられており、またソース電極3とドレイン
4との間にゲート5が設けられている。
【0023】さらに半導体基板1の表面側には絶縁膜9
が堆積され、絶縁膜9にコンタクトホール9aが形成さ
れ、コンタクトホール9aを通してソース電極3に至る
金メッキ7が施され、ソース電極3の部分に発生する熱
がコンタクトホール9aを通して金メッキ8に伝達され
て放熱される(サーマルシャント構造)ようになってい
る。
が堆積され、絶縁膜9にコンタクトホール9aが形成さ
れ、コンタクトホール9aを通してソース電極3に至る
金メッキ7が施され、ソース電極3の部分に発生する熱
がコンタクトホール9aを通して金メッキ8に伝達され
て放熱される(サーマルシャント構造)ようになってい
る。
【0024】本発明の実施形態1に係る半導体装置は、
図1に示すように発生した熱を基板表面側から放熱する
構造の半導体装置を対象とするものであり、半導体基板
1に形成されたソース電極3の箇所に基板内部に向けた
凹部11を形成し、凹部11に充填した放熱体12によ
り、基板内部に拡散する熱Hを基板外部に放熱するよう
にしたことを特徴とするものである。
図1に示すように発生した熱を基板表面側から放熱する
構造の半導体装置を対象とするものであり、半導体基板
1に形成されたソース電極3の箇所に基板内部に向けた
凹部11を形成し、凹部11に充填した放熱体12によ
り、基板内部に拡散する熱Hを基板外部に放熱するよう
にしたことを特徴とするものである。
【0025】図1に示す本発明の実施形態1に係る半導
体装置において、半導体基板1の板厚が100μmであ
る場合に、ソース電極3及びオーミック電極2の幅は4
5μm、ドレイン4及びオーミック電極2の幅は11μ
m、ソース電極3とドレイン4との間隔は6μm位に設
定される。
体装置において、半導体基板1の板厚が100μmであ
る場合に、ソース電極3及びオーミック電極2の幅は4
5μm、ドレイン4及びオーミック電極2の幅は11μ
m、ソース電極3とドレイン4との間隔は6μm位に設
定される。
【0026】凹部11は、ソース電極3及びオーミック
電極2を貫通して基板内部に向かうものであるから、ソ
ース電極3の真下に設けられるオーミック電極2は、リ
ング状に形成される。
電極2を貫通して基板内部に向かうものであるから、ソ
ース電極3の真下に設けられるオーミック電極2は、リ
ング状に形成される。
【0027】本発明の実施形態1に係る半導体装置にお
いて、熱が発生する箇所は図1に示すように、ソース電
極3からドレイン4の間に位置するゲート5の直下付近
であり、特に電界が集中するゲート3・ドレイン4間が
最も大きい。
いて、熱が発生する箇所は図1に示すように、ソース電
極3からドレイン4の間に位置するゲート5の直下付近
であり、特に電界が集中するゲート3・ドレイン4間が
最も大きい。
【0028】図1に示すように、ソース電極3・ドレイ
ン4間で発生した熱は、主に下方45度の角度で基板内
部に拡散する。
ン4間で発生した熱は、主に下方45度の角度で基板内
部に拡散する。
【0029】本発明の実施形態1によれば、半導体基板
1に形成されたソース電極3の真下付近に基板内部に向
けた凹部11が形成され、凹部11に放熱体12を充填
しており、放熱体12が半導体基板1の深部まで存在す
るため、ゲート5の直下付近及びゲート3・ドレイン4
間に拡散する熱は放熱体12に捕捉されることとなり、
放熱体12を伝わって金メッキ7から基板外部に放熱さ
れる。
1に形成されたソース電極3の真下付近に基板内部に向
けた凹部11が形成され、凹部11に放熱体12を充填
しており、放熱体12が半導体基板1の深部まで存在す
るため、ゲート5の直下付近及びゲート3・ドレイン4
間に拡散する熱は放熱体12に捕捉されることとなり、
放熱体12を伝わって金メッキ7から基板外部に放熱さ
れる。
【0030】ソース電極3及び放熱体12を構成する金
素材は熱伝導性がよいため、発生した熱を効率よく半導
体基板内部から外部に放散することができる。
素材は熱伝導性がよいため、発生した熱を効率よく半導
体基板内部から外部に放散することができる。
【0031】図3は、本発明の実施形態における凹部1
1の深さ、すなわち放熱体12を半導体基板12に埋め
込む深さと熱抵抗の関係を示す図である。なお、図3の
場合は、図8に示すフリップチップ構造として用いた場
合である。
1の深さ、すなわち放熱体12を半導体基板12に埋め
込む深さと熱抵抗の関係を示す図である。なお、図3の
場合は、図8に示すフリップチップ構造として用いた場
合である。
【0032】図3において、従来例の場合に放熱体12
が設けられた凹部11が存在しないものであるため、凹
部の深さが0μmである場合に相当し、その熱抵抗は1
60℃/Wであるが、本発明の実施形態のように放熱体
12が設けられた凹部11が存在する場合、凹部11の
深さ(放熱体12を埋め込む深さ)が深いほど熱抵抗は
低減し、深さ30μmでは従来例の約80%である13
0℃/Wまで低減することができる。
が設けられた凹部11が存在しないものであるため、凹
部の深さが0μmである場合に相当し、その熱抵抗は1
60℃/Wであるが、本発明の実施形態のように放熱体
12が設けられた凹部11が存在する場合、凹部11の
深さ(放熱体12を埋め込む深さ)が深いほど熱抵抗は
低減し、深さ30μmでは従来例の約80%である13
0℃/Wまで低減することができる。
【0033】次に、本発明の実施形態1に係る半導体装
置の製造方法を図2を用いて製造工程順に説明する。
置の製造方法を図2を用いて製造工程順に説明する。
【0034】本発明の実施形態1に係る半導体装置の製
造方法において、ゲート5を形成する工程までは、一般
のFETの製造方法と同じである。
造方法において、ゲート5を形成する工程までは、一般
のFETの製造方法と同じである。
【0035】図2(a)に示すように、ゲート5をした
形成後、オーミック電極2を形成する。
形成後、オーミック電極2を形成する。
【0036】オーミック電極2を形成するときにソース
電極3側のオーミック電極2は図2(e)に示すように
半導体基板1が露出するようにリング状に形成する。そ
してソース電極側のリング状オーミック電極3の内側の
幅は20μmに設定する。
電極3側のオーミック電極2は図2(e)に示すように
半導体基板1が露出するようにリング状に形成する。そ
してソース電極側のリング状オーミック電極3の内側の
幅は20μmに設定する。
【0037】次に図2(b)に示すように、ソース電極
3側のリング状オーミック電極2の領域をマスクして、
リング状オーミック電極2の内側に露出した半導体基板
1をエッチングして凹部13を基板内部に向けて形成す
る。
3側のリング状オーミック電極2の領域をマスクして、
リング状オーミック電極2の内側に露出した半導体基板
1をエッチングして凹部13を基板内部に向けて形成す
る。
【0038】本発明の実施形態1では、ドライエッチに
て半導体基板1に凹部11を加工している。その凹部1
1をエッチングする深さは、エッチング時間により制御
する。なお、図2(b)に示すフォトレジスト14は、
次の図2(c)に示す工程に用いるマスクの形状を表し
ている。
て半導体基板1に凹部11を加工している。その凹部1
1をエッチングする深さは、エッチング時間により制御
する。なお、図2(b)に示すフォトレジスト14は、
次の図2(c)に示す工程に用いるマスクの形状を表し
ている。
【0039】次に図2(b)に示すように、ゲート5の
部分をフォトレジスト14でマスクし、かつオーミック
電極2及び凹部11の部分を覆うフォトレジスト14に
開口部14aを開口して、フォトレジスト14の開口部
14aにオーミック電極2及び凹部11を露出させ、次
いで図2(c)に示すように、基板全面に金メッキを施
し、各オーミック電極2上に金メッキを堆積させるとと
もに、凹部11内に金メッキを充填する。
部分をフォトレジスト14でマスクし、かつオーミック
電極2及び凹部11の部分を覆うフォトレジスト14に
開口部14aを開口して、フォトレジスト14の開口部
14aにオーミック電極2及び凹部11を露出させ、次
いで図2(c)に示すように、基板全面に金メッキを施
し、各オーミック電極2上に金メッキを堆積させるとと
もに、凹部11内に金メッキを充填する。
【0040】次いで図2(c)に示すように、金メッキ
をイオンミリングでパターニングして、オーミック電極
2上にソース電極3及びドレイン4の各電極を形成する
とともに、凹部11内に金メッキからなる放熱体12を
形成する。
をイオンミリングでパターニングして、オーミック電極
2上にソース電極3及びドレイン4の各電極を形成する
とともに、凹部11内に金メッキからなる放熱体12を
形成する。
【0041】その後、フォトレジスト(PR)14を除
去し、半導体基板1の表面側に形成したソース電極3,
ドレイン4及びゲート5を露出させる。
去し、半導体基板1の表面側に形成したソース電極3,
ドレイン4及びゲート5を露出させる。
【0042】次に図2(d)に示すように、半導体基板
1の表面側に絶縁膜9を厚く成長し平坦化させ、絶縁膜
9のソース電極3に相当する箇所にコンタクトホール9
aを形成した後、基板全面に金メッキを施し、基板表面
側に放熱用の金メッキ7を形成するとともに、コンタク
トホール9a内に金メッキを充填して、ソース電極3と
金メッキ7とを結合する。
1の表面側に絶縁膜9を厚く成長し平坦化させ、絶縁膜
9のソース電極3に相当する箇所にコンタクトホール9
aを形成した後、基板全面に金メッキを施し、基板表面
側に放熱用の金メッキ7を形成するとともに、コンタク
トホール9a内に金メッキを充填して、ソース電極3と
金メッキ7とを結合する。
【0043】最後に基板裏面を基板厚100μmまでエ
ッチングした後、チップごとにダイシングする。
ッチングした後、チップごとにダイシングする。
【0044】本発明の実施形態1に係る半導体装置を図
7に示すサーマルシャント構造として用いる場合には、
チップ上部を上向き、すなわち金メッキ7を上向きにし
てマウントする、或いは図8に示すフリップチップ構造
として用いる場合には、チップ上部を下向き、すなわち
金メッキ7を下向きにして、金メッキ7をヒートシンク
にマウントして使用する。
7に示すサーマルシャント構造として用いる場合には、
チップ上部を上向き、すなわち金メッキ7を上向きにし
てマウントする、或いは図8に示すフリップチップ構造
として用いる場合には、チップ上部を下向き、すなわち
金メッキ7を下向きにして、金メッキ7をヒートシンク
にマウントして使用する。
【0045】(実施形態2)図4は、本発明の実施形態
2を示す断面図である。
2を示す断面図である。
【0046】図2に示す本発明の実施形態1では、凹部
11の深さは、エッチングの時間に基づいて制御してい
るが、図4に示す本発明の実施形態2では、エッチング
ストッパ層15を用いて凹部11の深さを制御するもの
である。
11の深さは、エッチングの時間に基づいて制御してい
るが、図4に示す本発明の実施形態2では、エッチング
ストッパ層15を用いて凹部11の深さを制御するもの
である。
【0047】すなわち、図4に示す本発明の実施形態2
では、例えばBCl3/SF6系ドライエッチングガスを
用い、このエッチングガスが有するエッチング材質の選
択性(GaAsはエッチングするが、AlAsはエッチ
ングしない)を利用することにより、凹部11の深さを
制御する。
では、例えばBCl3/SF6系ドライエッチングガスを
用い、このエッチングガスが有するエッチング材質の選
択性(GaAsはエッチングするが、AlAsはエッチ
ングしない)を利用することにより、凹部11の深さを
制御する。
【0048】具体的には図4に示すように、半導体基板
1としてGaAs基板を用い、エッチングを停止させる
深さ位置にAlAsストッパ層15を設置することによ
り、凹部11の深さはAlAsストッパ層15の位置で
決定されることとなる。
1としてGaAs基板を用い、エッチングを停止させる
深さ位置にAlAsストッパ層15を設置することによ
り、凹部11の深さはAlAsストッパ層15の位置で
決定されることとなる。
【0049】本発明の実施形態2によれば、凹部11の
深さはAlAsストッパ層15の位置で決定されるた
め、凹部11の深さ時間で深さを設定するよりも凹部1
1の深さの制御性を向上させることができるという利点
がある。
深さはAlAsストッパ層15の位置で決定されるた
め、凹部11の深さ時間で深さを設定するよりも凹部1
1の深さの制御性を向上させることができるという利点
がある。
【0050】(実施形態3)図5は、本発明の実施形態
3を示す断面図である。
3を示す断面図である。
【0051】図5に示す本発明の実施形態3は、凹部1
1の基板内部での表面積を拡大して基板1との接触面積
を拡大したものである。
1の基板内部での表面積を拡大して基板1との接触面積
を拡大したものである。
【0052】図5に示す本発明の実施形態3では、クエ
ン酸混合液によるウェットエッチング法を用いることに
より、GaAs基板1に凹部11を形成する。50%ク
エン酸水溶液と30%過酸化水素水とを3対1に混合し
た溶液には、GaAs基板1に対するエッチングの面方
位性があり、20℃でGaAs基板1をエッチングした
場合、(001)面は早くエッチングされるが(11
1)A面は遅くエッチングされる。
ン酸混合液によるウェットエッチング法を用いることに
より、GaAs基板1に凹部11を形成する。50%ク
エン酸水溶液と30%過酸化水素水とを3対1に混合し
た溶液には、GaAs基板1に対するエッチングの面方
位性があり、20℃でGaAs基板1をエッチングした
場合、(001)面は早くエッチングされるが(11
1)A面は遅くエッチングされる。
【0053】したがって、図5に示すように凹部11
は、基板表面側から基板の深部に向かうに従って末広が
りの形状(図5の場合に三角形状)となり、凹部11の
基板内部での表面積が拡大されて基板1との接触面積が
拡大されることとなる。
は、基板表面側から基板の深部に向かうに従って末広が
りの形状(図5の場合に三角形状)となり、凹部11の
基板内部での表面積が拡大されて基板1との接触面積が
拡大されることとなる。
【0054】また上記クエン酸混合液は、GaAs基板
1をエッチングするが、AlAsストッパ層15をエッ
チングしないという材質選択性があるため、半導体基板
1に対するエッチングを停止させる位置にAlAsスト
ッパ層15を挿入しておくことにより、エッチングによ
る凹部11の深さを設計することができる。
1をエッチングするが、AlAsストッパ層15をエッ
チングしないという材質選択性があるため、半導体基板
1に対するエッチングを停止させる位置にAlAsスト
ッパ層15を挿入しておくことにより、エッチングによ
る凹部11の深さを設計することができる。
【0055】そして図5に示すように三角形状の凹部1
1に金メッキを充填して、ソース電極3と金メッキ7と
を結合する。
1に金メッキを充填して、ソース電極3と金メッキ7と
を結合する。
【0056】本発明の実施形態3によれば、凹部11の
基板内部での表面積を拡大して基板1との接触面積を拡
大したものであり、図5に示すように凹部11の断面形
状を三角形に形成し、その内部に充填される放熱体12
をソース3・ドレイン4間の直下に拡張させているた
め、放熱効率を実施形態1と比較して向上するさせるこ
とができる。
基板内部での表面積を拡大して基板1との接触面積を拡
大したものであり、図5に示すように凹部11の断面形
状を三角形に形成し、その内部に充填される放熱体12
をソース3・ドレイン4間の直下に拡張させているた
め、放熱効率を実施形態1と比較して向上するさせるこ
とができる。
【0057】実施形態1と同様な基板厚100μm、ゲ
ート幅200μmのフリップチップ構造のFETにおい
て、その熱抵抗は100℃/Wとなり、従来例のFET
に比べて、約60%の熱抵抗に低減することができると
いう効果がある。
ート幅200μmのフリップチップ構造のFETにおい
て、その熱抵抗は100℃/Wとなり、従来例のFET
に比べて、約60%の熱抵抗に低減することができると
いう効果がある。
【0058】なお、実施形態では放熱体12として金メ
ッキを用いたが、金メッキ以外の素材を用いてもよいも
のである。
ッキを用いたが、金メッキ以外の素材を用いてもよいも
のである。
【0059】
【発明の効果】以上説明したように本発明によれば、半
導体基板に形成されたソース電極の箇所に基板内部に向
けた凹部を形成し、凹部に放熱体を充填しているため、
放熱体が半導体基板の深部まで存在することとなり、ゲ
ートの直下付近及びソース・ドレイン間に拡散する熱は
放熱体に捕捉され、放熱体を伝わって基板外部に放熱さ
れる。したがって基板内部に拡散する熱を放熱体に捕捉
して基板外部に効率よく放熱させることができる。
導体基板に形成されたソース電極の箇所に基板内部に向
けた凹部を形成し、凹部に放熱体を充填しているため、
放熱体が半導体基板の深部まで存在することとなり、ゲ
ートの直下付近及びソース・ドレイン間に拡散する熱は
放熱体に捕捉され、放熱体を伝わって基板外部に放熱さ
れる。したがって基板内部に拡散する熱を放熱体に捕捉
して基板外部に効率よく放熱させることができる。
【0060】さらに凹部の基板内部での表面積を拡大し
て基板との接触面積を拡大させることにより、放熱体に
よる放熱効率を向上させることができる。
て基板との接触面積を拡大させることにより、放熱体に
よる放熱効率を向上させることができる。
【図1】本発明の実施形態1に係る半導体装置を示す断
面図である。
面図である。
【図2】本発明の実施形態1に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図3】本発明の実施形態における凹部の深さ(放熱体
を半導体基板に埋め込む深さ)と熱抵抗の関係を示す図
である。
を半導体基板に埋め込む深さ)と熱抵抗の関係を示す図
である。
【図4】本発明の実施形態2に係る半導体装置を示す断
面図である。
面図である。
【図5】本発明の実施形態3に係る半導体装置を示す断
面図である。
面図である。
【図6】従来例に係る半導体装置を示す断面図である。
【図7】従来例に係る半導体装置を示す断面図である。
【図8】従来例に係る半導体装置を示す断面図である。
1 半導体基板 2 オーミック電極 3 ソ−ス電極 4 ドレイン 5 ゲート 7 金メッキ 11 凹部 12 放熱体
Claims (5)
- 【請求項1】 発生した熱を基板表面側から放熱する構
造の半導体装置であって、 半導体基板に形成されたソース電極の箇所に基板内部に
向けた凹部を形成し、前記凹部に充填した放熱体によ
り、基板内部に拡散する熱を基板外部に放熱するように
したことを特徴とする半導体基板。 - 【請求項2】 前記凹部は、基板内部での表面積を拡大
して基板との接触面積を拡大したものであることを特徴
とする請求項1に記載の半導体装置。 - 【請求項3】 発生した熱を基板表面側から放熱する構
造の半導体装置を製造する半導体装置の製造方法であっ
て、 半導体基板のソース電極の箇所に基板内部に向けた凹部
を形成し、 次に、基板内部に拡散する熱を捕捉する放熱体を前記凹
部に充填することを特徴とする半導体装置の製造方法。 - 【請求項4】 前記凹部は、基板内部での基板との接触
面積を拡大させて形成することを特徴とする請求項3に
記載の半導体装置の製造方法。 - 【請求項5】 エッチングストッパ層を用いて、前記凹
部の深さを制御することを特徴とする請求項3に記載の
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11204432A JP2001035974A (ja) | 1999-07-19 | 1999-07-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11204432A JP2001035974A (ja) | 1999-07-19 | 1999-07-19 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001035974A true JP2001035974A (ja) | 2001-02-09 |
Family
ID=16490451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11204432A Pending JP2001035974A (ja) | 1999-07-19 | 1999-07-19 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001035974A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1949442A1 (en) * | 2005-10-19 | 2008-07-30 | Tinggi Technologies Private Limited | Fabrication of transistors |
US8124994B2 (en) | 2006-09-04 | 2012-02-28 | Tinggi Technologies Private Limited | Electrical current distribution in light emitting devices |
US8309377B2 (en) | 2004-04-07 | 2012-11-13 | Tinggi Technologies Private Limited | Fabrication of reflective layer on semiconductor light emitting devices |
US8329556B2 (en) | 2005-12-20 | 2012-12-11 | Tinggi Technologies Private Limited | Localized annealing during semiconductor device fabrication |
US8395167B2 (en) | 2006-08-16 | 2013-03-12 | Tinggi Technologies Private Limited | External light efficiency of light emitting diodes |
CN105552047A (zh) * | 2015-12-14 | 2016-05-04 | 中国电子科技集团公司第五十五研究所 | 一种AlGaN/GaN HEMT晶体管及其制造方法 |
-
1999
- 1999-07-19 JP JP11204432A patent/JP2001035974A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8309377B2 (en) | 2004-04-07 | 2012-11-13 | Tinggi Technologies Private Limited | Fabrication of reflective layer on semiconductor light emitting devices |
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EP1949442A4 (en) * | 2005-10-19 | 2011-03-09 | Tinggi Technologies Private Ltd | MANUFACTURE OF TRANSISTORS |
US8067269B2 (en) | 2005-10-19 | 2011-11-29 | Tinggi Technologies Private Limted | Method for fabricating at least one transistor |
US8329556B2 (en) | 2005-12-20 | 2012-12-11 | Tinggi Technologies Private Limited | Localized annealing during semiconductor device fabrication |
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CN105552047A (zh) * | 2015-12-14 | 2016-05-04 | 中国电子科技集团公司第五十五研究所 | 一种AlGaN/GaN HEMT晶体管及其制造方法 |
CN105552047B (zh) * | 2015-12-14 | 2018-02-27 | 中国电子科技集团公司第五十五研究所 | 一种AlGaN/GaN HEMT晶体管制造方法 |
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