JP2001035974A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板内部に拡散した熱を効率よく放熱させ
る。 【解決手段】 半導体基板１に形成されたソース電極３
の箇所に基板内部に向けた凹部１１を形成し、凹部１１
に放熱体１２を充填している。放熱体１２が半導体基板
１の深部まで存在することとなり、ゲート５の直下付近
及びソース電極３・ドレイン４間に拡散する熱は放熱体
１２に捕捉され、放熱体１２を伝わって基板外部に放熱
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】Ｋａ帯ＭＭ（マイクロウエーブモノリシ
ック）ＩＣなどに用いられる高出力ＦＥＴ（電界効果型
トランジスタ）の基板厚は、１００μｍ程度である。高
出力ＦＥＴ単体だけならば、放熱性を高めるために基板
厚を２５μｍ程度まで薄くすることが可能であるが、Ｍ
ＭＩＣにおいては、インダクタやコンデンサなどの受動
素子を同一基板上に作成するためチップサイズが大きく
なり、基板割れなどに対する信頼度を高めるために、基
板厚を厚くする必要がある。

【０００３】基板厚が薄い場合は、ソース電極電極に直
接バイアホールを施して熱を逃がすという方法（ソース
電極ダイレクトバイアホール）がある。その方法を図６
に基づいて説明する。

【０００４】図６に示すように半導体基板１の表面に
は、オミック電極２を介してソース電極３及びドレイン
４が設けられており、またソース電極３とドレイン４と
の間にゲート５が設けられている。

【０００５】そして、ソース電極３の部分には、半導体
基板１を上下に貫通するバイアホール６が形成され、半
導体基板１の裏面側に形成された金メッキ７とソース電
極３とが、バイアホール６内に充填した金属体８により
連結されている。

【０００６】図６に示す構造によれば、ソース電極３の
部分に発生する熱がバイアホール６を通して金メッキ８
に伝達されて放熱される。

【０００７】

【発明が解決しようとする課題】しかしながら図６に示
す構造によれば、基板厚が１００μｍと厚い場合は、バ
イアホール６のアスペクト比が大きくなり、形状や位置
合わせの制御性が悪くなるため、図６に示す構造を基板
厚の厚いものに適用することは問題がある。

【０００８】したがって基板厚の厚いＦＥＴでは、熱抵
抗が大きくなることが避けられず、出力が大きくなる
と、熱暴走などの破壊や電流劣化など寿命低下が発生し
やすくなる。ＭＭＩＣなどの基板厚が厚い素子の場合、
この問題を改善するため、表面から熱を逃がす方法が用
いられる。

【０００９】上述した表面から熱を逃がす方法を図７及
び図８に示す。図７に示す構造は、半導体基板１の表面
側に絶縁膜９が形成され、絶縁膜９にコンタクトホール
９ａが形成され、コンタクトホール９ａを通してソース
電極３に至る金メッキ７が施され、ソース電極３の部分
に発生する熱がコンタクトホール９ａを通して金メッキ
８に伝達されて放熱される（サーマルシャント構造）。

【００１０】図８に示す構造は、図７に示す構造のもの
を上下反転させて、金メッキ７がヒートシンク１０に接
続したフリップチップ構造のものである。

【００１１】ところで、一般に、ＦＥＴの素子部分にお
いて熱が発生する箇所は、ソース電極３からドレイン４
の間に位置するゲート５の直下付近であり、特に電界が
集中するゲート３・ドレイン４間が最も大きい。

【００１２】発生した熱は主に発生源の下方向へ拡散
し、半導体基板１の表面に位置するソース電極３には熱
が伝わりにくく、図７に示すサーマルシャント構造及
び、図８に示すフリップチップ構造を用いた場合には、
熱抵抗を充分下げることができないという問題がある。

【００１３】本発明の目的は、発生した熱を効率よく放
熱させる半導体装置及びその製造方法を提供することに
ある。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、発生した熱を基板表面
側から放熱する構造の半導体装置であって、半導体基板
に形成されたソース電極の箇所に基板内部に向けた凹部
を形成し、前記凹部に充填した放熱体により、基板内部
に拡散する熱を基板外部に放熱するようにしたものであ
る。

【００１５】また前記凹部は、基板内部での表面積を拡
大して基板との接触面積を拡大したものである。

【００１６】また本発明に係る半導体装置の製造方法
は、発生した熱を基板表面側から放熱する構造の半導体
装置を製造する半導体装置の製造方法であって、半導体
基板のソース電極の箇所に基板内部に向けた凹部を形成
し、次に、基板内部に拡散する熱を捕捉する放熱体を前
記凹部に充填するものである。

【００１７】また前記凹部は、基板内部での基板との接
触面積を拡大させて形成する。

【００１８】またエッチングストッパ層を用いて、前記
凹部の深さを制御する。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００２０】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置を示す断面図である。

【００２１】図１に示すように、Ｋａ帯ＭＭ（マイクロ
ウエーブモノリシック）ＩＣなどに用いられる高出力Ｆ
ＥＴ（電界効果型トランジスタ）の基板厚は、１００μ
ｍ程度である。

【００２２】そして図１に示すように半導体基板１の表
面には、オミック電極２を介してソース電極３及びドレ
イン４が設けられており、またソース電極３とドレイン
４との間にゲート５が設けられている。

【００２３】さらに半導体基板１の表面側には絶縁膜９
が堆積され、絶縁膜９にコンタクトホール９ａが形成さ
れ、コンタクトホール９ａを通してソース電極３に至る
金メッキ７が施され、ソース電極３の部分に発生する熱
がコンタクトホール９ａを通して金メッキ８に伝達され
て放熱される（サーマルシャント構造）ようになってい
る。

【００２４】本発明の実施形態１に係る半導体装置は、
図１に示すように発生した熱を基板表面側から放熱する
構造の半導体装置を対象とするものであり、半導体基板
１に形成されたソース電極３の箇所に基板内部に向けた
凹部１１を形成し、凹部１１に充填した放熱体１２によ
り、基板内部に拡散する熱Ｈを基板外部に放熱するよう
にしたことを特徴とするものである。

【００２５】図１に示す本発明の実施形態１に係る半導
体装置において、半導体基板１の板厚が１００μｍであ
る場合に、ソース電極３及びオーミック電極２の幅は４
５μｍ、ドレイン４及びオーミック電極２の幅は１１μ
ｍ、ソース電極３とドレイン４との間隔は６μｍ位に設
定される。

【００２６】凹部１１は、ソース電極３及びオーミック
電極２を貫通して基板内部に向かうものであるから、ソ
ース電極３の真下に設けられるオーミック電極２は、リ
ング状に形成される。

【００２７】本発明の実施形態１に係る半導体装置にお
いて、熱が発生する箇所は図１に示すように、ソース電
極３からドレイン４の間に位置するゲート５の直下付近
であり、特に電界が集中するゲート３・ドレイン４間が
最も大きい。

【００２８】図１に示すように、ソース電極３・ドレイ
ン４間で発生した熱は、主に下方４５度の角度で基板内
部に拡散する。

【００２９】本発明の実施形態１によれば、半導体基板
１に形成されたソース電極３の真下付近に基板内部に向
けた凹部１１が形成され、凹部１１に放熱体１２を充填
しており、放熱体１２が半導体基板１の深部まで存在す
るため、ゲート５の直下付近及びゲート３・ドレイン４
間に拡散する熱は放熱体１２に捕捉されることとなり、
放熱体１２を伝わって金メッキ７から基板外部に放熱さ
れる。

【００３０】ソース電極３及び放熱体１２を構成する金
素材は熱伝導性がよいため、発生した熱を効率よく半導
体基板内部から外部に放散することができる。

【００３１】図３は、本発明の実施形態における凹部１
１の深さ、すなわち放熱体１２を半導体基板１２に埋め
込む深さと熱抵抗の関係を示す図である。なお、図３の
場合は、図８に示すフリップチップ構造として用いた場
合である。

【００３２】図３において、従来例の場合に放熱体１２
が設けられた凹部１１が存在しないものであるため、凹
部の深さが０μｍである場合に相当し、その熱抵抗は１
６０℃／Ｗであるが、本発明の実施形態のように放熱体
１２が設けられた凹部１１が存在する場合、凹部１１の
深さ（放熱体１２を埋め込む深さ）が深いほど熱抵抗は
低減し、深さ３０μｍでは従来例の約８０％である１３
０℃／Ｗまで低減することができる。

【００３３】次に、本発明の実施形態１に係る半導体装
置の製造方法を図２を用いて製造工程順に説明する。

【００３４】本発明の実施形態１に係る半導体装置の製
造方法において、ゲート５を形成する工程までは、一般
のＦＥＴの製造方法と同じである。

【００３５】図２（ａ）に示すように、ゲート５をした
形成後、オーミック電極２を形成する。

【００３６】オーミック電極２を形成するときにソース
電極３側のオーミック電極２は図２（ｅ）に示すように
半導体基板１が露出するようにリング状に形成する。そ
してソース電極側のリング状オーミック電極３の内側の
幅は２０μｍに設定する。

【００３７】次に図２（ｂ）に示すように、ソース電極
３側のリング状オーミック電極２の領域をマスクして、
リング状オーミック電極２の内側に露出した半導体基板
１をエッチングして凹部１３を基板内部に向けて形成す
る。

【００３８】本発明の実施形態１では、ドライエッチに
て半導体基板１に凹部１１を加工している。その凹部１
１をエッチングする深さは、エッチング時間により制御
する。なお、図２（ｂ）に示すフォトレジスト１４は、
次の図２（ｃ）に示す工程に用いるマスクの形状を表し
ている。

【００３９】次に図２（ｂ）に示すように、ゲート５の
部分をフォトレジスト１４でマスクし、かつオーミック
電極２及び凹部１１の部分を覆うフォトレジスト１４に
開口部１４ａを開口して、フォトレジスト１４の開口部
１４ａにオーミック電極２及び凹部１１を露出させ、次
いで図２（ｃ）に示すように、基板全面に金メッキを施
し、各オーミック電極２上に金メッキを堆積させるとと
もに、凹部１１内に金メッキを充填する。

【００４０】次いで図２（ｃ）に示すように、金メッキ
をイオンミリングでパターニングして、オーミック電極
２上にソース電極３及びドレイン４の各電極を形成する
とともに、凹部１１内に金メッキからなる放熱体１２を
形成する。

【００４１】その後、フォトレジスト（ＰＲ）１４を除
去し、半導体基板１の表面側に形成したソース電極３，
ドレイン４及びゲート５を露出させる。

【００４２】次に図２（ｄ）に示すように、半導体基板
１の表面側に絶縁膜９を厚く成長し平坦化させ、絶縁膜
９のソース電極３に相当する箇所にコンタクトホール９
ａを形成した後、基板全面に金メッキを施し、基板表面
側に放熱用の金メッキ７を形成するとともに、コンタク
トホール９ａ内に金メッキを充填して、ソース電極３と
金メッキ７とを結合する。

【００４３】最後に基板裏面を基板厚１００μｍまでエ
ッチングした後、チップごとにダイシングする。

【００４４】本発明の実施形態１に係る半導体装置を図
７に示すサーマルシャント構造として用いる場合には、
チップ上部を上向き、すなわち金メッキ７を上向きにし
てマウントする、或いは図８に示すフリップチップ構造
として用いる場合には、チップ上部を下向き、すなわち
金メッキ７を下向きにして、金メッキ７をヒートシンク
にマウントして使用する。

【００４５】（実施形態２）図４は、本発明の実施形態
２を示す断面図である。

【００４６】図２に示す本発明の実施形態１では、凹部
１１の深さは、エッチングの時間に基づいて制御してい
るが、図４に示す本発明の実施形態２では、エッチング
ストッパ層１５を用いて凹部１１の深さを制御するもの
である。

【００４７】すなわち、図４に示す本発明の実施形態２
では、例えばＢＣｌ₃／ＳＦ₆系ドライエッチングガスを
用い、このエッチングガスが有するエッチング材質の選
択性（ＧａＡｓはエッチングするが、ＡｌＡｓはエッチ
ングしない）を利用することにより、凹部１１の深さを
制御する。

【００４８】具体的には図４に示すように、半導体基板
１としてＧａＡｓ基板を用い、エッチングを停止させる
深さ位置にＡｌＡｓストッパ層１５を設置することによ
り、凹部１１の深さはＡｌＡｓストッパ層１５の位置で
決定されることとなる。

【００４９】本発明の実施形態２によれば、凹部１１の
深さはＡｌＡｓストッパ層１５の位置で決定されるた
め、凹部１１の深さ時間で深さを設定するよりも凹部１
１の深さの制御性を向上させることができるという利点
がある。

【００５０】（実施形態３）図５は、本発明の実施形態
３を示す断面図である。

【００５１】図５に示す本発明の実施形態３は、凹部１
１の基板内部での表面積を拡大して基板１との接触面積
を拡大したものである。

【００５２】図５に示す本発明の実施形態３では、クエ
ン酸混合液によるウェットエッチング法を用いることに
より、ＧａＡｓ基板１に凹部１１を形成する。５０％ク
エン酸水溶液と３０％過酸化水素水とを３対１に混合し
た溶液には、ＧａＡｓ基板１に対するエッチングの面方
位性があり、２０℃でＧａＡｓ基板１をエッチングした
場合、（００１）面は早くエッチングされるが（１１
１）Ａ面は遅くエッチングされる。

【００５３】したがって、図５に示すように凹部１１
は、基板表面側から基板の深部に向かうに従って末広が
りの形状（図５の場合に三角形状）となり、凹部１１の
基板内部での表面積が拡大されて基板１との接触面積が
拡大されることとなる。

【００５４】また上記クエン酸混合液は、ＧａＡｓ基板
１をエッチングするが、ＡｌＡｓストッパ層１５をエッ
チングしないという材質選択性があるため、半導体基板
１に対するエッチングを停止させる位置にＡｌＡｓスト
ッパ層１５を挿入しておくことにより、エッチングによ
る凹部１１の深さを設計することができる。

【００５５】そして図５に示すように三角形状の凹部１
１に金メッキを充填して、ソース電極３と金メッキ７と
を結合する。

【００５６】本発明の実施形態３によれば、凹部１１の
基板内部での表面積を拡大して基板１との接触面積を拡
大したものであり、図５に示すように凹部１１の断面形
状を三角形に形成し、その内部に充填される放熱体１２
をソース３・ドレイン４間の直下に拡張させているた
め、放熱効率を実施形態１と比較して向上するさせるこ
とができる。

【００５７】実施形態１と同様な基板厚１００μｍ、ゲ
ート幅２００μｍのフリップチップ構造のＦＥＴにおい
て、その熱抵抗は１００℃／Ｗとなり、従来例のＦＥＴ
に比べて、約６０％の熱抵抗に低減することができると
いう効果がある。

【００５８】なお、実施形態では放熱体１２として金メ
ッキを用いたが、金メッキ以外の素材を用いてもよいも
のである。

【００５９】

【発明の効果】以上説明したように本発明によれば、半
導体基板に形成されたソース電極の箇所に基板内部に向
けた凹部を形成し、凹部に放熱体を充填しているため、
放熱体が半導体基板の深部まで存在することとなり、ゲ
ートの直下付近及びソース・ドレイン間に拡散する熱は
放熱体に捕捉され、放熱体を伝わって基板外部に放熱さ
れる。したがって基板内部に拡散する熱を放熱体に捕捉
して基板外部に効率よく放熱させることができる。

【００６０】さらに凹部の基板内部での表面積を拡大し
て基板との接触面積を拡大させることにより、放熱体に
よる放熱効率を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体装置を示す断
面図である。

【図２】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。

【図３】本発明の実施形態における凹部の深さ（放熱体
を半導体基板に埋め込む深さ）と熱抵抗の関係を示す図
である。

【図４】本発明の実施形態２に係る半導体装置を示す断
面図である。

【図５】本発明の実施形態３に係る半導体装置を示す断
面図である。

【図６】従来例に係る半導体装置を示す断面図である。

【図７】従来例に係る半導体装置を示す断面図である。

【図８】従来例に係る半導体装置を示す断面図である。

【符号の説明】

１ 半導体基板 ２ オーミック電極 ３ ソ−ス電極 ４ ドレイン ５ ゲート ７ 金メッキ １１ 凹部 １２ 放熱体

Claims (5)

【特許請求の範囲】
1. 【請求項１】 発生した熱を基板表面側から放熱する構
   造の半導体装置であって、 半導体基板に形成されたソース電極の箇所に基板内部に
   向けた凹部を形成し、前記凹部に充填した放熱体によ
   り、基板内部に拡散する熱を基板外部に放熱するように
   したことを特徴とする半導体基板。
2. 【請求項２】 前記凹部は、基板内部での表面積を拡大
   して基板との接触面積を拡大したものであることを特徴
   とする請求項１に記載の半導体装置。
3. 【請求項３】 発生した熱を基板表面側から放熱する構
   造の半導体装置を製造する半導体装置の製造方法であっ
   て、 半導体基板のソース電極の箇所に基板内部に向けた凹部
   を形成し、 次に、基板内部に拡散する熱を捕捉する放熱体を前記凹
   部に充填することを特徴とする半導体装置の製造方法。
4. 【請求項４】 前記凹部は、基板内部での基板との接触
   面積を拡大させて形成することを特徴とする請求項３に
   記載の半導体装置の製造方法。
5. 【請求項５】 エッチングストッパ層を用いて、前記凹
   部の深さを制御することを特徴とする請求項３に記載の
   半導体装置の製造方法。