JP2001035790A - 結晶性半導体薄膜及びその作製方法並びに半導体装置及びその作製方法 - Google Patents

結晶性半導体薄膜及びその作製方法並びに半導体装置及びその作製方法

Info

Publication number
JP2001035790A
JP2001035790A JP11199658A JP19965899A JP2001035790A JP 2001035790 A JP2001035790 A JP 2001035790A JP 11199658 A JP11199658 A JP 11199658A JP 19965899 A JP19965899 A JP 19965899A JP 2001035790 A JP2001035790 A JP 2001035790A
Authority
JP
Japan
Prior art keywords
film
thin film
semiconductor thin
heat treatment
crystalline semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11199658A
Other languages
English (en)
Other versions
JP4493752B2 (ja
JP2001035790A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Hisashi Otani
久 大谷
Yoshie Takano
圭恵 高野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP19965899A priority Critical patent/JP4493752B2/ja
Publication of JP2001035790A publication Critical patent/JP2001035790A/ja
Publication of JP2001035790A5 publication Critical patent/JP2001035790A5/ja
Application granted granted Critical
Publication of JP4493752B2 publication Critical patent/JP4493752B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】結晶性半導体薄膜を形成するための技術を提供
する。 【解決手段】 非晶質半導体薄膜に対して紫外光又は赤
外光を照射することにより結晶性半導体薄膜102を得
る。そして結晶性半導体薄膜102に対して、還元雰囲
気において900〜1200℃の熱処理を行う。この工
程により結晶性半導体薄膜103の表面が著しく平坦化
され、且つ、結晶粒界及び結晶粒内の欠陥が消滅して単
結晶半導体薄膜又は実質的な単結晶半導体薄膜が得られ
る。

Description

【発明の詳細な説明】
【0001】
【発明が属する技術分野】本発明は半導体薄膜を利用し
た半導体装置に関する技術であり、特に結晶性珪素膜を
利用した薄膜トランジスタ(Thin Film Transistor:T
FT)で構成する半導体装置及びその作製方法に関す
る。
【0002】なお、本明細書において、半導体装置とは
半導体特性を利用して機能する装置全般を指すものであ
る。従って、TFTの如き単体の半導体素子のみなら
ず、TFTを有する電気光学装置や半導体回路及びそれ
らを搭載した電子機器も半導体装置である。
【0003】
【従来の技術】近年、アクティブマトリクス型液晶表示
装置の様な電気光学装置に用いられるTFTの開発が活
発に進められている。
【0004】アクティブマトリクス型液晶表示装置は、
同一基板上に画素マトリクス回路とドライバー回路とを
設けたモノリシック型表示装置である。また、さらにγ
補正回路、メモリ回路、クロック発生回路等のロジック
回路を内蔵したシステムオンパネルの開発も進められて
いる。
【0005】この様なドライバー回路やロジック回路は
高速動作を行う必要があるので、活性層として非晶質珪
素膜(アモルファスシリコン膜)を用いることは不適当
である。そのため、現状では結晶性珪素膜(単結晶シリ
コン膜又はポリシリコン膜)を活性層としたTFTが検
討されている。
【0006】本出願人は、ガラス基板上に結晶性珪素膜
を得るための技術として特開平7−130652号公報
記載の技術を開示している。同公報記載の技術は、非晶
質珪素膜に対して結晶化を助長する触媒元素を添加し、
加熱処理を行うことで結晶性珪素膜を得るものである。
【0007】この技術は触媒元素の作用により非晶質珪
素膜の結晶化温度を50〜100 ℃も引き下げることが可能
であり、結晶化に要する時間も1/5〜1/10にまで低減す
ることができる。
【0008】
【発明が解決しようとする課題】しかしながら、TFT
で組む回路に対して従来のLSIに匹敵する回路性能を
要求される様になってくると、これまでの技術で形成さ
れた結晶性珪素膜では、仕様を満たすに十分な性能を有
するTFTを作製することが困難な状況になってきた。
【0009】本願発明ではより、特性のすぐれた半導体
素子を形成するための結晶性半導体膜の形成技術を提供
することを課題とする。
【0010】なお、本明細書中では単結晶半導体薄膜、
多結晶半導体薄膜及び微結晶半導体薄膜等の結晶性を有
する半導体薄膜をまとめて結晶性半導体薄膜と呼ぶ。
【0011】
【課題を解決するための手段】本願発明を実施するため
の構成の一つは、紫外光又は赤外光を照射して非晶質半
導体薄膜を結晶性半導体薄膜に変化させる第1熱処理工
程と、前記結晶性半導体薄膜に対して還元雰囲気中で9
00〜1200℃の第2熱処理工程と、を有することを
特徴とする。
【0012】上記構成において、第2熱処理は結晶性半
導体薄膜の表面に形成された自然酸化膜(例えば酸化珪
素膜)が還元される温度であれば良く、具体的には90
0〜1200℃(好ましくは1000〜1100℃)の
温度範囲で行われる。また、処理時間は少なくとも3分
以上、3分〜1時間、代表的には10分〜30分が好ま
しい。これは第2熱処理による効果を発揮するために必
要な時間である。
【0013】なお、第2熱処理は結晶性半導体薄膜を島
状に加工してから行っても良い。また、熱処理手段はフ
ァーネスアニール処理(電熱炉で行うアニール処理)で
行う。
【0014】本願発明の特徴は、まず紫外光又は赤外光
の照射による結晶化技術を利用して結晶性半導体薄膜を
形成し、その結晶性半導体薄膜に対して900〜120
0℃の還元雰囲気中(代表的には水素雰囲気)で熱処理
を行う点にある。
【0015】この場合、結晶化技術として紫外光を用い
る場合はエキシマレーザー光又は紫外光ランプから発す
る強光を用いればよく、赤外光を用いる場合は赤外線レ
ーザーや赤外光ランプから発する強光を用いれば良い。
【0016】エキシマレーザーとしてはKrF、XeC
l、ArFなどを励起ガスとして用いれば良い。また、
赤外線レーザーとしてはNd:YAGレーザー、Nd:
ガラスレーザー、ルビーレーザーなどを用いることもで
きる。
【0017】また、レーザー光のビーム形状は線状に加
工したものでも良いし、面状に加工したものでも良い。
線状に加工して用いる場合には、基板の一端から他端に
向かってレーザー光を走査する様なレーザー装置を用い
ることが好ましい。
【0018】また、面状に加工する場合は数十cm2
度(好ましくは10cm2以上)の面積を一括照射でき
る様に加工し、トータルエネルギーが5J以上、好まし
くは10J以上の出力のレーザー装置を用いると良い。
その場合、エネルギー密度は100〜800mJ/cm2と
し、出力パルス幅は100nsec以上、好ましくは200
nsec〜1msecとすることが好ましい。200nsec〜1ms
ecというパルス幅を実現するにはレーザー装置を複数台
連結し、各レーザー装置の同期をずらすことで複数パル
スの混合した状態を作れば良い。
【0019】なお、結晶化させた後の結晶性半導体薄膜
に対して行う還元雰囲気中での高温アニールには、まず
結晶性半導体薄膜の表面を平坦化する効果がある。これ
は表面エネルギーを最小化しようとする半導体原子の増
速表面拡散の結果である。
【0020】この平坦化の効果は結晶化にエキシマレー
ザー紫外光を照射した場合に非常に有効である。エキシ
マレーザーを照射すると、半導体膜は表面から瞬時に溶
融し、その後基板への熱伝導のため溶融した半導体膜は
基板側から冷却し凝固する。この凝固過程において再結
晶化し、大粒径の結晶性半導体膜となる。しかし、いっ
たん溶融させるため、体積膨張がおこるため半導体膜表
面に凹凸(リッジ)が生ずる。トップゲート型のTFT
の場合には、凹凸のある表面がゲート絶縁膜との界面と
なるため、素子特性が大きく左右される。
【0021】以下に、本発明人による実験結果を用い
て、本発明の高温アニールの効果を説明する。
【0022】まず、実験手順を説明する。石英基板に非
晶質珪素膜を厚さ50nm成膜した。成膜には、減圧CV
D法を用い、成膜ガスとして、ジシラン(Si26
(流量250sccm)、ヘリウム(He)(流量300sc
cm)とした。基板温度465℃、成膜時の圧力は0.5
torrとした。
【0023】非晶質珪素膜表面をバッファードフッ酸で
エッチングして自然酸化膜や汚染物を除去した。つぎ
に、XeClエキシマレーザー光を照射して、非晶質珪
素膜を結晶化した。レーザー照射時の雰囲気は大気中で
あり、また基板温度は室温とし、レーザーエネルギー密
度は400mJ/cm2 であり、レーザー光のパルス幅は1
50nsecである。
【0024】そして、結晶性珪素膜を高温アニール処理
した。高温アニール処理の条件は以下のようにした。雰
囲気は100%の水素とし、真空度は700torr、アニ
ール温度は1000℃、アニール時間は25分とした。
なお高温アニール処理前に、結晶性珪素膜をフッ酸でウ
ェットエッチング処理して、表面の自然酸化膜や汚染物
を除去した。
【0025】高温アニールの効果を確認するため、高温
アニール前後の結晶性珪素膜の表面をSEMで観察し
た、図6に高温アニール前の観察写真を、図7に高温ア
ニール後の観察写真を示す。図6、図7からも明らかな
ように、表面形状が高温アニール前後で明らかに異なっ
ている。
【0026】更に珪素膜の表面形状をAFM(原子間力
顕微鏡)でも観察した。図8に高温アニール前の結晶性
珪素膜のAFMによる観察像を示し、図9に高温アニー
ル後の結晶性珪素膜のAFMによる観察像を示す。な
お、観察範囲は図8、図9とも1.5μm×1.5μmの
矩形の領域である。
【0027】図8、図9から明らかなように、高温アニ
ールの前後で結晶性珪素膜の表面形状は明らかに異なっ
ている。高温アニール前・後とも結晶性珪素膜表面に凹
凸があるが、高温アニール前では凸部が急峻でその頂部
は尖っており、全体的に鋸歯状を呈している。このよう
な凸部を有する表面がゲート絶縁膜とチャネル形成領域
の界面となると、素子の特性に非常に悪影響を及ぼすと
考えられる。対照的に、高温アニール後の凸部はなめら
かであり、頂部は丸みを帯びているため、ゲート絶縁膜
/チャネル形成領域界面特性は高温アニール前よりも改
善される。
【0028】図6〜図9に示す観察像からでも、高温ア
ニールよって結晶化珪素膜の表面が平坦化、平滑化され
ることが理解できるが、更に、高温アニール前後の表面
形状の差異を定量化するため、AFM像の高さのHistog
ram(ヒストグラム)分布を算出した。更にこのHistogr
am分布のBearing Ratio曲線を算出した。Bearing Ratio
曲線とはHistogram分布の累積度数を示すカーブであ
る。
【0029】図10、図11にAFM像の高さのヒスト
グラムとBearing Ratio曲線を示す。図10は高温アニ
ール前のデータであり、ヒストグラムのピッチはおよそ
0.16nmである。図11には高温アニール後のデータ
であり、ヒストグラムのピッチはおよそ0.20nmであ
る。
【0030】AFMによる測定領域は1.5μm×1.
5μmである。Bearing Ratio曲線とはヒストグラムのデ
ータの累積度数を表した曲線である。図10、図11の
曲線は高さの最大値から累積したものであり、最大値か
ら任意の高さの面積が全面積に占める割合(%)を示し
ている。また、図10、図11において、グラフ中の点
線で示す水平線はP−V値(Peak to Valley、高さの最
大値と最小値の差分)の1/2の値を示す。
【0031】更に、高温アニール前後の珪素膜におい
て、それぞれ10の領域(1.5μm×1.5μmの矩形
の領域)でAFM像を観察し、各観察領域での2-1(P
−V値)におけるBearing Ratioを算出した。各観察領
域におけるBearing Ratioとその統計データを図12に
示す。
【0032】図10、図11の曲線を比較すると、高温
アニール前の高さ分布は低部側に偏っているが、高温ア
ニール後ではその偏りが高いほうへシフトして、ヒスト
グラムはP−Vの1/2の位置に対して対称的になって
いる。このことはBearing Ratio曲線から容易に理解で
きる。
【0033】高さが2-1(P−V)におけるBearing Ra
tioは図11では約20%であり、図12では約51%
である。即ち、高さが最高値から2-1(P−V値)の範
囲にある領域の面積が全面積に占める割合は、高温アニ
ール前は約20%であるのに対して、高温アニール後は
約51%である。この割合の違いからも、高温アニール
によって、尖っていた頂部が丸みを帯びて、珪素膜の表
面が平滑にされたことが理解できる。
【0034】そこで本発明では、結晶性珪素膜の表面形
状を2-1(P−V値)におけるBearing Ratioで定量化
し、実験結果から2-1(P−V値)におけるBearing Ra
tio、即ち所定の観察領域において、高さが最大値から
-1(P−V値)の範囲にある領域が占める割合は、高
温アニール前の膜では6〜28%の範囲にあり、高温ア
ニール後の膜は29〜72%と推定される。
【0035】なお、このBearing Ratioの範囲は図12
の統計データから設定したものであり、2-1(P−V
値)におけるBearing Ratioの平均値±3σから算出し
た値である。また、Bearing Ratioは高さの最大値から
累積した値である。
【0036】以上述べたように、本発明では、エキシマ
レーザーなど紫外光によって結晶化された結晶性半導体
膜は表面が溶融されて結晶化されるため、所定の領域に
対して高さが最大値から最大値と最小値の差分の1/2
の範囲にある領域が占める割合は6〜28%となるが、
この結晶性半導体膜を高温アニールよって処理すること
により、この領域の占める割合が29〜72%へと変化
し、膜表面の凸部の頂部が緩やかにすることができる。
【0037】また高温アニール工程は結晶粒界や結晶粒
内に存在する欠陥を著しく低減するといった効果をも有
する。これは水素による未結合手の終端効果と、水素に
よる不純物の除去効果及びそれに伴う半導体原子同士の
再結合とによる。そのため、これらの効果を効率良く発
揮させるためには、上述の様な処理時間が必要となる。
【0038】従って、この還元雰囲気中における熱処理
工程はファーネスアニールで行う必要がある。紫外光又
は赤外光を照射することによって熱処理を行うと再結晶
化が非平衡状態で進行するため結晶粒界や結晶粒内に応
力や応力に起因する欠陥を生じるため好ましくない。そ
の点、ファーネスアニールならば平衡状態で再結晶化が
進行するのでそのような問題を避けることができる。
【0039】また、他の発明の構成は、絶縁表面を有す
る基板上に非晶質半導体薄膜を形成する工程と、 紫外
光又は赤外光を照射して前記非晶質半導体薄膜を結晶性
半導体薄膜に変化させる第1熱処理工程と、前記結晶性
半導体薄膜に対してハロゲン元素を含む還元雰囲気中で
第2熱処理を行う工程とを有し、前記非晶質半導体薄膜
を形成する工程の前に、前記絶縁表面を有する基板上に
当該非晶質半導体薄膜の結晶化を助長する触媒元素を添
加する工程を有することを特徴とする。
【0040】この構成において第2熱処理は900〜1
200℃の温度で行われる。この工程はハロゲン元素に
よる金属元素のゲッタリング作用を狙ったものであり、
結晶性半導体薄膜中に存在する金属元素をハロゲン化合
物として除去することを目的としている。
【0041】
【発明の実施の形態】以上の構成からなる本願発明の実
施形態について、以下に記載する実施例でもって詳細な
説明を行うこととする。
【0042】
【実施例】〔実施例1〕 本実施例では、本願発明を実
施して基板上にTFTを作製する工程について説明す
る。説明には図1を用いる。
【0043】まず、基板101として石英基板を用意し
た。基板101としては耐熱性の高い材料を選択しなけ
ればならない。石英基板の代わりにシリコン基板、セラ
ミックス基板、結晶化ガラス基板等の耐熱性の高い材料
を用いることもできる。
【0044】ただし、石英基板を用いる場合は下地膜を
設けても設けなくても良いが、他の材料を用いる時は下
地膜として絶縁膜を設けることが好ましい。絶縁膜とし
ては、酸化珪素膜(SiOx )、窒化珪素膜(Six N
y )、酸化窒化珪素膜(SiOx Ny )、窒化アルミニ
ウム膜(AlxNy)のいずれか若しくはそれらの積層膜
を用いると良い。
【0045】また、耐熱性金属層と酸化珪素膜とを積層
した下地膜を用いると放熱効果が大幅に高まるので有効
である。放熱効果は上述の窒化アルミニウム膜と酸化珪
素膜との積層構造でも十分な効果を示す。
【0046】こうして絶縁表面を有する基板101が準
備できたら、エキシマレーザーを用いた結晶化技術を利
用して30nm厚の結晶性珪素膜を形成した。本実施例で
は概略のみを説明する。
【0047】まず本実施例では成膜ガスとしてジシラン
(Si26)を用いた減圧熱CVD法により20〜60
nm厚の非晶質珪素膜(図示せず)を形成した。この時、
膜中に混入するC(炭素)、N(窒素)及びO(酸素)
といった不純物の濃度を管理することが重要である。こ
れらの不純物が多く存在すると結晶化の進行が妨げられ
るからである。
【0048】本出願人は炭素濃度および窒素の濃度が5
×1018atoms/cm3以下(好ましくは1×1018atoms/cm3
下、さらに好ましくは5×1017atoms/cm3以下、さらに好
ましくは2×1017atoms/cm3以下)、酸素の濃度が1.5×10
19atoms/cm3以下(好ましくは5×1018atoms/cm3以下、さ
らに好ましくは1×1018atoms/cm3以下)となる様に不純
物濃度を管理した。また、金属元素は1×1017atoms/cm3
なる様に管理した。成膜段階でこの様な濃度管理をして
おけば、外部汚染さえ防げば、TFT作製工程中に不純
物濃度が増加する様なことはない。なお、上記濃度はSI
MS(質量二次イオン分析)の最低濃度領域における値であ
る。
【0049】非晶質珪素膜を成膜したら、450℃1時
間程度の水素出しを行った後、X線励起のXeClエキ
シマレーザー光を用いて非晶質珪素膜の結晶化工程(第
2熱処理)を行った。本実施例ではレーザー照射エリア
が7cm×7cmで、レーザーエネルギー密度を300mJ/c
m2とし、レーザー光のパルス幅を150nsecとした。こ
うして結晶性珪素膜102を得た。(図1(A))
【0050】なお、減圧熱CVD法で形成した非晶質珪
素膜と同等の膜質が得られるのであればプラズマCVD
法を用いても良い。また、非晶質珪素膜の代わりに非晶
質珪素膜中にゲルマニウムを含有させたシリコンゲルマ
ニウム(SixGe1−x (0<X<1)で表される)等の非晶質
半導体薄膜を用いても良い。その場合、シリコンゲルマ
ニウム中に含まれるゲルマニウムは5atomic%以下とな
る様にしておくことが望ましい。
【0051】次に、還元雰囲気中で900〜1200℃
(好ましくは1000〜1150℃)の温度範囲の熱処
理工程(第2熱処理)を行った。本実施例では水素雰囲
気中で1050℃、25分の加熱処理を行った。この結
果、珪素膜の表面において、高さが最大値から最大値と
最小値の差分の1/2の範囲にある領域が占める割合が
29〜72%の範囲にすることができる。(図1
(B))
【0052】還元雰囲気としては水素雰囲気、アンモニ
ア雰囲気、水素又はアンモニアを含む不活性雰囲気(水
素と窒素又は水素とアルゴンの混合雰囲気など)が望ま
しいが、不活性雰囲気でも結晶性珪素膜の表面の平坦化
は可能である。しかし、還元作用を利用して自然酸化膜
の還元を行うとエネルギーの高いシリコン原子が多く発
生し、結果的に平坦化効果が高まるので好ましい。
【0053】ただし、特に注意が必要なのは雰囲気中に
含まれる酸素又は酸素化合物(例えばOH基)の濃度を
10ppm以下(好ましくは1ppm以下)にしておくことで
ある。さもないと水素による還元反応が起こらなくなっ
てしまう。
【0054】こうして結晶性珪素膜103を得た。結晶
性珪素膜103は900〜1200℃という高い温度に
おける水素熱処理によって非常に表面が平坦化された。
また、高い温度で熱処理されるので、結晶粒内には殆ど
積層欠陥等が存在しなかった。この点については後述す
る。
【0055】こうして結晶性珪素膜103が得られた
ら、次に結晶性珪素膜103をパターニングして活性層
104を形成した。なお、本実施例では活性層を形成す
る前に水素雰囲気中での熱処理を行っているが、活性層
を形成した後に行うこともできる。その場合、パターン
化されていることによって結晶性珪素膜に発生する応力
が緩和されるため好ましい。
【0056】そして熱酸化工程を行って活性層104の
表面に10nm厚の酸化珪素膜105を形成した。この酸
化珪素膜105はゲート絶縁膜として機能する。また、
活性層は5nmの厚さだけ膜減りするため膜厚は30nmと
なった。最終的に5〜40nm厚の活性層(特にチャネル
形成領域)が残る様に、熱酸化による膜減りを考慮して
非晶質珪素膜(出発膜)の膜厚を決定しておくことが必
要である。
【0057】ゲート絶縁膜105を形成したら、その上
に導電性を有する多結晶珪素膜を形成し、パターニング
によりゲート配線106を形成した。(図1(C))
【0058】なお、本実施例ではゲート配線としてN型
導電性を持たせた多結晶珪素膜を利用するが、材料はこ
れに限定されるものではない。特に、ゲート配線の抵抗
を下げるにはタンタル、タンタル合金又はタンタルと窒
化タンタルとの積層膜を用いることも有効である。さら
に低抵抗なゲート配線を狙うならば銅や銅合金を用いて
も有効である。
【0059】図1(C)の状態が得られたら、N型導電
性又はP型導電性を付与する不純物を添加して不純物領
域107を形成した。この時の不純物濃度は後のLDD
領域の不純物濃度を鑑みて決定した。本実施例では1×
1018atoms/cm3の濃度で砒素を添加したが、不純物も
濃度も本実施例に限定される必要はない。
【0060】次に、ゲート配線106の表面に5〜10
nm程度の薄い酸化珪素膜108を形成した。これは熱酸
化法やプラズマ酸化法を用いて形成すれば良い。この酸
化珪素膜108の形成には、次のサイドウォール形成工
程でエッチングストッパーとして機能させる目的があ
る。
【0061】エッチングストッパーとなる酸化珪素膜1
08を形成したら、窒化珪素膜を形成してエッチバック
を行い、サイドウォール109を形成した。こうして図
1(D)の状態を得た。
【0062】なお、本実施例ではサイドウォールとして
窒化珪素膜を用いたが、多結晶珪素膜や非晶質珪素膜を
用いることもできる。勿論、ゲート配線の材料が変われ
ば、それに応じてサイドウォールとして用いることので
きる材料も変わることは言うまでもない。
【0063】次に、再び先程と同一導電型の不純物を添
加した。この時に添加する不純物濃度は先程の工程より
も高い濃度とした。本実施例では不純物として砒素を用
い、濃度は1×1021atoms/cm3とするがこれに限定す
る必要はない。この不純物の添加工程によりソース領域
110、ドレイン領域111、LDD領域112及びチ
ャネル形成領域113が画定した。(図1(E))
【0064】こうして各不純物領域が形成されたらファ
ーネスアニール、レーザーアニール又はランプアニール
等の熱処理により不純物の活性化を行った。
【0065】次に、ゲート配線106、ソース領域11
0及びドレイン領域111の表面に形成された酸化珪素
膜を除去し、それらの表面を露呈させた。そして、5nm
程度のコバルト膜(図示せず)を形成して熱処理工程を
行った。この熱処理によりコバルトとシリコンとの反応
が起こり、シリサイド層(コバルトシリサイド層)11
4が形成された。(図1(F))
【0066】この技術は公知のサリサイド技術である。
従って、コバルトの代わりにチタンやタングステンを用
いても構わないし、熱処理条件等は公知技術を参考にす
れば良い。本実施例では赤外光を照射して熱処理工程を
行った。
【0067】こうしてシリサイド層114を形成した
ら、コバルト膜を除去した。その後、1μm厚の層間絶
縁膜115を形成した。層間絶縁膜115としては、酸
化珪素膜、窒化珪素膜、酸化窒化珪素膜又は樹脂膜(ポ
リイミド、アクリル、ポリアミド、ポリイミドアミド、
ベンゾシクロブテン(BCB)等)を用いれば良い。ま
た、これらの絶縁膜を自由な組み合わせで積層しても良
い。
【0068】次に、層間絶縁膜115にコンタクトホー
ルを形成してアルミニウムを主成分とする材料でなるソ
ース配線116及びドレイン配線117を形成した。最
後に素子全体に対して水素雰囲気中で300℃2時間の
ファーネスアニールを行い、水素化を完了した。
【0069】こうして、図1(F)に示す様なTFTが
得られた。なお、本実施例で説明した構造は一例であっ
て本願発明を適用しうるTFT構造はこれに限定されな
い。従って、公知のあらゆる構造のTFTに対して適用
可能である。また、結晶性珪素膜103を形成した以降
の工程における数値条件も本実施例に限定される必要は
ない。さらには、公知のチャネルドープ工程(しきい値
電圧を制御するための不純物添加工程)を本実施例のど
こかに導入してもなんら問題はない。
【0070】また、本実施例では出発膜である非晶質珪
素膜を成膜する段階で徹底的にC、N、Oといった不純
物の濃度を管理しているため、完成したTFTの活性層
中に含まれる各不純物濃度は、炭素及び窒素の濃度が5×
1018atoms/cm3以下(好ましくは1×1018atoms/cm3
下、さらに好ましくは5×1017atoms/cm3以下、さらに好
ましくは2×1017atoms/cm3以下)、酸素の濃度が1.5×10
19atoms/cm3以下(好ましくは5×1018atoms/cm3以下、さ
らに好ましくは1×1018atoms/cm3以下)のままであっ
た。また、金属元素は1×1017atoms/cm3以下であった。
【0071】また、本願発明はトップゲート構造に限ら
ず、逆スタガ型TFTに代表されるボトムゲート構造に
対しても容易に適用することが可能であることは言うま
でもない。
【0072】また、本実施例ではNチャネル型TFTを
例にとって説明したが、公知技術と組み合わせればPチ
ャネル型TFTを作製することも容易である。さらに公
知技術を組み合わせれば同一基板上にNチャネル型TF
TとPチャネル型TFTとを形成して相補的に組み合わ
せ、CMOS回路を形成することも可能である。
【0073】さらに、図1(F)の構造においてドレイ
ン配線117と電気的に接続する画素電極(図示せず)
を公知の手段で形成すればアクティブマトリクス型表示
装置の画素スイッチング素子を形成することも容易であ
る。
【0074】即ち、本願発明は液晶表示装置やEL(エ
レクトロルミネッセンス)表示装置などのアクティブマ
トリクス型の電気光学装置を作製する際にも実施するこ
とが可能である。
【0075】〔実施例2〕 本実施例では、実施例1に
おいて900〜1200℃の水素アニール工程を行う際
に膜中の金属元素を除去する工程を兼ねる場合について
説明する。
【0076】本実施例では水素雰囲気中に0.1〜5wt
%のハロゲン化水素(代表的には塩化水素)を混合した
雰囲気中で900〜1200℃の熱処理工程を行った。
ハロゲン化水素としては他にもNF3やHBrなどを用
いることもできる。
【0077】本実施例を採用することで、結晶性珪素膜
中から金属元素を除去又は低減することができる。金属
元素の濃度は1×1017atoms/cm3以下にまで低減され
るので、金属元素の存在によってTFT特性(特にオフ
電流値)がばらつく様なことを防ぐことができる。
【0078】(実施例3) 本実施例では、本願発明に
よって作製された反射型液晶表示装置の例を図2に示
す。画素TFT(画素スイッチング素子)の作製方法や
セル組工程は公知の手段を用いれば良いので詳細な説明
は省略する。
【0079】図2(A)において11は絶縁表面を有す
る基板(酸化珪素膜を設けたセラミックス基板)、12
は画素マトリクス回路、13はソースドライバー回路、
14はゲイトドライバー回路、15は対向基板、16は
FPC(フレキシブルプリントサーキット)、17は信
号処理回路である。信号処理回路17としては、D/A
コンバータ、γ補正回路、信号分割回路などの従来IC
で代用していた様な処理を行う回路を形成することがで
きる。勿論、ガラス基板上にICチップを設けて、IC
チップ上で信号処理を行うことも可能である。
【0080】さらに、本実施例では液晶表示装置を例に
挙げて説明しているが、アクティブマトリクス型の表示
装置であればEL(エレクトロルミネッセンス)表示装
置やEC(エレクトロクロミックス)表示装置に本願発
明を適用することも可能であることは言うまでもない。
【0081】ここで図2(A)のドライバー回路13、
14を構成する回路の一例を図2(B)に示す。なお、
TFT部分については既に実施例1で説明しているの
で、ここでは必要箇所のみの説明を行う。
【0082】図2(B)において、501、502はN
チャネル型TFT、503はPチャネル型TFTであ
り、501と503のTFTでCMOS回路を構成して
いる。504は窒化珪素膜/酸化珪素膜/樹脂膜の積層
膜でなる絶縁層、その上にはチタン配線505が設けら
れ、前述のCMOS回路とTFT502とが電気的に接
続されている。チタン配線はさらに樹脂膜でなる絶縁層
506で覆われている。二つの絶縁層504、506は
平坦化膜としての機能も有している。
【0083】また、図2(A)の画素マトリクス回路1
2を構成する回路の一部を図2(C)に示す。図2
(C)において、507はダブルゲート構造のNチャネ
ル型TFTでなる画素TFTであり、画素領域内に大き
く広がる様にしてドレイン配線508が形成されてい
る。なお、ダブルゲート構造以外にシングルゲート構造
やトリプルゲート構造などを採用しても構わない。
【0084】その上には絶縁層504が設けられ、その
上にチタン配線505が設けられている。この時、絶縁
層504の一部には凹部が落とし込み部が形成され、最
下層の窒化シリコン及び酸化シリコンのみが残される。
これによりドレイン配線508とチタン配線505との
間で補助容量が形成される。
【0085】また、画素マトリクス回路内に設けられた
チタン配線505はソース・ドレイン配線と後の画素電
極との間において電界遮蔽効果をもたらす。さらに、複
数設けられた画素電極間の隙間ではブラックマスクとし
ても機能する。
【0086】そして、チタン配線505を覆って絶縁層
506が設けられ、その上に反射性導電膜でなる画素電
極509が形成される。勿論、画素電極509の表面に
反射率を上げるための工夫をなしても構わない。また、
実際には画素電極509の上に配向膜や液晶層が設けら
れるが、ここでの説明は省略する。
【0087】本願発明を用いて以上の様な構成でなる反
射型液晶表示装置を作製することができる。勿論、公知
の技術と組み合わせれば容易に透過型液晶表示装置を作
製することもできる。さらに、公知の技術と組み合わせ
ればアクティブマトリクス型のEL表示装置も容易に作
製することができる。
【0088】また、図面では区別していないが画素マト
リクス回路を構成する画素TFTと、ドライバー回路や
信号処理回路を構成するCMOS回路とでゲート絶縁膜
の膜厚を異ならせることも可能である。
【0089】画素マトリクス回路ではTFTに印加され
る駆動電圧が高いので50〜200nm程度の膜厚のゲー
ト絶縁膜が必要である。一方、ドライバー回路や信号処
理回路ではTFTに印加される駆動電圧は低く、逆に高
速動作が求められるのでゲート絶縁膜の膜厚を3〜30
nm程度と画素TFTよりも薄くすることが有効である。
【0090】(実施例4) 上記実施例によって作製さ
れた液晶表示装置には、TN液晶以外にも様々な液晶を
用いることが可能である。例えば、1998, SID, "Charac
teristics and Driving Scheme of Polymer-Stabilized
Monostable FLCD ExhibitingFast Response Time and
High Contrast Ratio with Gray-Scale Capability" by
H. Furue et al.や、1997, SID DIGEST, 841, "A Full
-Color ThresholdlessAntiferroelectric LCD Exhibiti
ng Wide Viewing Angle with Fast Response Time" by
T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 6
71-673, "Thresholdless antiferroelectricity in liq
uid crystals and its application todisplays" by S.
Inui et al.や、米国特許第5594569 号に開示された液
晶を用いることが可能である。
【0091】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、V字型の電気光学応答特性を示すものがあり、そ
の駆動電圧が約±2.5V程度(セル厚約1μm〜2μ
m)のものも見出されている。
【0092】ここで、V字型の電気光学応答を示す無し
きい値反強誘電性混合液晶の印加電圧に対する光透過率
の特性を示す例を図5に示す。図5に示すグラフの縦軸
は透過率(任意単位)、横軸は印加電圧である。なお、
液晶表示装置の入射側の偏光板の透過軸は、液晶表示装
置のラビング方向にほぼ一致する無しきい値反強誘電性
混合液晶のスメクティック層の法線方向とほぼ平行に設
定されている。また、出射側の偏光板の透過軸は、入射
側の偏光板の透過軸に対してほぼ直角(クロスニコル)
に設定されている。
【0093】図5に示されるように、このような無しき
い値反強誘電性混合液晶を用いると、低電圧駆動かつ階
調表示が可能となることがわかる。
【0094】このような低電圧駆動の無しきい値反強誘
電性混合液晶をアナログドライバを有する液晶表示装置
に用いた場合には、画像信号のサンプリング回路の電源
電圧を、例えば、5V〜8V程度に抑えることが可能と
なる。よって、ドライバの動作電源電圧を下げることが
でき、液晶表示装置の低消費電力化および高信頼性が実
現できる。
【0095】また、このような低電圧駆動の無しきい値
反強誘電性混合液晶をデジタルドライバを有する液晶表
示装置に用いた場合にも、D/A変換回路の出力電圧を
下げることができるので、D/A変換回路の動作電源電
圧を下げることができ、ドライバの動作電源電圧を低く
することができる。よって、液晶表示装置の低消費電力
化および高信頼性が実現できる。
【0096】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的LDD領
域(低濃度不純物領域)の幅が小さなTFT(例えば、
0nm〜500nmまたは0nm〜200nm)を用い
る場合においても有効である。
【0097】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。また、液晶表
示装置の駆動方法を線順次駆動とすることにより、画素
への階調電圧の書き込み期間(ピクセルフィードピリオ
ド)を長くし、保持容量が小くてもそれを補うようにし
てもよい。
【0098】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、液晶表示装置の低消費電力が実現される。
【0099】なお、図5に示すような電気光学特性を有
する液晶であれば、いかなるものも本発明の液晶表示装
置の表示媒体として用いることができる。
【0100】(実施例5)本願発明を実施して形成され
たCMOS回路や画素マトリクス回路は様々な電気光学
装置(アクティブマトリクス型液晶ディスプレイ、アク
ティブマトリクス型ELディスプレイ、アクティブマト
リクス型ECディスプレイ)に用いることができる。即
ち、それら電気光学装置を表示媒体として組み込んだ電
子機器全てに本願発明を実施できる。
【0101】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター(リア型またはフ
ロント型)、ヘッドマウントディスプレイ(ゴーグル型
ディスプレイ)、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末(モバイルコンピュータ、携帯
電話または電子書籍等)などが挙げられる。それらの一
例を図3及び図4に示す。
【0102】図3(A)はパーソナルコンピュータであ
り、本体2001、画像入力部2002、表示装置20
03、キーボード2004で構成される。本願発明を画
像入力部2002、表示装置2003やその他の信号制
御回路に適用することができる。
【0103】図3(B)はビデオカメラであり、本体2
101、表示装置2102、音声入力部2103、操作
スイッチ2104、バッテリー2105、受像部210
6で構成される。本願発明を表示装置2102、音声入
力部2103やその他の信号制御回路に適用することが
できる。
【0104】図3(C)はモバイルコンピュータ(モー
ビルコンピュータ)であり、本体2201、カメラ部2
202、受像部2203、操作スイッチ2204、表示
装置2205で構成される。本願発明は表示装置220
5やその他の信号制御回路に適用できる。
【0105】図3(D)はゴーグル型ディスプレイであ
り、本体2301、表示装置2302、アーム部230
3で構成される。本発明は表示装置2302やその他の
信号制御回路に適用することができる。
【0106】図3(E)はプログラムを記録した記録媒
体(以下、記録媒体と呼ぶ)を用いるプレーヤーであ
り、本体2401、表示装置2402、スピーカ部24
03、記録媒体2404、操作スイッチ2405で構成
される。なお、この装置は記録媒体としてDVD(Di
gital Versatile Disc)、CD等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。本発明は表示装置2402やその
他の信号制御回路に適用することができる。
【0107】図3(F)はデジタルカメラであり、本体
2501、表示装置2502、接眼部2503、操作ス
イッチ2504、受像部(図示しない)で構成される。
本願発明を表示装置2502やその他の信号制御回路に
適用することができる。
【0108】図4(A)はフロント型プロジェクターで
あり、表示装置2601、スクリーン2602で構成さ
れる。本発明は表示装置やその他の信号制御回路に適用
することができる。
【0109】図4(B)はリア型プロジェクターであ
り、本体2701、表示装置2702、ミラー270
3、スクリーン2704で構成される。本発明は表示装
置やその他の信号制御回路に適用することができる。
【0110】なお、図4(C)は、図4(A)及び図4
(B)中における表示装置2601、2702の構造の
一例を示した図である。表示装置2601、2702
は、光源光学系2801、ミラー2802、2805〜
2807、ダイクロイックミラー2803、2804、
光学レンズ2808、2809、2811、液晶表示装
置2810、投射光学系2812で構成される。投射光
学系2812は、投射レンズを備えた光学系で構成され
る。本実施例は液晶表示装置2810を三つ使用する三
板式の例を示したが、特に限定されず、例えば単板式で
あってもよい。また、図4(C)中において矢印で示し
た光路に実施者が適宜、光学レンズや、偏光機能を有す
るフィルムや、位相差を調節するためのフィルム、IR
フィルム等の光学系を設けてもよい。
【0111】また、図4(D)は、図4(C)中におけ
る光源光学系2801の構造の一例を示した図である。
本実施例では、光源光学系2801は、光源2813、
2814、合成プリズム2815、コリメータレンズ2
816、2820、レンズアレイ2817、2818、
偏光変換素子2819で構成される。なお、図4(D)
に示した光源光学系は光源を2つ用いたが、光源を3〜
4つ、あるいはそれ以上用いてもよく、勿論、光源を1
つ用いてもよい。また、光源光学系に実施者が適宜、光
学レンズや、偏光機能を有するフィルムや、位相差を調
節するフィルム、IRフィルム等を設けてもよい。
【0112】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例1〜4のどの
ような組み合わせからなる構成を用いても実現すること
ができる。
【図面の簡単な説明】
【図1】 薄膜トランジスタの作製工程を示す図。
【図2】 電気光学装置の構成を示す図。
【図3】 電子機器の構成を示す図。
【図4】 電子機器の構成を示す図。
【図5】 無しきい値反強誘電性混合液晶の特性図。
【図6】 高温アニール前の結晶性珪素膜表面のSEM
観察写真。
【図7】 高温アニール後の結晶性珪素膜表面のSEM
観察写真。
【図8】 高温アニール前の結晶性珪素膜表面のAFM
像。
【図9】 高温アニール後の結晶性珪素膜表面のAFM
像。
【図10】 高温アニール前のAFM像の高さのHistog
ram分布、Bearing Ratio曲線。
【図11】 高温アニール後のAFM像の高さのHistog
ram分布、Bearing Ratio曲線。
【図12】 P−Vの半値におけるBearing Ratioの統
計データ。
フロントページの続き Fターム(参考) 5F052 AA02 AA17 AA27 BA07 BA20 BB02 BB07 CA08 DA02 DB02 DB03 DB10 EA15 EA16 HA01 JA01 5F110 AA18 AA26 BB01 CC02 DD03 DD05 DD12 DD13 DD14 DD15 DD17 EE05 EE09 EE14 EE32 FF02 FF23 GG02 GG06 GG13 GG25 GG45 GG47 GG58 HJ01 HJ04 HJ23 HL03 HL05 HM15 NN02 NN23 NN24 NN27 PP02 PP03 PP06 PP29 PP35 PP38 QQ19 QQ28

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 高さが最大値から最大値と最小値の差分
    の1/2を示す領域が占める割合が29〜72%である
    ことを特徴とする結晶性半導体薄膜。
  2. 【請求項2】 紫外光又は赤外光を照射して非晶質半導
    体薄膜を結晶性半導体薄膜に変化させる第1熱処理工程
    と、 前記結晶性半導体薄膜に対して還元雰囲気中で第2熱処
    理工程と、 を有することを特徴とする結晶性半導体薄膜の作製方
    法。
  3. 【請求項3】 請求項2において、 前記第2熱処理は900〜1200℃で行われることを
    特徴とする結晶性半導体薄膜の作製方法。
  4. 【請求項4】 請求項2または請求項3において、 前記第2熱処理はファーネスアニール処理であることを
    特徴とする結晶性半導体薄膜の作製方法。
  5. 【請求項5】 請求項2乃至請求項4のいずれか1項に
    おいて、 前記第2熱処理は酸素又は酸素化合物の濃度を10ppm
    以下とした還元雰囲気中で行われることを特徴とする結
    晶性半導体薄膜の作製方法。
  6. 【請求項6】 紫外光又は赤外光を照射して非晶質半導
    体薄膜を結晶性半導体薄膜に変化させる第1熱処理工程
    と、 前記結晶性半導体薄膜に対して還元雰囲気中で第2熱処
    理工程と、 を有することを特徴とする半導体装置の作製方法。
  7. 【請求項7】 請求項6において、 前記第2熱処理は900〜1200℃で行われることを
    特徴とする半導体装置の作製方法。
  8. 【請求項8】 請求項6または請求項7において、 前記第2熱処理はファーネスアニール処理であることを
    特徴とする半導体装置の作製方法。
  9. 【請求項9】 請求項6乃至請求項8のいずれか1項に
    おいて、 前記第2熱処理は酸素又は酸素化合物の濃度を10ppm
    以下とした還元雰囲気中で行われることを特徴とする半
    導体装置の作製方法。
JP19965899A 1998-07-17 1999-07-13 半導体装置の作製方法 Expired - Fee Related JP4493752B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19965899A JP4493752B2 (ja) 1998-07-17 1999-07-13 半導体装置の作製方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP20320598 1998-07-17
JP10-203205 1998-07-17
JP13505599 1999-05-14
JP11-135055 1999-05-14
JP19965899A JP4493752B2 (ja) 1998-07-17 1999-07-13 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2001035790A true JP2001035790A (ja) 2001-02-09
JP2001035790A5 JP2001035790A5 (ja) 2006-08-10
JP4493752B2 JP4493752B2 (ja) 2010-06-30

Family

ID=27317007

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19965899A Expired - Fee Related JP4493752B2 (ja) 1998-07-17 1999-07-13 半導体装置の作製方法

Country Status (1)

Country Link
JP (1) JP4493752B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282594A (ja) * 2002-01-17 2003-10-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の生産システム
KR100871449B1 (ko) * 2001-02-23 2008-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제작방법
US9178069B2 (en) 2002-01-17 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218053A (ja) * 1992-01-31 1993-08-27 Canon Inc 半導体基材の加工方法
JPH05299339A (ja) * 1991-03-18 1993-11-12 Semiconductor Energy Lab Co Ltd 半導体材料およびその作製方法
JPH05315357A (ja) * 1992-05-11 1993-11-26 Sharp Corp 薄膜トランジスタの製造方法
JPH07106247A (ja) * 1993-10-06 1995-04-21 Matsushita Electric Ind Co Ltd シリコン薄膜の結晶化方法および表示装置
JPH07226373A (ja) * 1992-12-04 1995-08-22 Semiconductor Energy Lab Co Ltd 半導体装置の製造方法
JPH08288522A (ja) * 1995-02-16 1996-11-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JPH08321466A (ja) * 1995-03-17 1996-12-03 Semiconductor Energy Lab Co Ltd 半導体装置および半導体の作製方法および半導体装置の作製方法
JPH10106951A (ja) * 1996-09-27 1998-04-24 Sharp Corp 半導体薄膜、半導体装置および半導体薄膜の製造方法
JPH10135469A (ja) * 1996-10-24 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05299339A (ja) * 1991-03-18 1993-11-12 Semiconductor Energy Lab Co Ltd 半導体材料およびその作製方法
JPH05218053A (ja) * 1992-01-31 1993-08-27 Canon Inc 半導体基材の加工方法
JPH05315357A (ja) * 1992-05-11 1993-11-26 Sharp Corp 薄膜トランジスタの製造方法
JPH07226373A (ja) * 1992-12-04 1995-08-22 Semiconductor Energy Lab Co Ltd 半導体装置の製造方法
JPH07106247A (ja) * 1993-10-06 1995-04-21 Matsushita Electric Ind Co Ltd シリコン薄膜の結晶化方法および表示装置
JPH08288522A (ja) * 1995-02-16 1996-11-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JPH08321466A (ja) * 1995-03-17 1996-12-03 Semiconductor Energy Lab Co Ltd 半導体装置および半導体の作製方法および半導体装置の作製方法
JPH10106951A (ja) * 1996-09-27 1998-04-24 Sharp Corp 半導体薄膜、半導体装置および半導体薄膜の製造方法
JPH10135469A (ja) * 1996-10-24 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871449B1 (ko) * 2001-02-23 2008-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제작방법
JP2003282594A (ja) * 2002-01-17 2003-10-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の生産システム
JP4526764B2 (ja) * 2002-01-17 2010-08-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の生産システム
US9178069B2 (en) 2002-01-17 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
US9899419B2 (en) 2002-01-17 2018-02-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
US10361222B2 (en) 2002-01-17 2019-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
US10515983B2 (en) 2002-01-17 2019-12-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
US10879272B2 (en) 2002-01-17 2020-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system

Also Published As

Publication number Publication date
JP4493752B2 (ja) 2010-06-30

Similar Documents

Publication Publication Date Title
US7619253B2 (en) Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US7282398B2 (en) Crystalline semiconductor thin film, method of fabricating the same, semiconductor device and method of fabricating the same
US8809133B2 (en) Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
JP5244890B2 (ja) 半導体装置
US6337235B1 (en) Semiconductor device and manufacturing method thereof
US6919235B1 (en) Semiconductor device having semiconductor circuit comprising semiconductor element, and method for manufacturing same
US6916693B2 (en) Semiconductor device and manufacturing method thereof
JP2001053285A (ja) 半導体装置及びその作製方法
JP4450900B2 (ja) 半導体装置の作製方法
JP5427482B2 (ja) マイクロプロセッサ
JP2000133594A (ja) 半導体装置の作製方法
JP4493752B2 (ja) 半導体装置の作製方法
JP2003203925A (ja) 半導体装置およびその作製方法
JP3998888B2 (ja) 薄膜トランジスタの作製方法
JP4493751B2 (ja) 半導体装置の作製方法
JP4493749B2 (ja) 半導体装置の作製方法
JP4493750B2 (ja) 半導体装置の作製方法
JP2000114173A (ja) 半導体装置の作製方法
JP2001028338A (ja) 半導体装置
JP2003168803A (ja) 半導体装置
JP4105211B2 (ja) 薄膜トランジスタの作製方法
JP2000114172A (ja) 半導体装置の作製方法
JP4198703B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060626

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060626

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090421

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090616

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100406

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100407

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140416

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees