JP2001027888A - 駆動回路および表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 不要な電磁波の輻射を抑制することができる
駆動回路および表示装置を提供する。 【解決手段】 電圧クランプ部ＣＬ１により回収コンデ
ンサＣ１の電圧を電源端子Ｖ１の電圧Ｖｓｕｓの２分の
１より高い電圧に保持し、トランジスタＱ３およびダイ
オードＤ１を介して回収コンデンサＣ１と回収コイルＬ
とを接続し、回収コイルＬおよびパネル容量Ｃｐによる
ＬＣ共振により、接地電位からＶｓｕｓまで立ち上げ、
維持パルスＰｓｕの立ち上がり部のエッジ部をなくす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、駆動パルスにより
容量性負荷を駆動するための駆動回路およびこの駆動回
路を用いた表示装置に関するものである。

【０００２】

【従来の技術】容量性負荷を駆動する従来の駆動回路と
しては、例えば、プラズマディスプレイパネルのサステ
イン電極を駆動するサステインドライバが知られてい
る。

【０００３】図１１は、従来のサステインドライバの構
成を示す回路図である。図１１に示すように、サステイ
ンドライバ４００は、電力回収回路４０１およびスイッ
チＳＷ１１，ＳＷ１２を含む。電力回収回路４０１の出
力端は、ノードＮ１１に接続されている。スイッチＳＷ
１１は、電源端子Ｖ４とノードＮ１１との間に接続さ
れ、スイッチＳＷ１２は、ノードＮ１１と接地端子との
間に接続されている。電源端子Ｖ４には、電圧Ｖｓｕｓ
が印加される。ノードＮ１１は、例えば４８０本のサス
テイン電極に接続され、図１１では、複数のサステイン
電極と接地端子との間の全容量に相当するパネル容量Ｃ
ｐが示されている。

【０００４】電力回収回路４０１は、回収コンデンサＣ
１１、回収コイルＬ１１、スイッチＳＷ２１，ＳＷ２２
およびダイオードＤ１１，Ｄ１２を含む。回収コンデン
サＣ１１は、ノードＮ１３と接地端子との間に接続され
ている。ノードＮ１３とノードＮ１２との間にスイッチ
ＳＷ２１およびダイオードＤ１１が直列に接続され、ノ
ードＮ１２とノードＮ１３との間にダイオードＤ１２お
よびスイッチＳＷ２２が直列に接続されている。回収コ
イルＬ１１は、ノードＮ１２とノードＮ１１との間に接
続されている。

【０００５】図１２は、図１１のサステインドライバ４
００の放電維持期間の動作を示すタイミング図である。
図１２には、図１１のノードＮ１１の電圧およびスイッ
チＳＷ２１，ＳＷ１１，ＳＷ２２，ＳＷ１２の動作が示
される。

【０００６】まず、期間Ｔａにおいて、スイッチＳＷ２
１がオンし、スイッチＳＷ１２がオフする。このとき、
スイッチＳＷ１１，ＳＷ２２はオフしている。これによ
り、回収コイルＬ１１およびパネル容量ＣｐによるＬＣ
共振により、ノードＮ１１の電圧が緩やかに上昇する。
次に、期間Ｔｂにおいて、スイッチＳＷ２１がオフし、
スイッチＳＷ１１がオンする。これにより、ノードＮ１
１の電圧が急激に上昇し、期間ＴｃではノードＮ１１の
電圧がＶｓｕｓに固定される。

【０００７】次に、期間Ｔｄでは、スイッチＳＷ１１が
オフし、スイッチＳＷ２２がオンする。これにより、回
収コイルＬ１１およびパネル容量ＣｐによるＬＣ共振に
より、ノードＮ１１の電圧が緩やかに降下する。その
後、期間Ｔｅにおいて、スイッチＳＷ２２がオフし、ス
イッチＳＷ１２がオンする。これにより、ノードＮ１１
の電圧が急激に降下し、接地電位に固定される。この動
作を放電維持期間において繰り返し行うことにより、複
数のサステイン電極に周期的な維持パルスＰｓｕが印加
される。

【０００８】上記のように、維持パルスＰｓｕの立ち上
がり部分および立ち下がり部分は、電力回収回路４０１
の動作による期間Ｔａ，ＴｄのＬＣ共振部とスイッチＳ
Ｗ１１またはスイッチＳＷ１２のオン動作による期間Ｔ
ｂ，Ｔｅのエッジ部ｅ１，ｅ２とで構成されている。

【０００９】

【発明が解決しようとする課題】通常、回収コンデンサ
Ｃ１１の電圧すなわちノードＮ１３の電圧は、Ｖｓｕｓ
／２であり、理論的にはＬＣ共振によりＶｓｕｓまで立
ち上がる。しかしながら、電力回収回路４０１内の抵抗
成分、特に、回収コイルＬ１１、ダイオードＤ１１、ス
イッチＳＷ２１の抵抗成分によりエネルギー損失が発生
し、維持パルスはＶｓｕｓまで立ち上がりきらない。こ
のため、上記のように電源端子Ｖ４の電圧によりＶｓｕ
ｓまで立ち上げられ、エッジ部ｅ１が形成される。ま
た、同様の理由で維持パルスの立ち下がり部分にもエッ
ジ部ｅ２が形成される。また、プラズマディスプレイパ
ネルのスキャンドライバの動作も上記と同様であり、同
様にエッジ部を有する維持パルスが複数のスキャン電極
に周期的に印加されている。

【００１０】したがって、上記のように維持パルスにエ
ッジ部が形成されると、このエッジ部により不要な電磁
波の輻射が発生する。このような不要な電磁波の輻射
は、他の電子機器に電磁的な悪影響を及ぼす恐れがある
ため、この不要な電磁波の輻射を抑制することが望まれ
る。

【００１１】本発明の目的は、不要な電磁波の輻射を抑
制することができる駆動回路およびその駆動回路を用い
た表示装置を提供することである。

【００１２】

【課題を解決するための手段】（１）第１の発明 第１の発明に係る駆動回路は、第１の電位の状態と第２
の電位の状態とを交互に繰り返す駆動パルスを出力して
容量性負荷を駆動するための駆動回路であって、容量性
負荷に接続されるインダクタンス素子と、容量性負荷と
インダクタンス素子とのＬＣ共振により第１の電位から
第２の電位まで駆動パルスを遷移させる遷移手段とを備
えるものである。

【００１３】本発明に係る駆動回路は、容量性負荷とイ
ンダクタンス素子とのＬＣ共振により第１の電位から第
２の電位まで駆動パルスを遷移させているので、駆動パ
ルスを第１の電位から第２の電位まで滑らかに遷移させ
ることができる。したがって、第１の電位から第２の電
位までの遷移期間中に不要なエッジ部を形成することが
なく、不要な電磁波の輻射が抑制される。

【００１４】（２）第２の発明 第２の発明に係る駆動回路は、第１の発明に係る駆動回
路の構成において、第１の電位は低電位であり、第２の
電位は高電位であり、遷移手段は、容量性負荷とインダ
クタンス素子とのＬＣ共振により駆動パルスを第１の電
位から第２の電位まで立ち上げる立ち上げ用遷移手段を
含むものである。

【００１５】この場合、容量性負荷とインダクタンス素
子とのＬＣ共振により第１の電位から第２の電位まで立
ち上げているので、駆動パルスを第１の電位から第２の
電位まで滑らかに立ち上げることができる。したがっ
て、第１の電位から第２の電位までの立ち上がり期間に
不要なエッジ部を形成することがなく、この期間の不要
な電磁波の輻射が抑制される。

【００１６】（３）第３の発明 第３の発明に係る駆動回路は、第２の発明に係る駆動回
路の構成において、立ち上げ用遷移手段は、容量性負荷
とインダクタンス素子を介して電力を回収するための容
量性素子と、容量性素子のインダクタンス素子側の一端
の電位を第１の電位と第２の電位との中間の電位より高
い電位に保持する電位保持手段とを含むものである。

【００１７】この場合、容量性素子の電位を第１の電位
と第２の電位との中間の電位より高い電位に保持するこ
とにより、駆動回路内の抵抗成分によるエネルギー損失
を補償して、駆動パルスを低電位から高電位まで滑らか
に立ち上げることができる。また、容量性素子により容
量性負荷へ電力を放出することができるとともに、容量
性素子により容量性負荷から電力を回収することがで
き、電力回収動作を行うことができる。

【００１８】（４）第４の発明 第４の発明に係る駆動回路は、第３の発明に係る駆動回
路の構成において、電位保持手段は、所定の電位と容量
性素子との間に接続される一方向導通素子を含むもので
ある。

【００１９】この場合、所定の電位を受ける一方向導通
素子を用い、簡略な回路構成で容量性素子の電位を第１
の電位と第２の電位との中間の電位より高い電位に保持
することができる。

【００２０】（５）第５の発明 第５の発明に係る駆動回路は、第１の発明に係る駆動回
路の構成において、第１の電位は高電位であり、第２の
電位は低電位であり、遷移手段は、容量性負荷とインダ
クタンス素子とのＬＣ共振により駆動パルスを第１の電
位から第２の電位まで立ち下げる立ち下げ用遷移手段を
含むものである。

【００２１】この場合、容量性負荷とインダクタンス素
子とのＬＣ共振により第１の電位から第２の電位まで立
ち下げているので、駆動パルスを第１の電位から第２の
電位まで滑らかに立ち下げることができる。したがっ
て、第１の電位から第２の電位までの立ち下がり期間に
不要なエッジ部を形成することがなく、この期間の不要
な電磁波の輻射が抑制される。

【００２２】（６）第６の発明 第６の発明に係る駆動回路は、第５の発明に係る駆動回
路の構成において、立ち下げ用遷移手段は、容量性負荷
からインダクタンス素子を介して電力を回収するための
容量性素子と、容量性素子のインダクタンス素子側の一
端の電位を第１の電位と第２の電位との中間の電位より
低い電位に保持する電位保持手段とを含むものである。

【００２３】この場合、容量性素子の電位を第１の電位
と第２の電位との中間の電位より低い電位に保持するこ
とにより、駆動回路内の抵抗成分によるエネルギー損失
を補償して、駆動パルスを高電位から低電位まで滑らか
に立ち下げることができる。また、容量性素子により容
量性負荷へ電力を放出することができるとともに、容量
性素子により容量性負荷から電力を回収することがで
き、電力回収動作を行うことができる。

【００２４】（７）第７の発明 第７の発明に係る駆動回路は、第６の発明に係る駆動回
路の構成において、電位保持手段は、所定の電位と容量
性素子との間に接続される一方向導通素子を含むもので
ある。

【００２５】この場合、所定の電位を受ける一方向導通
素子を用い、簡略な回路構成で容量性素子の電位を第１
の電位と第２の電位との中間の電位より低い電位に保持
することができる。

【００２６】（８）第８の発明 第８の発明に係る駆動回路は、第１の発明に係る駆動回
路の構成において、第１の電位は低電位であり、第２の
電位は高電位であり、遷移手段は、容量性負荷とインダ
クタンス素子とのＬＣ共振により駆動パルスを第１の電
位から第２の電位まで立ち上げ、容量性負荷とインダク
タンス素子とのＬＣ共振により駆動パルスを第２の電位
から第１の電位まで立ち下げる立ち上げおよび立ち下げ
用遷移手段を含むものである。

【００２７】この場合、容量性負荷とインダクタンス素
子とのＬＣ共振により第１の電位から第２の電位までの
立ち上げおよび第２の電位から第１の電位までの立ち下
げを行っているので、駆動パルスを第１の電位と第２の
電位との間で滑らかに立ち上げおよび立ち下げることが
できる。したがって、立ち上がりおよび立ち下がり期間
ともに不要なエッジ部を形成することがなく、不要な電
磁波の輻射がより抑制される。

【００２８】（９）第９の発明 第９の発明に係る駆動回路は、第８の発明に係る駆動回
路の構成において、立ち上げおよび立ち下げ用遷移手段
は、駆動パルスを第２の電位から第１の電位まで立ち下
げるときに一端がインダクタンス素子に接続され、容量
性負荷から電力を回収する第１の容量性素子と、一端が
第１の容量性素子の一端に接続され、駆動パルスを第１
の電位から第２の電位まで立ち上げるときに他端がイン
ダクタンス素子に接続される第２の容量性素子と、第２
の容量性素子の他端の電位を第１の電位と第２の電位と
の中間の電位よりも高い電位に保持する第１の電位保持
手段と、第１の容量性素子と第２の容量性素子との接続
点の電位を第１の電位と第２の電位との中間の電位より
も低い電位に保持する第２の電位保持手段とを含むもの
である。

【００２９】この場合、第２の容量性素子の電位を第１
の電位と第２の電位との中間の電位より高い電位に保持
し、ＬＣ共振により駆動パルスを第１の電位から第２の
電位に滑らかに立ち上げることができるとともに、第１
の容量性素子の電位を第１の電位と第２の電位との中間
の電位より低い電位に保持し、ＬＣ共振により駆動パル
スを第２の電位から第１の電位に滑らかに立ち下げるこ
とができる。また、第１および第２の容量性素子により
容量性負荷へ電力を放出することができるとともに、第
１の容量性素子により容量性負荷から電力を回収するこ
とができ、電力回収動作を行うことができる。

【００３０】（１０）第１０の発明 第１０の発明に係る駆動回路は、第９の発明に係る駆動
回路の構成において、第１の電位保持手段は、所定の電
位と第２の容量性素子の他端との間に接続される第１の
一方向導通素子を含み、第２の電位保持手段は、第１の
容量性素子と第２の容量性素子との接続点と所定の電位
との間に接続される第２の一方向導通素子を含むもので
ある。

【００３１】この場合、それぞれ所定の電位を受ける第
１および第２の一方向導通素子を用い、簡略な回路構成
で各容量性素子の電位を第１の電位と第２の電位との中
間の電位より高い電位および低い電位に保持することが
できる。

【００３２】（１１）第１１の発明 第１１の発明に係る駆動回路は、第９の発明に係る駆動
回路の構成において、第１の電位保持手段は、所定の電
位と第２の容量性素子の他端との間に直列に接続される
第１の一方向導通素子および第１のスイッチング素子を
含み、第２の電位保持手段は、第１の容量性素子と第２
の容量性素子との接続点と所定の電位との間に直列に接
続される第２の一方向導通素子および第２のスイッチン
グ素子を含み、第１および第２のスイッチング素子は、
容量性負荷とインダクタンス素子とのＬＣ共振動作期間
以外の期間でオンされるものである。

【００３３】この場合、それぞれ所定の電位を受ける第
１および第２の一方向導通素子を用い、簡略な回路構成
で各容量性素子の電位を第１の電位と第２の電位との中
間の電位より高い電位および低い電位に保持することが
できるとともに、ＬＣ共振動作期間以外の期間に各容量
性素子の電位を上昇または下降しているので、ＬＣ共振
動作期間すなわち電力回収期間に第１および第２の電位
保持手段の影響を受けることなく、電力回収期間の全期
間で電力回収動作を行うことができ、効率良く電力を回
収することができる。

【００３４】（１２）第１２の発明 第１２の発明に係る駆動回路は、第１〜第１１のいずれ
かの発明に係る駆動回路の構成において、容量性負荷
は、プラズマディスプレイパネルの電極を含むものであ
る。

【００３５】この場合、プラズマディスプレイパネルの
電極の駆動パルスを第１の電位から第２の電位まで滑ら
かに遷移させることができ、プラズマディスプレイパネ
ルからの不要な電磁波の輻射が抑制される。

【００３６】（１３）第１３の発明 第１３の発明に係る表示装置は、容量性負荷としての複
数の電極を含む表示パネルと、表示パネルの複数の電極
を駆動する第１〜１２のいずれかの発明に係る駆動回路
とを備えるものである。

【００３７】本発明に係る表示装置においては、表示パ
ネルの複数の電極を駆動しても、駆動回路から発生され
る不要な電磁波の輻射が抑制されるので、表示装置から
発生される不要な電磁波の輻射を抑制することができ
る。

【００３８】

【発明の実施の形態】以下、本発明による駆動回路の一
例として、プラズマディスプレイ装置に用いられるサス
テインドライバについて説明する。なお、本発明の駆動
回路は、容量性負荷を駆動するものであれば、他の装置
にも同様に適用することができ、たとえば、プラズマデ
ィスプレイパネル、液晶ディスプレイ、エレクトロルミ
ネッセンスディスプレイ等の表示装置の駆動回路に適用
できる。また、本発明の駆動回路をプラズマディスプレ
イパネルに用いる場合は、ＡＣ型、ＤＣ型等のいずれの
プラズマディスプレイパネルの駆動回路にも適用でき、
アドレス電極、サステイン電極およびスキャン電極のい
ずれの駆動回路にも適用できるが、サステイン電極およ
びスキャン電極の駆動回路に好適に用いることができ
る。

【００３９】（第１の実施の形態）まず、本発明の第１
の実施の形態によるサステインドライバについて図面を
参照しながら説明する。図１は、本発明の第１の実施の
形態によるサステインドライバを用いたプラズマディス
プレイ装置の構成を示すブロック図である。

【００４０】図１のプラズマディスプレイ装置は、ＰＤ
Ｐ（プラズマディスプレイパネル）１、データドライバ
２、スキャンドライバ３、複数のスキャンドライバＩＣ
（回路）３ａおよびサステインドライバ４を含む。

【００４１】ＰＤＰ１は、複数のアドレス電極（データ
電極）１１、複数のスキャン電極（走査電極）１２およ
び複数のサステイン電極（維持電極）１３を含む。複数
のアドレス電極１１は、画面の垂直方向に配列され、複
数のスキャン電極１２および複数のサステイン電極１３
は、画面の水平方向に配列されている。また、複数のサ
ステイン電極１３は、共通に接続されている。アドレス
電極１１、スキャン電極１２およびサステイン電極１３
の各交点には、放電セルが形成され、各放電セルが画面
上の画素を構成する。

【００４２】データドライバ２は、ＰＤＰ１の複数のア
ドレス電極１１に接続されている。複数のスキャンドラ
イバＩＣ３ａは、スキャンドライバ３に接続されてい
る。各スキャンドライバＩＣ３ａには、ＰＤＰ１の複数
のスキャン電極１２が接続されている。サステインドラ
イバ４は、ＰＤＰ１の複数のサステイン電極１３に接続
されている。

【００４３】データドライバ２は、書き込み期間におい
て、画像データに応じてＰＤＰ１の該当するアドレス電
極１１に書き込みパルスを印加する。複数のスキャンド
ライバＩＣ３ａは、スキャンドライバ３により駆動さ
れ、書き込み期間において、シフトパルスＳＨを垂直走
査方向にシフトしつつＰＤＰ１の複数のスキャン電極１
２に書き込みパルスを順に印加する。これにより、該当
する放電セルにおいてアドレス放電が行われる。

【００４４】また、複数のスキャンドライバＩＣ３ａ
は、維持期間において、周期的な維持パルスをＰＤＰ１
の複数のスキャン電極１２に印加する。一方、サステイ
ンドライバ４は、維持期間において、ＰＤＰ１の複数の
サステイン電極１３にスキャン電極１２の維持パルスに
対して１８０°位相のずれた維持パルスを同時に印加す
る。これにより、該当する放電セルにおいて維持放電が
行われる。

【００４５】図２は、図１のＰＤＰ１におけるスキャン
電極１２およびサステイン電極１３の駆動電圧の一例を
示すタイミング図である。

【００４６】初期化および書き込み期間には、複数のス
キャン電極１２に初期セットアップパルスＰｓｅｔが同
時に印加される。その後、複数のスキャン電極１２に書
き込みパルスＰｗが順に印加される。これにより、ＰＤ
Ｐ１の該当する放電セルにおいてアドレス放電が起こ
る。

【００４７】次に、維持期間において、複数のスキャン
電極１２に維持パルスＰｓｃが周期的に印加され、複数
のサステイン電極１３に維持パルスＰｓｕが周期的に印
加される。維持パルスＰｓｕの位相は、維持パルスＰｓ
ｃの位相に対して１８０°ずれている。これにより、ア
ドレス放電に続いて維持放電が起こる。

【００４８】次に、本発明の第１の実施の形態である図
１に示すサステインドライバ４についてさらに詳細に説
明する。図３は、本発明の第１の実施の形態の図１に示
すサステインドライバ４の構成を示す回路図である。

【００４９】図３のサステインドライバ４は、電力回収
回路４１およびスイッチング素子であるｎチャネル型の
ＦＥＴ（電界効果型トランジスタ、以下トランジスタと
称す）Ｑ１，Ｑ２を含む。電力回収回路４１の出力端
は、ノードＮ１に接続されている。トランジスタＱ１
は、一端が電源端子Ｖ１に接続され、他端がノードＮ１
に接続され、ゲートには制御信号Ｓ１が入力される。ト
ランジスタＱ２は、一端がノードＮ１に接続され、他端
が接地端子に接続され、ゲートには制御信号Ｓ２が入力
される。電源端子Ｖ１には、電圧Ｖｓｕｓが印加され
る。

【００５０】ノードＮ１は、例えば４８０本のサステイ
ン電極１３に接続されているが、図３では、複数のサス
テイン電極１３と接地端子との間の全容量に相当するパ
ネル容量Ｃｐが示されている。なお、この点に関して
は、以下の他の実施の形態によるサステインドライバに
ついても同様である。

【００５１】電力回収回路４１は、回収コンデンサＣ
１、回収コイルＬ、スイッチング素子であるｎチャネル
型のＦＥＴ（電界効果型トランジスタ、以下トランジス
タと称す）Ｑ３，Ｑ４、ダイオードＤ１，Ｄ２および電
圧クランプ部ＣＬ１を含む。電圧クランプ部ＣＬ１は、
ダイオードＤ３を含む。

【００５２】回収コンデンサＣ１は、ノードＮ３と接地
端子との間に接続されている。ダイオードＤ３のアノー
ドは、電源端子Ｖ２に接続され、ダイオードＤ３のカソ
ードは、ノードＮ３に接続されている。電源端子Ｖ２に
は、電源端子Ｖ１の電圧Ｖｓｕｓの２分の１より高い電
圧Ｖｂが印加される。トランジスタＱ３およびダイオー
ドＤ１は、ノードＮ３とノードＮ２との間に直列に接続
されている。ダイオードＤ２およびトランジスタＱ４
は、ノードＮ２とノードＮ３との間に直列に接続されて
いる。トランジスタＱ３のゲートには、制御信号Ｓ３が
入力され、トランジスタＱ４のゲートには制御信号Ｓ４
が入力される。回収コイルＬは、ノードＮ２とノードＮ
１との間に接続されている。

【００５３】本実施の形態では、回収コイルＬがインダ
クタンス素子に相当し、トランジスタＱ３，Ｑ４、ダイ
オードＤ１，Ｄ２、回収コンデンサＣ１および電圧クラ
ンプ部ＣＬ１が遷移手段または立ち上げ用遷移手段に相
当する。また、回収コンデンサＣ１が容量性素子に相当
し、電圧クランプ部ＣＬ１が電位保持手段に相当し、ダ
イオードＤ３が一方向導通素子に相当する。

【００５４】図４は、図３に示すサステインドライバ４
の放電維持期間の動作を示すタイミング図である。図４
には、図３のノードＮ１の電圧およびトランジスタＱ１
〜Ｑ４に入力される制御信号Ｓ１〜Ｓ４が示される。

【００５５】まず、期間ＴＡにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンする。
このとき、制御信号Ｓ１はローレベルにありトランジス
タＱ１はオフし、制御信号Ｓ４はローレベルにありトラ
ンジスタＱ４はオフしている。したがって、回収コンデ
ンサＣ１がトランジスタＱ３およびダイオードＤ１を介
して回収コイルＬに接続され、回収コイルＬおよびパネ
ル容量ＣｐによるＬＣ共振により、ノードＮ１の電圧が
滑らかに上昇する。

【００５６】ここで、電源端子Ｖ２の電圧Ｖｂは、回収
コイルＬ、ダイオードＤ１およびトランジスタＱ３等の
抵抗成分を考慮し、電源端子Ｖ１の電圧Ｖｓｕｓの２分
の１より高い値に設定され、例えば、Ｖｓｕｓが約２０
０Ｖの場合、Ｖｂは約１１０〜１３０Ｖに設定されてい
る。したがって、電圧クランプ部ＣＬ１によりノードＮ
３の電圧がＶｓｕｓ／２より高くなり、サステインドラ
イバ４内の抵抗成分によるエネルギー損失が補償され、
ＬＣ共振によりノードＮ１の電圧がＶｓｕｓまで上昇す
る。

【００５７】また、このとき、回収コンデンサＣ１の電
荷がトランジスタＱ３、ダイオードＤ１および回収コイ
ルＬを介してパネル容量Ｃｐへ放出される。ここで、ノ
ードＮ３の電圧はやや降下するが、電圧クランプ部ＣＬ
１によりＶｂにクランプされているため、Ｖｂより降下
することはない。

【００５８】次に、期間ＴＢにおいて、制御信号Ｓ１が
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ３がローレベルになりトランジスタＱ３がオフする。
このとき、ノードＮ１の電圧はすでにＶｓｕｓまで上昇
しており、電源端子Ｖ１によりノードＮ１の電圧がＶｓ
ｕｓに固定される。

【００５９】次に、期間ＴＣにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がダイオードＤ２およ
びトランジスタＱ４を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧が緩やかに降下する。このとき、
ノードＮ３の電圧は、Ｖｓｕｓ／２より高い電圧Ｖｂに
設定されてるため、接地電位までは下がらない。

【００６０】また、このとき、パネル容量Ｃｐに蓄えら
れた電荷は、回収コイルＬ、ダイオードＤ２およびトラ
ンジスタＱ４を介して回収コンデンサＣ１に蓄えられ
る。したがって、ノードＮ３の電圧がやや上昇し、回収
コンデンサ１による回収動作が行われる。

【００６１】次に、期間ＴＤにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
したがって、ノードＮ１が接地端子に接続され、ノード
Ｎ１の電圧が急激に降下し、接地電位に固定される。

【００６２】上記の動作を放電維持期間において繰り返
し行うことにより、立ち上がり部にエッジ部のない周期
的な維持パルスＰｓｕを複数のサステイン電極１３に印
加することができるとともに、期間ＴＡにおいて電力を
放出し、期間ＴＣにおいて電力を回収することができ
る。したがって、本実施の形態では、維持パルスの立ち
上がり期間に不要なエッジ部を形成することなく、この
期間の不要な電磁波の輻射を抑制することができるとと
もに、電力を回収することも可能となる。

【００６３】なお、上記のようにＬＣ共振により維持パ
ルスをＶｓｕｓまで立ち上げる場合、サステイン電極１
３に十分な電流を流すことができない可能性があるが、
この期間に十分な電流が流せなくとも、維持パルスの立
ち下がり時に放電が行われる場合、放電現象には全く影
響を与えない。したがって、本実施の形態では、維持パ
ルスの立ち下がり時に放電が行われる場合、放電現象に
影響を与えることなく、上記の効果を得ることができ
る。

【００６４】（第２の実施の形態）次に、本発明の第２
の実施の形態によるサステインドライバについて図面を
参照しながら説明する。図５は、本発明の第２の実施の
形態によるサステインドライバの構成を示す回路図であ
る。なお、図５に示すサステインドライバも図３に示す
サステインドライバと同様に図１に示すプラズマディス
プレイ装置に適用することができる。

【００６５】図５に示すサステインドライバ４ａと図３
に示すサステインドライバ４とで異なる点は、電力回収
回路４１が電力回収回路４１ａに変更されることによ
り、電圧クランプ部ＣＬ１がノードＮ３の電圧をＶｓｕ
ｓ／２より低い電圧Ｖａに保持する電圧クランプ部ＣＬ
２に変更された点であり、その他の点は図３に示すサス
テインドライバと同様であるので、同一部分には同一符
号を付し詳細な説明を省略し、以下異なる部分について
のみ詳細に説明する。

【００６６】図５に示すように、電圧クランプ部ＣＬ２
は、ノードＮ３に接続される。電圧クランプ部ＣＬ２
は、ダイオードＤ４を含む。ダイオードＤ４のカソード
は、電源端子Ｖ３に接続され、ダイオードＤ４のアノー
ドは、ノードＮ３に接続される。電源端子Ｖ３には、電
源端子Ｖ１の電圧Ｖｓｕｓの２分の１より低い電圧Ｖａ
が印加される。

【００６７】本実施の形態では、回収コイルＬがインダ
クタンス素子に相当し、トランジスタＱ３，Ｑ４、ダイ
オードＤ１，Ｄ２、回収コンデンサＣ１および電圧クラ
ンプ部ＣＬ２が遷移手段または立ち下げ用遷移手段に相
当する。また、回収コンデンサＣ１が容量性素子に相当
し、電圧クランプ部ＣＬ２が電位保持手段に相当し、ダ
イオードＤ４が一方向導通素子に相当する。

【００６８】図６は、図５のサステインドライバ４ａの
放電維持期間の動作を示すタイミング図である。図６に
は、図５のノードＮ１の電圧およびトランジスタＱ１〜
Ｑ４へ入力される制御信号Ｓ１〜Ｓ４が示される。

【００６９】まず、期間ＴＡにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンする。
このとき、制御信号Ｓ１はローレベルにありトランジス
タＱ１はオフし、制御信号Ｓ４はローレベルにありトラ
ンジスタＱ４はオフしている。したがって、回収コンデ
ンサＣ１がトランジスタＱ３およびダイオードＤ１を介
して回収コイルＬに接続され、回収コイルＬおよびパネ
ル容量ＣｐによるＬＣ共振により、ノードＮ１の電圧が
緩やかに上昇する。このとき、ノードＮ１の電圧は、回
路内の抵抗成分によるエネルギー損失の影響を受け、Ｖ
ｓｕｓまでは上昇しない。

【００７０】また、このとき、回収コンデンサＣ１の電
荷がトランジスタＱ３、ダイオードＤ１および回収コイ
ルＬを介してパネル容量Ｃｐへ放出され、ノードＮ３の
電圧はやや降下する。

【００７１】次に、期間ＴＢにおいて、制御信号Ｓ１が
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ３がローレベルになりトランジスタＱ３がオフする。
したがって、電源端子Ｖ１によりノードＮ１の電圧が急
激に上昇し、ノードＮ１の電圧がＶｓｕｓに固定され
る。

【００７２】次に、期間ＴＣにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がダイオードＤ２およ
びトランジスタＱ４を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧が滑らかに降下する。

【００７３】ここで、電源端子Ｖ３の電圧Ｖａは、回収
コイルＬ、ダイオードＤ２およびトランジスタＱ４等の
抵抗成分を考慮し、電源端子Ｖ１の電圧Ｖｓｕｓの２分
の１より低い値に設定され、例えば、Ｖｓｕｓが約２０
０Ｖの場合、Ｖａは約７０〜９０Ｖに設定されている。
したがって、電圧クランプ部ＣＬ２によりノードＮ３の
電圧がＶｓｕｓ／２より低くなり、サステインドライバ
４内の抵抗成分によるエネルギー損失が補償され、ＬＣ
共振によりノードＮ１の電圧が接地電位まで立ち下が
る。

【００７４】また、このとき、パネル容量Ｃｐに蓄えら
れた電荷は、回収コイルＬ、ダイオードＤ２およびトラ
ンジスタＱ４を介して回収コンデンサＣ１に蓄えられ、
電力の回収動作が行われる。ここで、ノードＮ３の電圧
はやや上昇するが、電圧クランプ部ＣＬ２によりＶａに
クランプされているため、Ｖａより上昇することはな
い。

【００７５】次に、期間ＴＤにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
したがって、ノードＮ１が接地端子に接続され、ノード
Ｎ１の電圧はそのまま接地電位に固定される。

【００７６】上記の動作を放電維持期間において繰り返
し行うことにより、立ち下がり部にエッジ部のない周期
的な維持パルスＰｓｕを複数のサステイン電極１３に印
加することができるとともに、期間ＴＡにおいて電力を
放出し、期間ＴＣにおいて電力を回収することができ
る。したがって、本実施の形態では、維持パルスの立ち
下がり期間に不要なエッジ部を形成することなく、この
期間の不要な電磁波の輻射を抑制することができるとと
もに、電力を回収することも可能となる。

【００７７】なお、上記のようにＬＣ共振により維持パ
ルスを接地電位まで立ち下げる場合、サステイン電極１
３に十分な電流を流すことができない可能性があるが、
この期間に十分な電流が流せなくとも、維持パルスの立
ち上がり時に放電が行われる場合、放電現象には全く影
響を与えない。したがって、本実施の形態では、維持パ
ルスの立ち上がり時に放電が行われる場合、放電現象に
影響を与えることなく、上記の効果を得ることができ
る。

【００７８】（第３の実施の形態）次に、本発明の第３
の実施の形態によるサステインドライバについて図面を
参照しながら説明する。図７は、本発明の第３の実施の
形態によるサステインドライバの構成を示す回路図であ
る。なお、図７に示すサステインドライバも図３に示す
サステインドライバと同様に図１に示すプラズマディス
プレイ装置に適用することができる。

【００７９】図７に示すサステインドライバ４ｂと図３
に示すサステインドライバ４とで異なる点は、電力回収
回路４１が電力回収回路４１ｂに変更されることによ
り、ノードＮ３と回収コンデンサＣ１との間に回収コン
デンサＣ２が付加され、回収コンデンサＣ１と回収コン
デンサＣ２との間のノードＮ４に電圧クランプ部ＣＬ２
が付加された点であり、その他の点は図３に示すサステ
インドライバと同様であるので、同一部分には同一符号
を付し詳細な説明を省略し、以下異なる部分についての
み詳細に説明する。

【００８０】図７に示すように、回収コンデンサＣ２
は、ノードＮ３とノードＮ４との間に接続される。電圧
クランプ部ＣＬ２は、ノードＮ４に接続される。電圧ク
ランプ部ＣＬ２の構成は、図５に示す電圧クランプ部Ｃ
Ｌ２と同様である。

【００８１】本実施の形態では、回収コイルＬがインダ
クタンス素子に相当し、トランジスタＱ３，Ｑ４、ダイ
オードＤ１，Ｄ２、回収コンデンサＣ１，Ｃ２および電
圧クランプ部ＣＬ１，ＣＬ２が遷移手段または立ち上げ
および立ち下げ用遷移手段に相当する。また、回収コン
デンサＣ１が第１の容量性素子に相当し、回収コンデン
サＣ２が第２の容量性素子に相当し、電圧クランプ部Ｃ
Ｌ１が第１の電位保持手段に相当し、電圧クランプ部Ｃ
Ｌ２が第２の電位保持手段に相当し、ダイオードＤ３が
第１の一方向導通素子に相当し、ダイオードＤ４が第２
の一方向導通素子に相当する。

【００８２】図８は、図７に示すサステインドライバ４
ｂの放電維持期間の動作を示すタイミング図である。図
８には、図７のノードＮ１の電圧およびトランジスタＱ
１〜Ｑ４に入力される制御信号Ｓ１〜Ｓ４が示される。

【００８３】まず、期間ＴＡにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンする。
このとき、制御信号Ｓ１はローレベルにありトランジス
タＱ１はオフし、制御信号Ｓ４はローレベルにありトラ
ンジスタＱ４はオフしている。したがって、回収コンデ
ンサＣ２がトランジスタＱ３およびダイオードＤ１を介
して回収コイルＬに接続され、回収コイルＬおよびパネ
ル容量ＣｐによるＬＣ共振により、ノードＮ１の電圧が
滑らかに上昇する。

【００８４】ここで、第１の実施の形態と同様に、電源
電圧Ｖ２の電圧Ｖｂは、回路内の抵抗成分を考慮し、電
源端子Ｖ１の電圧Ｖｓｕｓの２分の１より高い値に設定
されている。したがって、サステインドライバ４ｂ内の
抵抗成分によるエネルギー損失が補償され、ＬＣ共振に
よりノードＮ１の電圧がＶｓｕｓまで上昇する。

【００８５】また、このとき、回収コンデンサＣ１，Ｃ
２の電荷がトランジスタＱ３、ダイオードＤ１および回
収コイルＬを介してパネル容量Ｃｐへ放出される。

【００８６】次に、期間ＴＢにおいて、制御信号Ｓ１が
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ３がローレベルになりトランジスタＱ３がオフする。
このとき、ノードＮ１の電圧はすでにＶｓｕｓまで上昇
しており、電源端子Ｖ１によりノードＮ１の電圧がその
ままＶｓｕｓに固定される。

【００８７】次に、期間ＴＣにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がトランジスタＱ４お
よびダイオードＤ２を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧が滑らかに降下する。

【００８８】ここで、第２の実施の形態と同様に、電源
端子Ｖ３の電圧Ｖａは、回路内の抵抗成分を考慮し、電
源端子Ｖ１の電圧Ｖｓｕｓの２分の１より低い値に設定
されている。したがって、サステインドライバ４ｂ内の
抵抗成分によるエネルギー損失が補償され、ＬＣ共振に
よりノードＮ１の電圧が接地電位まで降下する。

【００８９】また、このとき、パネル容量Ｃｐに蓄えら
れた電荷は、回収コイルＬ、ダイオードＤ２およびトラ
ンジスタＱ４を介して回収コンデンサＣ１に蓄えられ、
電力の回収動作が行われる。

【００９０】次に、期間ＴＤにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオンする。
したがって、ノードＮ１が接地端子に接続され、ノード
Ｎ１の電圧はそのまま接地電位に固定される。

【００９１】上記の動作を放電維持期間において繰り返
し行うことにより、立ち上がり部および立ち下がり部に
エッジ部のない周期的な維持パルスＰｓｕを複数のサス
テイン電極１３に印加することができるとともに、期間
ＴＡにおいて電力を放出し、期間ＴＣにおいて電力を回
収することができる。したがって、本実施の形態では、
維持パルスに不要なエッジ部を形成することなく、不要
な電磁波の輻射を抑制することができるとともに、電力
を回収することも可能となる。

【００９２】（第４の実施の形態）次に、本発明の第４
の実施の形態によるサステインドライバについて図面を
参照しながら説明する。図９は、本発明の第４の実施の
形態によるサステインドライバの構成を示す回路図であ
る。なお、図９に示すサステインドライバも図３に示す
サステインドライバと同様に図１に示すプラズマディス
プレイ装置に適用することができる。

【００９３】図９に示すサステインドライバ４ｃと図７
に示すサステインドライバ４ｂとで異なる点は、電力回
収回路４１ｂが電力回収回路４１ｃに変更されることに
より、電源端子Ｖ２，Ｖ３とダイオードＤ３，Ｄ４との
間にスイッチング素子であるｎチャネル型のＦＥＴ（電
界効果型トランジスタ、以下トランジスタと称する）Ｑ
５，Ｑ６がそれぞれ付加された点であり、その他の点は
図７に示すサステインドライバと同様であるので、同一
部分には同一符号を付し詳細な説明を省略し、以下異な
る部分についてのみ詳細に説明する。

【００９４】図９に示すように、電圧クランプ部ＣＬ３
は、ノードＮ３に接続され、電圧クランプ部ＣＬ４は、
ノードＮ４に接続される。電圧クランプ部ＣＬ３は、ト
ランジスタＱ５およびダイオードＤ３を含み、電圧クラ
ンプ部ＣＬ４はトランジスタＱ６およびダイオードＤ４
を含む。トランジスタＱ５は、電源端子Ｖ２とダイオー
ドＤ３との間に接続され、トランジスタＱ６は、電源端
子Ｖ３とダイオードＤ４との間に接続される。トランジ
スタＱ５のゲートには、制御信号Ｓ５が入力され、トラ
ンジスタＱ６のゲートには、制御信号Ｓ６が入力され
る。

【００９５】本実施の形態では、回収コイルＬがインダ
クタンス素子に相当し、トランジスタＱ３，Ｑ４、ダイ
オードＤ１，Ｄ２、回収コンデンサＣ１，Ｃ２および電
圧クランプ部ＣＬ３，ＣＬ４が遷移手段または立ち上げ
および立ち下げ用遷移手段に相当する。また、回収コン
デンサＣ１が第１の容量性素子に相当し、回収コンデン
サＣ２が第２の容量性素子に相当し、電圧クランプ部Ｃ
Ｌ３が第１の電位保持手段に相当し、電圧クランプ部Ｃ
Ｌ４が第２の電位保持手段に相当する。また、ダイオー
ドＤ３が第１の一方向導通素子に相当し、ダイオードＤ
４が第２の一方向導通素子に相当し、トランジスタＱ５
が第１のスイッチング素子に相当し、トランジスタＱ６
が第２のスイッチング素子に相当する。

【００９６】図１０は、図９に示すサステインドライバ
４ｃの放電維持期間の動作を示すタイミング図である。
図１０には、図９のノードＮ１，Ｎ３，Ｎ４の電圧およ
びトランジスタＱ１〜Ｑ６に入力される制御信号Ｓ１〜
Ｓ６が示される。

【００９７】まず、期間ＴＡにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンし、制
御信号Ｓ５がローレベルになりトランジスタＱ５がオフ
し、制御信号Ｓ６がローレベルになりトランジスタＱ６
がオフする。このとき、制御信号Ｓ１はローレベルにあ
りトランジスタＱ１はオフし、制御信号Ｓ４はローレベ
ルにありトランジスタＱ４がオフしている。したがっ
て、回収コンデンサＣ２がトランジスタＱ３およびダイ
オードＤ１を介して回収コイルＬに接続され、回収コイ
ルＬおよびパネル容量ＣｐによるＬＣ共振により、ノー
ドＮ１の電圧が滑らかに上昇する。

【００９８】ここで、ノードＮ３の電圧は、後述するよ
うに、期間ＴＡの前（期間ＴＤ）において電圧クランプ
部ＣＬ３に接続されていたため、期間ＴＡの初期時には
電源端子Ｖ１の電圧Ｖｓｕｓの２分の１よりも高いＶｂ
に設定されている。したがって、第３の実施の形態と同
様に、サステインドライバ４ｃ内の抵抗成分によるエネ
ルギー損失が補償され、ＬＣ共振によりノードＮ１の電
圧がＶｓｕｓまで上昇する。

【００９９】また、このとき、回収コンデンサＣ１，Ｃ
２の電荷がトランジスタＱ３、ダイオードＤ１および回
収コイルＬを介してパネル容量Ｃｐへ放出され、ノード
Ｎ３，Ｎ４の電圧が降下する。ここで、回収コンデンサ
Ｃ１，Ｃ２の容量が同じ場合、ノードＮ３の電圧の降下
量は、ノードＮ４の電圧の降下量の２倍になり、ノード
Ｎ３，Ｎ４の電圧は、図１０に示すように、期間ＴＡの
全期間において降下する。このように、本実施の形態で
は、電圧クランプ部ＣＬ３，ＣＬ４が回収コンデンサＣ
１，Ｃ２に接続されていないため、電圧クランプ部ＣＬ
３，ＣＬ４の影響を受けることなく、期間ＴＡの全期間
で回収コンデンサＣ１，Ｃ２から電荷の放出が行われ
る。

【０１００】次に、期間ＴＢにおいて、制御信号Ｓ１が
ハイレべルになりトランジスタＱ１がオンし、制御信号
Ｓ３がローレべルになりトランジスタＱ３がオフする。
このとき、ノードＮ１の電圧はすでにＶｓｕｓまで上昇
しており、電源端子Ｖ１によりノードＮ１の電圧がＶｓ
ｕｓに固定される。また、このとき、トランジスタＱ
５，Ｑ６がオフしているため、ノードＮ３，Ｎ４の電圧
はそのまま維持される。

【０１０１】次に、期間ＴＣにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がトランジスタＱ４お
よびダイオードＤ２を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧が滑らかに降下する。

【０１０２】ここで、ノードＮ４の電圧は、後述するよ
うに、期間ＴＤにおいて電圧クランプ部ＣＬ４に接続さ
れ、期間ＴＡにおいて電荷の放出が行われたため、期間
ＴＣの初期時には電源端子Ｖ１の電圧Ｖｓｕｓの２分の
１よりも低いＶａよりやや低い電圧に設定されている。
したがって、第３の実施の形態と同様に、サステインド
ライバ４ｃ内の抵抗成分によるエネルギー損失が補償さ
れ、ＬＣ共振によりノードＮ１の電圧が接地電位まで降
下する。

【０１０３】また、このとき、パネル容量Ｃｐに蓄積さ
れた電荷は、回収コイルＬ、ダイオードＤ２およびトラ
ンジスタＱ４を介して回収コンデンサＣ１に蓄えられ
る。したがって、図１０に示すように、ノードＮ４の電
圧が期間ＴＣの全期間において上昇し、これに伴いノー
ドＮ３の電圧が同様に上昇する。このように、本実施の
形態では、電圧クランプ部ＣＬ３，ＣＬ４が回収コンデ
ンサＣ１，Ｃ２に接続されていないため、電圧クランプ
部ＣＬ３，ＣＬ４の影響を受けることなく、期間ＴＣの
全期間で回収コンデンサＣ１により電力を回収すること
ができる。

【０１０４】次に、期間ＴＤにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフし、制
御信号Ｓ５がハイレベルになりトランジスタＱ５がオン
し、制御信号Ｓ６がハイレベルになりトランジスタＱ６
がオンする。したがって、ノードＮ１が接地端子に接続
され、ノードＮ１の電圧はそのまま接地電位に固定され
る。また、ノードＮ３の電圧は、電圧クランプ部ＣＬ３
によりＶｂに上昇され、ノードＮ４の電圧は、電圧クラ
ンプ部ＣＬ４によりＶａに降下され、この状態が維持さ
れる。なお、トランジスタＱ５，Ｑ６は、期間ＴＤ中に
ゆっくりオンまたはオフすればよいので、トランジスタ
Ｑ５，Ｑ６のスイッチング速度を遅くすることができ
る。したがって、トランジスタＱ５，Ｑ６のピーク電流
を下げることができ、このときの電磁波の発生を抑制す
ることができる。

【０１０５】上記の動作を放電維持期間において繰り返
し行うことにより、立ち上がり部および立ち下がり部に
エッジ部のない周期的な維持パルスＰｓｕを複数のサス
テイン電極１３に印加することができるとともに、期間
ＴＡにおいて電力を放出し、期間ＴＣにおいて電力を回
収することができる。

【０１０６】したがって、本実施の形態では、維持パル
スに不要なエッジ部を形成することなく、不要な電磁波
の輻射を抑制することができるとともに、電力を回収す
ることも可能となる。さらに、ＬＣ共振動作期間すなわ
ち電力回収期間は、電圧クランプ部ＣＬ３，ＣＬ４を回
収コンデンサＣ１，Ｃ２に接続していないので、電圧ク
ランプ部ＣＬ３，ＣＬ４の影響を受けることなく、期間
ＴＡの全期間で電力を放出し、期間ＴＣで全期間で電力
を回収しているので、効率よく電力を回収することがで
きる。

【０１０７】なお、上記の各実施の形態では、駆動回路
の一例としてサステインドライバについて説明したが、
スキャンドライバ等についても上記と同様にして本発明
を適用することができ、その場合も同様の効果を得るこ
とができる。

【０１０８】

【発明の効果】本発明によれば、容量性負荷とインダク
タンス素子とのＬＣ共振により第１の電位から第２の電
位まで駆動パルスを遷移させているので、遷移期間中に
不要なエッジ部を形成することなく、不要な電磁波の輻
射を抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のサステインドライ
バを用いたプラズマディスプレイ装置の構成を示すブロ
ック図

【図２】図１のＰＤＰにおけるスキャン電極およびサス
テイン電極の駆動電圧の一例を示すタイミング図

【図３】本発明の第１の実施の形態によるサステインド
ライバの構成を示す回路図

【図４】図３に示すサステインドライバの放電維持期間
の動作を示すタイミング図

【図５】本発明の第２の実施の形態によるサステインド
ライバの構成を示す回路図

【図６】図５に示すサステインドライバの放電維持期間
の動作を示すタイミング図

【図７】本発明の第３の実施の形態によるサステインド
ライバの構成を示す回路図

【図８】図７に示すサステインドライバの放電維持期間
の動作を示すタイミング図

【図９】本発明の第４の実施の形態によるサステインド
ライバの構成を示す回路図

【図１０】図９に示すサステインドライバの放電維持期
間の動作を示すタイミング図

【図１１】従来のサステインドライバの構成を示す回路
図

【図１２】図１１に示すサステインドライバの放電維持
期間の動作を示すタイミング図

【符号の説明】

１ ＰＤＰ ２ データドライバ ３ スキャンドライバ ３ａ スキャンドライバＩＣ ４，４ａ〜４ｃ サステインドライバ １１ アドレス電極 １２ スキャン電極 １３ サステイン電極 ４１，４１ａ〜４１ｃ 電力回収回路 Ｃ１，Ｃ２ 回収コンデンサ ＣＬ１〜ＣＬ４ 電圧クランプ部 Ｄ１〜Ｄ４ ダイオード Ｌ 回収コイル Ｑ１〜Ｑ６ 電界効果型トランジスタ

Claims (13)

【特許請求の範囲】
1. 【請求項１】 第１の電位の状態と第２の電位の状態と
   を交互に繰り返す駆動パルスを出力して容量性負荷を駆
   動するための駆動回路であって、 前記容量性負荷に接続されるインダクタンス素子と、 前記容量性負荷と前記インダクタンス素子とのＬＣ共振
   により前記第１の電位から前記第２の電位まで駆動パル
   スを遷移させる遷移手段とを備えることを特徴とする駆
   動回路。
2. 【請求項２】 前記第１の電位は、低電位であり、 前記第２の電位は、高電位であり、 前記遷移手段は、前記容量性負荷と前記インダクタンス
   素子とのＬＣ共振により前記駆動パルスを前記第１の電
   位から前記第２の電位まで立ち上げる立ち上げ用遷移手
   段を含むことを特徴とする請求項１記載の駆動回路。
3. 【請求項３】 前記立ち上げ用遷移手段は、 前記容量性負荷から前記インダクタンス素子を介して電
   力を回収するための容量性素子と、 前記容量性素子の前記インダクタンス素子側の一端の電
   位を前記第１の電位と前記第２の電位との中間の電位よ
   り高い電位に保持する電位保持手段とを含むことを特徴
   とする請求項２記載の駆動回路。
4. 【請求項４】 前記電位保持手段は、所定電位と前記容
   量性素子との間に接続される一方向導通素子を含むこと
   を特徴とする請求項３記載の駆動回路。
5. 【請求項５】 前記第１の電位は、高電位であり、 前記第２の電位は、低電位であり、 前記遷移手段は、前記容量性負荷と前記インダクタンス
   素子とのＬＣ共振により前記駆動パルスを前記第１の電
   位から前記第２の電位まで立ち下げる立ち下げ用遷移手
   段を含むことを特徴とする請求項１記載の駆動回路。
6. 【請求項６】 前記立ち下げ用遷移手段は、 前記容量性負荷から前記インダクタンス素子を介して電
   力を回収するための容量性素子と、 前記容量性素子の前記インダクタンス素子側の一端の電
   位を前記第１の電位と前記第２の電位との中間の電位よ
   り低い電位に保持する電位保持手段とを含むことを特徴
   とする請求項５記載の駆動回路。
7. 【請求項７】 前記電位保持手段は、所定電位と前記容
   量性素子との間に接続される一方向導通素子を含むこと
   を特徴とする請求項６記載の駆動回路。
8. 【請求項８】 前記第１の電位は、低電位であり、 前記第２の電位は、高電位であり、 前記遷移手段は、前記容量性負荷と前記インダクタンス
   素子とのＬＣ共振により前記駆動パルスを前記第１の電
   位から前記第２の電位まで立ち上げ、前記容量性負荷と
   前記インダクタンス素子とのＬＣ共振により前記駆動パ
   ルスを前記第２の電位から前記第１の電位まで立ち下げ
   る立ち上げおよび立ち下げ用遷移手段を含むことを特徴
   とする請求項１記載の駆動回路。
9. 【請求項９】 前記立ち上げおよび立ち下げ用遷移手段
   は、 前記駆動パルスを前記第２の電位から前記第１の電位ま
   で立ち下げるときに一端が前記インダクタンス素子に接
   続され、前記容量性負荷から電力を回収する第１の容量
   性素子と、 一端が前記第１の容量性素子の一端に接続され、前記駆
   動パルスを前記第１の電位から前記第２の電位まで立ち
   上げるときに他端が前記インダクタンス素子に接続され
   る第２の容量性素子と、 前記第２の容量性素子の他端の電位を前記第１の電位と
   前記第２の電位との中間の電位より高い電位に保持する
   第１の電位保持手段と、 前記第１の容量性素子と前記第２の容量性素子との接続
   点の電位を前記第１の電位と前記第２の電位との中間の
   電位より低い電位に保持する第２の電位保持手段とを含
   むことを特徴とする請求項８記載の駆動回路。
10. 【請求項１０】 前記第１の電位保持手段は、所定の電
    位と前記第２の容量性素子の他端との間に接続される第
    １の一方向導通素子を含み、 前記第２の電位保持手段は、前記第１の容量性素子と前
    記第２の容量性素子との接続点と所定電位との間に接続
    される第２の一方向導通素子を含むことを特徴とする請
    求項９記載の駆動回路。
11. 【請求項１１】 前記第１の電位保持手段は、所定の電
    位と前記第２の容量性素子の他端との間に直列に接続さ
    れる第１の一方向導通素子および第１のスイッチング素
    子を含み、 前記第２の電位保持手段は、 前記第１の容量性素子と前記第２の容量性素子との接続
    点と所定の電位との間に直列に接続される第２の一方向
    導通素子および第２のスイッチング素子を含み、 前記第１および第２のスイッチング素子は、前記容量性
    負荷と前記インダクタンス素子とのＬＣ共振動作期間以
    外の期間でオンされることを特徴とする請求項９記載の
    駆動回路。
12. 【請求項１２】 前記容量性負荷は、プラズマディスプ
    レイパネルの電極を含むことを特徴とする請求項１〜１
    １のいずれかに記載の駆動回路。
13. 【請求項１３】 容量性負荷としての複数の電極を含む
    表示パネルと、 前記表示パネルの前記複数の電極を駆動する請求項１〜
    １２のいずれかに記載の駆動回路とを備えることを特徴
    とする表示装置。