JP2001024681A - 受信バースト信号識別回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＤＳ伝送システム等のポイント側に設けら
れ、マルチポイント側から送信されてポイント側で受信
される受信バースト信号を、簡単な回路構成で、しかも
クロック周波数帯域の半分以下の周波数帯域で識別でき
る受信バースト信号識別回路を提供する。 【解決手段】 多相遅延クロック発生部１は、基本クロ
ックを順次遅延させることによって、ｎ個の位相遅延ク
ロックからなる多相遅延クロックを発生する。ラッチ部
２は、受信バースト信号を、基本クロック、および多相
遅延クロックを構成するｎ個の位相遅延クロックでそれ
ぞれラッチする。到達順位判定部３は、（ｎ＋１）個の
ラッチ出力の到達順位を、各ラッチ出力の変化点が検出
されるタイミングを相互に比較することにより判定し
て、判定結果を示す（ｎ＋１）個の到達順位判定信号を
出力する。受信位相選択部４は、（ｎ＋１）個のラッチ
出力のいずれかを、（ｎ＋１）個の到達順位判定信号に
基づいて選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、受信バースト信号
識別回路に関し、より特定的には、ＰＤＳ通信システム
など、ポイント−マルチポイント構成を有するバースト
通信システムのポイント側に設けられ、マルチポイント
側から送信されてポイント側で受信される受信バースト
信号を識別するための受信バースト信号識別回路に関す
る。

【０００２】

【従来の技術】従来、複数の加入者線を多重するＰＤＳ
（Ｐａｓｓｉｖｅ Ｄｏｕｂｌｅ Ｓｔａｒ）伝送シス
テムとしては、「信学技報ＳＡＴ９６−７８，ＣＳ９６
−１１１（１９９６−１０）」および「ＮＴＴ Ｒ＆Ｄ
Ｖｏｌ．４４ Ｎｏ．１２１９９５」に記載されたも
の等が知られている。図１８は、従来のＰＤＳ伝送シス
テムの構成の一例を示すブロック図である。図１８にお
いて、従来のＰＤＳ伝送システムは、ＳＬＴ（Ｓｕｂｓ
ｃｒｉｂｅｒ Ｌｉｎｅ Ｔｅｒｍｉｎａｌ）を備え、
光網終端機能をもつ１つのＯＳＵ（Ｏｐｔｉｃａｌ Ｓ
ｕｂｓｃｒｉｂｅｒ Ｕｎｉｔ）からなるポイント側
と、ＯＳＵと対向して動作する、光網終端機能をもつ複
数のＯＮＵ#1〜#m（Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ
Ｔｅｒｍｉｎａｔｉｏｎ Ｕｎｉｔ）からなるマルチポ
イント側と、光スターカプラを介して光伝送路を１：ｍ
（ｍは２以上の任意の整数）に分岐・結合する１心の光
ファイバ伝送路とで構成されている。

【０００３】上記のように構成されたＰＤＳ伝送システ
ムでは、１心双方向伝送を実現するために、図１９に示
すように、ポイント側からマルチポイント側への下りフ
レーム（ＴＤＭ）と、マルチポイント側からポイント側
への上りフレーム（ＴＤＭＡ）とを交互に伝送する方式
が用いられる。上記のように伝送する際、ＯＳＵと各Ｏ
ＮＵ#1〜#mとの間では、伝送距離の相違のため、互いに
異なる量の伝送遅延が発生する。そのため、図１９の中
央部に示す遅延計測フレームＤＭＦを用いて、ＯＳＵと
各ＯＮＵ#1〜#mとの間の往復の伝送時間を計測し、その
計測結果に基づいて、各ＯＮＵ#1〜#mの送出する信号が
ＯＳＵの到達点で衝突しないように、各ＯＮＵ#1〜#mの
信号送出のタイミングを制御するようにしている。

【０００４】以下には、上記の遅延計測の手順を、図２
０を用いて簡単に説明する。図２０は、図１９のＰＤＳ
伝送システムで行われる遅延計測処理を説明するための
図（フレーム構成図）である。図２０において、ＯＳＵ
から各ＯＮＵ#1〜#mに対して下りフレーム（ＴＤＭ）を
送出すると、その伝送路長に応じ、ＯＮＵ#1では、ｄ1
の伝送遅延が生じる。同様に、ＯＮＵ#mでは、ｄm の伝
送遅延が生じる。ここで、ＰＲは、プリアンブル、ＦＲ
ｄは、下り同期フレームである。また、ＯＨは、遅延計
測指示や上りＵＣＨの送出位置指示などのためのシステ
ムパラメータであり、ＵＣＨ#1〜ＵＣＨ#mは、各ＯＮＵ
#1〜#mへの伝送情報をそれぞれ示している。

【０００５】遅延計測は、１フレームにつき１つのＯＮ
Ｕに対して行われる（つまり、各ＯＮＵ#1〜#m毎に、１
フレームを用いてポーリングが行われる）。遅延計測で
は、各ＯＮＵ#1〜#mは、ＯＳＵからの指示に応じ、下り
フレーム（ＴＤＭ）のＵＣＨ#mを受信した後に、所定の
バイトｇをおいて、遅延計測フレーム（ＤＭＦ）を送出
する。ＯＳＵが、例えば、ＯＮＵ#1に対して遅延計測を
指示した場合、ＯＮＵ#1は、下りフレーム（ＴＤＭ）の
ＵＣＨ#mを受信した後に、所定のバイトｇをおいてＤＭ
Ｆ#1の遅延計測フレームを送出する。

【０００６】上り伝送においても、下りフレームと同等
の遅延が生じるので、ＯＳＵでは、下りフレーム（ＴＤ
Ｍ）のＵＣＨ#mを送出してから、ＤＭＦ#1の遅延計測フ
レームを検出するまでの時間を計測し、その計測結果を
もとに、往復の遅延時間を算出することができる。な
お、各ＯＮＵ#1〜#mのフレーム同期時間、および遅延計
測フレームの同期時間は、同一の回路を用いるので、特
に考慮する必要はない。こうして全てのＯＮＵ#1〜#mに
ついて遅延計測を行った後、ＯＳＵは、各ＯＮＵ#1〜#m
に対して、上りＵＣＨ#1〜#mの送出タイミングを指示す
る。送出タイミングの指示は、各ＯＮＵ#1〜#mの上りフ
レーム（ＴＤＭＡ）が、Ｕ1 ，Ｕ2 ，…，Ｕm のタイミ
ングで、順次ＯＳＵに到着するように、往復の遅延量を
補正した値に設定される。

【０００７】しかし、システムの起動時には、各ＯＮＵ
#1〜#mの伝送遅延時間が全く不明であるために、各ＯＮ
Ｕ#1〜#mでは、どのタイミングで下りＵＣＨが入力され
るかが予測できない。同様に、ＯＳＵも、どのタイミン
グで上りＵＣＨが入力されるかが予測できない。そこ
で、ＰＤＳ伝送システムでは、システム起動時、次のよ
うにしてクロックを抽出し、抽出したクロックに基づい
てフレーム同期を確立する処理が行われる。

【０００８】すなわち、例えば、図２１に示すように、
最初、ＯＳＵは、ＯＳＵ自身の基準クロックＣＬＫ0 に
位相同期した下りフレーム（ＴＤＭ）を、ＤＡＴＡ0 と
して各ＯＮＵ#1〜#mに送出する。次に、各ＯＮＵ#1〜#m
は、ＯＳＵから送出されたＤＡＴＡ0 を受け、そのＤＡ
ＴＡ0 から、それに位相同期した受信クロックＣＫ-1〜
ＣＫ-mをＰＬＬ等によって抽出して、下りフレームの同
期を確立させる。また、これら受信クロックＣＫ-1〜Ｃ
Ｋ-mを用いて上りフレーム（ＴＤＭＡ）を生成して、Ｄ
ＡＴＡ1'〜ＤＡＴＡm'としてＯＳＵに送出する。次に、
ＯＳＵでは、各ＯＮＵ#1〜#mから送出されたＤＡＴＡ1'
〜ＤＡＴＡm'を受け、それら受信したＤＡＴＡ1'〜ＤＡ
ＴＡm'（受信バースト信号）を、基準クロックＣＬＫ0
を用いて識別して、上りフレームの同期を確立させる。

【０００９】ところが、このとき、図２１にも示すよう
に、ＯＳＵと各ＯＮＵ#1〜#mとの間の伝送距離が互いに
異なるために、ＤＡＴＡ1'〜ＤＡＴＡm'の到達位相は、
まちまちとなる。また、ある１つのＤＡＴＡに注目した
場合、動作環境の変化に応じて、到達位相に変動が生じ
ることがある。そのため、到達した信号位相が基準クロ
ックＣＬＫ0 の立ち上がりの前後にある場合は、ＤＡＴ
Ａ1'〜ＤＡＴＡm'を正常に識別できるが、伝送距離や動
作環境によっては、基準クロックＣＬＫ0 の立ち上がり
がＤＡＴＡ1'〜ＤＡＴＡm'の変化点と重なることがあ
り、その場合には、ＤＡＴＡ1'〜ＤＡＴＡm'の識別に誤
りが生じる可能性が高い。

【００１０】そこで、ＯＳＵ（ポイント側）では、受信
バースト信号を識別するための基準クロック信号の位相
を制御する処理が、さらに行われる。従来、上記のよう
な、ポイント側で受信バースト信号を正しく識別するた
めのクロック位相制御方式としては、特開平４−３４７
９３１号公報に記載のものが知られている。

【００１１】図２２は、上記公報に記載の「位相同期ク
ロック抽出回路」（以下、従来の受信バースト信号識別
回路）の構成を示すブロック図である。図２２におい
て、従来の受信バースト信号識別回路は、変化点検出回
路１０１と、多相遅延クロック発生回路１０２と、クロ
ック選択回路１０３と、クロック決定回路１０４と、決
定結果保持回路１０５と、セレクタ１０６とを備えてい
る。

【００１２】変化点検出回路１０１は、受信バースト信
号の立ち上がりまたは立ち下がり（変化点）を検出す
る。多相クロック発生回路１０２は、基準クロックをも
とに、互いに位相の異なる複数の位相遅延クロック（多
相クロック）を生成する。クロック選択回路１０３は、
多相クロック発生回路１０２が生成した複数の位相遅延
クロックの中から、変化点検出回路１０１の検出結果と
互いに同期しているクロックを選択する。クロック決定
回路１０４は、クロック選択回路１０３の選択結果に基
づいてクロックを決定する。決定結果保持回路１０５
は、クロック決定回路１０４の決定結果を保持する。セ
レクタ１０６は、決定結果保持回路１０５の保持内容を
参照して、多相クロック発生回路１０２が生成した複数
のクロックのうち１つを選択し、出力する。

【００１３】上記のように構成された従来の受信バース
ト信号識別回路では、基準クロックから複数の位相遅延
クロックを生成して、それら複数の位相遅延クロックの
中から、受信バースト信号と同じクロック位相にあるも
のを選択する。そして、選択したクロックを用いて、受
信バースト信号を識別する。このようなクロック位相制
御回路を設けることにより、ＰＤＳ伝送システムのポイ
ント側では、システム起動時、受信バースト信号を正し
く識別することが可能となる。また、起動時に限らず、
動作中にも、安定した識別を行うことが可能となる。

【００１４】

【発明が解決しようとする課題】しかしながら、上記従
来の受信バースト信号識別回路では、受信バースト信号
と各位相遅延クロックとの相関をとり、その相関処理の
結果に基づいて、受信バースト信号と同じクロック位相
にある位相遅延クロックを選択するので、クロック決定
回路１０４および決定結果保持回路１０５を必要とし、
その分、回路構成が複雑となる。なお、図示はしない
が、クロック決定回路１０４および決定結果保持回路１
０５は、数多くのラッチ素子とカウンタとを持ち、内部
構成が複雑である。その結果として、上記従来の受信バ
ースト信号識別回路には、回路規模が大きく、消費電力
も多い問題があった。また、上記の相関処理および選択
処理をクロック周波数帯域で実現する必要があるので、
高速動作が要求される問題もあった。

【００１５】それゆえに、本発明の目的は、ポイント−
マルチポイント構成を有するバースト通信システムのポ
イント側に設けられ、マルチポイント側から送信されて
ポイント側で受信される受信バースト信号を、簡単な回
路構成で、しかもクロック周波数帯域の半分以下の周波
数帯域で、識別することができる受信バースト信号識別
回路を提供することである。

【００１６】

【課題を解決するための手段および発明の効果】第１の
発明は、ポイント−マルチポイント構成を有するバース
ト通信システムのポイント側に設けられ、マルチポイン
ト側から送信されてポイント側で受信される受信バース
ト信号を識別するための受信バースト信号識別回路であ
って、基本クロックが入力され、その基本クロックを順
次遅延させることによって、隣接クロック間の各位相遅
延量が一定値ｔであるようなｎ個（ただし、ｎは２以上
の任意の整数）の位相遅延クロックからなる多相遅延ク
ロックを発生する多相遅延クロック発生手段、受信バー
スト信号と、基本クロックと、多相遅延クロック発生手
段が発生した多相遅延クロックとが入力され、その受信
バースト信号を、その基本クロック、およびその多相遅
延クロックを構成するｎ個の位相遅延クロックでそれぞ
れラッチするラッチ手段、ラッチ手段からの（ｎ＋１）
個のラッチ出力が入力され、それら（ｎ＋１）個のラッ
チ出力の到達順位を、各ラッチ出力の変化点が検出され
るタイミングを相互に比較することにより判定して、そ
の判定結果を示す（ｎ＋１）個の到達順位判定信号を出
力する到達順位判定手段、およびラッチ手段からの（ｎ
＋１）個のラッチ出力と、到達順位判定手段からの（ｎ
＋１）個の到達順位判定信号とが入力され、それら（ｎ
＋１）個のラッチ出力のうちいずれか１つのラッチ出力
を、それら（ｎ＋１）個の到達順位判定信号に基づいて
選択する受信位相選択手段とを備えている。

【００１７】上記第１の発明では、受信バースト信号を
基本クロックおよびｎ個の位相遅延クロックで直接ラッ
チ（すなわちサンプリング）して、それにより得られた
（ｎ＋１）個のラッチ出力の到達順位（すなわち変化点
が検出されるタイミングの早い遅い）を判定する。そし
て、その判定結果に基づいて、それら（ｎ＋１）個のラ
ッチ出力のうちいずれかのラッチ出力を選択する。な
お、選択されたラッチ出力をそのまま受信バースト信号
として出力してもよく、あるいは、選択されたラッチ出
力を基本クロックでさらにラッチし、それにより得られ
る信号を受信バースト信号として出力してもよい。これ
により、受信バースト信号を常に正しく識別することが
できるようになる。また、このようにして受信バースト
信号を識別すれば、受信バースト信号と各位相遅延クロ
ックとの相関を取って受信バースト信号と同じクロック
位相にある位相遅延クロックを選択し、その位相遅延ク
ロックに基づいて受信バースト信号を識別する場合とは
異なり、クロック決定回路および決定結果保持回路が必
要なくなる。よって、簡単な回路構成で、しかもクロッ
ク周波数帯域の半分以下の周波数帯域で、上記の識別を
行えるようになる。

【００１８】第２の発明は、第１の発明において、到達
順位判定手段は、（ｎ＋１）個のセット・リセット型フ
リップ・フロップ素子（以下、ＳＲ型ＦＦ素子と略記す
る）、および（ｎ＋１）個の論理和素子を含み、各ＳＲ
型ＦＦ素子のリセット端子へは、各論理和素子の出力端
子が接続され、各論理和素子の入力端子へは、その論理
和素子自身の出力端子が接続されている以外の全てのＳ
Ｒ型ＦＦ素子の各出力端子がカスケード接続され、各Ｓ
Ｒ型ＦＦ素子のセット端子へは、ラッチ手段からの各ラ
ッチ出力が入力され、各ＳＲ型ＦＦ素子は、そのＳＲ型
ＦＦ素子自身のセット端子へと入力されるラッチ出力が
論理”０”から論理”１”へと変化すると、それに応じ
て、そのＳＲ型ＦＦ素子自身の出力端子からの出力も、
論理”０”から論理”１”へと変化するように構成され
ていることを特徴としている。

【００１９】上記第２の発明では、（ｎ＋１）個のＳＲ
型ＦＦ素子および（ｎ＋１）個の論理和素子を用いて到
達順位判定手段を実現している。これにより、回路規模
を小さく抑えることが可能となる。

【００２０】第３の発明は、第１の発明において、到達
順位判定手段は、（ｎ＋１）個のデータ・ラッチ型フリ
ップ・フロップ素子（以下、Ｄ型ＦＦ素子と略記す
る）、（ｎ＋１）個の論理積素子、および１個の否定論
理和素子を含み、各Ｄ型ＦＦ素子のクロック入力端子へ
は、各論理積素子の出力端子が接続され、各論理積素子
の一方の入力端子へは、否定論理和素子の出力端子が接
続され、否定論理和素子の入力端子へは、全てのＤ型Ｆ
Ｆ素子の各出力端子がカスケード接続され、各Ｄ型ＦＦ
素子のデータ入力端子への入力は、論理”１”に設定さ
れ、各論理積素子の他方の入力端子へは、ラッチ手段か
らの各ラッチ出力が入力され、各Ｄ型ＦＦ素子は、全て
のＤ型ＦＦ素子のうちいずれかのＤ型ＦＦ素子の出力端
子からの出力が論理”０”から論理”１”へと変化する
と、それに応じて、そのＤ型ＦＦ素子自身のクロック入
力端子への入力を、論理”１”へと固定するように構成
されていることを特徴としている。

【００２１】上記第３の発明では、（ｎ＋１）個のＤ型
ＦＦ素子、（ｎ＋１）個の論理積素子および１個の否定
論理和素子を用いて、到達順位判定手段を実現してい
る。これにより、回路規模を小さく抑えることが可能と
なる。

【００２２】第４の発明は、第１の発明において、受信
位相選択手段は、（ｎ＋１）個のラッチ出力のうちいず
れか１つのラッチ出力を選択する際、（ｎ＋１）個の到
達順位判定信号のうち最先到達を示す信号と対応するラ
ッチ出力を選択することを特徴としている。

【００２３】上記第４の発明では、ラッチ出力の選択を
行う際、最先到達を示す到達順位判定信号と対応するラ
ッチ出力を選択する。

【００２４】第５の発明は、第４の発明において、受信
位相選択手段は、最先到達を示す到達順位判定信号が複
数ある場合、それら複数の到達順位判定信号と対応する
複数のラッチ出力のうち、位相が最も早い位相遅延クロ
ックでラッチして得られたラッチ出力を優先して選択す
ることを特徴としている。

【００２５】上記第５の発明では、最先到達を示す到達
順位判定信号が複数ある場合、位相が最も早い位相遅延
クロックと対応するものが優先される。それにより、最
先到達のラッチ出力が複数ある場合、位相が最も早いラ
ッチ出力が優先して選択されるようなる。

【００２６】第６の発明は、第１の発明において、受信
位相選択手段は、（ｎ＋１）個のラッチ出力のうちいず
れか１つのラッチ出力を選択する際、（ｎ＋１）個の到
達順位判定信号のうち最先到達を示すものよりも少なく
とも１つ順位が後の信号と対応するラッチ出力を選択す
ることを特徴としている。

【００２７】上記第６の発明（および下記第７の発明）
では、ラッチ出力の選択を行う際、最先到達を示す信号
と対応するラッチ出力でなく、その少なくとも１相前後
にあるラッチ出力を選択する。これにより、動作環境の
変化に伴って正しいラッチ出力が得られなくなる不都合
を回避できる。

【００２８】第７の発明は、第１の発明において、受信
位相選択手段は、（ｎ＋１）個のラッチ出力のうちいず
れか１つのラッチ出力を選択する際、（ｎ＋１）個の到
達順位判定信号のうち最先到達を示すものよりも少なく
とも１つ順位が前の信号と対応するラッチ出力を選択す
ることを特徴としている。

【００２９】第８の発明は、第１の発明において、受信
バースト信号が入力され、その受信バースト信号が有信
号状態か無信号状態かを判定して、その判定結果が有信
号状態から無信号状態となった瞬間、到達順位判定手段
を初期状態に設定するための無信号連続検出信号を出力
する初期状態設定手段をさらに備え、初期状態設定手段
は、受信バースト信号において、ある有意データの先頭
を検出した瞬間、その受信バースト信号が有信号状態に
あると判定し、その瞬間から予め決められた時間が経過
するまでに次の有意データの先頭を検出した場合、その
受信バースト信号が継続して有信号状態にあると判定
し、検出しない場合、その受信バースト信号が無信号状
態になったと判定することを特徴としている。

【００３０】上記第８の発明では、受信バースト信号が
有信号状態から無信号状態となった瞬間、到達順位判定
手段を初期状態に設定し、その瞬間を基準に、到達順位
の判定を行う。

【００３１】第９の発明は、第１の発明において、ｎ
（すなわち多相遅延クロック発生手段が発生する多相遅
延クロックの相数）は、３以上の任意の整数であり、一
定値ｔ（すなわち多相遅延クロック発生手段が発生する
多相遅延クロックにおける隣接クロック間の各遅延量）
は、基本クロックの周期をＴとして、｛Ｔ／（ｎ−
１）｝以下であることを特徴としている。

【００３２】上記第９の発明では、相数ｎを３以上とす
ることにより、最低限の信号識別能力を保証できるよう
にしている。さらには、相数ｎを、信号の伝送速度や各
種論理素子の性能に応じて適切に設定すれば、必要かつ
十分な信号識別能力が得られるようになる。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る受信バースト信号識別回路の構成を示すブロック図
である。図１に示す受信バースト信号識別回路は、例え
ば、図１８に示すＰＤＳ伝送システムのポイント側に設
けられる（より一般的には、ポイント−マルチポイント
構成を有するバースト通信システムのポイント側に設け
られる）。そして、受信バースト信号識別回路へは、各
ＯＮＵ#1〜#mから送信され、ＯＳＵが受信した受信バー
スト信号が入力される。図１において、第１の実施形態
に係る受信バースト信号識別回路は、多相遅延クロック
発生部１と、ラッチ部２と、到達順位判定部３と、受信
位相選択部４とを備えている。

【００３４】多相遅延クロック発生部１へは、基本クロ
ックＣＬＫ0 が入力され、多相遅延クロック発生部１か
らは、ｎ個の位相遅延クロックＣＬＫ1 〜ＣＬＫn が出
力される（ただし、ｎは２以上の任意の整数；以下同
様）。ラッチ部２へは、基本クロックＣＬＫ0 と、多相
遅延クロック発生部１からのｎ個の位相遅延クロックＣ
ＬＫ1 〜ＣＬＫn と、受信バースト信号Ｄinとが入力さ
れ、ラッチ部２からは、（ｎ＋１）個のラッチ出力Ｑ0
〜Ｑn が出力される。到達順位判定部３へは、ラッチ部
２からの（ｎ＋１）個のラッチ出力Ｑ0 〜Ｑn が入力さ
れ、到達順位判定部３からは、（ｎ＋１）個の到達順位
判定信号Ｓ0〜Ｓn が出力される。受信位相選択部４へ
は、基本クロックＣＬＫ0 と、ラッチ部２からの（ｎ＋
１）個のラッチ出力Ｑ0 〜Ｑn と、到達順位判定部３か
らの（ｎ＋１）個の到達順位判定信号Ｓ0 〜Ｓn とが入
力され、受信位相選択部４からは、選択信号Ｄoutが出
力される。

【００３５】以下には、上記のように構成された受信バ
ースト信号識別回路の動作を説明する。最初、多相遅延
クロック発生部１は、基本クロックを順次遅延させるこ
とによって、互いに位相の異なる複数の位相遅延クロッ
ク（多相遅延クロック）を発生する。図２は、図１の多
相遅延クロック発生部１の動作を説明するための図（タ
イムチャート）である。図２には、一例として、７相遅
延クロックを発生する場合が示されている。図２に示す
ように、多相遅延クロック発生部１は、例えば、７相遅
延クロックを発生する場合、基本クロックＣＬＫ0 を一
定時間ｔずつ順次遅延させることにより、ＣＬＫ1 〜Ｃ
ＬＫ7 を生成する。

【００３６】次に、ラッチ部２は、受信バースト信号
を、基本クロック、および多相遅延クロック発生部１が
発生した多相遅延クロックで、それぞれラッチ（サンプ
リング）する。図３は、図１のラッチ部２の動作を説明
するための図（タイムチャート）である。図３には、一
例として、受信バースト信号を基本クロックおよび７相
遅延クロックでラッチする場合が示されている。図３に
示すように、ラッチ部２は、例えば、受信バースト信号
Ｄinを、基本クロックＣＬＫ0 および多相遅延クロック
発生部１からの多相遅延クロックＣＬＫ１〜ＣＬＫ7 で
それぞれサンプリングし、それによって、互いに異なる
８個のサンプリング結果、すなわち、図中のラッチ出力
Ｑ0 〜Ｑ7 を得る。ここで、受信バースト信号Ｄinは、
非通信状態（無信号）では、論理”０”であり、その先
頭には、通信開始を示すプリアンブル・ビット（例えば
１，０の交番）が付加されている。

【００３７】次に、到達順位判定部３は、ラッチ部２の
複数の出力を受け、それら複数のラッチ出力のうち、時
間的に最も早く到達順位判定部３へ到達したのがどれで
あるかを、各ラッチ出力の変化点が検出されるタイミン
グを相互に比較することにより判定する。そして、その
判定結果を示す到達順位判定信号を出力する。図４は、
図１の到達順位判定部３の動作を説明するための図（タ
イムチャート）である。図４には、一例として、８個の
ラッチ出力を受けた場合が示されている。図４に示すよ
うに、到達順位判定部３は、例えば、８個のラッチ出力
Ｑ0 〜Ｑ7 を受け、それらのうちどれが到達順位判定部
３に最も早く到達したかを判定する。判定は、各ラッチ
出力の変化点の検出を行い、各変化点が検出されるタイ
ミングを相互に比較することによって行う。そして、到
達順位判定部３は、その判定結果を示す８個の到達順位
判定信号Ｓ0 〜Ｓ7 を出力する。

【００３８】次に、受信位相選択部４は、到達順位判定
部３の判定結果に基づいて、後段への出力信号の位相を
選択、すなわち、ラッチ部２からの複数のラッチ出力の
中から、後段へと出力すべきものを選択する。図５は、
図１の受信位相選択部４の動作を説明するための図（タ
イムチャート）である。図５には、一例として、８個の
ラッチ出力および８個の到達順位判定信号を受けた場合
が示されている。図５に示すように、受信位相選択部４
は、例えば、到達順位判定部３から、ラッチ出力Ｑ1 が
最先の出力であるとの判定結果を示す到達順位判定信号
Ｓ1 を受け、応じて、８個ラッチ出力Ｑ0 〜Ｑ7 の中か
ら、Ｑ1 を選択する。そして、選択したＱ1 を、選択信
号Ｄout として後段へと出力する。

【００３９】なお、受信位相選択部４から出力される選
択信号Ｄout をそのまま受信バースト信号として出力し
てもよく、あるいは、後段において、選択信号Ｄout を
基本クロックでさらにラッチし、それにより得られる信
号を受信バースト信号として出力してもよい。こうし
て、第１の実施形態に係る受信バースト信号識別回路
は、受信バースト信号を正しく識別する。

【００４０】以上のように、本実施形態によれば、受信
バースト信号を、基本クロックおよび（それを順次遅延
させて得られた）ｎ個の位相遅延クロックで直接ラッチ
（すなわちサンプリング）して、それにより得られた
（ｎ＋１）個のラッチ出力の到達順位（すなわち変化点
が検出されるタイミングの早い遅い）を判定する。そし
て、その判定結果に基づいて、それら（ｎ＋１）個のラ
ッチ出力のうちいずれかのラッチ出力を選択する（ここ
では、最先到達のラッチ出力を選択する）。なお、選択
されたラッチ出力をそのまま受信バースト信号として出
力してもよく、あるいは、後段において、選択されたラ
ッチ出力を基本クロックでさらにラッチし、それにより
得られる信号を受信バースト信号として出力してもよ
い。これにより、受信バースト信号を常に正しく識別す
ることができるようになる。

【００４１】また、上記のようにして受信バースト信号
を識別すれば、従来のように受信バースト信号と各位相
遅延クロックとの相関を取って受信バースト信号と同じ
クロック位相にある位相遅延クロックを選択し、その位
相遅延クロックに基づいて受信バースト信号を識別する
のとは異なり、クロック決定回路および決定結果保持回
路が必要なくなる。よって、簡単な回路構成で、しかも
クロック周波数帯域の半分以下の周波数帯域で、上記の
識別を行えるようになる。

【００４２】（第２の実施形態）本発明の第２の実施形
態に係る受信バースト信号識別回路は、第１の実施形態
に係る受信バースト信号識別回路と同様の構成を有す
る。よって、以下の説明にも、図１を援用する。本実施
形態と第１の実施形態との相違は、到達順位判定部３
が、特に、次のような内部構成を有する点だけである。

【００４３】図６は、本発明の第２の実施形態に係る受
信バースト信号識別回路（図１参照）に備わる到達順位
判定部３の内部構成を示す回路図である。図６におい
て、到達順位判定部３は、（ｎ＋１）個のセット・リセ
ット型フリップ・フロップ素子（以下、ＳＲ型ＦＦ素
子）３０-0〜３０-nと、（ｎ＋１）個の論理和素子３１
-0〜３１-nとで構成される。

【００４４】ＳＲ型ＦＦ素子３０-0〜３０-nの各リセッ
ト端子Ｒへは、論理和素子３１-0〜３１-nの出力端子が
接続され、論理和素子３１-0〜３１-nの各入力端子へ
は、自分の出力端子が接続されている以外の全てのＳＲ
型ＦＦ素子の各出力端子Ｑが、カスケードに接続されて
いる。一方、ＳＲ型ＦＦ素子３０-0〜３０-nの各セット
端子Ｓへは、ラッチ部２からの各ラッチ出力Ｑ0 〜Ｑn
が入力される。

【００４５】ＳＲ型ＦＦ素子３０-0〜３０-nはそれぞ
れ、各セット端子Ｓへと入力されるラッチ出力Ｑ0 〜Ｑ
n が論理”０”から論理”１”へと変化すると、それに
応じて、各出力端子Ｑからの出力も論理”０”から論
理”１”へと変化するように構成されている。つまり、
各出力端子Ｑからの出力は、ラッチ出力Ｑ0 〜Ｑn の立
ち上がりのタイミングで、論理”０”から論理”１”へ
と変化する。こうして、いずれかのＳＲ型ＦＦ素子の出
力が論理”０”から論理”１”に変化すると、他のＳＲ
型ＦＦ素子が強制的にリセットされることになる。これ
により、到達順位判定部３は、到達順位の判定を行うこ
とが可能となる。

【００４６】以上のように、本実施形態では、（ｎ＋
１）個のＳＲ型ＦＦ素子３０-0〜３０-nおよび（ｎ＋
１）個の論理和素子３１-0〜３１-nを用いて到達順位判
定部３を実現している。これにより、回路規模を小さく
抑えることが可能となる。

【００４７】（第３の実施形態）本発明の第３の実施形
態に係る受信バースト信号識別回路は、第１の実施形態
に係る受信バースト信号識別回路と同様の構成を有す
る。よって、以下の説明にも、図１を援用する。本実施
形態と第１の実施形態との相違は、到達順位判定部３
が、特に、次のような内部構成を有する点だけである。

【００４８】図７は、本発明の第３の実施形態に係る受
信バースト信号識別回路（図１参照）に備わる到達順位
判定部３の内部構成を示す回路図である。図７におい
て、到達順位判定部３は、（ｎ＋１）個のデータ・ラッ
チ型フリップ・フロップ素子（以下、Ｄ型ＦＦ素子）３
２-0〜３２-nと、（ｎ＋１）個の論理積素子３４-0〜３
４-nと、１個の否定論理和素子３３とで構成される。

【００４９】Ｄ型ＦＦ素子３２-0〜３２-nはそれぞれ、
データ入力端子Ｄと、クロック入力端子ＣＬＫとを持
ち、各クロック端子ＣＬＫへは、各論理積素子３４-0〜
３４-nの出力端子が接続される。論理積素子３４-0〜３
４-nは、それぞれ２つの入力端子を持ち、各一方の入力
端子へは、否定論理和素子３３の出力端子が接続され
る。否定論理和素子３３の入力端子へは、全てのＤ型Ｆ
Ｆ素子３２-0〜３２-nの出力端子Ｑがカスケードに接続
される。

【００５０】Ｄ型ＦＦ素子３２-0〜３２-nの各データ入
力端子Ｄへの入力は、論理”１”に設定され、論理積素
子３４-0〜３４-nの各他方の入力端子へは、ラッチ部２
からの各ラッチ出力Ｑ0 〜Ｑn が入力される。Ｄ型ＦＦ
素子３２-0〜３２-nは、それらＤ型ＦＦ素子３２-0〜３
２-nのうちいずれかの出力端子Ｑからの出力が論理”
０”から論理”１”に変化すると、それに応じて、クロ
ック入力端子ＣＬＫへの入力を否定、すなわち論理”
１”に固定するように構成されている。これにより、到
達順位判定部３は、到達順位の判定を行うことが可能と
なる。

【００５１】以上のように、本実施形態では、（ｎ＋
１）個のＤ型ＦＦ素子３２-0〜３２-n、１個の否定論理
和素子３３および（ｎ＋１）個の論理積素子３４-0〜３
４-nを用いて、到達順位判定部３を実現している。これ
により、回路規模を小さく抑えることが可能となる。

【００５２】（第４の実施形態）図８は、本発明の第４
の実施形態に係る受信バースト信号識別回路の構成を示
すブロック図である。図８に示す受信バースト信号識別
回路は、例えば、図１８に示すＰＤＳ伝送システムのポ
イント側に設けられる（より一般的には、ポイント−マ
ルチポイント構成を有するバースト通信システムのポイ
ント側に設けられる）。そして、受信バースト信号識別
回路へは、各ＯＮＵ#1〜#mから送信され、ＯＳＵが受信
した受信バースト信号が入力される。図８において、第
４の実施形態に係る受信バースト信号識別回路は、多相
遅延クロック発生部１ａと、ラッチ部２ａと、到達順位
判定部３ａと、受信位相選択部４ａとを備えている。

【００５３】多相遅延クロック発生部１ａへは、基本ク
ロックＣＬＫ0 が入力され、多相遅延クロック発生部１
ａからは、７個の位相遅延クロックＣＬＫ1 〜ＣＬＫ7
が出力される。ラッチ部２ａへは、基本クロックＣＬＫ
0 と、多相遅延クロック発生部１ａからの７個の位相遅
延クロックＣＬＫ1 〜ＣＬＫ7 と、受信バースト信号Ｄ
inとが入力され、ラッチ部２ａからは、８個のラッチ出
力Ｑ0 〜Ｑ7 が出力される。到達順位判定部３ａへは、
ラッチ部２ａからの８個のラッチ出力Ｑ0 〜Ｑ7 が入力
され、到達順位判定部３ａからは、３個の到達順位判定
コードＡ0 〜Ａ2 が出力される。受信位相選択部４ａへ
は、基本クロックＣＬＫ0 と、ラッチ部２ａからの８個
のラッチ出力Ｑ0 〜Ｑ7 と、到達順位判定部３ａからの
３個の到達順位判定コードＡ0 〜Ａ2 とが入力され、受
信位相選択部４ａからは、選択信号Ｄout が出力され
る。

【００５４】すなわち、本実施形態は、大まかな構成に
おいて第１の実施形態と同じである。ただし、相数ｎが
７に限定されており、また、到達順位判定部３ａおよび
受信位相選択部４ａに、第１の実施形態にはない特徴
（後述）を持たせている。

【００５５】以下には、上記のように構成された受信バ
ースト信号識別回路の動作を説明する。最初、多相遅延
クロック発生部１ａは、第１の実施形態と同様、基本ク
ロックを順次遅延させることによって、互いに位相の異
なる７個の位相遅延クロック（７相遅延クロック）を発
生する（図２参照）。次に、ラッチ部２ａは、第１の実
施形態と同様、受信バースト信号を、基本クロック、お
よび多相遅延クロック発生部１ａが発生した７相遅延ク
ロックで、それぞれラッチ（サンプリング）し、８個の
ラッチ出力Ｑ0 〜Ｑ7 を得る（図３参照）。

【００５６】次に、到達順位判定部３ａは、第１の実施
形態と同様、ラッチ部２ａから８個のラッチ出力を受
け、それら８個のラッチ出力のうち、時間的に最も早く
到達順位判定部３ａへ到達したのがどれであるかを判定
し、その判定結果を示す到達順位判定信号を出力する。
ただし、判定の際、最先到達のラッチ出力が２つあると
きは、位相が時間的に早い方のラッチ出力を優先する。
これが上記の、第１の実施形態にはない特徴である。

【００５７】図９は、図８の到達順位判定部３ａの動作
を説明するための図（タイムチャート）である。図９に
示すように、到達順位判定部３ａは、８個のラッチ出力
Ｑ0 〜Ｑ7 を受け、それらのうちどれが到達順位判定部
３ａに最も早く到達したかを判定して、その判定結果を
示す到達順位判定信号Ｓ0 〜Ｓ7 を生成する。そして、
それら到達順位判定信号Ｓ0 〜Ｓ7 の中に、最先を示す
到達順位判定信号が２つ（図中、Ｓ1 およびＳ2 ）ある
場合、位相が時間的に早い方のラッチ出力と対応する方
の到達順位判定信号（図中、信号Ｓ1 ）に対して優先権
を与え、その信号を示す３ビットの優先順位コードＡ0
〜Ａ2 を出力する。

【００５８】図１０に、図８の到達順位判定部３ａの内
部構成の一例を示す。図１０において、到達順位判定部
３ａは、４個の否定素子３５-1〜３５-4と、５個の論理
積素子３６-1〜３６-5と、３個の否定論理和素子３７-1
〜３７-3とで構成され、基準クロックＣＬＫ0 の位相で
出力されるラッチ出力Ｑ0 に重み付けをするためのエン
コーダ（符号化器）として動作する。図１１に、図８の
到達順位判定部３ａへ入力される８個のラッチ出力Ｑ0
〜Ｑ7 と、到達順位判定部３ａから出力される３ビット
の優先順位コードＡ0 〜Ａ2との対応関係を示す。

【００５９】次に、受信位相選択部４ａは、第１の実施
形態と同様、到達順位判定部３ａの判定結果に基づい
て、受信バースト信号の位相を選択、すなわち、ラッチ
部２ａからの複数のラッチ出力の中からいずれかを選択
して、選択信号Ｄout として後段へと出力する。ただ
し、第１の実施形態と異なり、上記の選択は、到達順位
判定部３ａから出力される３ビットの優先順位コードＡ
0 〜Ａ2 に基づいて行われる。

【００６０】図１２に、図８の受信位相選択部４ａの内
部構成の一例を示す。図１２において、受信位相選択部
４ａは、３個の否定素子４０-1〜４０-3と、８個の論理
積素子４１-1〜４１-8と、１個の否定論理和素子４２
と、１個のＤ型ＦＦ素子４３とで構成される。図１３
に、図８の受信位相選択部４ａへと入力される３ビット
の優先順位コードＡ0 〜Ａ2 と、受信位相選択部４ａか
ら出力される選択信号Ｄout との対応関係を示す。

【００６１】以上のように、本実施形態では、最先到達
を示す到達順位判定信号が２つある場合、位相が早い方
の位相遅延クロックと対応するものが優先される。それ
により、最先到達のラッチ出力が２つある場合、位相が
早い方のラッチ出力が優先して選択されるようになる。
より一般的には、最先到達を示す到達順位判定信号が複
数ある場合、位相が最も早い位相遅延クロックと対応す
るものが優先される。それにより、最先到達のラッチ出
力が複数ある場合は、位相が最も早いラッチ出力が優先
して選択されるようなる。

【００６２】（第５の実施形態）本発明の第５の実施形
態に係る受信バースト信号識別回路は、第１の実施形態
に係る受信バースト信号識別回路と同様の構成を有す
る。よって、以下の説明にも、図１を援用する。本実施
形態が第１の実施形態と異なるのは、受信位相選択部４
が行う動作の一部だけである。すなわち、受信位相選択
部４は、到達順位判定部３が最先と判定したラッチ出力
よりも、少なくとも１つ、時間的に遅い位相遅延クロッ
クでラッチされたラッチ出力を選択する。

【００６３】図１４は、本発明の第５の実施形態に係る
受信バースト信号識別回路（図１参照）に備わる受信位
相選択部４の動作を説明するための図（タイムチャー
ト）である。図１４では、ラッチ出力Ｑ1 が、最先のラ
ッチ出力と判定されているが、このラッチ出力Ｑ1 は、
到達順位判定部３が、受信バースト信号Ｄinを位相遅延
クロックＣＬＫ1 でラッチして得られたものである。

【００６４】このとき、もし、受信バースト信号Ｄinと
位相遅延クロックＣＬＫ1 とが互いに十分近接した位相
関係にある、つまり、受信バースト信号Ｄinの変化点
と、位相遅延クロックＣＬＫ1 の変化点とが極めて近接
しているとすると、動作環境の変化に伴って位相遅延ク
ロックＣＬＫ1 の位相が変動した場合、正しいラッチ出
力Ｑ1 が得られなくなる可能性が高い。この点を考慮し
て、受信位相選択部４は、最先のラッチ出力と判定され
たものよりも、少なくとも１つ、時間的に遅い位相遅延
クロックでラッチされたラッチ出力を選択する（図１４
では、２つ遅いクロックＣＬＫ3 でラッチされたラッチ
出力Ｑ3 が選択されている）。

【００６５】以上のように、本実施形態では、ラッチ出
力の選択を行う際、最先到達を示す信号と対応するラッ
チ出力でなく、その少なくとも１相前にあるラッチ出力
を選択する。これにより、動作環境の変化に伴って正し
いラッチ出力が得られなくなる不都合を回避できる。

【００６６】（第６の実施形態）本発明の第６の実施形
態に係る受信バースト信号識別回路は、第１の実施形態
に係る受信バースト信号識別回路と同様の構成を有す
る。よって、以下の説明にも、図１を援用する。本実施
形態が第１の実施形態と異なるのは、受信位相選択部４
が行う動作の一部だけである。すなわち、受信位相選択
部４は、到達順位判定部３が最先と判定したラッチ出力
よりも、少なくとも１つ、時間的に早い位相遅延クロッ
クでラッチされたラッチ出力を選択する。

【００６７】図１５は、本発明の第６の実施形態に係る
受信バースト信号識別回路（図１参照）に備わる受信位
相選択部４の動作を説明するための図（タイムチャー
ト）である。図１５では、ラッチ出力Ｑ1 が、最先のラ
ッチ出力と判定されているが、このラッチ出力Ｑ1 は、
到達順位判定部３が、受信バースト信号Ｄinを位相遅延
クロックＣＬＫ1 でラッチして得られたものである。

【００６８】このとき、もし、受信バースト信号Ｄinと
位相遅延クロックＣＬＫ1 とが互いに十分近接した位相
関係にある、つまり、受信バースト信号Ｄinの変化点
と、位相遅延クロックＣＬＫ1 の変化点とが極めて近接
しているとすると、動作環境の変化に伴って位相遅延ク
ロックＣＬＫ1 の位相が変動した場合、正しいラッチ出
力Ｑ1 が得られなくなる可能性が高い。この点を考慮し
て、受信位相選択部４は、最先のラッチ出力と判定され
たものよりも、少なくとも１つ、時間的に早い位相遅延
クロックでラッチされたラッチ出力を選択する（図１５
では、２つ早いクロックＣＬＫ7 でラッチされたラッチ
出力Ｑ7 が選択されている）。

【００６９】以上のように、本実施形態では、ラッチ出
力の選択を行う際、最先到達を示す信号と対応するラッ
チ出力でなく、その少なくとも１相後にあるラッチ出力
を選択する。これにより、動作環境の変化に伴って正し
いラッチ出力が得られなくなる不都合を回避できる。

【００７０】（第７の実施形態）図１６は、本発明の第
７の実施形態に係る受信バースト信号識別回路の構成を
示すブロック図である。図１６に示す受信バースト信号
識別回路は、例えば、図１８に示すＰＤＳ伝送システム
のポイント側に設けられる（より一般的には、ポイント
−マルチポイント構成を有するバースト通信システムの
ポイント側に設けられる）。そして、受信バースト信号
識別回路へは、各ＯＮＵ#1〜#mから送信され、ＯＳＵが
受信した受信バースト信号が入力される。図１６におい
て、第７の実施形態に係る受信バースト信号識別回路
は、多相遅延クロック発生部１と、ラッチ部２と、到達
順位判定部３と、受信位相選択部４と、初期状態設定部
５とを備えている。

【００７１】多相遅延クロック発生部１、ラッチ部２、
到達順位判定部３および受信位相選択部４は、図１に示
すものと同じであり、第１の実施形態と概ね同様の動作
を行う。初期状態設定部５は、受信バースト信号Ｄinが
有信号状態から無信号状態となった瞬間、到達順位判定
部３を初期状態に設定する（なお、有信号状態，無信号
状態については、後述する）。すなわち、初期状態設定
部５へは、受信バースト信号Ｄinが入力され、初期状態
設定部５からは、受信バースト信号Ｄinが有信号状態に
あるか無信号状態にあるかを示す無信号連続検出信号Ｌ
s が出力される。

【００７２】以下には、上記のように構成された受信バ
ースト信号識別回路の動作を説明する。なお、第１の実
施形態と同様の動作については、説明を省略する。図１
７は、図１６の初期状態設定部５の動作を説明するため
の図（タイムチャート）である。図１７に示すように、
ＰＤＳ伝送システムにおいて、マルチポイント側からデ
ータが順次送出されているときは、ポイント側で受信さ
れる受信バースト信号Ｄinは、１フレームの上りフレー
ム領域ＴＤＭＡ内（図１９参照）に、有意データ（時間
サイズｘ）とガードバンド（時間サイズｚ）とを交互か
つ連続的に含んでいる。このようなとき、１つの有意デ
ータを受信してから次の有意データを受信するまでの時
間が短いので、初期状態設定部５は、受信バースト信号
Ｄinが有信号状態にあると判定し、その判定結果に基づ
いて、無信号連続検出信号Ｌs を、論理”１”とする
（図中（ａ））。

【００７３】一方、システム起動時に（ポーリングによ
り）遅延計測を行っているときは、受信バースト信号Ｄ
inは、１フレームの遅延計測フレーム領域ＤＭＦ内（図
１９参照）に、１つの有意データ（時間サイズｘ）だけ
を含んでいる。このようなとき、１つの有意データを受
信してから次の有意データを受信するまでの時間が長い
ので、初期状態設定部５は、受信バースト信号Ｄinが無
信号状態にあると判定し、その判定結果に基づいて、無
信号連続検出信号Ｌs を、論理”１”とする（図中
（ｂ））。

【００７４】上記の有信号状態，無信号状態の判定は、
具体的には、次のようにして行われる。すなわち、初期
状態設定部５は、受信バースト信号Ｄinにおいて、ある
有意データの先頭を検出してからの経過時間をｙとし
て、ｙが次式（１）を満たしてもなお、次の有意データ
の先頭を検出しないとき、受信バースト信号Ｄinが無信
号状態にあると判定する。 ｙ＞ｘ＋ｚ …（１）

【００７５】つまり、受信バースト信号Ｄinにおいて、
ある有意データの先頭が検出された瞬間、受信バースト
信号Ｄinは、有信号状態にあると判定される。そして、
その有意データの先頭が検出されてから、時間（ｘ＋
ｚ）が経過するまでに次の有意データの先頭が検出され
れば、継続して有信号状態にあると判定され（図中
（ａ））、時間（ｘ＋ｚ）が経過しても次の有意データ
の先頭が検出されなければ、無信号状態になったと判定
される。

【００７６】以上のように、本実施形態では、受信バー
スト信号が有信号状態から無信号状態となった瞬間、到
達順位判定部３を初期状態に設定し、その瞬間を基準
に、到達順位の判定を行うようにしている。

【００７７】（第８の実施形態）本発明の第８の実施形
態に係る受信バースト信号識別回路は、第１の実施形態
に係る受信バースト信号識別回路と同様の構成を有す
る。よって、以下の説明にも、図１を援用する。本実施
形態と第１の実施形態との相違は、多相遅延クロック発
生部１が行う動作の一部だけである。多相遅延クロック
発生部１は、第１の実施形態と同様、基本クロックＣＬ
Ｋ0を一定時間ｔずつ順次遅延させることによって、互
いに位相の異なる複数の位相遅延クロック（多相遅延ク
ロック）を発生する。本実施形態では、特に、上記の遅
延時間（定数）ｔは、次式（２）を満たすような値に決
められる。 ｔ＜Ｔ／ｎ …（２） ここで、Ｔは、スロット長（すなわち基本クロックＣＬ
Ｋ0 の周期）であり、ｎは、多相遅延クロックの相数
（ただし、３以上の整数）である。

【００７８】一例として、７相遅延クロックを発生する
場合が、図２に示されている（第１の実施形態を参
照）。図２に示すように、多相遅延クロック発生部１
は、例えば、７相遅延クロックを発生する場合、基本ク
ロックＣＬＫ0 を、上式（２）を満たす一定時間ｔずつ
順次遅延させることにより、ＣＬＫ1 〜ＣＬＫ7 を生成
する。

【００７９】以上のように、本実施形態では、相数ｎを
３以上とすることにより、最低限の信号識別能力を保証
できるようにしている。さらに、相数ｎを、信号の伝送
速度や各種論理素子の性能に応じて適切に設定すれば、
必要かつ十分な信号識別能力が得られるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る受信バースト信
号識別回路の構成を示すブロック図である（第２，第
３，第５，第６および第８の実施形態にも援用されてい
る）。

【図２】図１の多相遅延クロック発生部１の動作を説明
するための図（タイムチャート）である。

【図３】図１のラッチ部２の動作を説明するための図
（タイムチャート）である。

【図４】図１の到達順位判定部３の動作を説明するため
の図（タイムチャート）である。

【図５】図１の受信位相選択部４の動作を説明するため
の図（タイムチャート）である。

【図６】本発明の第２の実施形態に係る受信バースト信
号識別回路（図１参照）に備わる到達順位判定部３の内
部構成を示す回路図である。

【図７】本発明の第３の実施形態に係る受信バースト信
号識別回路（図１参照）に備わる到達順位判定部３の内
部構成を示す回路図である。

【図８】本発明の第４の実施形態に係る受信バースト信
号識別回路の構成を示すブロック図である。

【図９】図８の到達順位判定部３ａの動作を説明するた
めの図（タイムチャート）である。

【図１０】図８の到達順位判定部３ａの内部構成の一例
を示す回路図である。

【図１１】図８の到達順位判定部３ａへ入力される８個
のラッチ出力Ｑ0 〜Ｑ7 と、到達順位判定部３ａから出
力される３ビットの優先順位コードＡ0 〜Ａ2 との対応
関係を示す図である。

【図１２】図８の受信位相選択部４ａの内部構成の一例
を示す回路図である。

【図１３】図８の受信位相選択部４ａへと入力される３
ビットの優先順位コードＡ0 〜Ａ2 と、受信位相選択部
４ａから出力される選択信号Ｄout との対応関係を示す
図である。

【図１４】本発明の第５の実施形態に係る受信バースト
信号識別回路（図１参照）に備わる受信位相選択部４の
動作を説明するための図（タイムチャート）である。

【図１５】本発明の第６の実施形態に係る受信バースト
信号識別回路（図１参照）に備わる受信位相選択部４の
動作を説明するための図（タイムチャート）である。

【図１６】本発明の第７の実施形態に係る受信バースト
信号識別回路の構成を示すブロック図である。

【図１７】図１６の初期状態設定部５の動作を説明する
ための図（タイムチャート）である。

【図１８】従来のＰＤＳ伝送システムの構成の一例を示
すブロック図である。

【図１９】図１８のＰＤＳ伝送システムにおいて伝送さ
れる信号のフレーム構成を示す図である。

【図２０】図１９のＰＤＳ伝送システムで行われる遅延
計測処理を説明するための図（フレーム構成図）であ
る。

【図２１】図１９のＰＤＳ伝送システムにおいてシステ
ム起動時に行われる処理、すなわち、クロックを抽出
し、抽出したクロックに基づいてフレーム同期を確立す
る処理を説明するための図（タイムチャート）である。

【図２２】従来の受信バースト信号識別回路の構成の一
例を示すブロック図である。

【符号の説明】

１，１ａ…多相遅延クロック発生部 ２，２ａ…ラッチ部 ３，３ａ…到達順位判定部 ４，４ａ…受信位相選択部 ５…初期状態設定部 ３０-0〜３０-n…ＳＲ型ＦＦ素子 ３１-0〜３１-n…論理和素子 ３２-0〜３２-n，４３…Ｄ型ＦＦ素子 ３３，３７-1〜３７-3，４２…否定論理和素子 ３４-0〜３４-n，３６-1〜３６-5，４１-1〜４１-8…論
理積素子 ３５-1〜３５-4，４０-1〜４０-3…否定素子

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ポイント−マルチポイント構成を有する
   バースト通信システムのポイント側に設けられ、マルチ
   ポイント側から送信されてポイント側で受信される受信
   バースト信号を識別するための受信バースト信号識別回
   路であって、 基本クロックが入力され、その基本クロックを順次遅延
   させることによって、隣接クロック間の各位相遅延量が
   一定値ｔであるようなｎ個（ただし、ｎは２以上の任意
   の整数）の位相遅延クロックからなる多相遅延クロック
   を発生する多相遅延クロック発生手段、 前記受信バースト信号と、前記基本クロックと、前記多
   相遅延クロック発生手段が発生した多相遅延クロックと
   が入力され、その受信バースト信号を、その基本クロッ
   ク、およびその多相遅延クロックを構成するｎ個の位相
   遅延クロックでそれぞれラッチするラッチ手段、 前記ラッチ手段からの（ｎ＋１）個のラッチ出力が入力
   され、それら（ｎ＋１）個のラッチ出力の到達順位を、
   各ラッチ出力の変化点が検出されるタイミングを相互に
   比較することにより判定して、その判定結果を示す（ｎ
   ＋１）個の到達順位判定信号を出力する到達順位判定手
   段、および前記ラッチ手段からの（ｎ＋１）個のラッチ
   出力と、前記到達順位判定手段からの（ｎ＋１）個の到
   達順位判定信号とが入力され、それら（ｎ＋１）個のラ
   ッチ出力のうちいずれか１つのラッチ出力を、それら
   （ｎ＋１）個の到達順位判定信号に基づいて選択する受
   信位相選択手段とを備える、受信バースト信号識別回
   路。
2. 【請求項２】 前記到達順位判定手段は、 （ｎ＋１）個のセット・リセット型フリップ・フロップ
   素子（以下、ＳＲ型ＦＦ素子と略記する）、および（ｎ
   ＋１）個の論理和素子を含み、 各前記ＳＲ型ＦＦ素子のリセット端子へは、各前記論理
   和素子の出力端子が接続され、 各前記論理和素子の入力端子へは、その論理和素子自身
   の出力端子が接続されている以外の全てのＳＲ型ＦＦ素
   子の各出力端子がカスケード接続され、 各前記ＳＲ型ＦＦ素子のセット端子へは、前記ラッチ手
   段からの各ラッチ出力が入力され、 各前記ＳＲ型ＦＦ素子は、そのＳＲ型ＦＦ素子自身のセ
   ット端子へと入力されるラッチ出力が論理”０”から論
   理”１”へと変化すると、それに応じて、そのＳＲ型Ｆ
   Ｆ素子自身の出力端子からの出力も、論理”０”から論
   理”１”へと変化するように構成されていることを特徴
   とする、請求項１に記載の受信バースト信号識別回路。
3. 【請求項３】 前記到達順位判定手段は、 （ｎ＋１）個のデータ・ラッチ型フリップ・フロップ素
   子（以下、Ｄ型ＦＦ素子と略記する）、 （ｎ＋１）個の論理積素子、および１個の否定論理和素
   子を含み、 各前記Ｄ型ＦＦ素子のクロック入力端子へは、各前記論
   理積素子の出力端子が接続され、 各前記論理積素子の一方の入力端子へは、前記否定論理
   和素子の出力端子が接続され、 前記否定論理和素子の入力端子へは、全てのＤ型ＦＦ素
   子の各出力端子がカスケード接続され、 各前記Ｄ型ＦＦ素子のデータ入力端子への入力は、論
   理”１”に設定され、 各前記論理積素子の他方の入力端子へは、前記ラッチ手
   段からの各ラッチ出力が入力され、 各前記Ｄ型ＦＦ素子は、全ての前記Ｄ型ＦＦ素子のうち
   いずれかのＤ型ＦＦ素子の出力端子からの出力が論理”
   ０”から論理”１”へと変化すると、それに応じて、そ
   のＤ型ＦＦ素子自身のクロック入力端子への入力を、論
   理”１”へと固定するように構成されていることを特徴
   とする、請求項１に記載の受信バースト信号識別回路。
4. 【請求項４】 前記受信位相選択手段は、前記（ｎ＋
   １）個のラッチ出力のうちいずれか１つのラッチ出力を
   選択する際、前記（ｎ＋１）個の到達順位判定信号のう
   ち最先到達を示す信号と対応するラッチ出力を選択する
   ことを特徴とする、請求項１に記載の受信バースト信号
   識別回路。
5. 【請求項５】 前記受信位相選択手段は、最先到達を示
   す到達順位判定信号が複数ある場合、それら複数の到達
   順位判定信号と対応する複数のラッチ出力のうち、位相
   が最も早い位相遅延クロックでラッチして得られたラッ
   チ出力を優先して選択することを特徴とする、請求項４
   に記載の受信バースト信号識別回路。
6. 【請求項６】 前記受信位相選択手段は、前記（ｎ＋
   １）個のラッチ出力のうちいずれか１つのラッチ出力を
   選択する際、前記（ｎ＋１）個の到達順位判定信号のう
   ち最先到達を示すものよりも少なくとも１つ順位が後の
   信号と対応するラッチ出力を選択することを特徴とす
   る、請求項１に記載の受信バースト信号識別回路。
7. 【請求項７】 前記受信位相選択手段は、前記（ｎ＋
   １）個のラッチ出力のうちいずれか１つのラッチ出力を
   選択する際、前記（ｎ＋１）個の到達順位判定信号のう
   ち最先到達を示すものよりも少なくとも１つ順位が前の
   信号と対応するラッチ出力を選択することを特徴とす
   る、請求項１に記載の受信バースト信号識別回路。
8. 【請求項８】 前記受信バースト信号が入力され、その
   受信バースト信号が有信号状態か無信号状態かを判定し
   て、前記到達順位判定手段を初期状態に設定するための
   無信号連続検出信号を、その判定結果に関連して出力す
   る初期状態設定手段をさらに備え、 前記初期状態設定手段は、 前記受信バースト信号において、ある有意データの先頭
   を検出した瞬間、その受信バースト信号が有信号状態に
   あると判定し、 その瞬間から予め決められた時間が経過するまでに次の
   有意データの先頭を検出した場合、その受信バースト信
   号が継続して有信号状態にあると判定し、検出しない場
   合、その受信バースト信号が無信号状態になったと判定
   することを特徴とする、請求項１に記載の受信バースト
   信号識別回路。
9. 【請求項９】 前記ｎ（すなわち多相遅延クロック発生
   手段が発生する多相遅延クロックの相数）は、３以上の
   任意の整数であり、 前記一定値ｔ（すなわち前記多相遅延クロック発生手段
   が発生する多相遅延クロックにおける隣接クロック間の
   各遅延量）は、前記基本クロックの周期をＴとして、
   ｛Ｔ／（ｎ−１）｝以下であることを特徴とする、請求
   項１に記載の受信バースト信号識別回路。