JP2001024188A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。The present invention relates to a semiconductor device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】半導体装置の製造では、高い動作信頼性
と高い制御性とを有するトランジスタを、いかに形成す
るかということが重要な課題の１つとなっている。近
年、ＭＩＳ（金属−絶縁膜−半導体）型のトランジスタ
では、ゲート絶縁膜が薄く形成され、ゲート絶縁膜とし
て厚さが３．０ｎｍ以下の酸化膜が用いられている。そ
して、シリコン酸化膜は、その高い絶縁性、成膜の容易
さ等から、ゲート絶縁膜としてよく使用される。2. Description of the Related Art In the manufacture of a semiconductor device, it is one of the important issues how to form a transistor having high operation reliability and high controllability. In recent years, in a MIS (metal-insulating-film-semiconductor) transistor, a gate insulating film is formed to be thin, and an oxide film having a thickness of 3.0 nm or less is used as the gate insulating film. A silicon oxide film is often used as a gate insulating film because of its high insulating property and ease of film formation.
【０００３】また、ゲート絶縁膜を厚く形成して、ゲー
ト絶縁膜の高い絶縁耐圧を実現するために、シリコン酸
化膜よりも比誘電率の高い絶縁膜（高誘電率膜）を、ゲ
ート絶縁膜として用いる場合もある。このように、高誘
電率絶縁膜をゲート絶縁膜として使用する技術は、特開
昭６３−２３７５７８号公報に開示されている。In order to form a thick gate insulating film and achieve a high withstand voltage of the gate insulating film, an insulating film (high dielectric constant film) having a higher dielectric constant than a silicon oxide film is used. Sometimes used as A technique using such a high dielectric constant insulating film as a gate insulating film is disclosed in Japanese Patent Application Laid-Open No. 63-237578.
【０００４】しかし、シリコン基板の直上に高誘電率膜
（例えば、酸化タンタル膜）を形成すると、トランジス
タの動作時にドレイン電流が小さくなってしまう場合が
ある。このように、トランジスタのドレイン電流が小さ
くなると、デバイスの高速化を実現することが困難にな
るという問題が生じる。この問題を解決するために、従
来はシリコン基板上に薄いシリコン酸化膜を形成し、シ
リコン酸化膜上に高誘電率膜を形成している。即ち、ゲ
ート絶縁膜をシリコン酸化膜と高誘電率膜の２層から形
成している。However, if a high dielectric constant film (for example, a tantalum oxide film) is formed directly on a silicon substrate, the drain current may decrease during the operation of the transistor. As described above, when the drain current of the transistor is small, there is a problem that it is difficult to realize a high-speed device. In order to solve this problem, conventionally, a thin silicon oxide film is formed on a silicon substrate, and a high dielectric constant film is formed on the silicon oxide film. That is, the gate insulating film is formed from two layers of a silicon oxide film and a high dielectric constant film.
【０００５】以上のように、トランジスタのゲート絶縁
膜を２層から形成する技術は、特開昭５８−１９２３７
７号公報、特公平７−１１４２４１号公報、及び、特許
２８１６１９２号公報に開示されている。また、上記以
外にも、Ｎｃｈトランジスタのゲート絶縁膜を３層から
構成する技術が特開平１−３０９３８０号公報に開示さ
れている。特開平１−３０９３８０号公報に開示されて
いる技術では、半導体基板上にシリコン酸化膜を形成
し、シリコン酸化膜上に酸化タンタル膜を形成し、酸化
タンタル膜上に窒化シリコン膜を形成している。As described above, a technique for forming a gate insulating film of a transistor from two layers is disclosed in Japanese Patent Laid-Open No. 58-19237.
7, Japanese Patent Publication No. 7-114241 and Japanese Patent No. 2816192. Further, in addition to the above, a technique of forming a gate insulating film of an Nch transistor from three layers is disclosed in Japanese Patent Application Laid-Open No. 1-309380. In the technique disclosed in Japanese Patent Application Laid-Open No. 1-309380, a silicon oxide film is formed on a semiconductor substrate, a tantalum oxide film is formed on the silicon oxide film, and a silicon nitride film is formed on the tantalum oxide film. I have.
【０００６】[0006]
【発明が解決しようとする課題】しかし、以上に示した
技術では、以下に示すような問題がある。ゲート絶縁膜
を２層から形成する技術では、Ｎチャネル型トランジス
タ（Ｎｃｈトランジスタ）と、Ｐチャネル型トランジス
タ（Ｐｃｈトランジスタ）との導電型の違いを考慮し
て、ゲート絶縁膜の構成を設定していない。このため、
同一基板にＮｃｈトランジスタとＰｃｈトランジスタと
を形成する場合、例えば図１０（ａ）〜図１０（ｃ）に
示すような工程で各トランジスタが形成される。However, the techniques described above have the following problems. In the technique of forming a gate insulating film from two layers, the configuration of the gate insulating film is set in consideration of the difference in conductivity between an N-channel transistor (Nch transistor) and a P-channel transistor (Pch transistor). Absent. For this reason,
When an Nch transistor and a Pch transistor are formed on the same substrate, each transistor is formed by, for example, steps shown in FIGS. 10A to 10C.
【０００７】始め、図１０（ａ）に示すように、拡散層
や素子分離用絶縁膜等が予め形成されたシリコン基板１
１０上に、熱酸化法等によって、シリコン酸化膜１３１
ａを形成する。続いて、ＣＶＤ（Chemical Vapor Dposi
tion）法等によって、図１０（ａ）に示すように、シリ
コン酸化膜１３１ａ上に高誘電率膜１３２ａを形成す
る。そして、ＣＶＤ法等によって、図１０（ｂ）に示す
ように、高誘電率膜１３２上に導電膜１４０ａを形成す
る。その後、フォトリソグラフィーやエッチング等によ
って、図１０（ｃ）に示すように、シリコン酸化膜１３
１ａ、高誘電率膜１３２ａ、及び、導電膜１４０ａをパ
ターニングする。これによって、シリコン酸化膜１３１
と高誘電率膜１３２とから構成されるゲート絶縁膜、及
び、ゲート電極１４０が形成される。First, as shown in FIG. 10A, a silicon substrate 1 on which a diffusion layer, an isolation insulating film and the like are formed in advance.
10 on the silicon oxide film 131 by a thermal oxidation method or the like.
a is formed. Subsequently, CVD (Chemical Vapor Dposi)
As shown in FIG. 10A, a high dielectric constant film 132a is formed on the silicon oxide film 131a by a method or the like. Then, as shown in FIG. 10B, a conductive film 140a is formed on the high dielectric constant film 132 by a CVD method or the like. Thereafter, as shown in FIG. 10C, the silicon oxide film 13 is formed by photolithography, etching, or the like.
1a, the high dielectric constant film 132a, and the conductive film 140a are patterned. Thereby, the silicon oxide film 131
A gate insulating film composed of a high dielectric constant film 132 and a gate electrode 140 are formed.
【０００８】以上のように、ＮｃｈトランジスタとＰｃ
ｈトランジスタとの導電型の違いを考慮せずに、ゲート
絶縁膜を形成すると、同一基板上に形成されたＮｃｈト
ランジスタとＰｃｈトランジスタのゲート絶縁膜は、図
１０（ｃ）に示すように、同一の構成となる。以上のよ
うな構成のゲート絶縁膜では、トランジスタの動作時
に、以下に示すような理由から、電子がゲート絶縁膜を
透過しやすくなる。このため、ゲート電極に流れる電流
（ゲートリーク電流）が増加してしまうという問題があ
る。特に、Ｎｃｈトランジスタでは、Ｐｃｈトランジス
タに比べてゲートリーク電流が大きい。As described above, the Nch transistor and Pc
When the gate insulating film is formed without considering the difference in conductivity type from the h transistor, the gate insulating films of the Nch transistor and the Pch transistor formed on the same substrate are the same as shown in FIG. Configuration. In the gate insulating film having the above structure, electrons easily pass through the gate insulating film during the operation of the transistor for the following reasons. Therefore, there is a problem that a current (gate leak current) flowing through the gate electrode increases. In particular, an Nch transistor has a larger gate leak current than a Pch transistor.
【０００９】図１１（ａ）及び図１１（ｂ）は、それぞ
れＮｃｈトランジスタ、Ｐｃｈトランジスタの動作時の
バンド図である。具体的には、シリコン基板１１０、シ
リコン酸化膜１３１、高誘電率膜１３２、及び、ゲート
電極１４０のポテンシャルをそれぞれ示している。Ｎｃ
ｈトランジスタでは、図１１（ａ）に示すように、電子
がゲート絶縁膜中を、シリコン基板１１０からゲート電
極１４０に向かって流れる。この際、図１１（ａ）に示
すように、シリコン酸化膜１３１のポテンシャルが障壁
となる。そして、電子は、シリコン基板１１０からゲー
ト電極１４０までの間に、シリコン酸化膜１３１をトン
ネル効果によって透過する。FIGS. 11A and 11B are band diagrams showing the operation of the Nch transistor and the Pch transistor, respectively. Specifically, the potentials of the silicon substrate 110, the silicon oxide film 131, the high dielectric constant film 132, and the gate electrode 140 are shown. Nc
In the h transistor, as shown in FIG. 11A, electrons flow from the silicon substrate 110 to the gate electrode 140 in the gate insulating film. At this time, as shown in FIG. 11A, the potential of the silicon oxide film 131 acts as a barrier. Then, the electrons pass through the silicon oxide film 131 between the silicon substrate 110 and the gate electrode 140 by a tunnel effect.
【００１０】一方、Ｐｃｈトランジスタでは、図１１
（ｂ）に示すように、電子がゲート絶縁膜中をゲート電
極１４０からシリコン基板１１０に向かって流れる。こ
の際、図１１（ｂ）に示すように、シリコン酸化膜１３
１及び高誘電率膜１３２のポテンシャルが障壁となる。
そして、電子は、ゲート電極１４０からシリコン基板１
１０までの間に、シリコン酸化膜１３１及び高誘電率膜
１３２をトンネル効果によって透過する。On the other hand, in a Pch transistor, FIG.
As shown in (b), electrons flow from the gate electrode 140 toward the silicon substrate 110 in the gate insulating film. At this time, as shown in FIG.
1 and the potential of the high dielectric constant film 132 serve as a barrier.
Then, electrons are transferred from the gate electrode 140 to the silicon substrate 1.
During the period up to 10, the light passes through the silicon oxide film 131 and the high dielectric constant film 132 by a tunnel effect.
【００１１】以上のように、Ｎｃｈトランジスタでの電
子がトンネル効果によって透過する距離は、Ｐｃｈトラ
ンジスタでの透過距離よりも短い。即ち、Ｎｃｈトラン
ジスタでは、電子の透過（トンネル）確率が、Ｐｃｈト
ランジスタでの透過確率よりも大きい。このため、Ｎｃ
ｈトランジスタとＰｃｈトランジスタとで、ゲートリー
ク電流の大きさが異なり、ＮｃｈトランジスタとＰｃｈ
トランジスタの動作を同一精度で制御することが困難で
あるという問題がある。また、Ｎｃｈトランジスタで
は、ゲートリーク電流が大きく、消費電力の効率が悪い
という問題がある。As described above, the distance through which electrons pass through the Nch transistor due to the tunnel effect is shorter than the distance through which the electrons pass through the Pch transistor. That is, in the Nch transistor, the transmission probability (tunnel) of electrons is larger than that in the Pch transistor. Therefore, Nc
The magnitude of the gate leakage current differs between the h transistor and the Pch transistor.
There is a problem that it is difficult to control the operation of the transistor with the same accuracy. Further, the Nch transistor has a problem that the gate leakage current is large and the power consumption efficiency is low.
【００１２】特開平１−３０９３８０号公報に開示され
ている技術でも、上記と同様に、Ｎｃｈトランジスタと
Ｐｃｈトランジスタとの導電型の違いを考慮して、ゲー
ト絶縁膜の構成を設定していない。このため、上記と同
様に、ＮｃｈトランジスタとＰｃｈトランジスタとでゲ
ートリーク電流の大きさが異なり、Ｎｃｈトランジスタ
とＰｃｈトランジスタの動作を同一精度で制御すること
が困難な場合があるという問題がある。従って、本発明
は、効率よく電力を消費することが可能な半導体装置を
提供することを目的とする。また、本発明は、トランジ
スタの導電型によらず、実質的に同一の精度で制御可能
な半導体装置を提供することを目的とする。さらに、本
発明は、トランジスタのゲート電極に流れるゲートリー
ク電流を低減可能な半導体装置の製造方法を提供するこ
とを目的とする。In the technique disclosed in Japanese Patent Application Laid-Open No. 1-309380, the configuration of the gate insulating film is not set in consideration of the difference in the conductivity type between the Nch transistor and the Pch transistor, as described above. Therefore, similarly to the above, the magnitude of the gate leakage current differs between the Nch transistor and the Pch transistor, and there is a problem that it may be difficult to control the operations of the Nch transistor and the Pch transistor with the same accuracy. Therefore, an object of the present invention is to provide a semiconductor device capable of efficiently consuming power. Another object of the present invention is to provide a semiconductor device that can be controlled with substantially the same accuracy regardless of the conductivity type of the transistor. Still another object of the present invention is to provide a method for manufacturing a semiconductor device capable of reducing a gate leakage current flowing to a gate electrode of a transistor.
【００１３】[0013]
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点にかかる半導体装置は、半導体
基板と、前記半導体基板上の所定領域に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電
極と、から構成されるＮチャネル型トランジスタと、か
ら構成され、前記ゲート絶縁膜は、前記半導体基板上の
所定領域に形成され、所定の比誘電率を有する第１誘電
率膜と、前記第１誘電率膜上に形成され、該第１誘電率
膜よりも低い比誘電率を有する第２誘電率膜と、から構
成される、ことを特徴とする。この発明によれば、Ｎチ
ャネル型トランジスタのゲート絶縁膜を２層で構成し、
高い比誘電率を有する第１誘電率膜を半導体基板側に、
低い比誘電率を有する第２誘電率膜をゲート電極側に形
成することによって、従来よりもゲート電極に流れるゲ
ートリーク電流を小さくすることができる。To achieve the above object, a semiconductor device according to a first aspect of the present invention comprises a semiconductor substrate, a gate insulating film formed in a predetermined region on the semiconductor substrate, An N-channel transistor including a gate electrode formed on the gate insulating film, and the gate insulating film is formed in a predetermined region on the semiconductor substrate, and has a predetermined relative dielectric constant. And a second dielectric constant film formed on the first dielectric constant film and having a lower relative dielectric constant than the first dielectric constant film. . According to the present invention, the gate insulating film of the N-channel transistor is composed of two layers,
A first dielectric constant film having a high relative dielectric constant is provided on the semiconductor substrate side;
By forming the second dielectric film having a low relative dielectric constant on the gate electrode side, a gate leak current flowing to the gate electrode can be reduced as compared with the related art.
【００１４】前記半導体基板上の所定領域に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極と、から構成されるＰチャネル型トランジスタを
さらに備え、前記Ｐチャネル型トランジスタのゲート絶
縁膜は、前記半導体基板上の所定領域に形成され、所定
の比誘電率を有する第３誘電率膜と、前記第３誘電率膜
上に形成され、該第３誘電率膜よりも高い比誘電率を有
する第４誘電率膜と、から構成されてもよいThe semiconductor device further includes a P-channel transistor including a gate insulating film formed in a predetermined region on the semiconductor substrate and a gate electrode formed on the gate insulating film. The gate insulating film is formed in a predetermined region on the semiconductor substrate and has a third dielectric constant film having a predetermined relative dielectric constant, and is formed on the third dielectric constant film and is higher than the third dielectric constant film. A fourth dielectric constant film having a relative dielectric constant.
【００１５】少なくとも、前記第１誘電率膜及び前記第
４誘電率膜の何れか一方は、７．０以上の比誘電率を有
してもよい。前記第１誘電率膜及び前記第４誘電率膜
は、同一の材質から形成され、前記第２誘電率膜及び前
記第３誘電率膜は、同一の材質から形成されてもよい。
前記Ｎチャネル型トランジスタのゲート電極は、前記半
導体基板と前記第１誘電率膜との間に、該第１誘電率膜
よりも低い比誘電率を有する第５誘電率膜をさらに備え
てもよい。前記第５誘電率膜の厚さは、１．５ｎｍ以下
であってもよい。前記半導体基板は、シリコン基板であ
り、前記第５誘電率膜は、シリコン酸化膜であってもよ
い。At least one of the first dielectric constant film and the fourth dielectric constant film may have a relative dielectric constant of 7.0 or more. The first dielectric constant film and the fourth dielectric constant film may be formed of the same material, and the second dielectric film and the third dielectric constant film may be formed of the same material.
The gate electrode of the N-channel transistor may further include a fifth dielectric constant film having a lower relative dielectric constant than the first dielectric constant film between the semiconductor substrate and the first dielectric constant film. . The thickness of the fifth dielectric constant film may be 1.5 nm or less. The semiconductor substrate may be a silicon substrate, and the fifth dielectric constant film may be a silicon oxide film.
【００１６】本発明の第２の観点にかかる半導体装置
は、半導体基板と、前記半導体基板上の所定領域に形成
された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に
形成された第１ゲート電極と、から構成される第１導電
型トランジスタと、前記半導体基板上の所定領域に形成
された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に
形成された第２ゲート電極と、から構成される第２導電
型トランジスタと、から構成され、前記第１ゲート絶縁
膜及び前記第２ゲート絶縁膜は、トランジスタの動作時
に、電子がトンネル効果によって、該第１ゲート絶縁膜
を透過する距離と該第２ゲート絶縁膜を透過する距離と
が実質的に等しくなるようなポテンシャル障壁を形成す
る、ことを特徴とする。この発明によれば、第１ゲート
絶縁膜を透過する距離と該第２ゲート絶縁膜を透過する
距離とが実質的に等しくなるため、トランジスタの導電
型によらず、ゲート電極に流れるゲートリーク電流が実
質的に等しくなり、同一の精度で第１及び第２導電型ト
ランジスタを制御することができる。A semiconductor device according to a second aspect of the present invention includes a semiconductor substrate, a first gate insulating film formed in a predetermined region on the semiconductor substrate, and a first gate insulating film formed on the first gate insulating film. A first conductivity type transistor including a first gate electrode, a second gate insulating film formed in a predetermined region on the semiconductor substrate, and a second gate electrode formed on the second gate insulating film. And a second conductivity type transistor. The first gate insulating film and the second gate insulating film are formed such that electrons pass through the first gate insulating film by a tunnel effect when the transistor operates. A potential barrier is formed such that the distance of the potential barrier is substantially equal to the distance of the transmission through the second gate insulating film. According to the present invention, the distance through the first gate insulating film is substantially equal to the distance through the second gate insulating film, so that the gate leakage current flowing through the gate electrode is independent of the conductivity type of the transistor. Are substantially equal, and the first and second conductivity type transistors can be controlled with the same accuracy.
【００１７】前記第１導電型トランジスタは、Ｎチャネ
ル型トランジスタであり、前記第１ゲート絶縁膜は、前
記半導体基板上に形成され、所定の比誘電率を有する第
１誘電率膜と、前記第１誘電率膜上に形成され、該第１
誘電率膜よりも低い比誘電率を有する第２誘電率膜と、
から構成されてもよい。前記第２導電型トランジスタ
は、Ｐチャネル型トランジスタであり、前記第２ゲート
絶縁膜は、前記半導体基板上に形成され、所定の比誘電
率を有する第３誘電率膜と、前記第３誘電率膜上に形成
され、該第３誘電率膜よりも高い比誘電率を有する第４
誘電率膜と、から構成されてもよい。The first conductivity type transistor is an N-channel type transistor, and the first gate insulating film is formed on the semiconductor substrate and has a first dielectric constant film having a predetermined relative dielectric constant. 1 formed on the dielectric constant film,
A second dielectric constant film having a lower dielectric constant than the dielectric constant film;
May be configured. The second conductivity type transistor is a P-channel type transistor, wherein the second gate insulating film is formed on the semiconductor substrate, and has a third dielectric constant film having a predetermined relative dielectric constant; A fourth dielectric film formed on the film and having a higher dielectric constant than the third dielectric film;
And a dielectric constant film.
【００１８】本発明の第３の観点にかかる半導体装置の
製造方法は、Ｐチャネル型トランジスタを形成する領域
（ＰｃｈＴｒ形成領域）の半導体基板上に、所定の比誘
電率を有する第１誘電率膜を形成する第１誘電率膜形成
工程と、Ｎチャネル型トランジスタを形成する領域（Ｎ
ｃｈＴｒ形成領域）の半導体基板上及び前記第１誘電率
膜上に、該第１誘電率膜よりも高い比誘電率を有する第
２誘電率膜を形成する第２誘電率膜形成工程と、前記Ｎ
ｃｈＴｒ形成領域の前記第２誘電率膜上に、該第２誘電
率膜よりも低い比誘電率を有する第３誘電率膜を形成す
る第３誘電率膜形成工程と、前記ＮｃｈＴｒ形成領域の
前記第３誘電率膜上及び前記ＰｃｈＴｒ形成領域の前記
第２誘電率膜上に、導電膜を形成する導電膜形成工程
と、前記第１誘電率膜、前記第２誘電率膜、前記第３誘
電率膜、及び、前記導電膜をパターニングするパターニ
ング工程と、を備えることを特徴とする。According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first dielectric constant film having a predetermined relative dielectric constant on a semiconductor substrate in a region where a P-channel transistor is formed (PchTr formation region); Forming a first dielectric constant film, and forming a region (N
a second dielectric constant film forming step of forming a second dielectric constant film having a higher relative dielectric constant than the first dielectric constant film on the semiconductor substrate in the (chTr formation region) and on the first dielectric constant film; N
forming a third dielectric constant film having a lower relative dielectric constant than the second dielectric constant film on the second dielectric constant film in the chTr formation region; Forming a conductive film on a third dielectric film and on the second dielectric film in the PchTr formation region; and forming the first dielectric film, the second dielectric film, and the third dielectric film. And a patterning step of patterning the conductive film.
【００１９】前記第２誘電率膜形成工程は、７．０以上
の比誘電率を有する絶縁膜を前記第２誘電率膜として形
成する工程を備えてもよい。前記第３誘電率膜形成工程
は、前記第１誘電率膜と実施的に同一の比誘電率を有す
る前記第３誘電率膜を形成する工程を備えてもよい。前
記第２誘電率膜形成工程は、前記ＮｃｈＴｒ形成領域の
前記半導体基板上に、前記第２誘電率膜よりも低い比誘
電率を有する第４誘電率膜を形成する第４誘電率膜形成
工程を備え、前記第４誘電率膜形成工程の後、前記第２
誘電率膜を形成する工程を備えてもよい。前記第４誘電
率膜形成工程は、厚さが１．５ｎｍ以下の前記第４誘電
率膜を形成する工程を備えてもよい。前記第４誘電率膜
形成工程は、シリコンの前記半導体基板上に、シリコン
酸化膜を前記第４誘電率膜として形成する工程を備えて
もよい。The second dielectric constant film forming step may include a step of forming an insulating film having a relative dielectric constant of 7.0 or more as the second dielectric constant film. The third dielectric constant film forming step may include a step of forming the third dielectric constant film having substantially the same relative dielectric constant as the first dielectric constant film. The second dielectric constant film forming step includes forming a fourth dielectric constant film having a lower relative dielectric constant than the second dielectric constant film on the semiconductor substrate in the NchTr formation region. After the fourth dielectric constant film forming step,
A step of forming a dielectric film may be provided. The fourth dielectric constant film forming step may include a step of forming the fourth dielectric constant film having a thickness of 1.5 nm or less. The fourth dielectric constant film forming step may include a step of forming a silicon oxide film as the fourth dielectric constant film on the silicon semiconductor substrate.
【００２０】[0020]
【発明の実施の形態】次に、本発明の第１の実施の形態
にかかる半導体装置の製造方法について図面を参照して
説明する。図１（ａ）は、第１の実施の形態にかかる製
造方法によって、ゲート電極を形成された状態の半導体
装置の構成を示す断面図である。図１（ｂ）及び図１
（ｃ）は、図１（ａ）に示したゲート電極の構成を示す
図である。半導体装置には、例えば図１（ａ）に示すよ
うに、Ｎチャネル型トランジスタ（Nch Tr）とＰチャネ
ル型トランジスタ（Pch Tr）とが同一の半導体基板１０
に形成されている。Next, a method of manufacturing a semiconductor device according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1A is a cross-sectional view illustrating a configuration of a semiconductor device in a state where a gate electrode is formed by the manufacturing method according to the first embodiment. 1 (b) and 1
FIG. 2C is a diagram showing a configuration of the gate electrode shown in FIG. In a semiconductor device, for example, as shown in FIG. 1A, an N-channel transistor (Nch Tr) and a P-channel transistor (Pch Tr) have the same semiconductor substrate 10.
Is formed.
【００２１】半導体基板１０は、例えばｐ型のシリコン
基板であり、所定領域に形成されたｐ型拡散層とｎ型拡
散層とを有する。ＮｃｈトランジスタとＰｃｈトランジ
スタとは、例えばＬＯＣＯＳ（Local Oxidation of Sil
icon）法等によって、半導体基板１０の表面に形成され
た素子分離用絶縁膜２０によって分離されている。Ｎｃ
ｈトランジスタ及びＰｃｈトランジスタでは、それぞれ
半導体基板１０上の所定領域にゲート絶縁膜３０が形成
され、ゲート絶縁膜３０上にゲート電極４０が形成され
ている。The semiconductor substrate 10 is, for example, a p-type silicon substrate, and has a p-type diffusion layer and an n-type diffusion layer formed in a predetermined region. The Nch transistor and the Pch transistor are, for example, LOCOS (Local Oxidation of Sil
The semiconductor device 10 is separated by an element isolation insulating film 20 formed on the surface of the semiconductor substrate 10 by an icon) method or the like. Nc
In each of the h transistor and the Pch transistor, a gate insulating film 30 is formed in a predetermined region on the semiconductor substrate 10, and a gate electrode 40 is formed on the gate insulating film 30.
【００２２】Ｎｃｈトランジスタのゲート絶縁膜３０
は、図１（ｂ）に示すように、２層から形成されてい
る。具体的には、ゲート電極４０側に比誘電率εが比較
的低い絶縁膜（低誘電率膜）３１が形成され、基板側に
比誘電率εが比較的高い絶縁膜（高誘電率膜）３２が形
成されている。なお、低誘電率膜３１は、例えば膜厚が
約１．５ｎｍのシリコン酸化（ＳｉＯ２）膜であり、高
誘電率膜３２は、例えば膜厚が約６．０ｎｍのタンタル
酸化（Ｔａ２Ｏ５）膜である。Ｐｃｈトランジスタのゲ
ート絶縁膜３０は、図１（ｃ）に示すように、２層から
形成されている。具体的には、ゲート電極４０側に高誘
電率膜３２が形成され、基板側に低誘電率膜３１が形成
されている。即ち、ＰｃｈトランジスタとＮｃｈトラン
ジスタとでは、ゲート絶縁膜３０の構成が逆になってい
る。Gate insulating film 30 of Nch transistor
Is formed of two layers, as shown in FIG. Specifically, an insulating film (low dielectric constant film) 31 having a relatively low relative dielectric constant ε is formed on the gate electrode 40 side, and an insulating film (high dielectric constant film) having a relatively high relative dielectric constant ε is formed on the substrate side. 32 are formed. The low dielectric constant film 31 is, for example, a silicon oxide (SiO 2 ) film having a thickness of about 1.5 nm, and the high dielectric constant film 32 is, for example, a tantalum oxide (Ta 2 O) having a thickness of about 6.0 nm. 5 ) A membrane. The gate insulating film 30 of the Pch transistor is formed of two layers as shown in FIG. Specifically, the high dielectric constant film 32 is formed on the gate electrode 40 side, and the low dielectric constant film 31 is formed on the substrate side. That is, the configuration of the gate insulating film 30 is reversed between the Pch transistor and the Nch transistor.
【００２３】次に、以上のような構成の半導体装置の製
造方法について説明する。図２（ａ）〜（ｆ）は、上記
半導体装置の各製造工程を示す断面図である。なお、図
２（ａ）〜（ｆ）では、理解を容易にするために、でき
るだけ図を簡略化している。半導体基板１０には、予め
イオン注入法等によって、所定領域に拡散層が形成さ
れ、ＬＯＣＯＳ法等によって、素子分離用絶縁膜２０が
形成されている。また、半導体基板１０は、拡散層の形
成や素子分離用絶縁膜２０の形成に必要な熱処理、剥離
処理、及び、洗浄処理等を予め施されている。Next, a method of manufacturing the semiconductor device having the above-described configuration will be described. 2A to 2F are cross-sectional views illustrating respective manufacturing steps of the semiconductor device. 2A to 2F, the figures are simplified as much as possible for easy understanding. In the semiconductor substrate 10, a diffusion layer is formed in a predetermined region in advance by an ion implantation method or the like, and an isolation insulating film 20 is formed by a LOCOS method or the like. In addition, the semiconductor substrate 10 is previously subjected to heat treatment, peeling treatment, cleaning treatment, and the like necessary for forming a diffusion layer and forming the element isolation insulating film 20.
【００２４】始めに、例えば抵抗加熱式の縦型拡散炉中
で、ドライ酸素雰囲気中、６５０℃、５分間の熱処理を
半導体基板１０に施す。これによって、図２（ａ）に示
すように、Ｐｃｈトランジスタの低誘電率膜３１となる
膜厚が約１．５ｎｍの熱酸化膜３１ａを、半導体基板１
０上に形成する。次に、熱酸化膜３１ａ上にフォトレジ
スト１を塗布し、露光技術等によって、図２（ｂ）に示
すように、Ｎｃｈトランジスタを形成する領域（Ｎｃｈ
Ｔｒ形成領域）を露出するように、フォトレジスト１を
パターニングする。続いて、例えば水で希釈したＨＦ溶
液を用いたエッチング技術等によって、図２（ｂ）に示
すように、ＮｃｈＴｒ形成領域の熱酸化膜３１ａを除去
する。First, the semiconductor substrate 10 is subjected to a heat treatment at 650 ° C. for 5 minutes in a dry oxygen atmosphere, for example, in a resistance heating type vertical diffusion furnace. As a result, as shown in FIG. 2A, the thermal oxide film 31a having a thickness of about 1.5 nm, which becomes the low dielectric constant film 31 of the Pch transistor, is formed on the semiconductor substrate 1.
0. Next, a photoresist 1 is applied on the thermal oxide film 31a, and a region (Nch) where an Nch transistor is to be formed as shown in FIG.
The photoresist 1 is patterned so as to expose the Tr formation region). Subsequently, as shown in FIG. 2B, the thermal oxide film 31a in the NchTr formation region is removed by, for example, an etching technique using an HF solution diluted with water.
【００２５】次に、フォトレジスト１を剥離して表面を
洗浄した後、図２（ｃ）に示すように、第２の絶縁膜で
ある膜厚が約６．０ｎｍのタンタル酸化膜３２ａを形成
する。このタンタル酸化膜３２ａの形成は、例えば減圧
ＣＶＤ（Chemical Vapor Deposition ）炉内で、液体の
ペンタエトキシタンタルと酸素ガスとを混合し、４００
ｍＴｏｒｒ、４５０℃で行われる。なお、この時点で
は、タンタル酸化膜３２ａは、アモルファス状態であ
り、まだ結晶化していない。Next, after removing the photoresist 1 and cleaning the surface, as shown in FIG. 2C, a tantalum oxide film 32a having a thickness of about 6.0 nm as a second insulating film is formed. I do. This tantalum oxide film 32a is formed by, for example, mixing liquid pentaethoxy tantalum and oxygen gas in a low pressure CVD (Chemical Vapor Deposition) furnace,
Performed at mTorr, 450 ° C. At this point, the tantalum oxide film 32a is in an amorphous state and has not yet been crystallized.
【００２６】タンタル酸化膜３２ａの形成後、図２
（ｃ）に示すように、タンタル酸化膜３２ａ上に、第３
の絶縁膜として膜厚が約１．５ｎｍのＨＴＯ（High Tem
peratureOxidation）膜と呼ばれるシリコン酸化膜３１
ｂを形成する。ＨＴＯ膜（シリコン酸化膜３１ｂ）は、
例えば減圧ＣＶＤ炉内で形成される。具体的には、Ｓｉ
Ｈ ４（モノシラン）とＮ２Ｏガスとを用い、８００℃、
２分間の熱処理によって、ＨＴＯ膜を形成する。なお、
この熱処理は、薄いシリコン酸化膜３１ｂを形成すると
共に、前の工程で形成したタンタル酸化膜３２ａの特性
を良好にするために行われる。即ち、上記熱処理によっ
て、減圧ＣＶＤ法では不足しがちな酸素をタンタル酸化
膜中へ供給し、アモルファス状態であるタンタル酸化膜
３２ａを結晶化することができる。After the formation of the tantalum oxide film 32a, FIG.
As shown in (c), a third layer is formed on the tantalum oxide film 32a.
HTO (High Tem) with a film thickness of about 1.5 nm
silicon oxide film 31 called “peratureOxidation” film
b is formed. The HTO film (silicon oxide film 31b)
For example, it is formed in a low pressure CVD furnace. Specifically, Si
H 4(Monosilane) and N2Using O gas, 800 ° C,
An HTO film is formed by a heat treatment for 2 minutes. In addition,
This heat treatment is performed when the thin silicon oxide film 31b is formed.
Both show the characteristics of the tantalum oxide film 32a formed in the previous process.
It is done to make it good. That is, the heat treatment
Oxygen, which tends to be insufficient by the low pressure CVD method, is tantalum oxidized.
Tantalum oxide film that is supplied into the film and is in an amorphous state
32a can be crystallized.
【００２７】次に、シリコン酸化膜３１ｂ上にフォトレ
ジスト２を塗布し、露光技術等によって、図２（ｄ）に
示すように、Ｐｃｈトランジスタを形成する領域（Ｐｃ
ｈＴｒ形成領域）を露出するように、フォトレジスト２
をパターニングする。そして、エッチング技術等によっ
て、図２（ｄ）に示すように、ＰｃｈＴｒ形成領域のシ
リコン酸化膜３１ｂを除去する。なお、シリコン酸化膜
３１ｂの除去は、タンタル酸化膜３２ａのエッチング速
度が、シリコン酸化膜３１ｂのエッチング速度に比べて
十分に遅くなるような条件で行われる。Next, a photoresist 2 is applied on the silicon oxide film 31b, and a region (Pc) where a Pch transistor is to be formed as shown in FIG.
The photoresist 2 is exposed so as to expose the hTr formation region).
Is patterned. Then, as shown in FIG. 2D, the silicon oxide film 31b in the PchTr formation region is removed by an etching technique or the like. The removal of the silicon oxide film 31b is performed under such a condition that the etching rate of the tantalum oxide film 32a is sufficiently lower than the etching rate of the silicon oxide film 31b.
【００２８】その後、フォトレジスト２を剥離し、必要
に応じて洗浄処理を行った後、ゲート電極４０となる材
料（例えば、窒化チタン（ＴｉＮ）やタングステン
（Ｗ））を、図２（ｅ）に示すように、シリコン酸化膜
３１ｂ及びタンタル酸化膜３２ａ上に堆積させて導電膜
４０ａを形成する。そして、フォトリソグラフィー技術
やエッチング技術等によって、図２（ｆ）に示すよう
に、導電膜４０ａ、シリコン酸化膜３１ｂ、タンタル酸
化膜３２ａ、及び、熱酸化膜３１ａをパターニングして
ゲート絶縁膜３０及びゲート電極４０を形成する。After that, the photoresist 2 is peeled off, and a cleaning process is performed if necessary. Then, a material (for example, titanium nitride (TiN) or tungsten (W)) to be the gate electrode 40 is removed as shown in FIG. As shown in FIG. 5, a conductive film 40a is formed by depositing on the silicon oxide film 31b and the tantalum oxide film 32a. Then, as shown in FIG. 2F, the conductive film 40a, the silicon oxide film 31b, the tantalum oxide film 32a, and the thermal oxide film 31a are patterned by a photolithography technique, an etching technique, and the like to form the gate insulating film 30 and The gate electrode 40 is formed.
【００２９】以上のようにして、図１に示した半導体装
置（Ｎｃｈトランジスタ及びＰｃｈトランジスタ）を完
成する。以上のようにして形成されたＮｃｈトランジス
タでは、例えば図３（ａ）に示すように、半導体基板１
０及びソースが接地される。そして、ドレインには＋
１．２（Ｖ）のドレイン電圧Ｖｄが、ゲート電極４０に
は＋１．５（Ｖ）のゲート電圧Ｖｇが印加される。As described above, the semiconductor device (Nch transistor and Pch transistor) shown in FIG. 1 is completed. In the Nch transistor formed as described above, for example, as shown in FIG.
0 and the source are grounded. And the drain is +
A drain voltage Vd of 1.2 (V) and a gate voltage Vg of +1.5 (V) are applied to the gate electrode 40.
【００３０】また、Ｐｃｈトランジスタでは、例えば図
３（ｂ）に示すように、半導体基板１０及びソースが接
地される。そして、ドレインには−１．２（Ｖ）のドレ
イン電圧Ｖｄが、ゲート電極４０には−１．５（Ｖ）の
ゲート電圧Ｖｇが印加される。以上のように電圧を印加
されることによって、Ｎｃｈトランジスタ及びＰｃｈト
ランジスタは動作する。しかし、以上のように電圧が印
加されると、Ｎｃｈトランジスタでは、電子がゲート絶
縁膜３０中を、半導体基板１０からゲート電極４０に向
かって流れる。一方、Ｐｃｈトランジスタでは、電子が
ゲート絶縁膜３０中を、ゲート電極４０から半導体基板
１０に向かって流れる。なお、図３（ａ）及び図３
（ｂ）中では、電子の流れる方向を矢印で示してある。In a Pch transistor, for example, as shown in FIG. 3B, the semiconductor substrate 10 and the source are grounded. Then, a drain voltage Vd of −1.2 (V) is applied to the drain, and a gate voltage Vg of −1.5 (V) is applied to the gate electrode 40. The Nch transistor and the Pch transistor operate by applying the voltage as described above. However, when the voltage is applied as described above, in the Nch transistor, electrons flow in the gate insulating film 30 from the semiconductor substrate 10 toward the gate electrode 40. On the other hand, in the Pch transistor, electrons flow in the gate insulating film 30 from the gate electrode 40 toward the semiconductor substrate 10. Note that FIG. 3A and FIG.
In (b), the direction in which electrons flow is indicated by arrows.
【００３１】以下に、上記電子の流れをバンド図を用い
て説明する。図４（ａ）及び図４（ｂ）は、それぞれＮ
ｃｈトランジスタ、Ｐｃｈトランジスタの各部に、上記
したような電圧を印加された場合のバンド図である。具
体的には、半導体基板１０、ゲート絶縁膜３０、及び、
ゲート電極４０のポテンシャルをそれぞれ示している。
上記したようにように、Ｎｃｈトランジスタでは、電子
がゲート絶縁膜３０中を、半導体基板１０からゲート電
極４０に向かって流れる。この際、図４（ａ）に示すよ
うに、半導体基板１０とゲート電極４０との間には、高
誘電率膜３２及び低誘電率膜３１のポテンシャル障壁が
存在する。即ち、電子は、半導体基板１０からゲート電
極４０までの間に、高誘電率膜３２及び低誘電率膜３１
のポテンシャル障壁をトンネル効果によって透過しなけ
ればならない。Hereinafter, the flow of the electrons will be described with reference to a band diagram. FIGS. 4A and 4B respectively show N
FIG. 4 is a band diagram in a case where the above-described voltage is applied to each part of a ch transistor and a Pch transistor. Specifically, the semiconductor substrate 10, the gate insulating film 30, and
The potential of the gate electrode 40 is shown.
As described above, in the Nch transistor, electrons flow from the semiconductor substrate 10 to the gate electrode 40 in the gate insulating film 30. At this time, as shown in FIG. 4A, a potential barrier of the high dielectric constant film 32 and the low dielectric constant film 31 exists between the semiconductor substrate 10 and the gate electrode 40. That is, electrons flow between the semiconductor substrate 10 and the gate electrode 40 between the high dielectric constant film 32 and the low dielectric constant film 31.
Must be transmitted through the tunnel barrier effect.
【００３２】また、Ｐｃｈトランジスタでは、電子がゲ
ート絶縁膜３０中を、ゲート電極４０から半導体基板１
０へ向かって流れる。この際も、図４（ｂ）に示すよう
に、ゲート電極４０と半導体基板１０との間には、低誘
電率膜３１及び高誘電率膜３２のポテンシャル障壁が存
在する。即ち、電子は、ゲート絶縁膜４０から半導体基
板１０までの間に、高誘電率膜３２及び低誘電率膜３１
のポテンシャル障壁をトンネル効果によって透過しなけ
ればならない。Further, in the Pch transistor, electrons move in the gate insulating film 30 from the gate electrode 40 to the semiconductor substrate 1.
Flow towards zero. Also at this time, as shown in FIG. 4B, a potential barrier of the low dielectric constant film 31 and the high dielectric constant film 32 exists between the gate electrode 40 and the semiconductor substrate 10. That is, electrons flow between the gate insulating film 40 and the semiconductor substrate 10 between the high dielectric constant film 32 and the low dielectric constant film 31.
Must be transmitted through the tunnel barrier effect.
【００３３】以上に示したように、Ｎｃｈトランジスタ
とＰｃｈトランジスタとでゲート絶縁膜３０の構成を変
えることによって、電子の透過距離が、Ｎｃｈトランジ
スタとＰｃｈトランジスタとで、実質的に等しくなる。
これによって、ＮｃｈトランジスタとＰｃｈトランジス
タの動作を同一精度で安定して制御することができる。
また、Ｎｃｈトランジスタでは、電子がゲート絶縁膜３
０を流れる際のポテンシャル障壁が多くすることができ
る。即ち、ＮｃｈトランジスタとＰｃｈトランジスタと
でゲート絶縁膜３０の構成を変えることによって、電子
の透過（トンネル）確率を小さくすることができる。即
ち、ゲート電極４０に流れる電流（ゲートリーク電流）
を、従来よりも小さくすることができる。As described above, by changing the configuration of the gate insulating film 30 between the Nch transistor and the Pch transistor, the transmission distance of electrons becomes substantially equal between the Nch transistor and the Pch transistor.
Thus, the operations of the Nch transistor and the Pch transistor can be stably controlled with the same accuracy.
Further, in the Nch transistor, electrons are transferred to the gate insulating film 3.
The potential barrier when flowing through zero can be increased. That is, by changing the configuration of the gate insulating film 30 between the Nch transistor and the Pch transistor, the probability of electron transmission (tunnel) can be reduced. That is, the current flowing through the gate electrode 40 (gate leak current)
Can be made smaller than before.
【００３４】図５は、本発明を適用したＮｃｈトランジ
スタと、従来のトランジスタとで、実際にゲート電圧Ｖ
ｇを印加してゲート絶縁膜のゲートリーク電流Ｉｇ特性
を調べた結果である。図５に示すように、本発明を適用
したトランジスタでは、低電流領域のゲートリーク電流
Ｉｇが、従来のトランジスタよりも２桁以上小さい。こ
のことから、ゲート絶縁膜３０を以上のような構成にす
ることによって、電子の透過確率が小さくなったことが
示される。FIG. 5 shows an Nch transistor to which the present invention is applied and a conventional transistor.
4 shows the result of examining the gate leakage current Ig characteristics of the gate insulating film by applying g. As shown in FIG. 5, in the transistor to which the present invention is applied, the gate leakage current Ig in the low current region is smaller than the conventional transistor by two digits or more. This indicates that the probability of transmission of electrons was reduced by configuring the gate insulating film 30 as described above.
【００３５】なお、ゲート電圧Ｖｇが２．５（Ｖ）以上
の領域では、ゲートリーク電流Ｉｇの大きさが、従来の
トランジスタと本発明を適用したトランジスタとでほと
んど変わらない。しかし、本発明が用いられる高集積化
されたデバイス等では、トランジスタの各部に印加され
る電圧の大きさは大きくても１．８Ｖ程度であるため、
特に問題はない。また、図５では、Ｎｃｈトランジスタ
についての結果を示したが、Ｐｃｈトランジスタでも、
電子の透過確率は、Ｎｃｈトランジスタと同様に小さ
い。In the region where the gate voltage Vg is 2.5 (V) or more, the magnitude of the gate leakage current Ig is almost the same between the conventional transistor and the transistor to which the present invention is applied. However, in a highly integrated device or the like to which the present invention is applied, the magnitude of the voltage applied to each part of the transistor is about 1.8 V at most.
There is no particular problem. FIG. 5 shows the result for the Nch transistor.
The electron transmission probability is as low as the Nch transistor.
【００３６】次に、本発明の第２の実施の形態にかかる
半導体装置の製造方法について図面を参照して説明す
る。図６（ａ）は、第２の実施の形態にかかる製造方法
によって、ゲート電極を形成された状態の半導体装置を
示す断面図である。図６（ｂ）及び図６（ｃ）は、図６
（ａ）に示したゲート電極の構成を示す図である。半導
体装置は、図６（ａ）に示すように、第１の実施の形態
で示した半導装置とほぼ同一の構成である。但し、ゲー
ト絶縁膜３０の構成が、第１の実施の形態とは異なる。Next, a method of manufacturing a semiconductor device according to a second embodiment of the present invention will be described with reference to the drawings. FIG. 6A is a cross-sectional view illustrating a semiconductor device in a state where a gate electrode is formed by the manufacturing method according to the second embodiment. FIG. 6B and FIG.
FIG. 3 is a diagram illustrating a configuration of a gate electrode illustrated in FIG. As shown in FIG. 6A, the semiconductor device has substantially the same configuration as the semiconductor device shown in the first embodiment. However, the configuration of the gate insulating film 30 is different from that of the first embodiment.
【００３７】Ｎｃｈトランジスタのゲート絶縁膜３０
は、図６（ｂ）に示すように、３層から構成されてい
る。具体的には、ゲート電極４０側から順に、比誘電率
εが比較的低い第１の絶縁膜（第１低誘電率膜）３３、
比誘電率εが比較的高い絶縁膜（高誘電率膜）３４、比
誘電率εが比較的低い第２の絶縁膜（第２低誘電率膜）
３５が形成されている。なお、第１低誘電率膜３３は、
例えば膜厚が約１．５ｎｍのシリコン酸化（ＳｉＯ２）
膜であり、高誘電率膜３４は、例えば膜厚が約６．０ｎ
ｍのタンタル酸化（Ｔａ２Ｏ５）膜である。また、第２
低誘電率膜３５は、シリコン酸化（ＳｉＯ２）膜であ
り、その膜厚は、第１低誘電率膜３３や高誘電率膜３６
よりも薄く、具体的には第１低誘電率膜３３の１／３〜
１／２の厚さである。Gate insulating film 30 of Nch transistor
Is composed of three layers, as shown in FIG. Specifically, in order from the gate electrode 40 side, a first insulating film (first low dielectric constant film) 33 having a relatively low relative dielectric constant ε,
An insulating film (high dielectric constant film) 34 having a relatively high relative dielectric constant ε, and a second insulating film (second low dielectric constant film) having a relatively low relative dielectric constant ε
35 are formed. Note that the first low dielectric constant film 33 is
For example, silicon oxide (SiO 2 ) having a thickness of about 1.5 nm
The high dielectric constant film 34 has a thickness of, for example, about 6.0 n.
m is a tantalum oxide (Ta 2 O 5 ) film. Also, the second
The low-dielectric-constant film 35 is a silicon oxide (SiO 2 ) film having a thickness of the first low-dielectric-constant film 33 or the high-dielectric-constant film 36.
Thinner, specifically, one third to one third of the first low dielectric constant film 33.
It is 1/2 the thickness.
【００３８】一方、Ｐｃｈトランジスタのゲート絶縁膜
３０は、図６（ｃ）に示すように、第１の実施の形態と
実質的に同一構成である。即ち、Ｐｃｈトランジスタの
ゲート絶縁膜３０は、２層から形成され、ゲート電極４
０側に高誘電率膜３４が形成され、基板側に比誘電率ε
が比較的低い第３の絶縁膜（第３低誘電率膜）３６が形
成されている。なお、第３低誘電率膜３６は、例えば膜
厚が２．０〜２．３ｎｍのシリコン酸化（ＳｉＯ２）膜
である。On the other hand, the gate insulating film 30 of the Pch transistor has substantially the same configuration as that of the first embodiment, as shown in FIG. That is, the gate insulating film 30 of the Pch transistor is formed from two layers, and the gate electrode 4
The high dielectric constant film 34 is formed on the 0 side, and the relative dielectric constant ε is formed on the substrate side.
A third insulating film (third low dielectric constant film) 36 having a relatively low thickness is formed. The third low dielectric constant film 36 is, for example, a silicon oxide (SiO 2 ) film having a thickness of 2.0 to 2.3 nm.
【００３９】次に、以上のような構成の半導体装置の製
造方法について説明する。図７（ａ）〜（ｆ）は、上記
半導体装置の各製造工程を示す断面図である。なお、図
７（ａ）〜（ｆ）では、理解を容易にするために、でき
るだけ図を簡略化している。半導体基板１０には、予め
イオン注入法等によって、所定領域に拡散層が形成さ
れ、ＬＯＣＯＳ法等によって、素子分離用絶縁膜２０が
形成されている。また、半導体基板１０は、拡散層の形
成や素子分離用絶縁膜２０の形成に必要な熱処理、剥離
処理、及び、洗浄処理等を予め施されている。Next, a method of manufacturing the semiconductor device having the above configuration will be described. FIGS. 7A to 7F are cross-sectional views illustrating respective manufacturing steps of the semiconductor device. 7A to 7F, the figures are simplified as much as possible to facilitate understanding. In the semiconductor substrate 10, a diffusion layer is formed in a predetermined region in advance by an ion implantation method or the like, and an isolation insulating film 20 is formed by a LOCOS method or the like. In addition, the semiconductor substrate 10 is previously subjected to heat treatment, peeling treatment, cleaning treatment, and the like necessary for forming a diffusion layer and forming the element isolation insulating film 20.
【００４０】始めに、第１の実施の形態と同様にして、
半導体基板１０上に第１の絶縁膜である膜厚が約１．５
ｎｍの熱酸化膜３６ａを形成する。そして、第１の実施
の形態と同様にして、図７（ａ）に示すように、Ｎｃｈ
Ｔｒ形成領域の熱酸化膜３６ａを除去する。その後、例
えば抵抗加熱式の縦型拡散炉中で、ドライ酸素雰囲気
中、６５０℃、２分間の熱処理を半導体基板１０に施
す。これによって、図７（ｂ）に示すように、半導体基
板１０及び熱酸化膜３６ａ上に、薄いシリコン酸化膜３
５ａを形成する。なお、Ｐｃｈトランジスタでは、熱酸
化膜３６ａ及びシリコン酸化膜３５ａが第３低誘電率膜
３６になる。First, as in the first embodiment,
The thickness of the first insulating film on the semiconductor substrate 10 is about 1.5
A thermal oxide film 36a of nm is formed. Then, similarly to the first embodiment, as shown in FIG.
The thermal oxide film 36a in the Tr formation region is removed. Thereafter, the semiconductor substrate 10 is subjected to a heat treatment at 650 ° C. for 2 minutes in a dry oxygen atmosphere, for example, in a resistance heating type vertical diffusion furnace. As a result, as shown in FIG. 7B, a thin silicon oxide film 3 is formed on the semiconductor substrate 10 and the thermal oxide film 36a.
5a is formed. In the Pch transistor, the thermal oxide film 36a and the silicon oxide film 35a become the third low dielectric constant film 36.
【００４１】続いて、第１の実施の形態と同様にして、
図７（ｃ）に示すように、シリコン酸化膜３５ａ上に、
膜厚が約６．０ｎｍのタンタル酸化膜３４ａと、膜厚が
約１．５ｎｍのシリコン酸化膜３３ａとを、この順で形
成する。その後、シリコン酸化膜３３ａ上にフォトレジ
スト２を塗布し、露光技術等によって、図７（ｄ）に示
すように、ＰｃｈＴｒ形成領域を露出するように、フォ
トレジスト２をパターニングする。Subsequently, as in the first embodiment,
As shown in FIG. 7C, on the silicon oxide film 35a,
A tantalum oxide film 34a having a thickness of about 6.0 nm and a silicon oxide film 33a having a thickness of about 1.5 nm are formed in this order. Thereafter, a photoresist 2 is applied on the silicon oxide film 33a, and the photoresist 2 is patterned by an exposure technique or the like so as to expose the PchTr formation region as shown in FIG. 7D.
【００４２】そして、エッチング技術等によって、図７
（ｄ）に示すように、ＰｃｈＴｒ形成領域のシリコン酸
化膜３３ａを除去する。なお、シリコン酸化膜３３ａの
除去は、タンタル酸化膜３４ａのエッチング速度が、シ
リコン酸化膜３３ａのエッチング速度に比べて十分に遅
くなるような条件で行われる。その後、フォトレジスト
２を剥離し、必要に応じて洗浄処理を行った後、第１の
実施の形態と同様にして、図７（ｅ）に示すように、シ
リコン酸化膜３３ａ及びタンタル酸化膜３４ａ上に導電
膜４０ａを形成する。FIG. 7 shows an etching technique or the like.
As shown in (d), the silicon oxide film 33a in the PchTr formation region is removed. The removal of the silicon oxide film 33a is performed under such a condition that the etching rate of the tantalum oxide film 34a is sufficiently lower than the etching rate of the silicon oxide film 33a. Thereafter, the photoresist 2 is removed, and a cleaning process is performed as necessary. Then, as shown in FIG. 7E, the silicon oxide film 33a and the tantalum oxide film 34a are formed in the same manner as in the first embodiment. A conductive film 40a is formed thereon.
【００４３】そして、フォトリソグラフィー技術やエッ
チング技術等によって、図７（ｆ）に示すように、導電
膜４０ａ、シリコン酸化膜３３ａ、タンタル酸化膜３４
ａ、シリコン酸化膜３５ａ、及び、熱酸化膜３６ａをパ
ターニングしてゲート絶縁膜３０及びゲート電極４０を
形成する。以上のようにして、図６に示した状態の半導
体装置（Ｎｃｈトランジスタ及びＰｃｈトランジスタ）
を完成する。Then, as shown in FIG. 7F, the conductive film 40a, the silicon oxide film 33a, and the tantalum oxide film 34 are formed by photolithography, etching, or the like.
a, the silicon oxide film 35a and the thermal oxide film 36a are patterned to form the gate insulating film 30 and the gate electrode 40. As described above, the semiconductor device (Nch transistor and Pch transistor) in the state shown in FIG.
To complete.
【００４４】以上のような構成でゲート絶縁膜３０を形
成することによって、Ｎｃｈトランジスタでは、動作時
のドレイン電流を大きくすることができる。これは、シ
リコン基板（半導体基板）１０上に薄いシリコン酸化膜
（第２低誘電率膜）３５を形成することによって、半導
体基板１０と第２低誘電率膜３５との界面にできる界面
準位が減少するためである。即ち、半導体基板（シリコ
ン基板）１０側に第２低誘電率膜（シリコン酸化膜）３
５が存在しない場合は、半導体基板１０と第２低誘電率
膜３５との間の界面準位が多く、ドレイン電流が流れに
くい。By forming the gate insulating film 30 with the above configuration, the drain current during operation can be increased in the Nch transistor. This is because, by forming a thin silicon oxide film (second low dielectric constant film) 35 on the silicon substrate (semiconductor substrate) 10, an interface state formed at the interface between the semiconductor substrate 10 and the second low dielectric constant film 35 is formed. Is to decrease. That is, the second low dielectric constant film (silicon oxide film) 3 is formed on the semiconductor substrate (silicon substrate) 10 side.
When 5 does not exist, the interface state between the semiconductor substrate 10 and the second low dielectric constant film 35 is large, and the drain current hardly flows.
【００４５】図８は、ゲート絶縁膜３０に上記第２低誘
電率膜３５が存在する場合と存在しない場合とで、上記
界面準位がどのように変化するかを調べた結果である。
図８に示すように、ゲート絶縁膜３０に上記第２低誘電
率膜３５が存在する方が、存在しない場合よりも界面準
位が少ない。このことから、ゲート絶縁膜３０を上記し
たような３層で形成することによって、２層で形成した
場合よりも、同じ印加電圧でドレイン電流を大きくする
ことができることが示された。即ち、Ｎｃｈトランジス
タのゲート絶縁膜３０を３層から形成することによっ
て、デバイスの高速化を実現することができる。FIG. 8 shows the results of examining how the interface state changes when the second low dielectric constant film 35 is present in the gate insulating film 30 and when it is not present.
As shown in FIG. 8, the presence of the second low dielectric constant film 35 in the gate insulating film 30 has less interface states than the absence thereof. This indicates that the drain current can be increased with the same applied voltage by forming the gate insulating film 30 with the three layers as described above, as compared with the case where the gate insulating film 30 is formed with two layers. That is, by forming the gate insulating film 30 of the Nch transistor from three layers, it is possible to realize a high-speed device.
【００４６】なお、上記したようにシリコン酸化膜（第
２低誘電率膜）３５をシリコン基板（半導体基板）１０
側に形成しているため、第１の実施の形態よりもゲート
電極４０に流れるゲートリーク電流が大きい。しかし、
上記したようにゲート絶縁膜３０と半導体基板１０との
界面準位を減らすことができる上、ゲートリーク電流の
大きさは、従来と比べて十分小さい。As described above, the silicon oxide film (second low dielectric constant film) 35 is formed on the silicon substrate (semiconductor substrate) 10.
Since it is formed on the side, the gate leak current flowing through the gate electrode 40 is larger than in the first embodiment. But,
As described above, the interface state between the gate insulating film 30 and the semiconductor substrate 10 can be reduced, and the magnitude of the gate leak current is sufficiently smaller than that of the related art.
【００４７】なお、ゲート絶縁膜３０では、比誘電率の
高低が以上に示した順番となるように、各絶縁膜を形成
すれば、成膜条件、成膜装置、絶縁膜の材料等は、上記
以外でもよい。例えば、熱酸化膜（シリコン酸化膜）３
１ａ，３６ａの形成では、急速熱処理炉中で、ドライ酸
素雰囲気中、８００℃、１０秒間の熱処理を半導体基板
１０に施すことによって、熱酸化膜３１ａ，３６ａを形
成してもよい。また、タンタル酸化膜３２，３４の形成
では、ＴａＣｌ５やＴａＦ５を用いたＣＶＤ法を用いて
もよく、Ｔａをターゲットとしたスパッタリング法を用
いてもよい。In the gate insulating film 30, if each insulating film is formed so that the relative permittivity is in the order shown above, the film forming conditions, the film forming apparatus, the material of the insulating film, etc. Other than the above may be used. For example, a thermal oxide film (silicon oxide film) 3
In the formation of 1a and 36a, thermal oxide films 31a and 36a may be formed by subjecting semiconductor substrate 10 to heat treatment at 800 ° C. for 10 seconds in a dry oxygen atmosphere in a rapid heat treatment furnace. In forming the tantalum oxide films 32 and 34, a CVD method using TaCl 5 or TaF 5 may be used, or a sputtering method using Ta as a target may be used.
【００４８】また、シリコン酸化膜３１ａ，３３ａの形
成では、上記ＨＴＯ法を用いてもよく、堆積型の酸化膜
成長法を用いてもよい。また、低誘電率絶縁膜としてシ
リコン酸化膜（ε＝３．９）を用いた場合、高誘電率絶
縁膜に比誘電率が７．０以上の材質を使用することによ
って、以上と同様の効果を得ることができる。このよう
な高誘電率絶縁膜として、例えばシリコン窒化膜があ
る。なお、シリコン窒化膜は、ＳｉＨ４（又はＳｉＨ２
Ｃｌ２やＳｉＣｌ４）ガスとＮＨ３ガスを用いたＣＶＤ
法によって形成される。In forming the silicon oxide films 31a and 33a, the above-described HTO method may be used, or a deposition type oxide film growth method may be used. When a silicon oxide film (ε = 3.9) is used as the low dielectric constant insulating film, the same effect as described above can be obtained by using a material having a relative dielectric constant of 7.0 or more for the high dielectric constant insulating film. Can be obtained. As such a high dielectric constant insulating film, for example, there is a silicon nitride film. The silicon nitride film is made of SiH 4 (or SiH 2
CVD using Cl 2 or SiCl 4 ) gas and NH 3 gas
Formed by the method.
【００４９】また、半導体基板（シリコン基板）１０側
に形成される薄い第２低誘電率膜３５は、窒素を含有す
る酸窒化膜であってもよい。この場合も、上記したよう
に基板との良好な界面特性、即ち少ない界面準位を得る
ことができる。なお、第２の実施の形態では、Ｎｃｈト
ランジスタで、第２低誘電率膜３５の厚さ分だけ第１低
誘電率膜３３、高誘電率膜３４の厚さを調節して、ゲー
ト絶縁膜３０の厚さが第１の実施の形態と実質的に同一
となるようにしてもよい。The thin second low dielectric constant film 35 formed on the semiconductor substrate (silicon substrate) 10 side may be an oxynitride film containing nitrogen. Also in this case, as described above, good interface characteristics with the substrate, that is, low interface states can be obtained. In the second embodiment, the thickness of the first low dielectric constant film 33 and the high dielectric constant film 34 is adjusted by the thickness of the second low dielectric constant film 35 in the Nch transistor to form the gate insulating film. The thickness of 30 may be substantially the same as that of the first embodiment.
【００５０】なお、第１及び第２の実施の形態で、ゲー
ト電極４０に流れるゲートリーク電流をさらに抑制する
場合、高誘電率膜３２，３４として比誘電率がタンタル
酸化膜よりも大きい絶縁膜を用いてもよい。例えば、Ｔ
ｉＯ２、ＢＳＴ（Ｂａ、Ｓｒ、Ｔｉ、及び、Ｏを基本元
素とする絶縁物）、ＰＺＴ（Ｐｂ、Ｚｒ、Ｔｉ、及び、
Ｏを主元素する絶縁物）、又は、アルミ酸化物（Ａｌ２
Ｏ３）等から形成される絶縁膜を用いてもよい。In the first and second embodiments, when the gate leakage current flowing through the gate electrode 40 is further suppressed, the high dielectric constant films 32 and 34 are made of an insulating film having a relative dielectric constant larger than that of the tantalum oxide film. May be used. For example, T
iO 2 , BST (insulators based on Ba, Sr, Ti, and O), PZT (Pb, Zr, Ti, and
An insulator mainly composed of O) or aluminum oxide (Al 2
An insulating film formed of O 3 ) or the like may be used.
【００５１】以上のような絶縁膜を高誘電率膜として用
いることによって、トランジスタの電気的特性を低下さ
せることなく、ゲート絶縁膜３０を厚くすることができ
る。また、ゲート絶縁膜３０を厚く形成することによっ
て、電子の透過確率を、上記実施の形態よりもさらに小
さくすることができる。例えば、タンタル酸化膜（ε＝
２５〜４５程度）の代わりにＢＳＴ膜（ε＝２００前
後）を高誘電率膜３２として用いた場合、バンド図は、
図９（ａ）に示すようになる。図９（ｂ）は、第１の実
施の形態で示したＮｃｈトランジスタのバンド図（図４
（ａ））と同様であり、比較のために示している。図９
（ａ）に示すように、ＢＳＴ膜を厚く形成してゲート絶
縁膜３０を厚くすることによって、電子の透過距離が長
くなる。即ち、電子の透過確率が小さくなり、ゲート電
極４０に流れるゲートリーク電流をより小さくすること
ができる。By using such an insulating film as the high dielectric constant film, the thickness of the gate insulating film 30 can be increased without deteriorating the electrical characteristics of the transistor. Further, by forming the gate insulating film 30 to be thick, the transmission probability of electrons can be further reduced as compared with the above embodiment. For example, a tantalum oxide film (ε =
When a BST film (（= about 200) is used as the high dielectric constant film 32 instead of the high dielectric constant film 32, the band diagram is as follows.
The result is as shown in FIG. FIG. 9B is a band diagram (FIG. 4) of the Nch transistor shown in the first embodiment.
It is the same as (a)) and is shown for comparison. FIG.
As shown in (a), the transmission distance of electrons is increased by forming the BST film thick and making the gate insulating film 30 thick. That is, the transmission probability of electrons decreases, and the gate leakage current flowing through the gate electrode 40 can be further reduced.
【００５２】また、Ｐｃｈトランジスタでも、上記した
ような高誘電率絶縁膜を用いることによってゲート絶縁
膜３０を厚く形成することができ、リーク電流をより小
さくすることができる。また、ゲート絶縁膜３０を構成
する絶縁膜の数は、上記以外でもよい。但し、上記した
ように、半導体基板１０とゲート電極４０との間にポテ
ンシャル障壁が形成され、電子の透過確率が十分小さく
なるように、絶縁膜の材質及び厚さが設定されなければ
ならない。Also, in the case of a Pch transistor, the gate insulating film 30 can be formed thick by using the high dielectric constant insulating film as described above, and the leak current can be further reduced. Further, the number of insulating films constituting the gate insulating film 30 may be other than the above. However, as described above, the material and thickness of the insulating film must be set so that a potential barrier is formed between the semiconductor substrate 10 and the gate electrode 40 and the probability of electron transmission is sufficiently reduced.
【００５３】[0053]
【発明の効果】以上の説明から明らかなように、本発明
によって、Ｎチャネル型トランジスタのゲート絶縁膜
を、電子が透過する距離を従来よりも長くすることがで
きる。これによって、従来よりもゲート電極に流れるゲ
ートリーク電流を小さくすることができる。また、本発
明によって、トランジスタの導電型に応じて、ゲート絶
縁膜の構成を変えることができる。これにより、電子が
ゲート絶縁膜を透過する距離を、トランジスタの導電型
によらず実質的に等しくすることができる。即ち、Ｎチ
ャネル型トランジスタとＰチャネル型トランジスタとを
同一の精度で制御することができる。As is apparent from the above description, according to the present invention, the distance for transmitting electrons through the gate insulating film of the N-channel transistor can be made longer than before. As a result, the gate leak current flowing through the gate electrode can be made smaller than in the conventional case. Further, according to the present invention, the structure of the gate insulating film can be changed depending on the conductivity type of the transistor. Thus, the distance that electrons pass through the gate insulating film can be made substantially equal regardless of the conductivity type of the transistor. That is, the N-channel transistor and the P-channel transistor can be controlled with the same accuracy.
【図１】第１の実施の形態にかかる半導体装置の構成を
示す断面図である。FIG. 1 is a cross-sectional view illustrating a configuration of a semiconductor device according to a first embodiment.
【図２】図１に示した半導体装置の各製造工程を示す断
面図である。FIG. 2 is a cross-sectional view showing each manufacturing step of the semiconductor device shown in FIG.
【図３】トランジスタの動作時に印加される電圧と、ゲ
ート絶縁膜を透過する電子の流れを示す図である。FIG. 3 is a diagram illustrating a voltage applied during operation of a transistor and a flow of electrons passing through a gate insulating film.
【図４】（ａ）は、Ｎチャネル型トランジスタを構成す
るゲート絶縁膜のバンド図である。（ｂ）は、Ｐチャネ
ル型トランジスタを構成するゲート絶縁膜のバンド図で
ある。FIG. 4A is a band diagram of a gate insulating film included in an N-channel transistor. FIG. 2B is a band diagram of a gate insulating film included in the P-channel transistor.
【図５】本発明を適用したトランジスタのゲート電極に
流れる電流と、従来のトランジスタのゲート電極に流れ
る電流の違いを示す図である。FIG. 5 is a diagram showing a difference between a current flowing to a gate electrode of a transistor to which the present invention is applied and a current flowing to a gate electrode of a conventional transistor.
【図６】第２の実施の形態にかかる半導体装置の構成を
示す断面図である。FIG. 6 is a sectional view illustrating a configuration of a semiconductor device according to a second embodiment;
【図７】図６に示した半導体装置の各製造工程を示す断
面図である。FIG. 7 is a cross-sectional view showing each manufacturing step of the semiconductor device shown in FIG.
【図８】シリコン基板の直上に形成される薄いシリコン
酸化膜の有無による、シリコン基板とゲート絶縁膜との
間に存在する界面準位の違いを示す図である。FIG. 8 is a diagram showing a difference in an interface state existing between a silicon substrate and a gate insulating film depending on the presence or absence of a thin silicon oxide film formed immediately above a silicon substrate.
【図９】Ｎチャネル型トランジスタのゲート絶縁膜によ
り高い比誘電率を有する絶縁膜を使用し、膜厚を厚くし
た場合の、電子の透過距離の違いを示すバンド図であ
る。FIG. 9 is a band diagram showing a difference in electron transmission distance when an insulating film having a higher relative dielectric constant is used as a gate insulating film of an N-channel transistor and the film thickness is increased.
【図１０】従来の半導体装置の各製造工程を示す断面図
である。FIG. 10 is a cross-sectional view showing each manufacturing step of a conventional semiconductor device.
【図１１】従来のトランジスタを構成するゲート絶縁膜
のバンド図である。FIG. 11 is a band diagram of a gate insulating film included in a conventional transistor.
１０ 半導体基板 ２０ 素子分離用絶縁膜 ３０ ゲート絶縁膜 ３１ 低誘電率膜 ３１ａ 熱酸化膜 ３１ｂ シリコン酸化膜 ３２ 高誘電率膜 ３２ａ タンタル酸化膜 ３３ 第１低誘電率膜 ３３ａ シリコン酸化膜 ３４ 高誘電率膜 ３４ａ タンタル酸化膜 ３５ 第２低誘電率膜 ３５ａ シリコン酸化膜 ３６ 第３低誘電率膜 ３６ａ 熱酸化膜 ４０ａ 導電膜 ４０ ゲート電極 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 20 Element isolation insulating film 30 Gate insulating film 31 Low dielectric constant film 31a Thermal oxide film 31b Silicon oxide film 32 High dielectric constant film 32a Tantalum oxide film 33 First low dielectric constant film 33a Silicon oxide film 34 High dielectric constant Film 34a Tantalum oxide film 35 Second low dielectric constant film 35a Silicon oxide film 36 Third low dielectric constant film 36a Thermal oxide film 40a Conductive film 40 Gate electrode
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB18 BB30 CC05 EE03 EE12 EE14 EE16 EE17 GG09 GG10 GG14 HH20 5F040 DA00 DA02 DB03 DC01 EC04 EC08 ED01 ED03 EK01 FC00 5F048 AC03 BA01 BB04 BB09 BB11 BB12 BG12 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 4M104 AA01 BB18 BB30 CC05 EE03 EE12 EE14 EE16 EE17 GG09 GG10 GG14 HH20 5F040 DA00 DA02 DB03 DC01 EC04 EC08 ED01 ED03 EK01 FC00 5F048 AC03 BA01 BB12 BB09 BB11 BB11
Claims (16)
と、前記ゲート絶縁膜上に形成されたゲート電極と、か
ら構成されるＮチャネル型トランジスタと、 から構成され、 前記ゲート絶縁膜は、 前記半導体基板上の所定領域に形成され、所定の比誘電
率を有する第１誘電率膜と、 前記第１誘電率膜上に形成され、該第１誘電率膜よりも
低い比誘電率を有する第２誘電率膜と、から構成され
る、 ことを特徴とする半導体装置。1. An N-channel transistor comprising: a semiconductor substrate; a gate insulating film formed in a predetermined region on the semiconductor substrate; and a gate electrode formed on the gate insulating film. The gate insulating film is formed in a predetermined region on the semiconductor substrate and has a first dielectric constant film having a predetermined relative dielectric constant; and the first dielectric constant film is formed on the first dielectric constant film. A second dielectric constant film having a lower relative dielectric constant than the second dielectric constant film.
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極と、から構成されるＰチャネル型トランジスタを
さらに備え、 前記Ｐチャネル型トランジスタのゲート絶縁膜は、 前記半導体基板上の所定領域に形成され、所定の比誘電
率を有する第３誘電率膜と、 前記第３誘電率膜上に形成され、該第３誘電率膜よりも
高い比誘電率を有する第４誘電率膜と、から構成され
る、 ことを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, further comprising a P-channel transistor including a gate insulating film formed in a predetermined region on the semiconductor substrate, and a gate electrode formed on the gate insulating film. A gate insulating film of the transistor is formed in a predetermined region on the semiconductor substrate and has a third dielectric constant film having a predetermined relative dielectric constant; and a third dielectric constant film formed on the third dielectric constant film. The semiconductor device according to claim 1, further comprising: a fourth dielectric film having a high relative dielectric constant.
４誘電率膜の何れか一方は、７．０以上の比誘電率を有
する、ことを特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein at least one of said first dielectric constant film and said fourth dielectric constant film has a relative dielectric constant of 7.0 or more. .
は、同一の材質から形成され、 前記第２誘電率膜及び前記第３誘電率膜は、同一の材質
から形成されている、 ことを特徴とする請求項２又は３に記載の半導体装置。4. The first dielectric constant film and the fourth dielectric constant film are formed of the same material, and the second dielectric film and the third dielectric constant film are formed of the same material. The semiconductor device according to claim 2, wherein:
極は、 前記半導体基板と前記第１誘電率膜との間に、該第１誘
電率膜よりも低い比誘電率を有する第５誘電率膜をさら
に備える、 ことを特徴とする請求項１乃至４の何れか１項に記載の
半導体装置。5. A gate electrode of said N-channel transistor, comprising: a fifth dielectric film having a lower relative dielectric constant than said first dielectric film between said semiconductor substrate and said first dielectric film. The semiconductor device according to claim 1, further comprising:
下である、ことを特徴とする請求項５に記載の半導体装
置。6. The semiconductor device according to claim 5, wherein said fifth dielectric constant film has a thickness of 1.5 nm or less.
縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲー
ト電極と、から構成される第１導電型トランジスタと、 前記半導体基板上の所定領域に形成された第２ゲート絶
縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲー
ト電極と、から構成される第２導電型トランジスタと、 から構成され、 前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、ト
ランジスタの動作時に、電子がトンネル効果によって、
該第１ゲート絶縁膜を透過する距離と該第２ゲート絶縁
膜を透過する距離とが実質的に等しくなるようなポテン
シャル障壁を形成する、 ことを特徴とする半導体装置。8. A first semiconductor device comprising: a semiconductor substrate; a first gate insulating film formed in a predetermined region on the semiconductor substrate; and a first gate electrode formed on the first gate insulating film. A second conductivity type transistor comprising: a conductivity type transistor; a second gate insulating film formed in a predetermined region on the semiconductor substrate; and a second gate electrode formed on the second gate insulating film. And wherein the first gate insulating film and the second gate insulating film allow electrons to be generated by a tunnel effect during operation of the transistor.
A semiconductor device, wherein a potential barrier is formed such that a distance transmitted through the first gate insulating film is substantially equal to a distance transmitted through the second gate insulating film.
ル型トランジスタであり、 前記第１ゲート絶縁膜は、前記半導体基板上に形成さ
れ、所定の比誘電率を有する第１誘電率膜と、前記第１
誘電率膜上に形成され、該第１誘電率膜よりも低い比誘
電率を有する第２誘電率膜と、から構成される、 ことを特徴とする請求項８に記載の半導体装置。9. The first conductivity type transistor is an N-channel type transistor, wherein the first gate insulating film is formed on the semiconductor substrate and has a first dielectric constant film having a predetermined relative dielectric constant; The first
9. The semiconductor device according to claim 8, comprising: a second dielectric constant film formed on the dielectric constant film and having a lower relative dielectric constant than the first dielectric constant film.
ネル型トランジスタであり、 前記第２ゲート絶縁膜は、前記半導体基板上に形成さ
れ、所定の比誘電率を有する第３誘電率膜と、前記第３
誘電率膜上に形成され、該第３誘電率膜よりも高い比誘
電率を有する第４誘電率膜と、から構成される、 ことを特徴とする請求項９に記載の半導体装置。10. The second conductivity type transistor is a P-channel type transistor, wherein the second gate insulating film is formed on the semiconductor substrate and has a third dielectric constant film having a predetermined relative dielectric constant; The third
The semiconductor device according to claim 9, further comprising: a fourth dielectric film formed on the dielectric film and having a higher relative dielectric constant than the third dielectric film.
域（ＰｃｈＴｒ形成領域）の半導体基板上に、所定の比
誘電率を有する第１誘電率膜を形成する第１誘電率膜形
成工程と、 Ｎチャネル型トランジスタを形成する領域（ＮｃｈＴｒ
形成領域）の半導体基板上及び前記第１誘電率膜上に、
該第１誘電率膜よりも高い比誘電率を有する第２誘電率
膜を形成する第２誘電率膜形成工程と、 前記ＮｃｈＴｒ形成領域の前記第２誘電率膜上に、該第
２誘電率膜よりも低い比誘電率を有する第３誘電率膜を
形成する第３誘電率膜形成工程と、 前記ＮｃｈＴｒ形成領域の前記第３誘電率膜上及び前記
ＰｃｈＴｒ形成領域の前記第２誘電率膜上に、導電膜を
形成する導電膜形成工程と、 前記第１誘電率膜、前記第２誘電率膜、前記第３誘電率
膜、及び、前記導電膜をパターニングするパターニング
工程と、 を備えることを特徴とする半導体装置の製造方法。11. A first dielectric constant film forming step of forming a first dielectric constant film having a predetermined relative dielectric constant on a semiconductor substrate in a region (PchTr formation region) where a P-channel transistor is formed; (NchTr)
Formation region) on the semiconductor substrate and on the first dielectric constant film,
Forming a second dielectric constant film having a higher relative dielectric constant than the first dielectric constant film; and forming the second dielectric constant film on the second dielectric constant film in the NchTr formation region. Forming a third dielectric constant film having a lower relative dielectric constant than the film; and forming the third dielectric constant film on the third dielectric constant film in the NchTr formation region and the second dielectric constant film in the PchTr formation region. A conductive film forming step of forming a conductive film thereon, and a patterning step of patterning the first dielectric constant film, the second dielectric constant film, the third dielectric constant film, and the conductive film. A method for manufacturing a semiconductor device, comprising:
上の比誘電率を有する絶縁膜を前記第２誘電率膜として
形成する工程を備える、ことを特徴とする請求項１１に
記載の半導体装置の製造方法。12. The method according to claim 11, wherein the second dielectric constant film forming step includes a step of forming an insulating film having a relative dielectric constant of 7.0 or more as the second dielectric constant film. The manufacturing method of the semiconductor device described in the above.
誘電率膜と実施的に同一の比誘電率を有する前記第３誘
電率膜を形成する工程を備える、ことを特徴とする請求
項１１又は１２に記載の半導体装置の製造方法。13. The method according to claim 13, wherein the step of forming the third dielectric constant film comprises:
13. The method of manufacturing a semiconductor device according to claim 11, further comprising a step of forming the third dielectric constant film having a practically the same relative dielectric constant as the dielectric constant film.
２誘電率膜よりも低い比誘電率を有する第４誘電率膜を
形成する第４誘電率膜形成工程を備え、 前記第４誘電率膜形成工程の後、前記第２誘電率膜を形
成する工程を備える、 ことを特徴とする請求項１１乃至１３の何れか１項に記
載の半導体装置の製造方法。14. The second dielectric constant film forming step includes: forming a fourth dielectric constant film having a lower relative dielectric constant than the second dielectric constant film on the semiconductor substrate in the NchTr formation region. The method according to any one of claims 11 to 13, further comprising: forming a second dielectric constant film after the fourth dielectric constant film forming step. A method for manufacturing a semiconductor device.
１．５ｎｍ以下の前記第４誘電率膜を形成する工程を備
える、ことを特徴とする請求項１４に記載の半導体装置
の製造方法。15. The semiconductor device according to claim 14, wherein said fourth dielectric constant film forming step includes a step of forming said fourth dielectric constant film having a thickness of 1.5 nm or less. Production method.
の前記半導体基板上に、シリコン酸化膜を前記第４誘電
率膜として形成する工程を備える、ことを特徴とする請
求項１４又は１５に記載の半導体装置の製造方法。16. The method according to claim 14, wherein the step of forming a fourth dielectric constant film includes a step of forming a silicon oxide film as the fourth dielectric constant film on the silicon semiconductor substrate. 13. The method for manufacturing a semiconductor device according to item 5.
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