JPH05136416A - Thin-film transistor utilizing plasma oxidation and method thereof - Google Patents
Thin-film transistor utilizing plasma oxidation and method thereofInfo
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は液晶カラーＴＶに於い
て、各画素をスイッチングする薄膜トランジスタ及びそ
の製造方法に関するものである。これは特にこのような
薄膜トランジスタにおいて、ソース電極とドレイン電極
間に於けるＮ＋不純物ドープアモルファスシリコン層
（Ｎ＋ａ−Ｓｉ層）を、ＲＩＥ技法によってエッチング
する代りに、シリコンナイトライド（ＳｉＮ）エッチン
グストッパー層を除き製造工程の容易なプラズマ酸化技
法によって、（ソース電極とドレイン電極間のＮ＋アモ
ルファスシリコン層を）酸化シリコン（ＳｉＯ２）層に
酸化して、ソース電極及びドレイン電極であるアルミニ
ウム表層に酸化アルミニウム（Ａｌ２Ｏ３）の絶縁層を
設けることにより、このような素子の製法が容易であ
り、その素子の動作及び耐久的信頼性が良好に維持でき
る薄膜トランジスタ及び、その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor for switching each pixel in a liquid crystal color TV and a manufacturing method thereof. This is particularly true in such a thin film transistor, where instead of etching the N + impurity-doped amorphous silicon layer (N + a-Si layer) between the source electrode and the drain electrode by the RIE technique, silicon nitride (SiN) etching is performed. Except for the stopper layer, a plasma oxidation technique that facilitates the manufacturing process is used to oxidize the N + amorphous silicon layer (between the source electrode and the drain electrode) into a silicon oxide (SiO 2 ) layer, and the aluminum surface layer serving as the source electrode and the drain electrode. The present invention relates to a thin film transistor in which such an element can be easily manufactured by providing an insulating layer of aluminum oxide (Al 2 O 3 ) and the operation and durability reliability of the element can be favorably maintained, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】一般的な薄膜トランジスタは図１のよう
に示す。ここではガラスの基板１の上に、ゲート電極２
のクロムとゲート絶縁層のシリコンナイトライド層３、
及び半導体層４であるアモルファスシリコン（ａ−Ｓ
ｉ）、エッチングストッパー層５であるシリコンナイト
ライド層、このシリコンナイトライド層５に隣接させた
Ｎ＋アモルファスシリコン層６、ソース電極及びドレイ
ン電極のアルミニウム層７を順次に積層させた構成でで
きており、このような薄膜トランジスタを製造する工程
は図２のような処理工程で行なわれる。2. Description of the Related Art A general thin film transistor is shown in FIG. Here, the gate electrode 2 is formed on the glass substrate 1.
Chromium and the silicon nitride layer 3 of the gate insulating layer,
And amorphous silicon (a-S) which is the semiconductor layer 4.
i), a silicon nitride layer which is an etching stopper layer 5, an N + amorphous silicon layer 6 adjacent to the silicon nitride layer 5, and an aluminum layer 7 of a source electrode and a drain electrode, which are sequentially laminated. Therefore, the process of manufacturing such a thin film transistor is performed by the processing process as shown in FIG.
【０００３】図２（ａ）の工程でガラス基板１上にゲー
ト電極２を形成し、次いで図２（ｂ）の工程でシリコン
ナイトライド層３と、アモルファスシリコン層４と、シ
リコンナイトライド層５とを積層し、図２（ｃ）の工程
ではシリコンナイトライド層５をエッチングによりパタ
ーニングし、エッチングストッパー層５を形成する。図
２（ｄ）の工程では、その上にＮ＋アモルファスシリコ
ン層６を形成し、図２（ｅ）の工程でアモルファスシリ
コン層４と、Ｎ＋アモルファスシリコン層６とをエッチ
ングによりパターニングし、図２（ｆ）の工程で参照番
号Ｎ＋アモルファスシリコン層６の上にソース、ドレイ
ンの電極となるアルミニウム層７を形成し、エッチング
ストッパー層５の上のアモルファスシリコン層４と、Ｎ
＋アモルファスシリコン層６とをエッチングにより処理
し、最終的に図２（ｇ）に示す薄膜トランジスタが得ら
れる。The gate electrode 2 is formed on the glass substrate 1 in the step of FIG. 2A, and then the silicon nitride layer 3, the amorphous silicon layer 4, and the silicon nitride layer 5 are formed in the step of FIG. 2B. 2 is laminated, and in the step of FIG. 2C, the silicon nitride layer 5 is patterned by etching to form the etching stopper layer 5. In the step of FIG. 2D, the N + amorphous silicon layer 6 is formed thereon, and the amorphous silicon layer 4 and the N + amorphous silicon layer 6 are patterned by etching in the step of FIG. In step 2 (f), an aluminum layer 7 to be source and drain electrodes is formed on the reference numeral N + amorphous silicon layer 6, and the amorphous silicon layer 4 and N on the etching stopper layer 5 are formed.
The + amorphous silicon layer 6 is processed by etching to finally obtain the thin film transistor shown in FIG.
【０００４】この時、上記図２（ｇ）の工程では、Ｎ＋
アモルファスシリコン層６の下にあるエッチングストッ
パー層５はソース電極、ドレイン電極間において、Ｎ＋
アモルファスシリコン層６をいわゆるＲＩＥ方法によっ
てエッチング処理する際、アモルファスシリコン層４が
浸透されるのを防止できるような層で、上記Ｎ＋アモル
ファスシリコン層６の形成は上記ＲＩＥ技法で処理する
のが通常である。[0004] In this case, FIG 2 (g) step, N +
The etching stopper layer 5 under the amorphous silicon layer 6 is N + between the source electrode and the drain electrode.
When the amorphous silicon layer 6 is etched by the so-called RIE method, it is a layer that can prevent the amorphous silicon layer 4 from penetrating, and the formation of the N + amorphous silicon layer 6 is usually performed by the RIE technique. Is.
【０００５】[0005]
【発明が解決しようとする課題】しかし、このような従
来の技術では上記ＲＩＥ方法によるＮ＋アモルファスシ
リコン層６の形成には極めて煩雑な技術を要するため、
そのエッチング程度の精密制御が至難であるという課題
があった。However, in such a conventional technique, an extremely complicated technique is required to form the N + amorphous silicon layer 6 by the RIE method.
There was a problem that precise control of the degree of etching was extremely difficult.
【０００６】すなわちソース電極、ドレイン電極間のＮ
＋アモルファスシリコン層６をＲＩＥ方法でエッチング
する際、アモルファスシリコン層４の浸透防止のため付
加的なエッチングストッパー層５を設けることにより、
このような半導体製造工程の工程数を増加させることに
なる。また、エッチングストッパー層５である上記シリ
コンナイトライド層を挿入することによりアモルファス
シリコン層４の蒸着後、Ｎ＋アモルファスシリコン層６
の連続蒸着が不可能なため、アルミニウム電極７下でＮ
＋アモルファスシリコン層６とアモルファスシリコン層
４の界面接着度が不良になり、これが素子の動作障害を
誘発するため、その薄膜トランジスタの特性の低下を来
たすのであった。That is, N between the source electrode and the drain electrode
+ When the amorphous silicon layer 6 is etched by the RIE method, by providing an additional etching stopper layer 5 for preventing penetration of the amorphous silicon layer 4,
This will increase the number of semiconductor manufacturing processes. Further, by inserting the above-mentioned silicon nitride layer which is the etching stopper layer 5, after vapor deposition of the amorphous silicon layer 4, the N + amorphous silicon layer 6 is formed.
Since continuous vapor deposition of N is impossible, N under the aluminum electrode 7
+ The degree of interfacial adhesion between the amorphous silicon layer 6 and the amorphous silicon layer 4 becomes poor, and this causes an operation failure of the element, which causes deterioration of the characteristics of the thin film transistor.
【０００７】本発明の目的は、上記のような従来技術の
問題点を改善するため、このような薄膜トランジスタの
製造法をプラズマ酸化方法で処理出来る新規な製造工程
を考えることによって、このような薄膜トランジスタを
容易に製造し、その素子の動作の特性と、素子の耐久性
の向上をはかることが出来る薄膜ＦＥＴトランジスタの
製造方法を提供することである。The object of the present invention is to improve the above-mentioned problems of the prior art by considering a novel manufacturing process capable of treating the manufacturing method of such a thin film transistor by a plasma oxidation method. To provide a method of manufacturing a thin film FET transistor capable of easily manufacturing the device and improving the operation characteristics of the device and the durability of the device.
【０００８】[0008]
【課題を解決するための手段】本発明は特に、上記の絶
縁層３と、アモルファスシリコン層４、Ｎ＋アモルファ
スシリコン層６を順次に連続蒸着した後、プラズマ酸化
方法によりソース電極とドレイン電極間のＮ＋アモルフ
ァスシリコン層６を酸化ケイ素（ＳｉＯ２）絶縁層８に
酸化させて、そのソース電極及びドレイン電極の外表層
には酸化アルミニウム（Ａｌ２Ｏ３）絶縁層９を形成し
たものである。According to the present invention, in particular, the insulating layer 3, the amorphous silicon layer 4 and the N + amorphous silicon layer 6 are sequentially and continuously vapor-deposited, and then a plasma oxidation method is used to separate the source and drain electrodes. The N + amorphous silicon layer 6 is oxidized into a silicon oxide (SiO 2 ) insulating layer 8 and an aluminum oxide (Al 2 O 3 ) insulating layer 9 is formed on the outer surface layers of the source electrode and the drain electrode thereof. ..
【０００９】[0009]
【作用】上述の手段によれば、アモルファスシリコン層
４、Ｎ＋アモルファスシリコン層６の製造工程間に、エ
ッチングストッパー層（絶縁層）の製造工程がなくな
る。According to the above means, the manufacturing process of the etching stopper layer (insulating layer) is eliminated between the manufacturing processes of the amorphous silicon layer 4 and the N + amorphous silicon layer 6.
【００１０】[0010]
【実施例】図３は、本発明による薄膜トランジスタを示
したものである。ここでは通常のガラス基板１の上にゲ
ート電極であるゲート層２が形成され、この上にシリコ
ンナイトライド絶縁層３と、アモルファスシリコン４、
Ｎ＋アモルファスシリコン層６、アルミニウム層７等を
積層処理させたものから、アルミニウム層７よりなるソ
ース電極とドレイン電極間のＮ＋アモルファスシリコン
層６をアモルファスシリコン層４の上層までプラズマ酸
化方法により酸化珪素ＳｉＯ２絶縁層８として設け、上
記アルミニウム層７の表層には酸化アルミニウム層９が
形成された構成である。FIG. 3 shows a thin film transistor according to the present invention. Here, a gate layer 2 which is a gate electrode is formed on a normal glass substrate 1, on which a silicon nitride insulating layer 3 and amorphous silicon 4 are formed.
The N + amorphous silicon layer 6, the aluminum layer 7 and the like are laminated, and the N + amorphous silicon layer 6 between the source electrode and the drain electrode made of the aluminum layer 7 is oxidized to the upper layer of the amorphous silicon layer 4 by the plasma oxidation method. It is provided as a silicon SiO 2 insulating layer 8, and an aluminum oxide layer 9 is formed on the surface layer of the aluminum layer 7.
【００１１】上記のような薄膜トランジスタは、その製
造工程を図４のようにして製造される。まず図４（ａ）
の工程でガラスの基板１の上にゲート電極であるクロム
を蒸着し、これをパターニング処理してゲート電極２を
形成する。次いで図４（ｂ）の工程では上記のゲート層
２の上にはゲート絶縁物質である絶縁層３と、アモルフ
ァスシリコン層４、Ｎ＋アモルファスシリコン層６を連
続蒸着し、図４（ｃ）の工程で、このＮ＋アモルファス
シリコン層６を同時にパターニング処理した後、さらに
図４（ｄ）の工程でソース電極とドレイン電極であるア
ルミニウムを蒸着してパターニング処理した後、図４
（ｅ）の工程でその表面にプラズマ酸化処理を行ない、
ソース電極とドレイン電極間に酸化珪素絶縁層８を形成
するものである。また、ソース電極とドレイン電極であ
るアルミニウム層７にも酸化アルミニウム層９が自ら形
成させる。なお、上記プラズマ酸化の処理条件は、
Ｏ２；１０ＳＣＣＭ−２０ＳＣＣＭ、温度；２５８℃−
３８８℃、チャンバー気圧０．１トルから１トルまでの
雰囲気にて処理するのが好ましい。The thin film transistor as described above is manufactured by the manufacturing process shown in FIG. First, FIG. 4 (a)
In the process of (1), chromium which is a gate electrode is vapor-deposited on the glass substrate 1, and this is patterned to form the gate electrode 2. Next, in the step of FIG. 4B, an insulating layer 3 which is a gate insulating material, an amorphous silicon layer 4 and an N + amorphous silicon layer 6 are continuously vapor-deposited on the gate layer 2 as shown in FIG. In the process, after patterning the N + amorphous silicon layer 6 at the same time, in the process of FIG. 4D, aluminum that is a source electrode and a drain electrode is vapor-deposited and patterned.
Plasma oxidation treatment is performed on the surface in the step (e),
The silicon oxide insulating layer 8 is formed between the source electrode and the drain electrode. Further, the aluminum oxide layer 9 is also formed on the aluminum layer 7 which is the source electrode and the drain electrode. The plasma oxidation treatment conditions are as follows:
O 2 ; 10 SCCM-20 SCCM, temperature; 258 ° C.-
It is preferable to treat in an atmosphere of 388 ° C. and a chamber pressure of 0.1 torr to 1 torr.
【００１２】このように本発明は、薄膜トランジスタを
製造する際に、ソース電極とドレイン電極間のＮ＋アモ
ルファスシリコン層をプラズマ酸化方法により、酸化膜
である酸化珪素絶縁膜８となし、また、アルミニウム層
７の表面を酸化アルミニウム絶縁膜９に自ら形成される
ようにしたものである。このようなプラズマ酸化技法は
簡単で、手間がかからずこのような素子を容易につくる
ことができる。As described above, according to the present invention, when the thin film transistor is manufactured, the N + amorphous silicon layer between the source electrode and the drain electrode is formed by the plasma oxidation method into the silicon oxide insulating film 8 which is an oxide film, and the aluminum film is formed. The surface of the layer 7 is formed on the aluminum oxide insulating film 9 by itself. Such a plasma oxidation technique is simple, hassle-free, and an element such as this can be easily manufactured.
【００１３】なお、上述の実施例においては、各アモル
ファスシリコン層４，６をそれぞれＰ型、Ｎ型としてＮ
チャンネルトランジスタを構成しているが、各アモルフ
ァスシリコン層４，６をそれぞれＮ型、Ｐ型としてＰチ
ャンネルトランジスタを構成する場合にも、本発明は適
用し得る。またゲート電極、ソース電極、ドレイン電極
をクロム、アルミニウムの金属層としたが、他の金属を
用いる場合にも、本発明は適用し得る。In the above embodiment, the amorphous silicon layers 4 and 6 are N-type and N-type, respectively.
Although the channel transistor is configured, the present invention can be applied to a case where the amorphous silicon layers 4 and 6 are respectively N-type and P-type to configure a P-channel transistor. Further, although the gate electrode, the source electrode and the drain electrode are made of chromium and aluminum metal layers, the present invention can be applied to the case of using other metals.
【００１４】[0014]
【発明の効果】このような素子をプラズマ酸化方法によ
り製造することで、３つの層３，４，６を連続蒸着した
後に処理することが可能で、上記Ｎ＋アモルファスシリ
コン層６とアモルファスシリコン層４に界面の安定性を
得ることができ、この素子の電気的及び、耐久的特性を
大きく向上させることができる。また、アルミニウム層
７に自ら酸化アルミニウム層９の絶縁膜を形成すること
により、保護機能も良好に維持できる。By manufacturing such an element by the plasma oxidation method, it is possible to process the three layers 3, 4 and 6 after continuous vapor deposition, and to process the N + amorphous silicon layer 6 and the amorphous silicon layer. 4, the stability of the interface can be obtained, and the electrical and durability characteristics of this device can be greatly improved. Further, by forming the insulating film of the aluminum oxide layer 9 on the aluminum layer 7 by itself, the protective function can be favorably maintained.
【図１】従来の薄膜トランジスタの縦断面図である。FIG. 1 is a vertical cross-sectional view of a conventional thin film transistor.
【図２】図１の薄膜トランジスタの製造工程を示す縦断
面図である。FIG. 2 is a vertical cross-sectional view showing a manufacturing process of the thin film transistor of FIG.
【図３】本発明による薄膜トランジスタの縦断面図であ
る。FIG. 3 is a vertical sectional view of a thin film transistor according to the present invention.
【図４】図３の薄膜トランジスタの製造工程を示す縦断
面図である。FIG. 4 is a vertical cross-sectional view showing a manufacturing process of the thin film transistor of FIG.
１…ガラス基板 ２…ゲート層 ３…絶縁層 ４…アモルファスシリコン層 ５…エッチングストッパー層 ６…Ｎ＋アモルファスシリコン層 ７…アルミニウム層 ８…酸化珪素絶縁層 ９…外表層DESCRIPTION OF SYMBOLS 1 ... Glass substrate 2 ... Gate layer 3 ... Insulating layer 4 ... Amorphous silicon layer 5 ... Etching stopper layer 6 ... N + amorphous silicon layer 7 ... Aluminum layer 8 ... Silicon oxide insulating layer 9 ... Outer surface layer
Claims (4)
ターンしたゲート層（２）と、該ゲート層（２）の上に
ゲート絶縁のための絶縁層（３）と、該絶縁層（３）の
上に前記ゲートの電圧により電荷が移動できるようにチ
ャネルを形成させるための第１のアモルファスシリコン
層（４）と、該第１のアモルファスシリコン層（４）の
上に不純物をドーピングした第２のアモルファスシリコ
ン層（６）を酸化珪素の絶縁層（８）で分離して形成さ
れたソース層とドレイン層と、該ソース層と該ドレイン
層の上にソースとドレインの電極形成のために形成され
たアルミニウム層（７）と、該アルミニウム層（７）の
表面に形成された絶縁膜のための酸化アルミニウム層
（９）とを、具備するプラズマ酸化を利用した薄膜トラ
ンジスタ。1. A gate layer (2) having a vapor deposition pattern of chromium on a glass substrate (1), an insulating layer (3) for gate insulation on the gate layer (2), and an insulating layer (3). 3) a first amorphous silicon layer (4) for forming a channel on which charges can be transferred by the voltage of the gate, and impurities are doped on the first amorphous silicon layer (4) A source layer and a drain layer formed by separating the second amorphous silicon layer (6) with an insulating layer (8) made of silicon oxide, and for forming source and drain electrodes on the source layer and the drain layer. A thin film transistor utilizing plasma oxidation, comprising: an aluminum layer (7) formed on the surface of the aluminum layer; and an aluminum oxide layer (9) for an insulating film formed on the surface of the aluminum layer (7).
（２）を蒸着し、該ゲート電極（２）に対する絶縁層
（３）に第１のアモルファスシリコン層（４）、及び不
純物をドーピングした第２のアモルファスシリコン層
（６）を連続的に蒸着した後、パターン工程を経てソー
ス電極とドレイン電極を形成するためのアルミニウム層
（７）を形成させ、その後、プラズマ酸化方法により前
記不純物をドープした前記第２のアモルファスシリコン
層（６）を前記第１のアモルファスシリコン層（４）と
の界面まで酸化させて酸化珪素絶縁層（８）を形成する
と同時に前記アルミニウム層（７）の外表層（９）を形
成するプラズマ酸化を利用した薄膜トランジスタの製造
方法。2. A gate electrode (2) is vapor-deposited on a glass substrate (1), and an insulating layer (3) for the gate electrode (2) is doped with a first amorphous silicon layer (4) and impurities. After continuously depositing the second amorphous silicon layer (6), an aluminum layer (7) for forming a source electrode and a drain electrode is formed through a patterning process, and then the impurities are doped by a plasma oxidation method. The second amorphous silicon layer (6) is oxidized up to the interface with the first amorphous silicon layer (4) to form a silicon oxide insulating layer (8), and at the same time, the outer surface layer of the aluminum layer (7) ( 9) A method for manufacturing a thin film transistor using plasma oxidation to form 9).
ド（ＳｉＮ）を蒸着させて形成する請求項２に記載のプ
ラズマ酸化を利用した薄膜トランジスタの製造方法。3. The method according to claim 2, wherein the insulating layer (3) is formed by depositing silicon nitride (SiN).
（６）は前記第１のアモルファスシリコン層（４）に前
記不純物をドーピングして形成する請求項２に記載のプ
ラズマ酸化を利用した薄膜トランジスタの製造方法。4. The method of manufacturing a thin film transistor using plasma oxidation according to claim 2, wherein the second amorphous silicon layer (6) is formed by doping the first amorphous silicon layer (4) with the impurities. ..
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102157565A (en) * | 2011-01-18 | 2011-08-17 | 北京大学深圳研究生院 | Manufacturing method of thin-film transistor |
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| KR100502096B1 (en) * | 1998-03-20 | 2005-12-02 | 삼성전자주식회사 | Contact structure of aluminum film and itio film, thin film transistor substrate using same and method for manufacturing same |
Citations (2)
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| JPS5825268A (en) * | 1981-08-07 | 1983-02-15 | Matsushita Electric Ind Co Ltd | Mos-type semiconductor device and manufacture thereof |
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1991
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Patent Citations (2)
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| KR910017646A (en) | 1991-11-05 |
| KR0152529B1 (en) | 1998-10-01 |
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