KR960016230B1 - Contact hole forming method - Google Patents

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이경복
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김주용
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    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Abstract

The method reduces the aspect ratio by forming an isolation oxide film(12b) and a gate electrode(14) as high as a silicon substrate, and it comprises the steps of: etching the first nitride film(19a) where an isolation oxide film and a gate electrode are formed; forming the first isolation oxide(12a) and an oxide film(20) by a thermal oxidation; removing the first isolation oxide(12a) and the oxide film(20) to deposit the second nitride film(19b) on the entire surface, and etching the second nitride film(19b) deposited on the region where the first isolation oxide film(12a) is removed; forming a gate oxide(13) on a silicon substrate(11) after forming the second isolation oxide(12b) by the thermal oxidation; depositing a polysilicon, to form a source/drain electrode(16) by an impurity-injection after forming the gate electrode(14); and forming a contact hole(18) after depositing an interfacial insulator(17) and a planarization.

Description

단차비가 감소된 반도체 소자의 콘택홀 형성방법Contact Hole Formation Method of Semiconductor Device with Reduced Step Ratio

제1도는 종래 기술에 의한 반도체 소자의 트랜지스터 제조후 콘택홀을 형성한 상태를 도시한 단면도.1 is a cross-sectional view showing a state in which a contact hole is formed after fabrication of a transistor of a semiconductor device according to the prior art.

제2A도 내지 제2F도는 본 발명에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 도시한 단면도.2A to 2F are cross-sectional views showing the step of forming a contact hole with reduced step ratio according to the present invention.

제3A도 내지 제3C도는 본 발명의 다른 실시예에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 설명하기 위해 도시한 단면도.3A to 3C are cross-sectional views illustrating a step of forming a contact hole with a reduced step ratio according to another embodiment of the present invention.

제4A도 내지 제4C도는 본 발명의 또다른 실시예에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 설명하기 위해 도시한 단면도.4A to 4C are cross-sectional views for explaining a step of forming a contact hole with a reduced step ratio according to another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1,11 : 실리콘 기판2,12 : 소자분리 산화막1,11 silicon substrate 2,12 device isolation oxide film

3,13 : 게이트 산화막4,14 : 게이트 전극3,13: gate oxide film 4,14: gate electrode

5 : 스페이서 산화막6, 16 : 소오스/드레인 전극5 spacer oxide film 6, 16 source / drain electrode

7,17 : 층간 절연막8,18 : 콘택홀7,17: interlayer insulating film 8,18: contact hole

12a : 제1소자분리 산화막12b : 제2소자분리 산화막12a: first device isolation oxide film 12b: second device isolation oxide film

14a : 금속배선19a : 제1질환막14a: metal wiring 19a: first disease membrane

19b : 제2질화막20 : 산화막19b: second nitride film 20: oxide film

21 : 식각홈21: etching groove

본 발명은 단차비가 감소된 반도체 소자의 콘택홀 형성방법에 관한 것으로, 특히 반도체 웨이퍼상에 소자간을 분리하기 위하여 형성하는 소자분리 산화막 또는 트랜지스터의 게이트 전극등의 상부면이 실리콘 기판의 표면과 비슷한 높이로 형성되도록하여 후공정의 콘택홀 형성시 콘택홀의 단차비가 감소되도록하는 반도체 소자의 콘택홀 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device having a reduced step ratio. In particular, an upper surface of a device isolation oxide film or a gate electrode of a transistor formed to separate devices on a semiconductor wafer is similar to that of a silicon substrate. The present invention relates to a method for forming a contact hole in a semiconductor device such that the stepped ratio of the contact hole is reduced when forming the contact hole in a later process.

일반적으로, 반도체 소자의 고집적화에 따라 단차비(aspect ratio)가 증가하게 되고, 이러한 단차비가 증가는 콘택홀에서의 층덮힘(stepcoverage), 평탄화 공정 및 접속불량등의 원인이 된다. 그러므로 콘택홀의 단차비를 감소시킬 경우 상기한 문제를 해결할 수 있어 반도체 소자의 특성을 향상시킬 수 있다.In general, an aspect ratio increases due to high integration of a semiconductor device, and the increase in the step ratio causes a step coverage in the contact hole, a planarization process, and a poor connection. Therefore, when the stepped ratio of the contact holes is reduced, the above problems can be solved and the characteristics of the semiconductor device can be improved.

종래의 기술에서는 제1도에 도시한 바와같이 실리콘 기판(1)상에 소자분리 산화막(2)을 형성하고, 게이트 전극(4)과 소오스/드레인 전극(6)으로 트랜지스터를 구성하고, 상기 소오스/드레인 전극(6)에 금속배선을 연결하기 위해 평탄화된 층간 절연막(7)을 일정부분 식각하여 콘택홀(8)을 형성한다.In the prior art, as shown in FIG. 1, an element isolation oxide film 2 is formed on a silicon substrate 1, a transistor is formed of a gate electrode 4 and a source / drain electrode 6, and the source In order to connect the metal wiring to the drain electrode 6, the planarized interlayer insulating film 7 is etched to form a contact hole 8.

여기서, 미설명 부호(3)는 게이트 산화막이고, 부호(5)는 스페이서 산화막이다.Here, reference numeral 3 denotes a gate oxide film, and reference numeral 5 denotes a spacer oxide film.

상기 형성된 소자분리 산화막(2)과 게이트 전극(4)이 실리콘 기판(1)의 표면보다 상당한 높이까지 올라오므로써 콘택홀(8) 형성시 콘택홀(8)의 단차비가 필연적으로 크게될 수 밖에 없다. 최근 고집적화 추세인 반도체 소자에서는 상기한 단차비의 문제가 더욱 심화되며, 특히 물리적 기상 증착방법으로 상기 콘택홀(8)을 통해 형성하는 금속배선 형성공정시 이러한 단차비의 심화문제로 층덮힘, 평탄화 공정 및 접속불량등을 유발하여 반도체 소자의 특성을 저하시키는 문제가 있다.Since the formed isolation oxide layer 2 and the gate electrode 4 are raised to a considerable height above the surface of the silicon substrate 1, the step difference ratio of the contact hole 8 is inevitably increased when the contact hole 8 is formed. none. In the semiconductor device, which has recently been highly integrated, the problem of the step difference is further intensified. In particular, in the process of forming a metal wiring formed through the contact hole 8 by physical vapor deposition, the step coverage and planarization are increased. There is a problem of deteriorating the characteristics of the semiconductor device by causing a process and connection failure.

따라서, 본 발명은 상기한 문제를 해결하기 위하여 소자분리 산화막 및/또는 게이트 전극등의 상부면이 실리콘 기판의 표면과 비슷한 위치가 되도록 형성하므로써 콘택홀의 단차비를 최소화할 수 있도록한 반도체 소자의 콘택홀 형성방법을 제공함에 그 목적이 있다.Accordingly, in order to solve the above problem, the present invention is formed so that the top surface of the device isolation oxide film and / or the gate electrode is positioned at a position similar to the surface of the silicon substrate, thereby minimizing the step difference ratio of the contact hole. The purpose is to provide a hole forming method.

이러한 목적을 달성하기 위한 본 발명의 단차비가 감소된 반도체 소자의 콘택홀 형성방법은 실리콘 기판(11)상에 제1질화막(19a)을 증착한 후, 마스크 공정 및 식각공정으로 소자분리 산화막이 형성될 부분과 게이트전극이 형성될 부분의 제1질화막(19a)을 식각하는 단계와, 상기 단계로부터 열적으로 산화공정을 실시하여 소자분리영역에 제1소자분리 산화막(12a)을, 게이트 전극이 형성될 부분에 산화막(20)을 동시에 형성하는 단계와, 상기 단계로부터 형성된 제1소자분리 산화막(12a) 및 산화막(20)을 제거한 후, 전체구조상부에 제2질화막(19b)을 증착한 다음, 마스크 공정 및 식각공정으로 상기 제1소자분리 산화막(12a)이 제거된 부분에 증착된 제2질화막(19b)을 식각하는 단계와, 상기 단계로부터 다시 열적으로 산화공정을 실시하여 상기 제1소자분리 산화막(12a)이 제거된 부분에 실리콘 기판(11)의 표면 높이정도로 제2소자분리 산화막(12b)을 형성한 후, 상기 식각되고 남은 제2질화막(19b)을 제거한 다음, 전체적으로 실리콘 기판(11)상에 게이트 산화막(13)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크를 사용하여 상기 산화막(20)이 제거되어 실리콘 기판(11) 표면이 함몰된 부분에 게이트 전극(14)을 형성한 후, 불순물 주입공정으로 소오스/드레인 전극(16)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성하는 단계로 이루어져, 콘택홀의 단차비에 직접적인 영향을 미치는 소자분리 산화막 및 게이트 전극을 실리콘 기판의 표면 높이가 되도록 형성하여 콘택홀의 단차비를 감소시키는 것을 특징으로 한다.In order to achieve the above object, the method for forming a contact hole of a semiconductor device having a reduced step ratio may include depositing a first nitride film 19a on a silicon substrate 11, and then forming a device isolation oxide layer by a mask process and an etching process. Etching the first nitride film 19a in the portion to be formed and the portion in which the gate electrode is to be formed, and performing a thermal oxidation process from the step to form the first device isolation oxide film 12a in the device isolation region and the gate electrode. Simultaneously forming the oxide film 20 on the portion to be formed, removing the first device isolation oxide film 12a and the oxide film 20 formed therefrom, and then depositing a second nitride film 19b on the entire structure, Etching the second nitride film 19b deposited on the portion where the first device isolation oxide film 12a is removed by a mask process and an etching process, and thermally oxidizing again from the step to separate the first device isolation. Oxide film (1 After the second device isolation oxide film 12b is formed on the portion where 2a) has been removed to the height of the surface of the silicon substrate 11, the etched and remaining second nitride film 19b is removed, and then on the silicon substrate 11 as a whole. Forming a gate oxide film 13 on the substrate, and depositing polysilicon on the entire structure from the step, and then removing the oxide film 20 using a gate electrode mask to depress the surface of the silicon substrate 11. After the gate electrode 14 is formed in the source / drain electrode 16, the source / drain electrode 16 is formed by an impurity implantation process, and then the planarization of the interlayer insulating film 17 over the entire structure is performed. Forming a contact hole 18 by using a device isolation oxide film and a gate electrode which have a direct influence on the step difference ratio of the contact hole. It characterized in that for reducing the ratio.

본 발명의 다른 목적은 소자분리 산화막 상부에 금속배선이 형성되는 반도체 소자에 있어 소자분리 산화막상부에 금속배선이 형성될 부분에 일정깊이로 식각홈을 형성하여 그 식각홈에 금속배선을 형성시키므로써 후공정의 콘택홀 형성시 콘택홀의 단차비를 감소시키는 것을 특징으로 한다.Another object of the present invention is to form an etching groove with a predetermined depth in a portion where a metal wiring is to be formed on the upper portion of the isolation oxide film in the semiconductor device in which the metal wiring is formed on the device isolation oxide film to form a metal wiring in the etching groove It is characterized in that the step ratio of the contact hole is reduced when forming the contact hole in a later process.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2A도 내지 제2F도는 본 발명에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 도시한 단면도로서, 제2A도는 실리콘 기판(11)상에 제1질화막(19a)을 증착한 후, 마스크 공정 및 식각공정으로 상기 증착된 제1질화막(19a)의 소정부분 즉, 후공정으로 소자분리 산화막이 형성될 부분과 게이트 전극이 형성될 부분을 실리콘 기판(11)이 노출될때까지, 식각한 상태를 도시한 것이다.2A to 2F are cross-sectional views illustrating a step of forming a contact hole with reduced step ratio according to the present invention, and FIG. 2A is a mask process after depositing a first nitride film 19a on a silicon substrate 11. And etching the predetermined portion of the deposited first nitride film 19a, that is, the portion where the device isolation oxide film is to be formed and the portion where the gate electrode is to be formed by the etching process, until the silicon substrate 11 is exposed. It is shown.

제2B도는 상기 제2A도의 상태하에서 열적으로 산화공정을 실시하여 소자분리영역에 제1소자분리 산화막(12A)을, 게이트 전극이 형성될 영역에 산화막(20)을 동시에 형성한 상태를 도시한 것이다.FIG. 2B shows a state in which the first device isolation oxide film 12A is formed in the device isolation region and the oxide film 20 is simultaneously formed in the region where the gate electrode is to be formed by thermally oxidizing under the condition of FIG. 2A. .

상기 산화공정의 방법은 종래의 방법이 적용된다.As the method of the oxidation process, a conventional method is applied.

제2C도는 상기 제1소자분리 산화막(12a) 및 상기 게이트 전극의 형성영역에 존재하는 산화막(20)을 완전히 제거한 후, 전체구조상부에 제2질화막(19b)을 증착한 다음, 마스크 공정 및 식각공정으로 상기 제1소자분리 산화막(12a)이 제거된 부분에 증착된 제2질화막(19b)을 제거한 상태를 도시한 것이다.FIG. 2C shows the removal of the oxide film 20 present in the formation region of the first device isolation oxide film 12a and the gate electrode, and then depositing a second nitride film 19b on the entire structure, followed by a mask process and etching. The state in which the second nitride film 19b deposited on the portion where the first device isolation oxide film 12a is removed by the process is removed.

제2D도는 상기 제2C도의 상태하에서 다시 열적으로 산화공정을 실시하여 소자간을 격리시키는 제2소자분리 산화막(12b)을 형성한 후, 상기 식각되고 남은 제2질화막(19b)을 제거한 다음, 전체적으로 실리콘 기판(11)상에 게이트 산화막(13)을 형성한 상태를 도시한 것이다.FIG. 2D is thermally oxidized again in the state of FIG. 2C to form a second device isolation oxide film 12b that isolates devices, and then removes the etched and remaining second nitride film 19b, and then, as a whole, The state in which the gate oxide film 13 is formed on the silicon substrate 11 is shown.

상기 형성된 제2소자분리 산화막(12b)은 그 두께가 상기 제1소자분리 산화막(12a)과 유사하지만 그 상부면이 실리콘 기판(11)의 표면과 비슷한 높이로 형성되어 후공정의 콘택홀 형성시 콘택홀의 단차비를 감소시킨다.The formed second device isolation oxide film 12b has a thickness similar to that of the first device isolation oxide film 12a, but its upper surface is formed at a height similar to that of the silicon substrate 11 to form a contact hole in a later process. Reduce the step ratio of the contact hole.

제2E도는 상기 제2D도의 상태하에서 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크를 사용하여 상기 산화막(20)이 제거된 부분에 게이트 전극(14)을 형성한 후, 불순물 주입공정으로 소오스/드레인 전극(16)을 형성하여 트랜지스터를 구성한 상태를 도시한 것이다.FIG. 2E shows polysilicon on the entire structure under the state of FIG. 2D, and then forms a gate electrode 14 on the portion where the oxide film 20 is removed using a gate electrode mask. A state in which a transistor is formed by forming the source / drain electrodes 16 is illustrated.

상기 게이트 전극(14)은 산화막(20)이 제거된 부분 즉, 실리콘 기판(11)의 함몰된 부분에 형성시키므로써, 형성된 게이트 전극(14)의 상부면이 실리콘 기판(11)의 표면과 비슷한 높이로 형성되어 상기 제2소자분리 산화막(12b)과 함께 후공정의 콘택홀 형성시 콘택홀의 단차비를 감소시킨다.The gate electrode 14 is formed at a portion where the oxide film 20 is removed, that is, a recessed portion of the silicon substrate 11, so that an upper surface of the formed gate electrode 14 is similar to the surface of the silicon substrate 11. It is formed to a height to reduce the step ratio of the contact hole when forming the contact hole in the post-process with the second device isolation oxide film 12b.

제2F도는 상기 제2E도의 상태하에서 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성한 상태를 도시한 것이다.FIG. 2F illustrates a state in which the contact hole 18 is formed using a contact mask after thickening and planarizing the interlayer insulating film 17 under the condition of FIG. 2E.

상기 콘택홀(18)은 단차비에 영향을 미치는 소자분리 산화막 및 게이트 전극의 상부면이 실리콘 기판(11)의 표면과 비슷한 높이인 상태로 형성시키므로써 전술한 제1도의 종래방법에 의해 형성된 콘택홀(8)보다 더 낮은 단차비를 갖게된다.The contact hole 18 is a contact formed by the conventional method of FIG. 1 by forming the upper surface of the device isolation oxide film and the gate electrode affecting the step ratio in a state similar to the surface of the silicon substrate 11. It has a lower step ratio than the hole 8.

제3A도 내지 제3C도는 본 발명의 다른 실시예에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 설명하기 위해 도시한 단면도로서, 소자분리 산화막상부에 금속배선이 형성되는 경우를 도시한 것이다. 이러한 구조를 갖는 반도체 소자는 종래방법을 기술한 제1도의 구조하에서 소자분리 산화막(2) 상부에 소정의 금속배선이 형성되는 구조를 갖게되므로 이후 형성되는 콘택홀의 단차비는 더욱 증가됨을 알 수 있다.3A to 3C are cross-sectional views illustrating a step of forming a contact hole with a reduced step ratio according to another embodiment of the present invention, and illustrates a case in which a metal wiring is formed on an element isolation oxide film. Since the semiconductor device having such a structure has a structure in which a predetermined metal wiring is formed on the device isolation oxide film 2 under the structure of FIG. 1, which describes the conventional method, it can be seen that the step difference ratio of a subsequent contact hole is further increased. .

제3A도는 상술한 제2A도 내지 제2C도의 공정단계를 거친 후, 소자분리영역에 열적으로 산화공정을 실시하여 소자간을 격리시키는 제2소자분리 산화막(12b)을 형성한 다음, 마스크 공정 및 식각공정으로 제2소자분리 산화막(12b) 상부의 일정부분 즉, 금속배선이 형성될 부분을 일정깊이로 식각하여 식각홈(21)을 형성하고, 상기 제2C도에 도시된 제2질화막(19b)을 제거한 후, 게이트 산화막(13)을 형성한 상태를 도시한 것이다.FIG. 3A illustrates a second device isolation oxide film 12b that thermally oxidizes the device isolation region to isolate the devices after the process steps shown in FIGS. 2A to 2C. In an etching process, an etching groove 21 is formed by etching a predetermined portion of the upper portion of the second device isolation oxide film 12b, that is, the portion where the metal wiring is to be formed, to a predetermined depth, and the second nitride film 19b shown in FIG. 2C. ), The gate oxide film 13 is formed.

제3B도는 상기 제3A도의 상태하에 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크 및 금속배선 마스크를 사용하여 제2C도의 산화막(20)이 제거된 부분에 게이트 전극(14)을, 상기 제2소자분리 산화막(12b) 상의 식각홈(21)에 금속배선(14a)을 형성한 후, 불순물 주입 공정으로 소오스/드레인 전극(16)을 형성하여 트랜지스터를 구성한 상태를 도시한 것이다.FIG. 3B illustrates the deposition of polysilicon over the entire structure under the state of FIG. 3A, and then using the gate electrode mask and the metallization mask, the gate electrode 14 is removed at the portion where the oxide film 20 of FIG. 2C is removed. The metal wiring 14a is formed in the etch groove 21 on the second device isolation oxide film 12b, and then the source / drain electrode 16 is formed by an impurity implantation process to form a transistor.

상기에서 게이트 전극(14)은 실리콘 기판(11)이 함몰된 부분에 형성되고, 금속배선(14a)은 실리콘 기판(11)의 표면과 높이가 비슷하게 형성된 제2소자분리 산화막(12b)상에 형성된 식각홈(21)에 형성되므로 후공정의 콘택홀 형성시 콘택홀의 단차비를 감소시킨다.In the above, the gate electrode 14 is formed on a portion where the silicon substrate 11 is recessed, and the metal wiring 14a is formed on the second device isolation oxide film 12b formed to have a height similar to the surface of the silicon substrate 11. Since it is formed in the etching groove 21 to reduce the step ratio of the contact hole during the formation of the contact hole in the post-process.

제3C도는 상기 제3B도의 상태하에서 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성한 상태를 도시한 것이다.FIG. 3C shows a state in which the contact hole 18 is formed using a contact mask after thickening and planarizing the interlayer insulating film 17 under the condition of FIG. 3B.

상기 제3A도 내지 제3C도의 공정단계로 형성된 콘택홀은 상술한 제2A도 내지 제2F도의 공정단계로 형성된 콘택홀과 마찬가지로 종래의 콘택홀보다 더 낮은 단차비를 갖는다.The contact holes formed by the process steps of FIGS. 3A through 3C have lower step ratios than the conventional contact holes, similarly to the contact holes formed by the process steps of FIGS. 2A through 2F.

제4A도 내지 제4C도는 본 발명의 또다른 실시예에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 설명하기 위해 도시한 단면도로서, 소자분리 산화막 상부에 금속배선이 형성되는 경우를 도시한 것이다.4A to 4C are cross-sectional views illustrating a step of forming a contact hole with a reduced step ratio according to still another embodiment of the present invention, and illustrates a case in which a metal wiring is formed on an element isolation oxide film. .

제4A도는 제1도에서와 같이 종래의 방법에 의해 소자분리 산화막(12)이 형성된 상태에서, 마스크 공정 및 식각공정으로 소자분리 산화막(12) 상부의 일정부분 즉, 금속배선이 형성될 부분을 일정깊이로 식각하여 식각홈(21)을 형성하고, 게이트 산화막(13)을 형성한 상태를 도시한 것이다.4A shows a portion of the upper portion of the device isolation oxide film 12, that is, the portion where the metal wiring is to be formed, by the mask process and the etching process in a state where the device isolation oxide film 12 is formed by a conventional method as in FIG. The etching groove 21 is formed by etching to a predetermined depth, and the gate oxide layer 13 is formed.

제4B도는 상기 제4A도의 상태하에서 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크 및 금속배선 마스크를 사용하여 제1도와 같이 실리콘 기판(11)상에 게이트 전극(14)을, 그리고 상기 소자분리 산화막(12)상의 식각홈(21)에 금속배선(14a)을 형성한 후, 불순물 주입 공정으로 소오스/드레인 전극(16)을 형성하여 트랜지스터를 구성한 상태를 도시한 것이다.FIG. 4B shows the deposition of polysilicon over the entire structure under the state of FIG. 4A, followed by the gate electrode 14 on the silicon substrate 11 as shown in FIG. 1 using a gate electrode mask and a metallization mask. The metal wiring 14a is formed in the etch groove 21 on the device isolation oxide film 12, and then the source / drain electrodes 16 are formed in the impurity implantation process to form a transistor.

상기에서 금속배선(14a)을 소자분리 산화막(12)상에 형성된 식각홈(21)에 형성하므로써 후공정의 콘택홀 형성시 콘택홀의 단차비는 금속배선(14a)의 높이만큼 감소된다.Since the metal wiring 14a is formed in the etch groove 21 formed on the device isolation oxide film 12, the step difference ratio of the contact hole is reduced by the height of the metal wiring 14a during the formation of the contact hole in the later process.

제4C도는 상기 제4B도의 상태하에서 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성한 상태를 도시한 것이다.4C shows a state in which the contact hole 18 is formed by using a contact mask after thickening and planarizing the interlayer insulating film 17 under the condition of FIG. 4B.

본 발명에 의하면, 제2A도 내지 제2F도의 공정단계와, 제3A도 내지 제3C도의 공정단계로 콘택홀을 형성할 경우 콘택홀 단차비가 기존의 콘택홀 단차비보다 현저히 낮게 형성시킬 수 있고, 또한 제4A도 내지 제4C도의 공정단계로 콘택홀을 형성할 경우 상기한 공정단계보다 단순하면서도 콘택홀 단차비를 기존의 콘택홀 단차비보다 낮게 형성시킬 수 있다.According to the present invention, when the contact hole is formed in the process steps of FIGS. 2A to 2F and the process steps of FIGS. 3A to 3C, the contact hole step ratio can be formed to be significantly lower than the existing contact hole step ratio. In addition, when the contact hole is formed in the process steps of FIGS. 4A to 4C, the contact hole step ratio may be lower than that of the existing contact hole step ratio while being simpler than the process step described above.

상술한 바와같이, 콘택홀의 단차비에 직접적인 영향을 미치는 소자 분리 산화막 및 게이트 전극 및 또는 소자분리 산화막상에 형성되는 금속배선을 최대한 실리콘 기판의 표면 높이와 갖게 형성시키므로써 콘택홀 형성시 콘택홀의 단차비를 감소시켜 후공정의 층덮힘, 평탄화 공정 및 배선 접속을 양호하게 하여 반도체 소자의 특성을 향상시킬 수 있다.As described above, by forming a metal wiring formed on the device isolation oxide film and the gate electrode and / or the device isolation oxide film, which have a direct influence on the step-difference ratio of the contact hole, with the surface height of the silicon substrate as much as possible, It is possible to improve the characteristics of the semiconductor device by reducing the difference ratio and making the later layer covering, the planarization process and the wiring connection favorable.

Claims (3)

반도체 소자의 콘택홀 형성방법에 있어서, 실리콘 기판(11)상에 제1질화막(19a)을 증착한 후, 마이크 공정 및 식각공정으로 소자분리 산화막이 형성될 부분과 게이트전극이 형성될 부분의 제1질화막(19a)을 식각하는 단계와, 상기 단계로부터 열적으로 산화공정을 실시하여 소자분리영역에 제1소자분리 산화막(12a)을, 게이트 전극이 형성될 부분에 산화막(20)을 동시에 형성하는 단계와, 상기 단계로부터 형성된 제1소자분리 산화막(12a) 및 산화막(20)을 제거한 후, 전체구조상부에 제2질화막(19b)을 증착한 다음, 마스크 공정 및 식각공정으로 상기 제1소자분리 산화막(12a)이 제거된 부분에 증착된 제2질화막(19b)을 식각하는 단계와, 상기 단계로부터 다시 열적으로 산화공정을 실시하여 상기 제1소자분리 산화막(12a)이 제거된 부분에 실리콘 기판(11)의 표면 높이가 되도록 제2소자분리 산화막(12b)을 형성한 후, 상기 식각되고 남은 제2질화막(19b)을 제거한 다음, 전체적으로 실리콘 기판(11)상에 게이트 산화막(13)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크를 사용하여 상기 산화막(20)이 제거되어 실리콘 기판(11) 표면이 함몰된 부분에 게이트 전극(14)을 형성한 후, 불순물 주입공정으로 소오스/드레인 전극(16)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성하는 단계로 이루어져, 콘택홀의 단차비에 직접적인 영향을 미치는 소자분리 산화막 및 게이트 전극을 실리콘 기판의 표면 높이가 되도록 형성하여 콘택홀의 단차비를 감소시키는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.In the method for forming a contact hole of a semiconductor device, after depositing the first nitride film 19a on the silicon substrate 11, the method of forming a portion where the device isolation oxide film and a gate electrode are to be formed by a microphone process and an etching process is performed. Etching the first nitride film 19a, and thermally oxidizing the same to form the first device isolation oxide film 12a in the device isolation region and the oxide film 20 in the portion where the gate electrode is to be formed. And removing the first device isolation oxide film 12a and the oxide film 20 formed from the step, depositing a second nitride film 19b over the entire structure, and then separating the first device by a mask process and an etching process. Etching the second nitride film 19b deposited on the portion where the oxide film 12a is removed, and thermally oxidizing again from the step to remove the first device isolation oxide film 12a from the silicon substrate. Surface height of 11 After forming the second device isolation oxide film 12b as much as possible, removing the etched and remaining second nitride film 19b, and then forming the gate oxide film 13 on the silicon substrate 11 as a whole. After depositing polysilicon on the entire structure, the oxide film 20 is removed using a gate electrode mask to form a gate electrode 14 in a portion where the surface of the silicon substrate 11 is recessed. Forming a source / drain electrode 16, and thickening and planarizing the interlayer insulating film 17 over the entire structure from the step, and then forming a contact hole 18 using a contact mask. A semiconductor comprising: an element isolation oxide film and a gate electrode having a direct influence on the step difference ratio of holes to form a surface height of a silicon substrate to reduce the step difference ratio of a contact hole How it's forming contact holes. 반도체 소자의 콘택홀 형성방법에 있어서, 실리콘 기판(11)상에 제1질화막(19a)을 증착한 후, 마스크 공정 및 식각공정으로 소자분리 산화막이 형성될 부분과 게이트전극이 형성될 부분의 제1질화막(19a)을 식각하는 단계와, 상기 단계로부터 열적으로 산화공정을 실시하여 소자분리영역에 제1소자분리 산화막(12a)을, 게이트 전극이 형성될 부분에 산화막(20)을 동시에 형성하는 단계와, 상기 단계로부터 형성된 제1소자분리 산화막(12a) 및 산화막(20)을 제거한 후, 전체구조상부에 제2질화막(19b)을 증착한 다음, 마스크 공정 및 식각공정으로 상기 제1소자분리 산화막(12a)이 제거된 부분에 증착된 제2질화막(19b)을 식각하는 단계와, 상기 단계로부터 다시 열적으로 산화공정을 실시하여 상기 제1소자분리 산화막(12a)이 제거된 부분에 실리콘 기판(11)의 표면 높이가 되도록 제2소자분리 산화막(12b)을 형성한 후, 마스크 공정 및 식각공정으로 상기 제2소자분리 산화막(12b) 상부에 소정의 금속배선이 형성될 부분을 일정 깊이로 식각하여 식각홈(21)을 형성한 다음, 상기 식각되고 남은 제2질화막(19b)을 제거하고, 전체적으로 실리콘 기판(11)상에 게이트 산화막(13)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크 및 금속배선 마스크를 사용하여 상기 산화막(20)이 제거되어 실리콘 기판(11) 표면이 함몰된 부분에 게이트 전극(14)을, 상기 제2소자분리 산화막(12b)상의 식각홈(21)에 금속배선(14a)을 형성한 후, 불순물 주입공정으로 소오스/드레인 전극(16)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성하는 단계로 이루어져, 콘택홀의 단차비에 직접적인 영향을 미치는 소자분리 산화막, 게이트 전극 및 소자분리 산화막상에 형성된 금속배선을 실리콘 기판의 표면 높이가 되도록 형성하여 콘택홀의 단차비가 감소시키는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.In the method for forming a contact hole of a semiconductor device, after depositing the first nitride film 19a on the silicon substrate 11, a portion of the portion where the device isolation oxide film and the gate electrode are to be formed is formed by a mask process and an etching process. Etching the first nitride film 19a, and thermally oxidizing the same to form the first device isolation oxide film 12a in the device isolation region and the oxide film 20 in the portion where the gate electrode is to be formed. And removing the first device isolation oxide film 12a and the oxide film 20 formed from the step, depositing a second nitride film 19b over the entire structure, and then separating the first device by a mask process and an etching process. Etching the second nitride film 19b deposited on the portion where the oxide film 12a is removed, and thermally oxidizing again from the step to remove the first device isolation oxide film 12a from the silicon substrate. Surface height of 11 After forming the second device isolation oxide film 12b to be etched, the etching groove 21 may be etched to a predetermined depth by etching a portion where a predetermined metal wiring is to be formed on the second device isolation oxide film 12b by a mask process and an etching process. And then removing the etched and remaining second nitride film 19b, and forming a gate oxide film 13 on the silicon substrate 11 as a whole, and depositing polysilicon on the entire structure from the step. Next, using the gate electrode mask and the metal wiring mask, the gate electrode 14 is formed on the portion where the surface of the silicon substrate 11 is recessed and the etch groove on the second device isolation oxide film 12b is removed. After the metal wiring 14a is formed on the 21, the source / drain electrodes 16 are formed by an impurity implantation process, and the interlayer insulating film 17 is thickly deposited and planarized on the entire structure from the above steps. Use Contact Mask The contact hole 18 is formed, and the metallization formed on the device isolation oxide film, the gate electrode, and the device isolation oxide film directly affecting the step difference ratio of the contact hole is formed so as to have the surface height of the silicon substrate. A method for forming a contact hole in a semiconductor device, characterized in that the ratio is reduced. 반도체 소자의 콘택홀 형성방법에 있어서, 공지의 방법에 의해 소자분리 산화막(12)이 형성된 상태에서, 마스크 공정 및 식각공정으로 상기 소자분리 산화막(12) 상부에 소정의 금속배선이 형성될 부분을 일정깊이로 식각하여 식각홈(21)을 형성한 다음, 전체적으로 실리콘 기판(11)상에 게이트 산화막(13)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크 및 금속배선 마스크를 사용하여 실리콘 기판(11)상에 게이트 전극(14)을, 상기 소자분리 산화막(12)상의 식각홈(21)에 금속배선(14a)을 형성한 후, 불순물 주입공정으로 소오스/드레인 전극(16)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성하는 단계로 이루어져, 콘택홀의 단차비에 영향을 미치는 소자분리 산화막상에 형성된 금속 배선을 소자분리 산화막 표면 높이가 되도록 형성하여 콘택홀의 단차비를 감소시키는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.In the method for forming a contact hole of a semiconductor device, in a state where the device isolation oxide film 12 is formed by a known method, a portion where a predetermined metal wiring is to be formed on the device isolation oxide film 12 by a mask process and an etching process is formed. Etching to a predetermined depth to form an etching groove 21, and then forming a gate oxide film 13 on the silicon substrate 11 as a whole, and depositing polysilicon on the entire structure from the step, and then forming a gate electrode. After the gate electrode 14 is formed on the silicon substrate 11 using the mask and the metal wiring mask, and the metal wiring 14a is formed in the etching groove 21 on the device isolation oxide film 12, an impurity implantation process is performed. Forming a source / drain electrode 16, and thickening and planarizing the interlayer insulating film 17 over the entire structure from the step, and then forming a contact hole 18 using a contact mask, A method for forming a contact hole in a semiconductor device, characterized in that the metal wiring formed on the element isolation oxide film affecting the step difference ratio of the contact hole is formed to be the height of the device isolation oxide film to reduce the step difference ratio of the contact hole.
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