JPH0637317A - Thin-film transistor and manufacturing method thereof - Google Patents

Thin-film transistor and manufacturing method thereof

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JPH0637317A
JPH0637317A JP7879791A JP7879791A JPH0637317A JP H0637317 A JPH0637317 A JP H0637317A JP 7879791 A JP7879791 A JP 7879791A JP 7879791 A JP7879791 A JP 7879791A JP H0637317 A JPH0637317 A JP H0637317A
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silicon dioxide
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Marie I Harrington
John R Troxell
ジョン・リチャード・トロキセル
マリー・アイリーン・ハリントン
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General Motors Corp <Gm>
ゼネラル・モーターズ・コーポレーション
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Abstract

PURPOSE: To provide a method for manufacturing a thin-film field effect transistor comprising constant-thickness gate insulation layer and conductive gate layer, for improved transistor performance.
CONSTITUTION: On a surface of a substrate 36, silicon dioxide (SiO2) layers 42 and 46 are present, which surround a polysilicon island 44. The SiO2 layers 42 and 46, of substantially even thickness, contact to the edge part of the polysilicon island. A gate insulator layer 50 of SiO2, with an even thickness is on the surface of the polysilicon island 44. A doped polysilicon conductive gate 52 is, preferably, on the gate insulator layer 50, while extending across a part of the polysilicon island. Such part of the polysilicon island 44 as on the opposite side of the conductive gate 52 is doped, to form a source 51 and a drain 53 of a transistor.
COPYRIGHT: (C)1994,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、薄膜電界効果トランジスタおよび同トランジスタを製造する方法に関する。 The present invention relates to a method of manufacturing a thin film field effect transistor and the transistor. 特に、本発明は、トランジスタの性能を改善するため均一な厚さのゲート絶縁層を有する薄膜電界効果トランジスタおよび同トランジスタの製法に関する。 In particular, the present invention relates to a process for the production of thin film field effect transistor and the transistor having a gate insulating layer of uniform thickness to improve the performance of the transistor.

【0002】 [0002]

【従来の技術】一般に、薄膜電界効果トランジスタは、 In general, thin film field effect transistor,
一般に二酸化シリコンの薄いゲート絶縁層が一部にわって延長する、矩形状の多結晶シリコン(以下本文では、 In general, a thin gate insulating layer of silicon dioxide is prolonged by dividing the part, rectangular polycrystalline silicon (hereinafter body,
「ポリ・シリコン」と呼ぶ)のアイランド即ち領域を含む。 Including an island or region of the call) and the "poly-silicon". 一般にドープされたポリ・シリコンの導電ゲート層が、前記ゲート絶縁層上に存在する。 In general the conductive gate layer of doped polysilicon is present on the gate insulating layer. 略々金属の導電接点が、ゲート層の両側のポリ・シリコン層の部分上に延長してこれと接触し、トランジスタのソースおよびドレーンと接触している。 Conductive contacts of substantially metal is in contact therewith and extending over portions of the sides of the polysilicon layer of the gate layer, in contact with the source and drain of the transistor.

【0003】まず、添付図面の図1および図2においては、従来技術の薄膜電界効果トランジスタ10の斜視図(図1)およびその図1の線2−2に関する断面図(図2)が示される。 [0003] First, in FIG. 1 and FIG. 2 of the accompanying drawings, perspective view of a thin film field effect transistor 10 of the prior art (FIG. 1) and a cross-sectional view relating to line 2-2 of FIG. 1 (FIG. 2) is shown . この薄膜電界効果トランジスタ10 The thin film field effect transistor 10
は、ポリ・シリコンのアイランド(領域)14を載置した二酸化シリコンの如き絶縁材の基板12を含む。 Includes a substrate 12 of such insulating material as silicon dioxide were placed on poly-silicon island (region) 14. 基板の二酸化シリコンは、ガラスの板あるいはシリコンの主体部の如き別の材料の主体部上の1つの層でよい。 Silicon dioxide substrate may be a single layer on the main portion of another material such as a main body portion of the glass plate or silicon. ポリ・シリコン・アイランド14の一部を横切って延びているのは、典型的には二酸化シリコンである薄いゲート絶縁層16である。 Extending across a portion of the polysilicon island 14 is typically a thin gate insulating layer 16 is silicon dioxide. このゲート絶縁層16は、ポリ・シリコン・アイランド14の上面18と、その1対の対向側縁部20とを横切って延長している。 The gate insulating layer 16, the upper surface 18 of the polysilicon island 14 and extends across the opposite side edge portions 20 of the pair. 典型的にはドープされたポリ・シリコンである導電ゲート22が、ゲート絶縁層16上にある。 Typically conductive gate 22 is doped poly-silicon, is on the gate insulating layer 16. ゲート22の対向縁部におけるポリ・シリコン・アイランド14の各部分はドープされて、トランジスタ10のソース領域23とドレーン領域25とを形成する。 Each portion of the polysilicon island 14 at the opposite edges of the gate 22 is doped to form a source region 23 and drain region 25 of the transistor 10. 一般に金属である導電接点(電極) Generally a metal conductive contacts (electrodes)
24および26は、それぞれトランジスタ10のソース領域23およびドレーン領域25上に延長してこれと係合している。 24 and 26 is engaged therewith respectively extend on the source region 23 and drain region 25 of the transistor 10. 導電接点(電極)28もまた、ゲート22 Conductive contacts (electrodes) 28 is also the gate 22
上に延長してこれと接触している。 To extend to above are in contact with it.

【0004】次に、図3乃至図6においては、薄膜電界効果トランジスタ10を製造する典型的な方法の各段階が示されている。 [0004] Next, in FIG. 3 through 6, each stage of an exemplary method of manufacturing a thin film field effect transistor 10 is shown. 図3に示されるように、ポリ・シリコン層30が最初に基板12上に付着される。 As shown in FIG. 3, the poly-silicon layer 30 is deposited initially on the substrate 12. 次いで、ポリ・シリコンに対するエッチャントにより腐食されないフォトレジスト材の如き材料のマスク32が、ポリ・シリコン層30の領域上に形成され、これが標準的なフォトリソグラフィ手法を用いてアイランド14を形成する。 Then, the mask 32 of a material such as photo which is not corroded by an etchant resist material for poly-silicon is formed on a region of the polysilicon layer 30, which forms an island 14 using standard photolithographic techniques. 図4に示されるように、次にポリ・シリコン層30 As shown in FIG. 4, then the poly-silicon layer 30
の露出された領域がプラズマ・エッチングの如き適当なエッチング法を用いて除去されて、ポリ・シリコン・アイランド14を残す。 Exposed regions of are removed using a suitable etching technique such as plasma etching, leaving the polysilicon island 14. マスク32は、二酸化シリコンから作ることができ、化学的エッチングも使用することができる。 Mask 32 may be made from silicon dioxide, it can also be used chemical etching. 図5に示されるように、次に、ポリ・シリコン・アイランド14を酸素の雰囲気中で、ポリ・シリコンが酸化されてアイランド14上に二酸化シリコン層を形成する温度で加熱することにより、アイランド14の上面18および縁部20に二酸化シリコン・ゲート層16 As shown in FIG. 5, then, the polysilicon island 14 in an oxygen atmosphere at, by poly-silicon is heated at a temperature to form a silicon dioxide layer on the island 14 is oxidized, the island 14 the top surface 18 and edge 20 in the silicon dioxide gate layer 16
が形成される。 There is formed. 次いで、図6に示されるように、ドープされたポリ・シリコンのゲート層22がゲート絶縁層1 Then, as shown in FIG. 6, the gate layer of doped polysilicon 22 is a gate insulating layer 1
6上に付着される。 It is deposited on 6.

【0005】 [0005]

【発明が解決しようとする課題】薄膜電界効果トランジスタ10の上記の製法の結果として生じる問題は、ゲート絶縁層16が均一な厚さでないことである。 Problems arising as a result of the above process of the thin film field effect transistor 10 [0005] is that the gate insulating layer 16 is not a uniform thickness. 図2に更に明瞭に示されるように、ゲート絶縁層16は、ポリ・ As shown more clearly in FIG. 2, the gate insulating layer 16, poly
シリコン・アイランド14の縁部20にわたって延長するため著しく薄くなる。 Significantly thinner to extend over the edge 20 of the silicon island 14. 更に、熱酸化プロセスの応力のもたらす抑制要因が、ポリ・シリコンの頂縁部に沿って薄い酸化物領域をもたらす結果となることがある。 Furthermore, suppression factors resulting stress of the thermal oxidation process, sometimes that results in a thin oxide region along the top edge of the polysilicon. ゲート絶縁層16の如き絶縁体内の電界が絶縁体の厚さと反比例するため、このような薄い領域における電界はゲート絶縁層16中の平均電界よりかなり高くなる。 An electric field in such insulating body of the gate insulating layer 16 is inversely proportional to the thickness of the insulator, the electric field in such thin regions is considerably higher than the average electric field in the gate insulating layer 16. その結果、これらの薄くなった領域において常に絶縁破壊が時ならず生起する。 As a result, always breakdown in these attenuated zones occurring not time. 更に、種々のトランジスタ故障および性能の劣化問題の原因となった効果である、絶縁体への電界が寄与する電荷の注入を含む電界の強さと関連する他の効果が強められることになる。 Furthermore, an effect caused the various transistors faults and performance degradation problems, the electric field of the insulating body so that the strength and other relevant effect of the electric field is enhanced, including the injection of charge contributing. これらの問題は、一般に「ホット・エレクトロン効果」と呼ばれる。 These problems are commonly referred to as "hot electron effect".

【0006】ゲート絶縁層が略々均一な厚さである薄膜電界効果トランジスタ、およびこのようなトランジスタを製造する方法をもたらすことが望ましい。 [0006] thin film field effect transistor gate insulating layer is substantially uniform thickness, and it is desirable to provide a method of manufacturing such a transistor.

【0007】 [0007]

【課題を解決するための手段】1つの特質から見て、本発明は、基板上のポリ・シリコン・アイランドと、ゲート絶縁層を形成するアイランド上の実質的に均一な厚さの絶縁材層と、絶縁層上の導電ゲート層を含む薄膜電界効果トランジスタを目的とするものである。 When viewed from one characteristic SUMMARY OF THE INVENTION The present invention comprises a poly-silicon island on the substrate, an insulating material layer of substantially uniform thickness on the islands to form a gate insulating layer When, it is an object of thin film field effect transistor comprising a conductive gate layer on the insulating layer. 「実質的に均一な厚さ」の絶縁層とは、絶縁層がアイランドの縁部において僅かに厚くなり得るが、アイランドの縁部において薄くならないことを意味する。 The insulating layer of "substantially uniform thickness", an insulating layer but may be slightly thicker at the edge of the island, which means that not thinned at the edge of the island. 均一な厚さのゲート絶縁体は、トランジスタの作動特性を改善する。 The gate insulator uniform thickness improves the operating characteristics of the transistor. 更に、 In addition,
この薄膜電界効果トランジスタは、基板上のポリ・シリコンのアイランド、このアイランドを包囲してその縁部と接触する基板上の絶縁材層、アイランドの上面上の均一な厚さのゲート絶縁体層、および絶縁体層上の導電ゲートを含む。 The thin film field effect transistor, the poly-silicon on the substrate islands, an insulating material layer on the substrate in contact with the edge surrounding the island, uniform thickness gate insulator layer on the top surface of the island, and a conductive gate on the dielectric layer. このトランジスタは、基板の表面上にポリ・シリコン層を最初に形成することにより作られる。 This transistor is made by first forming a polysilicon layer on the surface of the substrate. 次いで、マスクがトランジスタのアイランドを形成することになるポリ・シリコン層の領域上に形成される。 Then, the mask is formed on a region of the polysilicon layer which will form the island of the transistor. 次に、マスク周囲のポリ・シリコンの露出された領域が酸化されて、アイランドの周囲に酸化シリコン層を形成する。 Next, the exposed regions of polysilicon around the mask is oxidized to form a silicon oxide layer around the island. 次いで、均一な厚さの絶縁層がアイランドの上面に形成されて、ゲート絶縁体として働く。 Then, the insulating layer having a uniform thickness is formed on the upper surface of the island, serves as the gate insulator.

【0008】別の特質から見て、本発明は、1つの面を持つ基板、ポリ・シリコン層のアイランド、第1および第2の絶縁層、および導電ゲート領域を含む薄膜電界効果トランジスタを目的とするものである。 [0008] as viewed from a different nature, the present invention includes a substrate having one surface, the polysilicon layer island, the first and second insulating layers, and the purpose of thin film field effect transistor including a conductive gate region and it is intended to. アイランドは、基板の表面上に存在する底面と、頂面とを有する。 Island has a bottom surface that is present on the surface of the substrate, and a top surface.
第1の絶縁層は、基板面の表面上にあり、ポリ・シリコンのアイランドを包囲している。 The first insulating layer is on the surface of the substrate surface, surrounding the islands of polysilicon. 第2の絶縁層は、アイランドの上面の一部を横切って延長する底面を有し、頂面を有し、かつ厚さが実質的に均一である。 The second insulating layer has a bottom surface extending across a portion of the upper surface of the island, it has a top surface, and a thickness is substantially uniform. 半導体材料の離間された部分は、その間にトランジスタのチャンネル領域として働くポリ・シリコンの部分を持つソースおよびドレーン領域として働くようにドープされる。 Spaced portions of the semiconductor material is doped to serve as source and drain regions having a portion of the polysilicon which acts as a channel region of the transistor therebetween. 導電ゲート領域は、第2の絶縁層の頂面上にあり、その一部を横切ってドレーンおよびソース領域間に延長する。 Conductive gate region is in the second insulating layer top surface, extending across a part between the drain and source regions.

【0009】本発明については、添付図面に関して以降の更に詳細な記述からよく理解されよう。 [0009] The present invention will be better understood from the following more detailed description with reference to the accompanying drawings.

【0010】図面は必ずしも正確な縮尺によるものではないことを理解すべきである。 [0010] The drawings are to be understood that it is not due necessarily to scale.

【0011】 [0011]

【実施例】まず図7乃至図9において示されたのは、本発明による薄膜電界効果トランジスタ34である。 EXAMPLES First that shown in FIGS. 7 to 9 are thin film field effect transistor 34 according to the present invention. 図7 Figure 7
は、トランジスタ34の斜視図を示し、図8は図7の線8−8に関するトランジスタ34の断面図を示し、図9 Shows a perspective view of the transistor 34, FIG. 8 shows a cross-sectional view of a transistor 34 about line 8-8 of FIG. 7, FIG. 9
は図7の線9−9に関するトランジスタ34の断面図を示している。 Shows a cross-sectional view of a transistor 34 about line 9-9 of FIG. 薄膜電界効果トランジスタ34は、絶縁材の基板36上に形成される。 The thin film field effect transistor 34 is formed on a substrate 36 of insulating material. 図示の如く、基板36は、 As shown in the figure, the substrate 36,
その表面上に薄い密封層40(例えば、厚さが約100 The surface a thin sealing layer on 40 (e.g., thickness of about 100
ナノメータの窒化シリコン膜)と、密封層40上の誘電層42(例えば、厚さが約1000ナノメータの二酸化シリコン膜)とを有するガラス板38からなる。 A nanometer silicon nitride film), a dielectric layer 42 on the sealing layer 40 (e.g., made of a glass plate 38 having a thickness and an about 1000 nanometers silicon dioxide film). しかし、サファイア板あるいは表面上に二酸化シリコンの絶縁層を持つ単結晶シリコン板の如き他のタイプの基板を使用できることを理解すべきである。 However, it should be understood that use other types of substrates such as single crystal silicon plate having an insulating layer of silicon dioxide on a sapphire plate or on the surface.

【0012】トランジスタ34は、誘電層42上のポリ・シリコンの一般に矩形状のアイランド即ち領域44を含む。 [0012] transistor 34 includes a rectangular island or region 44 generally poly-silicon on the dielectric layer 42. このポリ・シリコン・アイランド44は、厚さが約200ナノメータであり、所要のトランジスタの特性に応じた面積を有する。 The polysilicon island 44 is approximately 200 nanometers thick, with an area corresponding to the characteristics of the required transistors. 絶縁層42上でポリ・シリコン・アイランド44を完全に包囲しているのは、二酸化シリコンの絶縁材層46である。 What completely surrounds the polysilicon island 44 on the insulating layer 42 is an insulating material layer 46 of silicon dioxide. この絶縁材層46は、ポリ・シリコン・アイランド44より厚く、アイランド4 The insulating material layer 46 is thicker than the polysilicon island 44, the island 4
4の縁部44aと接触している。 In contact with the fourth edge 44a. アイランド44の上面48を横切って延長しているのは、望ましくは厚さが約60ナノメータの二酸化シリコンのゲート絶縁体50である。 What extend across the top surface 48 of the island 44 is desirably gate insulator 50 of silicon dioxide is about 60 nanometers thick. 導電ゲート52は、ゲート絶縁体50上にあってこれを横切って延び、またゲート絶縁体50の端部に隣接する絶縁層46の各部に延びている。 Conductive gate 52 extends across this be on the gate insulator 50, also extends to each part of the insulating layer 46 adjacent to the end portion of the gate insulator 50. 導電ゲート52 Conductive gate 52
は、厚さが約500ナノメータのドープされたポリ・シリコンであることが望ましい。 It is desirable thickness of doped polysilicon of about 500 nanometers. ゲート52の両側のポリ・シリコン・アイランド44の各部はドープされて、トランジスタ34のソース51およびドレーン53を形成する。 Each part of each side of the polysilicon island 44 of the gate 52 is doped, to form source 51 and drain 53 of the transistor 34. このソース51とドレーン53は、形成されるトランジスタの種類に従っていずれの導電タイプでもよい。 The source 51 and drain 53 may be any conductive type according to the type of transistor being formed. 導電接点(電極)54および56は、ゲート52の両側のポリ・シリコン・アイランド44の上面48の各部上にあって、ゲート絶縁体層50の開口を貫通してトランジスタ34のソース51およびドレーン53とそれぞれ接触している。 Conductive contacts (electrodes) 54 and 56, be on the respective portions of the upper surface 48 of each side of the polysilicon island 44 of the gate 52, source 51 and drain 53 of the transistor 34 through the opening of the gate insulator layer 50 and we are in contact with each. 接点54および56は、アイランド44に隣接する絶縁層46上に延長している。 Contacts 54 and 56 are extended on the insulating layer 46 adjacent to the island 44. 導電接点(電極)58は、その一端部が導電ゲート52上にあり、また絶縁層46の隣接部分上に延長している。 Conductive contacts (electrodes) 58 has one end located on the conductive gate 52 and also extend over adjacent portions of the insulating layer 46. 導電接点54、56および58は、アルミニウムの如き金属であることが望ましい。 Conductive contacts 54, 56 and 58 is preferably aluminum which is a metal such as.

【0013】トランジスタ34は、絶縁ゲート電界効果トランジスタ(IGFET)として示され、n−チャンネルあるいはp−チャンネルのエンハンスメント・モードIGFETまたはデプリーション・モードIGFET [0013] transistor 34 is shown as an insulated gate field effect transistor (IGFET), enhancement of n- channel or p- channel mode IGFET or depletion mode IGFET
でよい。 It is. ソース領域51およびドレーン領域53がnタイプの導電性でありアイランド44がpタイプの導電性であるならば、トランジスタ34はn−チャンネルIG If island 44 source region 51 and drain region 53 is a conductive n type is conductivity of p-type, the transistor 34 is n- channel IG
FETである。 It is a FET. ソース領域51およびドレーン領域53 Source region 51 and drain region 53
がpタイプの導電性でありアイランド44がnタイプの導電性であるならば、トランジスタ34はp−チャンネルIGFETである。 There If island 44 is a conductive p type is conductivity of the n-type, the transistor 34 is p- channel IGFET.

【0014】次に図10乃至図13においては、薄膜電界効果トランジスタ34を製造する諸ステップが示される。 [0014] Referring now to Figures 10-13, steps of manufacturing a thin film field effect transistor 34 is shown. 薄膜電界効果トランジスタ34は、洗浄および化学的な腐食によりガラス板38の表面を最初に洗浄することにより調製できる。 The thin film field effect transistor 34 can be prepared by the washing and chemical corrosion to clean the surface of the glass plate 38 first. 図10に示されるように、窒化シリコンの密封層40が、低圧の化学気相成長法によりガラス板38の洗浄面上に沈積され、同法においてガラス板38はシランおよびアンモニア蒸気の混合物の如きシリコンおよび窒素を含むガスに曝されて約785℃の温度まで加熱され、この温度においてガスが一緒に反応してガラス面上に析出する窒化シリコンを形成する。 As shown in FIG. 10, the sealing layer 40 of silicon nitride, is deposited on the cleaning surface of the glass plate 38 by a low pressure chemical vapor deposition, the glass plate 38 in the law, such as a mixture of silane and ammonia vapor is heated to a temperature of about 785 ° C. is exposed to a gas containing silicon and nitrogen to form a silicon nitride deposited on the glass surface a gas at this temperature react together. 次いで、二酸化シリコン誘電層42が密封層40上に析出される。 Then, the silicon dielectric layer 42 dioxide is deposited on the sealing layer 40. これはまた、密封層40がシランおよび酸素の如きシリコンおよび酸素を含むガスに曝されて約420℃ This also about 420 ° C. sealing layer 40 is exposed to a gas containing such silicon and oxygen of the silane and oxygen
の温度まで加熱され、この温度においてガスが一緒に反応して密封層40上に付着する二酸化シリコンを形成する。 Is heated to a temperature to form a silicon dioxide gas at this temperature is deposited on the sealing layer 40 to react together.

【0015】図10に示されるように、次にポリ・シリコン層60が低圧化学気相成長法によって誘電層42上に沈積される。 [0015] As shown in FIG. 10, then the poly-silicon layer 60 is deposited on dielectric layer 42 by a low pressure chemical vapor deposition. これは、誘電層42をシランの如きシリコンを含むガスに曝して、このガスを約625℃の温度まで加熱してガスを分解し多結晶シリコンを誘電層42 This exposed the dielectric layer 42 to a gas containing such silicon silane, the gas is heated to a temperature of about 625 ° C. to decompose the gas polysilicon dielectric layer 42
上に付着することによって行われる。 It carried out by attaching to the upper. しかし、多結晶シリコン層を誘電層上に付着させる代りに、アモルファス(非晶質)シリコン層を低い温度で析出した後、後の加熱操作中に多結晶シリコンへ転化することができる。 However, the polycrystalline silicon layer instead of depositing on the dielectric layer, after deposition of the amorphous silicon layer at a low temperature, can be converted into the polycrystalline silicon during the heating operation after. 厚さが約20ナノメータの薄い二酸化シリコン層62が、 Thin thickness of approximately 20 nanometers of silicon dioxide layer 62,
ポリ・シリコン層60上に形成される。 It is formed on the polycrystalline silicon layer 60. これは、ポリ・ This is, poly
シリコン層60が水蒸気の如き酸化雰囲気内で約800 Silicon layer 60 is approximately in such an oxidizing atmosphere of water vapor 800
℃で加熱されてポリ・シリコン層60の表面を酸化する熱酸化法によって行うことができる。 ℃ In the heating can be performed by thermal oxidation to oxidize the surface of the polycrystalline silicon layer 60. 次に、上記の低圧化学気相成長法により、厚さが約100ナノメータの窒化シリコン層64が二酸化シリコン層62上に沈積される。 Then, by a low pressure chemical vapor deposition of the above, the thickness of the silicon nitride layer 64 of about 100 nanometers is deposited on the silicon dioxide layer 62. 次に、フォトレジストのマスキング層66を、標準的なフォトリトグラフ法を用いてアイランド44を形成すべきポリ・シリコン層60の領域上の窒化シリコン層64上に形成する。 Next, a masking layer 66 of photoresist is formed on the silicon nitride layer 64 on the region of the polysilicon layer 60 to form the island 44 using standard photolithographic techniques. 次いで、窒化シリコン層64の露出領域は、標準的なプラズマ・エッチング法を用いて除去される。 Then, the exposed regions of the silicon nitride layer 64 is removed using a standard plasma etching.

【0016】窒化シリコン層64により覆われないポリ・シリコン層60の部分は、デバイスを拡散管内に置き、これを流過する酸素および(または)水蒸気を用いて約800℃まで加熱することにより酸化される。 The portion of the polysilicon layer 60 not covered by the silicon nitride layer 64, place the device into the diffusion tube, oxidized by heating it to about 800 ° C. with oxygen and (or) steam flowing past It is. この酸化は、ポリ・シリコン層60がその厚さまで完全に二酸化シリコンに転化されるまで行われる。 This oxidation is carried out until the polysilicon layer 60 is converted entirely silicon dioxide to its thickness. ポリ・シリコン層60を完全に酸化させるのに要する時間は、標準的な酸化テーブルから予期されるものよりはるかに長い。 The time required to completely oxidize the polysilicon layer 60 is much longer than that expected from a standard oxidation table.
上記の方法で水蒸気中で酸化された厚さが200ナノメータのポリ・シリコン層の場合、酸化を完了するため約30乃至36時間かかる。 If the thickness of which is oxidized in water vapor of 200 nanometers polysilicon layer by the above method, it takes about 30 to 36 hours to complete the oxidation. 図11に示した如く、この方法はポリ・シリコン・アイランド44の全周に絶縁層4 As shown in Figure 11, the entire circumference in the insulating layer of the method polysilicon island 44 4
6を形成する。 6 to the formation. 次いで、適当なエッチャントを用いて窒化シリコン層64が除去される。 Then, the silicon nitride layer 64 is removed using a suitable etchant. 二酸化シリコン層62 Silicon dioxide layer 62
は除去されず、ゲート絶縁体50の一部を形成することになる。 Is not removed, it will form a part of the gate insulator 50.

【0017】次に、デバイスは再び約800℃の酸素および(または)水蒸気の酸化環境内に置かれて、図12 Next, the device is placed again to about 800 ° C. Oxygen and (or) oxidation environment of water vapor, 12
に示される如きゲート絶縁体50を形成するように二酸化シリコン層62の上面に厚さが約40ナノメータの別の二酸化シリコン層を成長させる。 The thickness is grown another silicon dioxide layer of about 40 nanometers on the upper surface of the silicon dioxide layer 62 to form the gate insulator 50 such as shown in. 図13に示されるように、次に先に述べた低圧化学気相成長法を用いて、ポリ・シリコン層68が絶縁層46およびゲート絶縁体5 As shown in FIG. 13, then using a low pressure chemical vapor deposition method described above, the poly-silicon layer 68 is an insulating layer 46 and the gate insulator 5
0上に沈積される。 0 is deposited on. 次に、ポリ・シリコン層68が標準的なフォトリトグラフ法を用いて画成されてゲート52 Next, polysilicon layer 68 is defined using standard photolithographic methods gate 52
を形成する。 To form. ゲート、ソースおよびドレーン領域の(例えば、イオン注入法による)ドーピング、および接点5 Gate, source and drain regions (e.g., by ion implantation) doping, and the contact 5
4、56、58の形成の如き以降のデバイス処理が、トランジスタ34を完成するため標準的な方法で行われる。 Device processing after such formation of 4,56,58 is performed in the standard way to complete the transistor 34.

【0018】このように、本発明の方法は、ゲート絶縁体50を含むポリ・シリコン・アイランド44の周部の二酸化シリコンが従来技術のトランジスタ10のゲート絶縁体16における程には薄くない薄膜電界効果トランジスタ34を形成することが判る。 [0018] Thus, the method of the present invention, thin film field silicon dioxide peripheral portion of the polysilicon island 44 including gate insulator 50 is not thin on the extent of the gate insulator 16 of the transistor 10 of the prior art it can be seen to form a effect transistor 34. ポリ・シリコン・アイランド44周囲の絶縁層46は、実質的に均一な厚さである。 Polysilicon island 44 surrounding insulating layer 46 is substantially uniform thickness. また、ゲート絶縁体50は、端部領域が僅かに厚くなった実質的に均一な厚さを呈する。 The gate insulator 50 exhibits a substantially uniform thickness end region becomes slightly thicker. これにより得られる利点は、本発明の薄膜電界効果トランジスタ34 An advantage obtained thereby is a thin film field effect transistor of the present invention 34
における破壊電圧および電界が図1に示される従来技術の薄膜電界効果トランジスタ10のそれよりも増大することである。 Breakdown voltage and electric field is to increase than that of the thin film field effect transistor 10 of the prior art shown in FIG. 1 in. このことは図14乃至図17に示されたグラフから判り、図においては8個のトランジスタにおけるソース51およびドレーン53の接点が接地された状態で、ゲート絶縁体50を流れるゲート酸化物電流のゲート電圧に対する関係が示されている。 This is seen from the graph shown in FIGS. 14 to 17, in a state in which contacts are grounded source 51 and drain 53 of the eight transistors in the figure, the gate oxide current through the gate insulator 50 gate relationship for the voltage is shown.

【0019】図14および図15は、従来のトランジスタ10(図1)における結果をチャンネル幅が20μm [0019] FIGS. 14 and 15, the results of the conventional transistor 10 (FIG. 1) is the channel width 20μm
でありチャンネル長さが20μmである本発明のトランジスタ34(図7)の結果と比較する。 By and channel length compared to the results of the transistor 34 of the present invention (FIG. 7) which is a 20 [mu] m. 図14は、標準的なトランジスタ10が7.1×10 6ボルト/cmの破壊電界と対応する約37Vの破壊電圧を持つが、図1 Figure 14 is with breakdown voltage of approximately 37V to standard transistor 10 corresponds with breakdown electric field of 7.1 × 10 6 volts / cm, Figure 1
5は、本発明のトランジスタ34が1.1×10 7ボルト/cmの破壊電界と対応する57Vの破壊電圧を有することを示す。 5 shows that it has a breakdown voltage of 57V to the transistor 34 corresponds to the breakdown electric field of 1.1 × 10 7 volts / cm of the present invention. 図16および図17は、約5μmのチャンネル長さを持つトランジスタにおける結果を比較する。 16 and 17, comparing the results in transistors with a channel length of about 5 [mu] m. 図16は、従来のトランジスタ10が14乃至40 Figure 16 is a conventional transistor 10 is 14 to 40
ボルトの破壊電圧を有する事を示すが、図17は、本発明のトランジスタ34が約60ボルトの破壊電圧を持つことを示す。 It shows that having a breakdown voltage of the bolt, Figure 17 shows that the transistor 34 of the present invention has a breakdown voltage of about 60 volts. このため、チャンネル長さが減るに伴い、 For this reason, along with the channel length is reduced,
破壊電圧における改善が増大する。 Improvement in the breakdown voltage is increased.

【0020】このように、本発明により、ポリ・シリコン・アイランドの縁部における酸化シリコン層の厚さの減少がなくトランジスタの破壊電圧および他の関連する特性を改善する薄膜電界効果トランジスタが提供される。 [0020] Thus, the present invention, a thin film field effect transistor of improving the breakdown voltage and other relevant characteristics of the transistor without decreasing the thickness of the silicon oxide layer at the edge of the polysilicon islands are provided that. また、本発明により、このような薄膜電界効果トランジスタを製造する方法が提供される。 Further, the invention provides a method of manufacturing such a thin film field effect transistor is provided.

【0021】本発明の特定の実施態様が単に本発明の一般的な原理の例示に過ぎないことを理解すべきである。 [0021] It should be understood that the specific embodiments merely merely illustrative of the general principles of the invention of the present invention.
本文に述べた諸原理と一貫する種々の変更が可能である。 Various modifications consistent with the principles set forth in the text are possible. 例えば、上記の色々な層の厚さが示唆に過ぎないもので変更し得ることを理解すべきである。 For example, it should be understood that it is possible to change what the thickness of the various layers described above merely suggested. また、上記の幾つかのフィルムの配置の特定方法が示唆であって、各層毎に特定の材料を付着するための周知の手法を用いることにより変更が可能である。 Also provided is a method of specifying the arrangement of some of the films of the suggested modifications are possible by using a known method for attaching a specific material for each layer.

【0022】ポリ・シリコン層は熱酸化法により二酸化シリコンの絶縁層へ転化されたが、他の手法を使用することができる。 The polysilicon layer has been converted into silicon dioxide insulating layer by thermal oxidation, it is possible to use other techniques. 例えば、ポリ・シリコンのプラズマ・エンハンスド陽極酸化法が使用できる。 For example, poly-silicon plasma-enhanced anodic oxidation method can be used. プラズマ酸化は、 Plasma oxidation,
更に高い温度に耐え得ない基板の使用を可能にする特に500乃至600℃の範囲内の、熱酸化より著しく低い温度で酸化プロセスを実施することを可能にする。 Further in particular from 500 to 600 ° C. allows the use of substrates which can not withstand high temperatures, making it possible to carry out the oxidation process at a significantly lower temperature than the thermal oxidation. 使用できる別の酸化プロセスは、標準的なイオン注入法を用いて多数の酸素イオンをポリ・シリコン中に衝突させることである。 Another oxidation process that may be used is to collide the number of oxygen ions into the polysilicon using standard ion implantation. 1×10 16 cm -2乃至5×10 18 cm -2程度の充分に高いイオン線量で、ポリ・シリコンを二酸化シリコンへ転化することができる。 In 1 × 10 16 cm -2 to 5 × 10 18 cm -2 order of sufficiently high ion dose, the poly-silicon can be converted to silicon dioxide. このためには、60 For this purpose, 60
0乃至1000℃の高い温度での熱アニールを必要とする。 0 to require heat annealing at high 1000 ° C. temperature. この場合、ポリ・シリコン・アイランドの程度を規定するよう働くマスキング・フィルムの厚さおよび組成は、マスクされた領域への入射イオンの衝突を阻止するため、特に厚さにおいて変更する必要があることもある。 It this case, the thickness and composition of the masking film which acts to define the degree of poly-silicon island, in order to prevent the collision of the incident ions to the masked areas, it is necessary to change in particular a thickness there is also. 酸素イオンを使用する代りに、窒化シリコンの絶縁層を形成するため窒素イオンを用いることもできる。 Instead of using oxygen ions, it can also be used nitrogen ions to form an insulating layer of silicon nitride.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】従来技術の典型的な薄膜電界効果トランジスタを示す斜視図である。 1 is a perspective view showing an exemplary thin film field effect transistor of the prior art.

【図2】図1の線2−2に関する断面図である。 It is a sectional view related to Figure 2 the line 2-2 of Figure 1.

【図3】図1に示されるトランジスタを製造する1つの従来技術のステップを示す断面図である。 3 is a cross-sectional view illustrating one step in the prior art for manufacturing the transistor shown in FIG.

【図4】図1に示されるトランジスタを製造する他の従来技術のステップを示す断面図である。 4 is a sectional view showing another step of the prior art for manufacturing the transistor shown in FIG.

【図5】図1に示されるトランジスタを製造する他の従来技術のステップを示す断面図である。 5 is a sectional view showing another step of the prior art for manufacturing the transistor shown in FIG.

【図6】図1に示されるトランジスタを製造する他の従来技術のステップを示す断面図である。 6 is a sectional view showing another step of the prior art for manufacturing the transistor shown in FIG.

【図7】本発明による薄膜電界効果トランジスタの斜視図である。 7 is a perspective view of a thin film field effect transistor according to the present invention.

【図8】図7の線8−8に関する断面図である。 8 is a sectional view relating to the line 8-8 in FIG.

【図9】図7の線9−9に関する断面図である。 9 is a cross-sectional view about line 9-9 of FIG.

【図10】図7に示したトランジスタを製造する1つのステップを示す断面図である。 10 is a cross-sectional view illustrating one step of manufacturing the transistor shown in FIG.

【図11】図7に示したトランジスタを製造する別のステップを示す断面図である。 11 is a sectional view showing another step of manufacturing the transistor shown in FIG.

【図12】図7に示したトランジスタを製造する別のステップを示す断面図である。 Is a sectional view showing another step of manufacturing the transistor shown in FIG. 12 FIG.

【図13】図7に示したトランジスタを製造する別のステップを示す断面図である。 13 is a sectional view showing another step of manufacturing the transistor shown in FIG.

【図14】20μmのチャンネル長さを持つ従来の薄膜電界効果トランジスタのグループにおけるゲート電流とゲート電圧の関係を示すグラフ、 Figure 14 is a graph showing the relation between the gate current and the gate voltage in the group of the conventional thin film field effect transistor having a channel length of 20 [mu] m,

【図15】本発明による20μmのチャンネル長さを持つ薄膜電界効果トランジスタのグループにおける図14 [15] Figure in the group of thin film field effect transistor having a channel length of 20μm according to the invention 14
と類似の図である。 And is a view similar.

【図16】5μmのチャンネル長さを持つ電界効果トランジスタに対する図14と類似の図である。 16 is a view similar to FIG. 14 with respect to the electric field effect transistor having a channel length of 5 [mu] m.

【図17】5μmのチャンネル長さを持つ電界効果トランジスタに対する図15と類似の図である。 17 is a view similar to FIG. 15 with respect to the electric field effect transistor having a channel length of 5 [mu] m.

【符号の説明】 10 薄膜電界効果トランジスタ 12 基板 14 ポリ・シリコン・アイランド 16 二酸化シリコン・ゲート層 18 上面 20 対向側縁部 22 導電ゲート 23 ソース領域 24 導電接点(電極) 25 ドレーン領域 26 導電接点(電極) 28 導電接点(電極) 30 ポリ・シリコン層 32 マスク 34 薄膜電界効果トランジスタ 36 基板 38 ガラス板 40 密封層 42 誘電層 44 アイランド 46 絶縁材層 48 上面 50 ゲート絶縁体 51 ソース 52 導電ゲート 53 ドレーン 54 導電接点(電極) 56 導電接点(電極) 58 導電接点(電極) 60 ポリ・シリコン層 62 二酸化シリコン層 64 窒化シリコン層 68 ポリ・シリコン層 [Description of reference numerals] 10 thin film field effect transistor 12 substrate 14 polysilicon island 16 silicon dioxide gate layer 18 top surface 20 opposing edge 22 conductive gate 23 source region 24 conductive contacts (electrodes) 25 drain region 26 conductive contacts ( electrode) 28 electrically conductive contact (electrode) 30 polysilicon layer 32 mask 34 thin film field effect transistor 36 substrate 38 glass plate 40 sealing layer 42 a dielectric layer 44 islands 46 insulation layer 48 top surface 50 a gate insulator 51 source 52 conductive gate 53 drain 54 conductive contacts (electrode) 56 electrically conductive contact (electrode) 58 electrically conductive contact (electrode) 60 polysilicon layer 62 a silicon dioxide layer 64 a silicon nitride layer 68 polysilicon layer

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マリー・アイリーン・ハリントン アメリカ合衆国ミシガン州48098,トロイ, ライト 5245 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Marie Eileen Harrington United States Michigan 48098, Troy, light 5245

Claims (30)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 表面を持つ基板(36)、該基板(3 1. A substrate having a surface (36), said substrate (3
    6)の表面上に位置する底面を持ちかつ上面(48)を持つポリ・シリコン層(60)のアイランド(44)、 Island has a bottom surface located on the surface and the poly-silicon layer having a top surface (48) of 6) (60) (44),
    該アイランド(44)の上面(48)の部分を横切って延長する底面を有し、上面を有し、かつソース(51) Has a bottom surface extending across the portion of the top surface (48) of said island (44), has a top surface, and a source (51)
    およびドレーン(53)として働くようにドープされてその間のポリ・シリコン層(60)の部分がトランジスタ(34)のチャンネル領域として働く第1の絶縁体層(50)、および第2の絶縁体層(50)の上面に位置して前記ドレーン(53)およびソース(51)間でその一部を横切って延長する導電ゲート領域(52)を含む薄膜電界効果トランジスタ(34)において、前記基板(36)の表面に位置して半導体材料のアイランド(44)を包囲する第2の絶縁材層(46)が存在し、 And a first insulator layer portion of the drain is doped to act as (53) and between the polysilicon layer (60) serves as a channel region of the transistor (34) (50), and the second insulator layer in the located on the upper surface (50) drain (53) and source (51) a thin film field effect transistor (34) including a conductive gate region (52) extending across a part between said substrate (36 the second insulating material layer surrounding the island of semiconductor material (44) located on the surface of) (46) is present,
    前記第1の絶縁体層(50)は厚さが実質的に均一であることを特徴とする薄膜電界効果トランジスタ(3 Said first insulator layer (50) is a thin film field effect transistor (3, wherein the thickness is substantially uniform
    4)。 4).
  2. 【請求項2】 前記第2の絶縁材層(46)は厚さが実質的に均一であり、前記アイランド(44)の縁部(4 Wherein said second insulating material layer (46) has a thickness substantially uniform, the edge of the island (44) (4
    4a)と接触することを特徴とする請求項1記載の薄膜電界効果トランジスタ(34)。 4a) a thin film field effect transistor of claim 1, wherein the contact (34).
  3. 【請求項3】 前記第2の絶縁材層(46)が二酸化シリコンであることを特徴とする請求項2記載の薄膜電界効果トランジスタ(34)。 Wherein the second thin film field effect transistor according to claim 2, wherein the insulating material layer (46) is characterized in that it is a silicon dioxide (34).
  4. 【請求項4】 前記第1の絶縁体層(50)が、2つの重なり合った二酸化シリコン層から形成されることを特徴とする請求項2記載の薄膜電界効果トランジスタ(3 Wherein said first insulator layer (50), two overlapping thin film field effect transistor according to claim 2, characterized in that it is formed from silicon dioxide layer (3
    4)。 4).
  5. 【請求項5】 前記第1の絶縁体層(50)が二酸化シリコンであり、前記トランジスタ(34)のゲート絶縁体として働くことを特徴とする請求項3記載の薄膜電界効果トランジスタ(34)。 Wherein said first insulator layer (50) is silicon dioxide, a thin film field effect transistor according to claim 3, wherein the act as the gate insulator of said transistor (34) (34).
  6. 【請求項6】 前記導電ゲート領域(52)がドープされたシリコンであることを特徴とする請求項5記載の薄膜電界効果トランジスタ(34)。 6. The thin film field effect transistor according to claim 5, wherein the conductive gate region (52) is silicon doped (34).
  7. 【請求項7】 前記導電ゲート領域(52)がドープされたポリ・シリコンであることを特徴とする請求項6記載の薄膜電界効果トランジスタ(34)。 7. A thin film field effect transistor according to claim 6, wherein the conductive gate region (52) is a poly-silicon doped (34).
  8. 【請求項8】 前記ソース(51)およびドレーン(5 Wherein said source (51) and drain (5
    3)領域とそれぞれ結合されたアイランド(44)の上面(48)上に導電接点(54、56)があることを特徴とする請求項7記載の薄膜電界効果トランジスタ(3 3) region respectively coupled islands (44) of the upper surface (48) a thin film field effect transistor according to claim 7, wherein there are conductive contacts (54, 56) on the (3
    4)。 4).
  9. 【請求項9】 前記基板(36)が絶縁材料であることを特徴とする請求項8記載の薄膜電界効果トランジスタ(34)。 Wherein said substrate (36) is a thin film field effect transistor according to claim 8, characterized in that the insulating material (34).
  10. 【請求項10】 前記基板(36)が、その表面上に二酸化シリコン層(42)を有するガラス板(38)であり、前記ポリ・シリコン・アイランド(44)が二酸化シリコン層(42)であることを特徴とする請求項1記載の薄膜電界効果トランジスタ(34)。 Wherein said substrate (36) is its silicon dioxide layer on the surface a glass plate having a (42) (38), wherein the poly-silicon island (44) is a silicon dioxide layer (42) thin film field effect transistor of claim 1, wherein the (34).
  11. 【請求項11】 前記ガラス板(38)の表面と前記二酸化シリコン層(42)間に窒化シリコン層(40)が存在することを特徴とする請求項10記載の薄膜電界効果トランジスタ(34)。 Wherein said glass plate (38) surface and the silicon dioxide layer (42) silicon nitride layer between (40) a thin film field effect transistor according to claim 10, wherein a is present in (34).
  12. 【請求項12】 前記基板(36)がその表面に二酸化シリコン層(42)を有するシリコン体部であり、前記アイランド(44)が二酸化シリコン層(42)上にあることを特徴とする請求項1記載の薄膜電界効果トランジスタ(34)。 12. is said silicon body having a substrate (36) is a silicon dioxide layer on the surface (42), claims the islands (44), characterized in that the overlying silicon dioxide layer (42) 1 thin film field effect transistor according (34).
  13. 【請求項13】 表面を持つ基板(36)、該表面上に支持されたポリ・シリコン体部(44)、該ポリ・シリコン体部(44)の表面(48)の部分を覆う第1の絶縁体層(50)、ドレーン領域(53)およびソース領域(51)を形成してその間のポリ・シリコン体部(4 Substrate with 13. surface (36), polysilicon body (44) supported on said surface, said polysilicon body first covering the portion of the surface (48) of (44) insulator layer (50), drain region (53) and in between to form a source region (51) polysilicon body (4
    4)の部分がチャンネル領域として働くようにドープされるポリ・シリコン体部(44)の隔てられた第1および第2の部分、および前記第1の絶縁体層(50)上および前記チャンネル領域上に配置された導電ゲート領域(52)を含む薄膜トランジスタにおいて、前記基板(36)の表面の部分を覆いその間に腔部を画成する側壁部を有する第2の二酸化シリコン層(42、46)が存在し、該腔部内に配置されたポリ・シリコン体部(4 The first and second parts parts separated polysilicon body to be doped to serve as a channel region (44) of 4), and said first insulator layer (50) and on the channel region in the thin film transistor including the arranged conductive gate region above (52), a second silicon dioxide layer having a sidewall portion defining a cavity therebetween covering the portion of the surface of said substrate (36) (42,46) there exists, arranged polysilicon body into said cavity (4
    4)の部分が存在し、前記第1の絶縁体層(50)は厚さが実質的に均一であることを特徴とする薄膜トランジスタ構造。 There are parts of 4), the first insulator layer (50) is a thin film transistor structure, wherein the thickness is substantially uniform.
  14. 【請求項14】 ソース領域(51)、ドレーン領域(53)および導電ゲート領域(52)とそれぞれ結合されたソース領域、ドレーン領域および導電ゲート領域(54、56、58)が存在することを特徴とする請求項13記載の薄膜トランジスタ構造。 14. The source region (51), characterized in that the drain region (53) and conductive gate region (52) and the source region are respectively coupled, the drain region and the conductive gate regions (54, 56, 58) is present TFT structure of claim 13 wherein the.
  15. 【請求項15】 前記第2の絶縁材層(42、46)が二酸化シリコンであることを特徴とする請求項14記載の薄膜トランジスタ構造。 15. The TFT structure of claim 14, wherein the second insulating material layer (42, 46) is characterized in that it is a silicon dioxide.
  16. 【請求項16】 前記第1の絶縁体層(50)が二酸化シリコンであることを特徴とする請求項15記載の薄膜トランジスタ構造。 16. The thin film transistor structure of claim 15 wherein said first insulator layer (50) is characterized in that it is a silicon dioxide.
  17. 【請求項17】 前記導電ゲート領域(52)がドープされたシリコンであることを特徴とする請求項16記載の薄膜トランジスタ構造。 17. The thin film transistor structure of claim 16, wherein the conductive gate region (52) is silicon doped.
  18. 【請求項18】 前記導電ゲート領域(52)がドープされたポリ・シリコンであることを特徴とする請求項1 18. The method of claim 1, wherein the conductive gate region (52) is a poly-silicon doped
    7記載の薄膜トランジスタ構造。 Thin film transistor structure according 7.
  19. 【請求項19】 前記第1の絶縁体層(50)がゲート絶縁体として働き、2つの重なり合った二酸化シリコン層から形成されることを特徴とする請求項18記載の薄膜トランジスタ構造。 19. The first insulator layer (50) acts as a gate insulator, two overlapping thin film transistor structure according to claim 18, wherein the formed silicon dioxide layer.
  20. 【請求項20】 基板(36)の表面上にポリ・シリコン層(60)を形成し、該ポリ・シリコン層(60)の部分をマスク(64、66)でマスクし、ポリ・シリコン・アイランド(44)を前記マスク(64、66)の下方に形成し、ゲート絶縁体層(50)を前記アイランド(44)の上面(48)上に形成し、導電ゲート(5 20. to form a substrate polysilicon layer on the surface of (36) (60), masked the polysilicon layer portion (60) in the mask (64, 66), poly-silicon island (44) is formed below the mask (64, 66), a gate insulating layer (50) is formed on the top surface (48) of said island (44), a conductive gate (5
    2)を前記ゲート絶縁体層(50)上に前記アイランド(44)の上面(48)の部分を横切って形成するステップを含む薄膜電界効果トランジスタ(34)を製造する方法において、 前記アイランド(44)が、前記マスク(64、66) A method of manufacturing a thin film field effect transistor (34) comprising forming across the portion of the top surface (48) of said island 2) on the gate insulating layer (50) on (44), said island (44 ) is, the mask (64, 66)
    の周囲のポリ・シリコン層(60)の部分を二酸化シリコンへ転化して、前記ポリ・シリコン・アイランド(4 The portion of the periphery of the polysilicon layer (60) and converted to silicon dioxide, the polysilicon islands (4
    4)を前記マスク(64、66)の下方に形成することにより形成され、前記ゲート絶縁体層(50)は実質的に均等な厚さで形成されることを特徴とする方法。 4) is formed by forming below the mask (64, 66), said gate insulator layer (50) the method characterized in that it is formed in a substantially uniform thickness.
  21. 【請求項21】 前記マスク(64、66)が、アイランド(44)を形成すべきポリ・シリコン層(60)の部分の上に窒化シリコン層(64)を含むことを特徴とする請求項20記載の基板(36)上に薄膜電界効果トランジスタ(34)を形成する方法。 21. The mask (64, 66) is, according to claim characterized in that it contains silicon nitride layer on a portion of the island polysilicon layer to be formed (44) (60) (64) 20 a method of forming a thin film field effect transistor (34) on the substrate (36) according.
  22. 【請求項22】 前記窒化シリコン層(64)の下方に前記ポリ・シリコン層(60)の表面上に二酸化シリコン層(62)を形成することを含むことを特徴とする請求項21記載の基板(36)上に薄膜電界効果トランジスタ(34)を形成する方法。 22. The substrate of claim 21, wherein on the surface of the polysilicon layer below (60), characterized in that it includes forming a silicon dioxide layer (62) of said silicon nitride layer (64) (36) a method for forming a thin film field effect transistor (34) above.
  23. 【請求項23】 前記マスク(64、66)の周囲の前記ポリ・シリコン層(60)の部分が二酸化シリコンへ転化された後、該マスク(64、66)が除去されて、 23. After the portion of the polysilicon layer (60) around the mask (64, 66) is converted to silicon dioxide, the mask (64, 66) is removed,
    前記ポリ・シリコン層(60)の上面(48)上に下側の二酸化シリコン層(62)を残すことを特徴とする請求項22記載の基板(36)上に薄膜電界効果トランジスタ(34)を形成する方法。 Said polysilicon layer (60) of the upper surface (48) a thin film field effect transistor on a substrate (36) according to claim 22, wherein the leaving underlying silicon dioxide layer (62) on (34) A method of forming.
  24. 【請求項24】 前記マスク(64、66)が除去された後、前記ゲート絶縁体(50)が、前記ポリ・シリコン・アイランド(44)の上面(48)を更に酸化させることにより形成され、前記二酸化シリコン層(62) 24. After the mask (64, 66) has been removed, the gate insulator (50) is formed by further oxidation of the top surface (48) of the polysilicon island (44), the silicon dioxide layer (62)
    がゲート絶縁体(50)の部分を形成することを特徴とする請求項23記載の基板(36)上に薄膜電界効果トランジスタ(34)を形成する方法。 How but to form a thin film field effect transistor (34) on the substrate (36) according to claim 23, wherein forming a portion of the gate insulator (50).
  25. 【請求項25】 前記ポリ・シリコン層(60)がその厚さ全体にわたり二酸化シリコンへ完全に転化されるまで、前記マスク(64、66)の周囲のポリ・シリコン層(60)の部分が、該ポリ・シリコン層(60)を酸化雰囲気中で加熱することにより二酸化シリコンへ転化されることを特徴とする請求項20記載の基板(36) Until 25. The polysilicon layer (60) is completely converted throughout its thickness to the silicon dioxide, around a portion of the polysilicon layer (60) of said mask (64, 66) is, board according to claim 20, wherein a is converted to silicon dioxide by heating the polysilicon layer (60) in an oxidizing atmosphere (36)
    上に薄膜電界効果トランジスタ(34)を形成する方法。 A method of forming a thin film field effect transistor (34) above.
  26. 【請求項26】 前記マスク(64、66)が、アイランド(44)を形成すべき前記ポリ・シリコン層(6 26. The mask (64, 66) comprises polysilicon layer to form the islands (44) (6
    0)の部分に窒化シリコン層(64)を有することを特徴とする請求項25記載の基板(36)上に薄膜電界効果トランジスタ(34)を形成する方法。 A method of forming a thin film field effect transistor (34) to the portion of 0) on the substrate (36) according to claim 25, characterized in that it comprises a silicon nitride layer (64).
  27. 【請求項27】 前記マスク(64、66)の下方の前記ポリ・シリコン層(60)の面(48)上に二酸化シリコン層(62)を形成することを含むことを特徴とする請求項26記載の基板(36)上に薄膜電界効果トランジスタ(34)を形成する方法。 27. A claim, characterized in that it comprises forming said polysilicon layer (60) silicon dioxide layer on a surface (48) of the lower of the mask (64, 66) (62) 26 a method of forming a thin film field effect transistor (34) on the substrate (36) according.
  28. 【請求項28】 前記マスク(64、66)の周囲の前記ポリ・シリコン層(60)の部分が二酸化シリコンへ完全に転化された後、該マスク(64、66)が除去されて、前記ポリ・シリコン・アイランド(44)の上面(48)上に下側の二酸化シリコン層(62)を残すことを特徴とする請求項27記載の基板(36)上に薄膜電界効果トランジスタ(34)を形成する方法。 After the portion of the polysilicon layer (60) surrounding the 28. said mask (64, 66) is completely converted to silicon dioxide, the mask (64, 66) is removed, wherein the poly - forming a thin film field effect transistor (34) on the upper surface underlying silicon dioxide layer on (48) (62) substrate of claim 27, wherein the leaving (36) of the silicon island (44) how to.
  29. 【請求項29】 前記マスク(64、66)が除去された後、前記ゲート絶縁体(50)が前記ポリ・シリコン・アイランド(44)の面(48)を更に酸化させることにより形成され、前記二酸化シリコン層(62)がゲート絶縁体(50)の部分を形成することを特徴とする請求項28記載の基板(36)上に薄膜電界効果トランジスタ(34)を形成する方法。 After 29. The mask (64, 66) has been removed, is formed by the gate insulator (50) to further oxidize the surface (48) of the polysilicon island (44), wherein a method of forming a claim 28, wherein the substrate (36) a thin film field effect transistor on (34), characterized in that the silicon dioxide layer (62) forms a portion of the gate insulator (50).
  30. 【請求項30】 表面を持つ絶縁基板(36)と、該基板(36)上のポリ・シリコン層(60)と、該ポリ・ An insulating substrate having a 30. The surface (36), said substrate (36) on the polysilicon layer (60), said poly
    シリコン層(60)の面(48)の部分を覆う第1の絶縁体層(50)と、ドレーン領域(53)およびソース領域(51)を形成するようにドープされて、その間の該ポリ・シリコン層(60)の部分(44)がチャンネル領域として働くポリ・シリコン層(60)の隔てられた第1および第2の部分と、前記第1の絶縁体層(5 First insulator layer covering the portion of the surface (48) of the silicon layer (60) and (50), is doped so as to form a drain region (53) and source region (51), between the said poly a first and second partial portions (44) spaced a polysilicon layer serving as a channel region (60) of the silicon layer (60), said first insulator layer (5
    0)上および前記チャンネル領域上に配置されてトランジスタ(34)のゲートとして働くドープされたポリ・ 0) poly doped acts as a gate for being positioned above and the channel region in the transistor (34)
    シリコン領域(52)とを含む薄膜絶縁ゲート電界効果トランジスタ(34)において、 前記基板(36)の表面の一部を覆いかつその間に腔部を画成する側壁部を有する第2の絶縁材層(42、4 In silicon region (52) a thin film insulated gate field effect transistor including a (34), the second insulating material layer having a sidewall portion defining a cavity covered and during which part of the surface of the substrate (36) (42,4
    6)が存在し、前記ポリ・シリコン層(60)の前記部分(44)が前記腔部内に配置され、前記第1の絶縁体層(50)が実質的に均一な厚さを有することを特徴とする薄膜絶縁ゲート電界効果トランジスタ(34)。 6) is present, the said portion of the polysilicon layer (60) (44) is disposed within said cavity, said first insulator layer (50) has a substantially uniform thickness thin film wherein the insulated gate field effect transistor (34).
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