JP2001013480A - 液晶表示装置 - Google Patents
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- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
Abstract
(57)【要約】
【課題】 ２×１ドット反転駆動方式のアクティブマト
リックス型液晶表示装置において、ラスタ表示における
１行ごとの輝度むらを低減する。 【解決手段】 本発明の液晶表示装置は、２×１ドット
反転駆動方式のアクティブマトリックス液晶表示装置に
おいて、ソース電位の極性が反転するｎ行のゲート配線
１の選択時と、ソース電位の極性が反転しないｎ＋１行
のゲート配線２の選択時との画素の充電特性を均一にし
た。
リックス型液晶表示装置において、ラスタ表示における
１行ごとの輝度むらを低減する。 【解決手段】 本発明の液晶表示装置は、２×１ドット
反転駆動方式のアクティブマトリックス液晶表示装置に
おいて、ソース電位の極性が反転するｎ行のゲート配線
１の選択時と、ソース電位の極性が反転しないｎ＋１行
のゲート配線２の選択時との画素の充電特性を均一にし
た。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶装置に関し、特に２×１ドット反転駆動方式
における１行おきの輝度むらを解消した液晶表示装置に
関する。
クス型液晶装置に関し、特に２×１ドット反転駆動方式
における１行おきの輝度むらを解消した液晶表示装置に
関する。
【０００２】
【従来の技術および発明が解決しようとする課題】液晶
表示装置は、液晶の電気光学特性と偏向板を組み合わせ
ることにより、液晶に印可する電圧を制御することで表
示を行なうものであり、ＣＲＴに比べ重量が小さく携帯
性に優れ、近年、モーバイルコンピュータ用途の表示装
置などに応用されている。なかでも、とくに個々の画素
にＴＦＴなどのスイッチング素子を設け、液晶に印可す
る電圧の制御を行なうアクティブマトリックス型液晶表
示装置は単純マトリックス型液晶表示装置と比較して表
示品位に優れた特徴を有し、その開発、応用が盛んに行
なわれている。
表示装置は、液晶の電気光学特性と偏向板を組み合わせ
ることにより、液晶に印可する電圧を制御することで表
示を行なうものであり、ＣＲＴに比べ重量が小さく携帯
性に優れ、近年、モーバイルコンピュータ用途の表示装
置などに応用されている。なかでも、とくに個々の画素
にＴＦＴなどのスイッチング素子を設け、液晶に印可す
る電圧の制御を行なうアクティブマトリックス型液晶表
示装置は単純マトリックス型液晶表示装置と比較して表
示品位に優れた特徴を有し、その開発、応用が盛んに行
なわれている。
【０００３】図１２に基本的なアクティブマトリックス
型液晶表示装置の等価回路を示しその動作について説明
する。ゲート配線１２１とソース配線１２２の交差部に
ＴＦＴ等のスイッチング素子１２３、液晶容量１２８、
補助容量１２９を形成し画素とする。その画素をマトリ
ックス状に配置し画素アレイを形成する。任意のゲート
配線に選択パルスが印可されると前記ゲート配線上に接
続したスイッチング素子すべてがオン状態となり、各ス
イッチング素子に接続されたソース配線に印可されてい
る信号がスイッチング素子を介して液晶容量、補助容量
に書き込まれ、前記ゲート配線が非選択状態となるとス
イッチング素子がオフ状態となり、液晶容量、補助容量
に書き込まれた電荷は１垂直走査期間後に前記ゲート配
線に選択パルスが入力されるまで保持される。
型液晶表示装置の等価回路を示しその動作について説明
する。ゲート配線１２１とソース配線１２２の交差部に
ＴＦＴ等のスイッチング素子１２３、液晶容量１２８、
補助容量１２９を形成し画素とする。その画素をマトリ
ックス状に配置し画素アレイを形成する。任意のゲート
配線に選択パルスが印可されると前記ゲート配線上に接
続したスイッチング素子すべてがオン状態となり、各ス
イッチング素子に接続されたソース配線に印可されてい
る信号がスイッチング素子を介して液晶容量、補助容量
に書き込まれ、前記ゲート配線が非選択状態となるとス
イッチング素子がオフ状態となり、液晶容量、補助容量
に書き込まれた電荷は１垂直走査期間後に前記ゲート配
線に選択パルスが入力されるまで保持される。
【０００４】図１３に２×１ドット反転駆動方式におけ
るラスタ表示でのゲート電位Ｖｇ、ソース電位Ｖｓ、画
素電位Ｖｄについて示した。図１３にはｎ行の走査線が
選択されたとき（１３１）にソース信号の極性が反転す
るように記載している。
るラスタ表示でのゲート電位Ｖｇ、ソース電位Ｖｓ、画
素電位Ｖｄについて示した。図１３にはｎ行の走査線が
選択されたとき（１３１）にソース信号の極性が反転す
るように記載している。
【０００５】垂直方向に２行、水平方向に１列の隣接画
素ごとに画素電位の極性が異なる２×１ドット反転駆動
方式では、隣接するソース配線ごとに極性の異なるソー
ス電位を２水平走査期間ごとに反転させる。前記駆動方
式ではラスタ（全面同色）表示させる場合、ソース信号
の極性が反転するｎ行のゲート選択時はソース電位が所
定の電位まで到達するのに数マイクロ秒程度の遅延が生
じる。これは、ソースＩＣの出力抵抗が数ＫΩであるこ
とやソース電位の配線抵抗が数Ｋ〜数１０ＫΩ程度であ
るため、ソース配線や画素電極の充電に前記の時間を要
することが主な理由である。一方、ソース電位の極性が
反転しない（ｎ＋１）行のゲート選択時（１３２）では
前記ゲート配線が選択された時点でソース電位は所定の
電位に達している。よって、図１３に示した従来の技術
では画素電極への実効的な書き込み時間が、（ｎ＋１）
行のゲート選択時に比べてｎ行のゲート選択時では短く
なるため、ラスタ表示において１行ごとの輝度むらが発
生する。
素ごとに画素電位の極性が異なる２×１ドット反転駆動
方式では、隣接するソース配線ごとに極性の異なるソー
ス電位を２水平走査期間ごとに反転させる。前記駆動方
式ではラスタ（全面同色）表示させる場合、ソース信号
の極性が反転するｎ行のゲート選択時はソース電位が所
定の電位まで到達するのに数マイクロ秒程度の遅延が生
じる。これは、ソースＩＣの出力抵抗が数ＫΩであるこ
とやソース電位の配線抵抗が数Ｋ〜数１０ＫΩ程度であ
るため、ソース配線や画素電極の充電に前記の時間を要
することが主な理由である。一方、ソース電位の極性が
反転しない（ｎ＋１）行のゲート選択時（１３２）では
前記ゲート配線が選択された時点でソース電位は所定の
電位に達している。よって、図１３に示した従来の技術
では画素電極への実効的な書き込み時間が、（ｎ＋１）
行のゲート選択時に比べてｎ行のゲート選択時では短く
なるため、ラスタ表示において１行ごとの輝度むらが発
生する。
【０００６】アクティブマトリックス型液晶表示装置に
は様々な駆動方式があるが、ウインドウズのシャットア
ウト時の画面でのフリッカーを防ぐことを目的として、
垂直方向へ２行、水平方向へ１列ごとに隣接画素の極性
を反転させる２×１ドット反転駆動方式の採用が近年増
える傾向にある。
は様々な駆動方式があるが、ウインドウズのシャットア
ウト時の画面でのフリッカーを防ぐことを目的として、
垂直方向へ２行、水平方向へ１列ごとに隣接画素の極性
を反転させる２×１ドット反転駆動方式の採用が近年増
える傾向にある。
【０００７】従来の技術の２×１ドット反転駆動方式で
は、図１４に示されるようにゲート配線は１行ごとに選
択されるため、１垂直走査期間のなかでゲート配線に選
択パルスが入力されるのは１回であった。したがって、
前記駆動方式では、１回の選択パルスにより前記ゲート
配線が選択されている１水平走査期間に画素への充電を
完了させる必要があった。
は、図１４に示されるようにゲート配線は１行ごとに選
択されるため、１垂直走査期間のなかでゲート配線に選
択パルスが入力されるのは１回であった。したがって、
前記駆動方式では、１回の選択パルスにより前記ゲート
配線が選択されている１水平走査期間に画素への充電を
完了させる必要があった。
【０００８】一般に、２×１ドット反転駆動はウインド
ウズのシャットアウト画面時に発生するフリッカーを防
ぐ目的で使用される。前記フリッカーはアクティブマト
リックス液晶表示装置の高精細化あるいは大型化が進む
につれて顕著になるので、２×１ドット反転駆動方式は
高精細あるいは大型のアクティブマトリックス液晶表示
装置に適応される傾向がある。しかし、アクティブマト
リックス液晶表示装置が高精細化あるいは大型になるに
したがい、１水平走査期間で画素への充電を完了させる
ことが困難となってきており、上記で述べた１行ごとの
輝度むらはますます顕著になることが予想される。
ウズのシャットアウト画面時に発生するフリッカーを防
ぐ目的で使用される。前記フリッカーはアクティブマト
リックス液晶表示装置の高精細化あるいは大型化が進む
につれて顕著になるので、２×１ドット反転駆動方式は
高精細あるいは大型のアクティブマトリックス液晶表示
装置に適応される傾向がある。しかし、アクティブマト
リックス液晶表示装置が高精細化あるいは大型になるに
したがい、１水平走査期間で画素への充電を完了させる
ことが困難となってきており、上記で述べた１行ごとの
輝度むらはますます顕著になることが予想される。
【０００９】近年開発が進んでいるアクティブマトリッ
クス液晶表示装置の高精細化あるいは大型化にともなう
１水平走査期間の短縮により、従来の技術では１水平走
査期間内で画素を充電させることが困難となってきた。
図１５に従来の駆動方式での任意の画素のゲート電位１
５１、ソース電位１５２、画素電位１５３の波形を示し
た。前記ゲート配線に選択パルスが入力されると、任意
の負極性のソース電位Ｖ１が書き込まれた前記画素電位
に任意の正極性のソース電位Ｖ３が書き込まれる（図中
の波形には寄生容量による画素電位の変動は記載せ
ず）。通常、液晶の劣化を防ぐ目的から液晶に加える電
圧の極性は１垂直走査期間ごとに反転させているので、
たとえば５Ｖ系の液晶を用いる場合はＶ１とＶ３の差は
最大８Ｖ程度となり、補助容量＝０．２（ｐＦ）、液晶
容量＝０．３（ｐＦ）の場合、０．５（ｐＦ）の容量に
８Ｖ程度の電圧を１水平走査期間内で充電するよう設計
しなければならないが、近年アクティブマトリックス液
晶表示装置の高精細化あるいは大型化が進むにしたがい
１水平走査期間の短縮され、１水平走査期間内で画素を
充電させることが困難となってきている。
クス液晶表示装置の高精細化あるいは大型化にともなう
１水平走査期間の短縮により、従来の技術では１水平走
査期間内で画素を充電させることが困難となってきた。
図１５に従来の駆動方式での任意の画素のゲート電位１
５１、ソース電位１５２、画素電位１５３の波形を示し
た。前記ゲート配線に選択パルスが入力されると、任意
の負極性のソース電位Ｖ１が書き込まれた前記画素電位
に任意の正極性のソース電位Ｖ３が書き込まれる（図中
の波形には寄生容量による画素電位の変動は記載せ
ず）。通常、液晶の劣化を防ぐ目的から液晶に加える電
圧の極性は１垂直走査期間ごとに反転させているので、
たとえば５Ｖ系の液晶を用いる場合はＶ１とＶ３の差は
最大８Ｖ程度となり、補助容量＝０．２（ｐＦ）、液晶
容量＝０．３（ｐＦ）の場合、０．５（ｐＦ）の容量に
８Ｖ程度の電圧を１水平走査期間内で充電するよう設計
しなければならないが、近年アクティブマトリックス液
晶表示装置の高精細化あるいは大型化が進むにしたがい
１水平走査期間の短縮され、１水平走査期間内で画素を
充電させることが困難となってきている。
【００１０】
【課題を解決するための手段】本発明の液晶表示装置
は、２×１ドット反転駆動方式のアクティブマトリック
ス液晶表示装置において、ソース電位の極性が反転する
ｎ行のゲート配線１の選択時と、ソース電位の極性が反
転しないｎ＋１行のゲート配線２の選択時との画素の充
電特性を均一にしたものである。
は、２×１ドット反転駆動方式のアクティブマトリック
ス液晶表示装置において、ソース電位の極性が反転する
ｎ行のゲート配線１の選択時と、ソース電位の極性が反
転しないｎ＋１行のゲート配線２の選択時との画素の充
電特性を均一にしたものである。
【００１１】また、ｎ行のゲート配線１の選択時の第１
の選択パルスにくらべて、ｎ＋１行のゲート配線２の選
択時の第２の選択パルスの幅を小さくしたものである。
の選択パルスにくらべて、ｎ＋１行のゲート配線２の選
択時の第２の選択パルスの幅を小さくしたものである。
【００１２】また、第１の選択パルスを遅延させるとと
もに、第１の選択パルスと第２の選択パルスの幅をとも
に小さくしたものである。
もに、第１の選択パルスと第２の選択パルスの幅をとも
に小さくしたものである。
【００１３】また、第１の選択パルスと第２の選択パル
スの時刻と幅を任意に設定する制御パルスを備えたもの
である。
スの時刻と幅を任意に設定する制御パルスを備えたもの
である。
【００１４】また、ｎ行のゲート配線１上の画素に設置
されたスイッチング素子の駆動能力を、ｎ＋１行のゲー
ト配線２上の画素に設置されたスイッチング素子の駆動
能力にくらべて大きくしたものである。
されたスイッチング素子の駆動能力を、ｎ＋１行のゲー
ト配線２上の画素に設置されたスイッチング素子の駆動
能力にくらべて大きくしたものである。
【００１５】また、ｎ＋１行のゲート配線２の画素上に
設置されたスイッチング素子の駆動能力を、ＯＮ状態と
なってから所定の時間だけ制御したものである。
設置されたスイッチング素子の駆動能力を、ＯＮ状態と
なってから所定の時間だけ制御したものである。
【００１６】また、第１、第２の選択パルスのそれぞれ
の前に、ソース電位が選択時と同極性になる時間帯に第
３または第４の選択パルスを入力し、画素電位を予備的
に充電するようにしたものである。
の前に、ソース電位が選択時と同極性になる時間帯に第
３または第４の選択パルスを入力し、画素電位を予備的
に充電するようにしたものである。
【００１７】
【発明の実施の形態】（１）前記２×１ドット反転駆動
方式において、駆動方式に工夫を加え、１行ごとの輝度
むらを防ぐ。
方式において、駆動方式に工夫を加え、１行ごとの輝度
むらを防ぐ。
【００１８】（２）前記２×１ドット反転駆動方式にお
いて、図１に示すように１行ごとに走査するゲート配線
に第１の選択パルスＶｇ１１が入力される以前に前記ゲ
ート配線に第３の選択パルス１３を入力する駆動方式に
より、画素充電特性を向上させる。
いて、図１に示すように１行ごとに走査するゲート配線
に第１の選択パルスＶｇ１１が入力される以前に前記ゲ
ート配線に第３の選択パルス１３を入力する駆動方式に
より、画素充電特性を向上させる。
【００１９】図２に本発明での任意の画素のゲート電
位、ソース電位、画素電位の波形を示した。従来技術で
は前記第１の選択パルス１１による選択期間内でＶ１→
Ｖ３の書き込みを完了させる必要があったのに対して、
本発明では、Ｖ１が保持されていた前記画素電位は前記
第３の選択パルス１３により任意の正極性のソース電位
Ｖ２が充電され、第１の選択パルス１１による充電では
Ｖ２→Ｖ３と従来技術に比べて充電する電圧幅が小さく
なるため結果的に充電特性が向上する。ただし、第３の
選択パルス１３と第１の選択パルス１１がそれぞれ前記
ゲート配線に入力されるときのソース電位の極性が異な
る場合は充電特性は悪化するので、必ず第３の選択パル
ス１３と第１の選択パルス１１とがそれぞれ前記ゲート
配線に入力されるときのソース電位の極性は同一にする
必要がある。なお、図中２Ｈは２水平走査期間をあらわ
す。
位、ソース電位、画素電位の波形を示した。従来技術で
は前記第１の選択パルス１１による選択期間内でＶ１→
Ｖ３の書き込みを完了させる必要があったのに対して、
本発明では、Ｖ１が保持されていた前記画素電位は前記
第３の選択パルス１３により任意の正極性のソース電位
Ｖ２が充電され、第１の選択パルス１１による充電では
Ｖ２→Ｖ３と従来技術に比べて充電する電圧幅が小さく
なるため結果的に充電特性が向上する。ただし、第３の
選択パルス１３と第１の選択パルス１１がそれぞれ前記
ゲート配線に入力されるときのソース電位の極性が異な
る場合は充電特性は悪化するので、必ず第３の選択パル
ス１３と第１の選択パルス１１とがそれぞれ前記ゲート
配線に入力されるときのソース電位の極性は同一にする
必要がある。なお、図中２Ｈは２水平走査期間をあらわ
す。
【００２０】実施の形態１ 以下に、前記２×１ドット反転駆動方式においてラスタ
表示における１行ごとの輝度むらを低減することを目的
として、ソース電位の極性が反転するｎ行のゲート配線
１の選択時とソース電位の極性が反転しない（ｎ＋１）
行のゲート配線２の選択時の画素充電特性を均一にする
実施の形態について図３を用いて説明する。
表示における１行ごとの輝度むらを低減することを目的
として、ソース電位の極性が反転するｎ行のゲート配線
１の選択時とソース電位の極性が反転しない（ｎ＋１）
行のゲート配線２の選択時の画素充電特性を均一にする
実施の形態について図３を用いて説明する。
【００２１】前記２×１ドット反転駆動方式において、
前記ゲート配線１に入力する第１の選択パルス３１に比
べて前記ゲート配線２に入力する第２の選択パルス３２
のパルス幅を小さくする。
前記ゲート配線１に入力する第１の選択パルス３１に比
べて前記ゲート配線２に入力する第２の選択パルス３２
のパルス幅を小さくする。
【００２２】図３に示すようにソース電位の極性反転か
ら時間τ１（μ ｓｅｃ）以前に前記選択パルス３１を
前記ゲート配線１に入力し、かつτ１は選択パルス３１
の遅延時間程度に設定し、かつ前記選択パルス１のパル
ス幅を１水平走査期間に設定し、かつ前記選択パルス３
２の立ち上がりのタイミングは選択パルス３１が立ち下
がってから時間τ２経過後とし、かつ前記選択パルス３
２のパルス幅を１水平走査期間から時間τ２だけ小さく
設定する。
ら時間τ１（μ ｓｅｃ）以前に前記選択パルス３１を
前記ゲート配線１に入力し、かつτ１は選択パルス３１
の遅延時間程度に設定し、かつ前記選択パルス１のパル
ス幅を１水平走査期間に設定し、かつ前記選択パルス３
２の立ち上がりのタイミングは選択パルス３１が立ち下
がってから時間τ２経過後とし、かつ前記選択パルス３
２のパルス幅を１水平走査期間から時間τ２だけ小さく
設定する。
【００２３】従来技術では前記２×１ドット反転駆動方
式においてラスタ表示する際、前記ゲート配線１の選択
時にはソース電位が反転し所定の電位に到達するまでに
遅延が生じるのに対して、前記ゲート配線２の選択時に
はソース電位は前記ゲート配線１の選択時の電位が維持
される。したがって、前記ゲート配線２の選択時の画素
充電特性に比べて前記ゲート配線１の選択時の画素充電
特性は悪化する。
式においてラスタ表示する際、前記ゲート配線１の選択
時にはソース電位が反転し所定の電位に到達するまでに
遅延が生じるのに対して、前記ゲート配線２の選択時に
はソース電位は前記ゲート配線１の選択時の電位が維持
される。したがって、前記ゲート配線２の選択時の画素
充電特性に比べて前記ゲート配線１の選択時の画素充電
特性は悪化する。
【００２４】そこで、本発明では前記第１の選択パルス
１に比べて前記第２の選択パルスのパルス幅をτ２だけ
小さくし従来よりも前記ゲート配線２の選択時の画素充
電特性を抑制することにより、前記ゲート配線１の選択
時と前記ゲート配線２の選択時の画素充電特性を同等に
し、ラスタ表示におけるゲート配線１行ごとの輝度むら
を軽減することができる。
１に比べて前記第２の選択パルスのパルス幅をτ２だけ
小さくし従来よりも前記ゲート配線２の選択時の画素充
電特性を抑制することにより、前記ゲート配線１の選択
時と前記ゲート配線２の選択時の画素充電特性を同等に
し、ラスタ表示におけるゲート配線１行ごとの輝度むら
を軽減することができる。
【００２５】実施の形態２ 以下に、前記２×１ドット反転駆動方式においてラスタ
表示における１行ごとの輝度むらを低減することを目的
として、ソース電位の極性が反転するｎ行のゲート配線
１の選択時とソース電位の極性が反転しない（ｎ＋１）
行のゲート配線２の選択時の画素充電特性を均一にする
実施の形態について示す。
表示における１行ごとの輝度むらを低減することを目的
として、ソース電位の極性が反転するｎ行のゲート配線
１の選択時とソース電位の極性が反転しない（ｎ＋１）
行のゲート配線２の選択時の画素充電特性を均一にする
実施の形態について示す。
【００２６】図４に示すように極性反転するソース電位
が所定の電位に到達した後に前記選択パルス４１を前記
ゲート配線１に入力し、かつ前記第１の選択パルス４１
のパルス幅を水平走査期間から時間τ３を差し引いたパ
ルス幅に設定し、かつτ３は前記選択パルス４１の遅延
時間と前記ソース電位の遅延時間の和よりは大きな値に
設定し、かつ第１の選択パルス４１が立ち下がる時刻に
前記ゲート配線２に第２の選択パルス４２を入力し、か
つ第１の選択パルス４１と第２の選択パルス４２のパル
ス幅を同じにする。
が所定の電位に到達した後に前記選択パルス４１を前記
ゲート配線１に入力し、かつ前記第１の選択パルス４１
のパルス幅を水平走査期間から時間τ３を差し引いたパ
ルス幅に設定し、かつτ３は前記選択パルス４１の遅延
時間と前記ソース電位の遅延時間の和よりは大きな値に
設定し、かつ第１の選択パルス４１が立ち下がる時刻に
前記ゲート配線２に第２の選択パルス４２を入力し、か
つ第１の選択パルス４１と第２の選択パルス４２のパル
ス幅を同じにする。
【００２７】従来技術では前記２×１ドット反転駆動方
式においてラスタ表示する際、前記ゲート配線１の選択
時はソース電位が反転し所定の電位に到達するまでに遅
延が生じるのに対して、前記ゲート配線２の選択時では
ソース電位は前記ゲート配線１の選択時の電位が維持さ
れる。したがって、前記ゲート配線２の選択時の画素充
電特性に比べて前記ゲート配線１の選択時の画素充電特
性は悪化する。
式においてラスタ表示する際、前記ゲート配線１の選択
時はソース電位が反転し所定の電位に到達するまでに遅
延が生じるのに対して、前記ゲート配線２の選択時では
ソース電位は前記ゲート配線１の選択時の電位が維持さ
れる。したがって、前記ゲート配線２の選択時の画素充
電特性に比べて前記ゲート配線１の選択時の画素充電特
性は悪化する。
【００２８】そこで、本発明ではソース電位が所定の電
位に到達した後に前記ゲート配線１と前記ゲート配線２
に第１の選択パルス４１と第２の選択パルス４２がそれ
ぞれ入力されることにより、前記ゲート配線１の選択時
と前記ゲート配線２の選択時の画素充電特性を同等に
し、ラスタ表示におけるゲート配線１行ごとの輝度むら
を軽減することができる。
位に到達した後に前記ゲート配線１と前記ゲート配線２
に第１の選択パルス４１と第２の選択パルス４２がそれ
ぞれ入力されることにより、前記ゲート配線１の選択時
と前記ゲート配線２の選択時の画素充電特性を同等に
し、ラスタ表示におけるゲート配線１行ごとの輝度むら
を軽減することができる。
【００２９】実施の形態３ 本実施の形態では、前記の実施の形態における選択パル
スの時刻およびパルス幅の設定方法について説明する。
スの時刻およびパルス幅の設定方法について説明する。
【００３０】前記２×１ドット反転駆動方式において、
図５に示すように選択パルスがＶｇ１、Ｖｇ２で形成さ
れる場合、アクティブマトリックス液晶表示装置の回路
基板上で０、Ｖｃｃをもつ制御パルスを生成し、制御パ
ルス電位がＶｃｃの際には選択パルスＶｇ２を、制御パ
ルス電位が０の際には選択パルスＶｇ１を、ゲート配線
に入力させることによって設定する。これにより２×１
ドット反転駆動方式において、選択パルスの幅と時刻を
任意に設定することができる。
図５に示すように選択パルスがＶｇ１、Ｖｇ２で形成さ
れる場合、アクティブマトリックス液晶表示装置の回路
基板上で０、Ｖｃｃをもつ制御パルスを生成し、制御パ
ルス電位がＶｃｃの際には選択パルスＶｇ２を、制御パ
ルス電位が０の際には選択パルスＶｇ１を、ゲート配線
に入力させることによって設定する。これにより２×１
ドット反転駆動方式において、選択パルスの幅と時刻を
任意に設定することができる。
【００３１】実施の形態４ 以下に前記２×１ドット反転駆動方式においてラスタ表
示における１行ごとの輝度むらを低減することを目的と
して、ソース電位の極性が反転するｎ行のゲート配線１
の選択時とソース電位の極性が反転しない（ｎ＋１）行
のゲート配線２の選択時の画素充電特性を均一にする実
施の形態について示す。
示における１行ごとの輝度むらを低減することを目的と
して、ソース電位の極性が反転するｎ行のゲート配線１
の選択時とソース電位の極性が反転しない（ｎ＋１）行
のゲート配線２の選択時の画素充電特性を均一にする実
施の形態について示す。
【００３２】前記２×１ドット反転駆動方式において、
前記ゲート配線１上の画素に設置するａ−Ｓｉ ＴＦＴ
素子のチャネル幅とチャネル長の比であるＷ／Ｌを前記
ゲート配線２上の画素に設置するＴＦＴ素子のチャネル
幅Ｗ／Ｌに比べて大きく設定する。図６にＴＦＴ素子で
のチャネル幅とチャネル長の箇所を示した。従来技術で
は前記２×１ドット反転駆動方式においてラスタ表示す
る際、前記ゲート配線１の選択時はソース電位が反転し
所定の電位に到達するまでに遅延が生じるのに対して、
前記ゲート配線２の選択時ではソース電位は前記ゲート
配線１の選択時の電位が維持される。したがって、前記
ゲート配線２の選択時の画素充電特性に比べて前記ゲー
ト配線１の選択時の画素充電特性は悪化する。
前記ゲート配線１上の画素に設置するａ−Ｓｉ ＴＦＴ
素子のチャネル幅とチャネル長の比であるＷ／Ｌを前記
ゲート配線２上の画素に設置するＴＦＴ素子のチャネル
幅Ｗ／Ｌに比べて大きく設定する。図６にＴＦＴ素子で
のチャネル幅とチャネル長の箇所を示した。従来技術で
は前記２×１ドット反転駆動方式においてラスタ表示す
る際、前記ゲート配線１の選択時はソース電位が反転し
所定の電位に到達するまでに遅延が生じるのに対して、
前記ゲート配線２の選択時ではソース電位は前記ゲート
配線１の選択時の電位が維持される。したがって、前記
ゲート配線２の選択時の画素充電特性に比べて前記ゲー
ト配線１の選択時の画素充電特性は悪化する。
【００３３】そこで本発明では、ゲート配線２上の画素
のＴＦＴ特性をゲート配線１上のＴＦＴに比べて充電能
力の小さいものとすることにより、前記ゲート配線１の
選択時と前記ゲート配線２の選択時の画素充電特性を同
等にし、ラスタ表示におけるゲート配線１行ごとの輝度
むらを軽減するものである。
のＴＦＴ特性をゲート配線１上のＴＦＴに比べて充電能
力の小さいものとすることにより、前記ゲート配線１の
選択時と前記ゲート配線２の選択時の画素充電特性を同
等にし、ラスタ表示におけるゲート配線１行ごとの輝度
むらを軽減するものである。
【００３４】実施の形態５ 以下に前記２×１ドット反転駆動方式においてラスタ表
示における１行ごとの輝度むらを低減することを目的と
して、ソース電位の極性が反転するｎ行のゲート配線１
の選択時とソース電位の極性が反転しない（ｎ＋１）行
のゲート配線２の選択時の画素充電特性を均一にする実
施の形態について示す。
示における１行ごとの輝度むらを低減することを目的と
して、ソース電位の極性が反転するｎ行のゲート配線１
の選択時とソース電位の極性が反転しない（ｎ＋１）行
のゲート配線２の選択時の画素充電特性を均一にする実
施の形態について示す。
【００３５】前記２×１ドット反転駆動方式において、
図７に示すように前記ゲート配線２に前記第２の選択パ
ルス７２が入力する際は、前記第２の選択パルス７２の
入力後の一定期間の間ソースＩＣを非出力状態とする。
図７に示すように前記ゲート配線２に前記第２の選択パ
ルス７２が入力する際は、前記第２の選択パルス７２の
入力後の一定期間の間ソースＩＣを非出力状態とする。
【００３６】従来技術では前記２×１ドット反転駆動方
式においてラスタ表示する際、前記ゲート配線１の選択
時はソース電位が反転し所定の電位に到達するまでに遅
延が生じるのに対して、前記ゲート配線２の選択時では
ソース電位は前記ゲート配線１の選択時の電位が維持さ
れる。したがって、前記ゲート配線２の選択時の画素充
電特性に比べて前記ゲート配線１の選択時の画素充電特
性は悪化する。
式においてラスタ表示する際、前記ゲート配線１の選択
時はソース電位が反転し所定の電位に到達するまでに遅
延が生じるのに対して、前記ゲート配線２の選択時では
ソース電位は前記ゲート配線１の選択時の電位が維持さ
れる。したがって、前記ゲート配線２の選択時の画素充
電特性に比べて前記ゲート配線１の選択時の画素充電特
性は悪化する。
【００３７】本発明では、前記ゲート配線２の選択時に
ソースＩＣをある一定時間τ４だけ非出力状態にして、
前記ゲート配線２の選択時の充電時間を短縮すること
で、前記ゲート配線１の選択時と前記ゲート配線２の選
択時の画素充電特性を同等にし、ラスタ表示におけるゲ
ート配線１行ごとの輝度むらを軽減するものである。
ソースＩＣをある一定時間τ４だけ非出力状態にして、
前記ゲート配線２の選択時の充電時間を短縮すること
で、前記ゲート配線１の選択時と前記ゲート配線２の選
択時の画素充電特性を同等にし、ラスタ表示におけるゲ
ート配線１行ごとの輝度むらを軽減するものである。
【００３８】実施の形態６ 以下に前記２×１ドット反転駆動方式において画素充電
特性を向上させることを目的として、ゲート配線に選択
パルスを入力する以前にそのゲート配線に選択パルスを
入力する実施の形態について示す。
特性を向上させることを目的として、ゲート配線に選択
パルスを入力する以前にそのゲート配線に選択パルスを
入力する実施の形態について示す。
【００３９】前記２×１ドット反転駆動において、図８
に図１と同様な本実施の形態のゲート波形８１、８２、
８３、８４を、図９にｎ行と（ｎ＋１）行の任意の画素
におけるゲート電位８１、８２、８３、８４、ソース電
位９５、画素電位９６、９７の波形をそれぞれ示した。
図８（ａ）は図９（ａ）に、図８（ｂ）は図９（ｂ）に
それぞれ対応する。前記ゲート配線１に前記第１の選択
パルス８１を入力する（４×ｍ）水平走査期間（ｍ＝
１，２，３，‥‥‥）以前に前記選択パルス８１と同じ
パルス幅の第３の選択パルス８３を前記ゲート配線１に
入力する（図９（ａ））。
に図１と同様な本実施の形態のゲート波形８１、８２、
８３、８４を、図９にｎ行と（ｎ＋１）行の任意の画素
におけるゲート電位８１、８２、８３、８４、ソース電
位９５、画素電位９６、９７の波形をそれぞれ示した。
図８（ａ）は図９（ａ）に、図８（ｂ）は図９（ｂ）に
それぞれ対応する。前記ゲート配線１に前記第１の選択
パルス８１を入力する（４×ｍ）水平走査期間（ｍ＝
１，２，３，‥‥‥）以前に前記選択パルス８１と同じ
パルス幅の第３の選択パルス８３を前記ゲート配線１に
入力する（図９（ａ））。
【００４０】前記第２の選択パルスの８２の前にも同様
に第４の選択パルス８４を入力する（図９（ｂ））。図
８、９はｍ＝１の場合について示している。
に第４の選択パルス８４を入力する（図９（ｂ））。図
８、９はｍ＝１の場合について示している。
【００４１】前記選択パルス８３、８４を（４×ｍ）水
平走査期間（ｍ＝１，２，３，‥‥‥）以前に前記ゲー
ト配線１に入力する理由は、２×１ドット反転駆動では
ソース電位の極性が反転する周期が４水平走査期間であ
るためである。従来技術では選択パルス８１による選択
期間内でＶ１→Ｖ３の書き込みを完了させる必要があっ
たのに対して、本発明では、Ｖ１が保持されていた前記
画素電位は選択パルス８３により任意の正極性のソース
電位Ｖ２が充電され、選択パルス８１による充電ではＶ
２→Ｖ３と従来技術に比べて充電する電圧幅が小さくな
るため結果的に充電特性が向上する。
平走査期間（ｍ＝１，２，３，‥‥‥）以前に前記ゲー
ト配線１に入力する理由は、２×１ドット反転駆動では
ソース電位の極性が反転する周期が４水平走査期間であ
るためである。従来技術では選択パルス８１による選択
期間内でＶ１→Ｖ３の書き込みを完了させる必要があっ
たのに対して、本発明では、Ｖ１が保持されていた前記
画素電位は選択パルス８３により任意の正極性のソース
電位Ｖ２が充電され、選択パルス８１による充電ではＶ
２→Ｖ３と従来技術に比べて充電する電圧幅が小さくな
るため結果的に充電特性が向上する。
【００４２】実施の形態７ 以下に前記２×１ドット反転駆動方式において画素充電
特性を向上させることを目的として、ゲート配線に選択
パルスを入力する以前にそのゲート配線に選択パルスを
入力する実施の形態について示す。
特性を向上させることを目的として、ゲート配線に選択
パルスを入力する以前にそのゲート配線に選択パルスを
入力する実施の形態について示す。
【００４３】前記２×１ドット反転駆動において、図１
０に本実施の形態のゲート波形１０１、１０２、１０
３、１０４を、図１１にｎ行と（ｎ＋１）行の任意の画
素におけるゲート電位１０１、１０２、１０３、１０
４、ソース電位１１５、画素電位１１６、１１７の波形
をそれぞれ示した。図１０（ａ）は図１１（ａ）に、図
１０（ｂ）は図１１（ｂ）にそれぞれ対応する。前記ゲ
ート配線１に１水平走査期間の第１の選択パルス１０１
を入力し、かつそれより（４×ｍ）水平走査期間（ｍ＝
１，２，３，‥‥‥）以前に２水平走査期間のパルス幅
の前記第３の選択パルス１０３を前記ゲート配線１に入
力し、かつ前記ゲート配線２に１水平走査期間の前記第
２の選択パルス１０２を入力し、かつそれより（（４×
ｍ）＋１）水平走査期間（ｍ＝１，２，３，‥‥‥）以
前に２水平走査期間のパルス幅の前記第４の選択パルス
１０４を前記ゲート配線２に入力する。図１０、１１は
ｍ＝１の場合について示している。
０に本実施の形態のゲート波形１０１、１０２、１０
３、１０４を、図１１にｎ行と（ｎ＋１）行の任意の画
素におけるゲート電位１０１、１０２、１０３、１０
４、ソース電位１１５、画素電位１１６、１１７の波形
をそれぞれ示した。図１０（ａ）は図１１（ａ）に、図
１０（ｂ）は図１１（ｂ）にそれぞれ対応する。前記ゲ
ート配線１に１水平走査期間の第１の選択パルス１０１
を入力し、かつそれより（４×ｍ）水平走査期間（ｍ＝
１，２，３，‥‥‥）以前に２水平走査期間のパルス幅
の前記第３の選択パルス１０３を前記ゲート配線１に入
力し、かつ前記ゲート配線２に１水平走査期間の前記第
２の選択パルス１０２を入力し、かつそれより（（４×
ｍ）＋１）水平走査期間（ｍ＝１，２，３，‥‥‥）以
前に２水平走査期間のパルス幅の前記第４の選択パルス
１０４を前記ゲート配線２に入力する。図１０、１１は
ｍ＝１の場合について示している。
【００４４】本発明の効果は実施の形態６と同じである
が、選択パルス１０３、１０４のパルス幅が実施の形態
６での選択パルス３に比べて２倍となっているため、選
択パルス１０３、１０４による画素充電特性が実施の形
態６に比べて向上する。
が、選択パルス１０３、１０４のパルス幅が実施の形態
６での選択パルス３に比べて２倍となっているため、選
択パルス１０３、１０４による画素充電特性が実施の形
態６に比べて向上する。
【００４５】また、前記の実施例では本発明の２×１ド
ット反転駆動方式への適用を例に説明したが、本発明
は、３×１ドット、４×１ドットなどの他の反転駆動方
式にも適用できるものである。
ット反転駆動方式への適用を例に説明したが、本発明
は、３×１ドット、４×１ドットなどの他の反転駆動方
式にも適用できるものである。
【００４６】
【発明の効果】本発明の液晶表示装置は、２×１ドット
反転駆動方式のアクティブマトリックス型液晶表示装置
において、ソース電位の極性が反転するｎ行のゲート配
線１の選択時と、ソース電位の極性が反転しないｎ＋１
行のゲート配線２の選択時との画素の充電特性を均一に
したので、ラスタ表示における１行ごとの輝度むらを低
減することができる。
反転駆動方式のアクティブマトリックス型液晶表示装置
において、ソース電位の極性が反転するｎ行のゲート配
線１の選択時と、ソース電位の極性が反転しないｎ＋１
行のゲート配線２の選択時との画素の充電特性を均一に
したので、ラスタ表示における１行ごとの輝度むらを低
減することができる。
【図１】本発明の実施の形態の機能を説明する動作波形
図である。
図である。
【図２】本発明の実施の形態の機能を説明する動作波形
図である。
図である。
【図３】本発明の実施の形態１の機能を説明する動作波
形図である。
形図である。
【図４】本発明の実施の形態２の機能を説明する動作波
形図である。
形図である。
【図５】本発明の実施の形態３の機能を説明する動作波
形図である。
形図である。
【図６】本発明の実施の形態４の液晶表示装置のＴＦＴ
の構成を説明する平面図である。
の構成を説明する平面図である。
【図７】本発明の実施の形態５の機能を説明する動作波
形図である。
形図である。
【図８】本発明の実施の形態６の機能を説明する動作波
形図である。
形図である。
【図９】本発明の実施の形態６の機能を説明する動作波
形図である。
形図である。
【図１０】本発明の実施の形態７の機能を説明する動作
波形図である。
波形図である。
【図１１】本発明の実施の形態７の機能を説明する動作
波形図である。
波形図である。
【図１２】アクティブマトリックス型液晶表示装置の構
成を示す等価回路図である。
成を示す等価回路図である。
【図１３】アクティブマトリックス型液晶表示装置の従
来の２×１ドット反転駆動方式の機能を説明する動作波
形図である。
来の２×１ドット反転駆動方式の機能を説明する動作波
形図である。
【図１４】アクティブマトリックス型液晶表示装置の従
来の２×１ドット反転駆動方式の機能を説明するゲート
波形図である。
来の２×１ドット反転駆動方式の機能を説明するゲート
波形図である。
【図１５】アクティブマトリックス型液晶表示装置の従
来の２×１ドット反転駆動方式の機能を説明する動作波
形図である。
来の２×１ドット反転駆動方式の機能を説明する動作波
形図である。
６１ ゲート電極 ６２ ソース電極 ６３ ドレイン電極 ６４ アモルファスＳｉ ６５ チャネル幅Ｗ ６６ チャネル長Ｌ １２１ ゲート配線 １２２ ソース配線 １２３ ゲート電極 １２４ ソース電極 １２５ コモン電極 １２６ 補助容量電極 １２７ スイッチング素子 １２８ 液晶容量 １２９ 補助容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神鷹 智 熊本県菊池郡西合志町御代志997番地 株 式会社アドバンスト・ディスプレイ内 Ｆターム(参考） 2H093 NA16 NA34 NA43 NB21 NC21 NC34 ND09 NH14 NH18 5C006 AC27 AF42 AF51 BB16 BC03 BC12 BF28 FA22 5C080 AA10 BB05 DD05 FF11 JJ02 JJ04
Claims (14)
- 【請求項１】 複数の画素のそれぞれにスイッチング素
子を設けたアクティブマトリックス液晶表示装置を駆動
する場合に、水平方向は１ソース配線ごとに、垂直方向
は２ゲート配線ごとに画素に逆極性の電圧を印可し、か
つ各画素に印可する電圧の極性を時間的に所定の周期で
反転させる２×１ドット反転駆動方式の液晶表示装置で
あって、前記２×１ドット反転駆動方式においてラスタ
表示における１行ごとの輝度むらを低減することを目的
として、ソース電位の極性が反転するｎ行のゲート配線
１選択時とソース電位の極性が反転しない（ｎ＋１）行
のゲート配線２選択時との画素充電特性を均一にした液
晶表示装置。 - 【請求項２】 前記２×１ドット反転駆動において前記
ゲート配線１選択時と前記ゲート配線２選択時の画素充
電特性を均一にする手段として、前記ゲート配線１に入
力する第１の選択パルスに比べて前記ゲート配線２に入
力する第２の選択パルスのパルス幅を小さくした請求項
１記載の液晶表示装置。 - 【請求項３】 前記２×１ドット反転駆動において前記
第１の選択パルスに比べて前記ゲート配線２に入力する
前記第２の選択パルスのパルス幅を小さくする手段とし
て、ソース電位の極性反転から時間τ１以前に前記第１
の選択パルスを前記ゲート配線１に入力し、かつ前記第
１の選択パルスのパルス幅を１水平走査期間に設定し、
かつ前記第２の選択パルスの立ち上がりのタイミングは
第１の選択パルスが立ち下がってから時間τ２経過後と
し、かつ前記選択パルス２のパルス幅を１水平走査期間
から時間τ２だけ小さく設定した請求項１または２記載
の液晶表示装置。 - 【請求項４】 前記２×１ドット反転駆動において前記
ゲート配線１選択時と前記ゲート配線２選択時の画素充
電特性を均一にする手段として、前記第１の選択パルス
と前記第２の選択パルスの選択パルス幅をともに短くし
た請求項１記載の液晶表示装置。 - 【請求項５】 前記２×１ドット反転駆動において、前
記第１の選択パルスと前記第２の選択パルスの選択パル
ス幅をともに短くする手段として、極性反転するソース
電位が所定の電位に到達した後に前記第１の選択パルス
を前記ゲート配線１に入力し、かつ前記選択パルス１の
パルス幅を水平走査期間から時間τ３を差し引いたパル
ス幅に設定し、かつτ３は前記第１の選択パルスの遅延
時間と前記ソース電位の遅延時間の和よりは大きな値に
設定し、かつ第１の選択パルスが立ち下がる時刻に前記
ゲート配線２に第２の選択パルスを入力し、かつ第１の
選択パルスと第２の選択パルスのパルス幅を同じにした
請求項１または４記載の液晶表示装置。 - 【請求項６】 前記２×１ドット反転駆動方式におい
て、前記第１の選択パルスと前記第２の選択パルスのパ
ルス幅を任意に設定した請求項１、２、３、４または５
記載の液晶表示装置。 - 【請求項７】 前記２×１ドット反転駆動方式におい
て、前記第１の選択パルスと前記第２の選択パルスのパ
ルスの時刻と幅を任意に設定する手段として、選択パル
スがＶｇ１、Ｖｇ２の２値で形成される場合、アクティ
ブマトリックス液晶表示装置の回路基板上でＯ、Ｖｃｃ
をもつ制御パルスを生成し、制御パルス電位がＶｃｃの
際には選択パルスＶｇ２を、制御パルス電位が０の際に
は制御パルスＶｇ１を、ゲート配線に入力させることに
よって設定することにより、２×１ドット反転駆動方式
において選択パルスの時刻と幅を任意に設定した請求項
１、２、３、４、５または６記載の液晶表示装置。 - 【請求項８】 前記２×１ドット反転駆動において前記
ゲート配線１選択時と前記ゲート配線２選択時の画素充
電特性を均一にする手段として、前記ゲート配線１上の
画素に設置するスイッチング素子の駆動能力を、ゲート
配線２上に画素の設置するスイッチング素子の駆動能力
に比べて大きくした請求項１記載の液晶表示装置。 - 【請求項９】 前記２×１ドット反転で駆動するアクテ
ィブマトリックス表示装置のスイッチング素子が薄膜ト
ランジスタ（ＴＦＴ）の場合は、前記ゲート配線１上の
画素に設定されたスイッチング素子の駆動能力を前記ゲ
ート配線２上の画素に設定されたスイッチング素子の駆
動能力に比べて向上させる手段として、前記ゲート配線
１上の画素に設置されたＴＦＴのＷ（チャネル幅）／Ｌ
（チャネル長さ）を前記ゲート配線２上の画素に設置さ
れたＴＦＴのＷ／Ｌに比べて大きくした請求項１または
８記載の液晶表示装置。 - 【請求項１０】 前記２×１ドット反転駆動において前
記ゲート配線１選択時と前記ゲート配線２選択時の画素
充電特性を均一にする手段として、前記ゲート配線２に
前記第２の選択パルスが入力し前記ゲート配線２上の画
素に設置されたスイッチング素子がＯＮ状態となってか
ら画素への電荷の供給能力を所定の時間だけ抑制する請
求項１記載の液晶表示装置。 - 【請求項１１】 前記２×１ドット反転駆動において、
前記ゲート配線２に前記第２の選択パルスが入力し前記
ゲート配線２上の画素に設置されたスイッチング素子が
ＯＮ状態となってから画素への電荷の供給能力を所定時
間だけ抑制する手段として、前記ゲート配線２に前記第
２の選択パルスが入力されるタイミングでソースＩＣの
出力抵抗を所定の時間だけ高抵抗とした請求項１または
１０記載の液晶表示装置。 - 【請求項１２】 前記２×１ドット反転駆動においてゲ
ート配線１、２のそれぞれに前記第１、第２の選択パル
スを入力する以前に、ゲート配線１に第３の選択パルス
を、ゲート配線２に第４の選択パルスを入力し、画素の
未充電を防いだ請求項１記載の液晶表示装置。 - 【請求項１３】 前記２×１ドット反転駆動において、
前記ゲート配線１、２に前記第１、第２の選択パルスを
入力する以前に前記ゲート配線１、２にそれぞれ前記第
３、第４の選択パルスを入力する手法として、前記ゲー
ト配線１、２に前記第１、第２の選択パルスを入力する
（４×ｍ）水平走査期間（ｍ＝１，２，３，‥‥‥）以
前に前記第１、第２の選択パルスと同じパルス幅の前記
第３、第４の選択パルスを前記ゲート配線１、２に入力
する請求項１２記載の液晶表示装置。 - 【請求項１４】 前記２×１ドット反転駆動方式におい
て、前記ゲート配線１に１水平走査期間の前記第１の選
択パルスを入力し、かつそれより（４×ｍ）水平走査期
間（ｍ＝１，２，３，‥‥‥）以前に２水平走査期間の
パルス幅の前記第３の選択パルスを前記ゲート配線１に
入力し、かつ前記ゲート配線２に１水平走査期間の前記
第２の選択パルスを入力し、かつそれより（（４×ｍ）
＋１）水平走査期間（ｍ＝１，２，３，‥‥‥）以前に
２水平走査期間のパルス幅の前記第４の選択パルスを前
記ゲート配線２に入力する請求項１２記載の液晶表示装
置。
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