JP2000513546A - 電気通信用マルチサービス回路 - Google Patents

Abstract

(57)【要約】 マルチサービス集積ハードウェア回路（２０）は、外部インタフェース（６２）と異なる電気通信サービスを処理する複数のオンボード・サービス装置（７０₁，７０₂，７２，７４）との間でセルを伝送する。オンボード・サービス装置は、一つ以上のＡＴＭＦトランシーバ（７０₁，７０₂）と、ユートピア・レベル２装置（７４）と、ＰＣＭインタフェース（３０₁，３０₂）およびＥ１またはＴ１インタフェース（３２）の一方とインタフェースする回路エミュレータ（７２）とを含む。マルチサービス回路は、外部インタフェース（６２）に接続されるとともに内部インタフェース（６４）を介して複数のサービス装置に接続されたマルチプレクサ／デマルチプレクサ・コア（６０）を含む。図示した実施例では、外部インタフェース（６２）と内部インタフェース（６４）とはユートピア・レベル２・インタフェースである。

Description

【発明の詳細な説明】 電気通信用マルチサービス回路 発明の背景 １．発明の分野 本発明は、電気通信に関し、詳しくは、外部ネットワーク物理インタフェース を介して与えられる多重サービスの提供に関する。 ２．関連技術と他の考慮点 単一の電気通信ネットワークを使用した多重サービスの提供が現在望まれてい る。たとえば、ビデオサービス，音声電話サービス，データサービスおよびその 他の対話型サービスおよび／またはマルチメディア・サービスなどのような異な るサービスは、ある物理的媒体（たとえば、外部ネットワーク物理インタフェー ス）を介して一緒に伝えることができる。 総合多重サービスシステムを伝えることができるこのような外部ネットワーク 物理インタフェースの一例は、ハイブリッド・ファイバ同軸（ＨＦＣ）ネットワ ークである。ＨＦＣネットワークでは、ヘッド局が、種々の発生源（たとえば、 アナログテレビジョン，インタネットアクセス，ディジタル・ビデオ・オンデマ ンド）からの信号を受信し、これらの種々の信号を伝える光信号を分配センタす なわち分配ノードに分配する。分配センタで、光信号は、変換され、ネットワー ク・インタフェース・ユニット（ＮＩＵ）または顧客宅内にあるネットワーク端 末（ＮＴ）に再分配される。ネットワーク・インタフェース・ユニットは、内部 トランシーバ（たとえば、モデム）を使用してＨＦＣ信号を受信し、適切なチャ ネルをテレビジョン，パーソナルコンピュータおよび電話などに分配する。 外部ネットワーク物理インタフェースの他の型も出現しつつある。外部ネット ワーク物理インタフェースのこのような他の型には、たとえば、ファイバ・トゥ ・ザ・ホーム（ＦＴＴＨ）ネットワークおよびメガビット速度ディジタル加入者 回線（ｘＤＳＬ）ネットワークが含まれる。ｘＤＳＬネットワークは専用の電話 回線を用いる。 外部ネットワーク物理インタフェースの型以外にも、ネットワーク・プロトコ ル・インタフェースの考慮すべき事柄がある。一つの普及しているネットワーク ・プロトコル・インタフェースは、非同期転送モード（ＡＴＭ）である。ＡＴＭ は、非同期時分割多重手法を使用するパケット向きの転送モードである。パケッ トは、セルと呼ばれ、固定サイズである。ＡＴＭセルは５３個のオクテットで構 成され、その中の５個のオクテットがヘッダを構成し、４８個のオクテットが「 ペイロード」すなわちセルの情報部分を構成する。ＡＴＭセルのヘッダは、セル が伝搬されるＡＴＭネットワークの接続を表すために使用される２つの量、詳し くはＶＰＩ（仮想パス識別子）およびＶＣＩ（仮想チャネル識別子）を含む。一 般に、仮想パスは、ネットワークの２つのスイッチング・ノードの間に規定され た主パスであり、仮想チャネルは、各主パス上の１つの特定の接続である。 ＡＴＭテクノロジに対する多数のフォーマットおよびインタフェースが標準化 されてきた。たとえば、ＡＴＭは数個の「アダプテーション・レイヤ」を備えて おり、これがＩＴＵの標準化の主題であった。更に、ＡＴＭフォーラム，技術委 員会，ユートピア・レベル２，バージョン１．０，ａｆ−ｐｈｙ−００３９．０ ００，１９９５年６月に述べられているように、「ユートピア・レベル２」とし て知られるＡＴＭインタフェースが標準化された。 マルチサービス環境では、既存のサービスだけでなく、外部ネットワーク物理 インタフェースの付加的な他のサービスおよび他の型をも収容するように、ネッ トワーク・インタフェース・ユニットは柔軟であるべきである。 いくつかのネットワーク・インタフェース・ユニットは、補足的なハードウェ ア・ブロックとともにプロセッサ・コアを使用する。たとえば、モトローラ８６ ０ＳＡＲ回路は、制御プロセッサ・コアと、ＡＴＭ・ＳＡＲ機能（たとえば、Ａ ＡＬ５）を処理するようにカストマイズされたＳＡＲプロセッサ・コアと、イー サネット機能を処理するイーサネット制御器とを備えている。 プロセッサに基づくネットワーク・インタフェース・ユニットは、プロセッサ が実行するソフトウェアを変更することによりユーザが機能を容易に修正できる ので、ユーザに対して柔軟である。しかし、プロセッサに基づくネットワーク・ インタフェース・ユニットには欠点もある。一つの欠点は、主機能をユーザが ソフトウェアでインプリメントしなければならず、これは困難で、多大の設計の 努力を必要とすることがある。第２の欠点は、プロセッサに基づくユニットでは 限定されたデータレートしか達成できないということである。第３の欠点は、消 費電力がかなり大きいということである。 したがって、必要とされていることおよび本発明の目的は、柔軟で効率的な支 配的にハードウェアに基づくネットワーク・インタフェース・ユニットを提供す ることにある。 発明の概要 マルチサービス総合回路は、外部インタフェースと異なる電気通信サービスを 処理する複数のオンボード・サービス装置との間でセルを伝送する。オンボード ・サービス装置には、１つ以上のＡＴＭＦトランシーバと、ユートピア・レベル ２装置と、エミュレータとが含まれる。エミュレータは、ＰＣＭインタフェース ，Ｅ１インタフェースおよびＴ１インタフェースの一つとインタフェースする。 マルチサービス回路はマルチプレクサ／デマルチプレクサ・コアを含んでおり、 このマルチプレクサ／デマルチプレクサ・コアは、外部インタフェースに接続さ れ、内部インタフェースを介して複数のサービス装置に接続されている。説明す る実施例では、外部インタフェースと内部インタフェースとはユートピア・レベ ル２インタフェースである。 マルチプレクサ／デマルチプレクサは、外部インタフェースからサービス装置 にセルを伝送するためのダウンストリーム側と、サービス装置から外部インタフ ェースにセルを伝送するためのアップストリーム側とを備えている。ダウンスト リーム側は、ダウンストリーム・デマルチプレクサおよびダウンストリーム・マ ルチプレクサのほかに、ダウンストリーム側からアップストリーム側に送られる セルを記憶するためのダウンストリーム・ループバック・バッファを備えている 。アップストリーム側は、アップストリーム・マルチプレクサおよびアップスト リーム・デマルチプレクサのほかに、アップストリーム側からダウンストリーム 側に送られるセルを記憶するためのアップストリーム・ループバック・バッファ を備えている。 ダウンストリーム側では、ダウンストリーム・デマルチプレクサが、外部イ ンタフェースから受信したセルをダウンストリーム・ループバック・バッファ， プロセッサおよびダウンストリーム・マルチプレクサの入力のうちの一つに送る 役目を果たす。ダウンストリーム・マルチプレクサは、ダウンストリーム・デマ ルチプレクサ，アップストリーム・ループバック・バッファおよびプロセッサの うちの一つからセルを得て、内部インタフェースを介してサービス装置に送信す るための役目を果たす。 アップストリーム側では、アップストリーム・デマルチプレクサは、サービス 装置から受信したセルおよびプロセッサから受信したセルをアップストリーム・ ループバック・バッファ，プロセッサおよびアップストリーム・デマルチプレク サとアップストリーム・マルチプレクサとの間に配置されたバッファ部のうちの 一つに送る役目を果たす。アップストリーム・マルチプレクサは、バッファ部お よびダウンストリーム・ループバック・バッファの一方からセルを得て、外部イ ンタフェースに印加する役目を果たす。 図面の簡単な説明 本発明の上記および他の目的，特徴および利点は、添付図面に示されているよ うな好適実施例についての以下の更に詳細な説明から明らかとなる。添付図面で は、種々の図を通じて、参照符号は同じ部分を表す。添付図面は必ずしも一定の 割合で示されておらず、本発明の原理を示すことに力点が置かれている。 図１は、本発明の一実施例によるマルチサービス回路の概略図である。 図２は、図１のマルチサービス回路に含まれるＡＴＭコアの概略図である。 図２Ａは、図２のＡＴＭコアのダウンストリーム側の概略図である。 図２Ｂは、図２のＡＴＭコアのアップストリーム側の概略図である。 図３Ａは、図２のＡＴＭコアのダウンストリーム側のデマルチプレクサが遂行 する一般的なステップを示すフローチャートである。 図３Ｂは、図２のＡＴＭコアのダウンストリーム側のマルチプレクサが遂行す る一般的なステップを示すフローチャートである。 図４Ａは、図２のＡＴＭコアを通るＶＰクロス接続を描いた図解的な図である 。 図４Ｂは、図２のＡＴＭコアを通るＶＣクロス接続を描いた図解的な図であ る。 図５は、図２のＡＴＭコアに含まれるバッファ部の概略図である。 図５Ａは、図２のＡＴＭコアに含まれるバッファ部のメモリマップの図解的な 図である。 図６は、図１のマルチサービス回路に含まれる回路エミュレーション（ＣＥ） 装置の接続を示す概略図である。 図６Ａは、図６の回路エミュレーション（ＣＥ）装置の概略図である。 図６Ｂ（１）は、図６の回路エミュレーション（ＣＥ）装置が遂行するセルパ ケット化、特に、構造６４ｋｂｐｓチャネルに対する全収容セルを示す図解的な 図である。 図６Ｂ（２）は、図６の回路エミュレーション（ＣＥ）装置が逐行するセルパ ケット化、特に、構造６４ｋｂｐｓチャネルに対する部分収容セルを示す図解的 な図である。 図７Ａは、図６の回路エミュレーション（ＣＥ）装置が遂行するセルパケット 化、特に、Ｅ１伝送に対するセルを示す図解的な図である。 図７Ｂは、図６の回路エミュレーション（ＣＥ）装置が逐行するセルパケット 化、特に、Ｔ１伝送に対するセルを示す図解的な図である。 図８は、たとえば図６の回路エミュレーション（ＣＥ）装置に生じるセル遅延 変動（ＣＤＶ）を描いた図解的な図である。 図９Ａ，９Ｂ，９Ｃ，９Ｄ，９Ｅは、異なる動作モードのオクテットを図６の 回路エミュレーション（ＣＥ）装置内に設けられるバッファに写像することを描 いた図解的な図である。 図１０は、図６の回路エミュレーション（ＣＥ）装置における２つの部分収容 された単一の６４ｋｂｐｓの運搬セルのアンパケット化を描いた図解的な図であ る。 図１１は、図６の回路エミュレーション（ＣＥ）装置による損失セルおよび誤 挿入セルの処理を描いた図解的な図である。 図１２は、図６の回路エミュレーション（ＣＥ）装置によるダウンストリーム ・データレートの同期化を示す図解的な図である。 図１３は、図１のマルチサービス回路に含まれるユートピア・バッファの概略 図である。 図１４は、図１のマルチサービス回路に含まれるＡＴＭＦトランシーバの概略 図である。 図１５は、図１のマルチサービス回路に含まれるＣＰＵブロックが逐行する読 出しおよび書込み処理を描いた図解的な図である。 図１６は、図１のマルチサービス回路に含まれるＣＰＵブロックが遂行する割 込み処理を描いた図解的な図である。 図１７Ａおよび図１７Ｂは、図２のＡＴＭコアのデマルチプレクサ，トランス レータおよびダウンストリーム・マルチプレクサに対するＶＰＩ／ＶＣＩテーブ ルの概略図である。 発明の詳細な説明 説明のためのものであって限定するものではない以下の説明では、本発明の完 全な理解が行えるように、特定のアーキテクチャ，インタフェースおよび手法な どの特定の細部が述べられている。しかし、熟練した当業者には明らかなように 、本発明はこれらの特定の細部から逸脱する他の実施例で実施してもよい。他の 場合には、不必要な細部で本発明の説明があいまいにならないように、周知の装 置，回路および方法の詳細な説明は省略する。 １．０ マルチサービス回路の概説 図１はマルチサービス回路２０を示し、マルチサービス回路２０は、モデム／ トランシーバ・チップ・セット２２に接続され、ＡＴＭセルにカプセル化された データを異なるサービス・インタフェースとの間で分配する。マルチサービス回 路２０がデータを分配し合う特定のサービス・インタフェースには、インタフェ ース３０₁，３０₂（これらはともに、ＡＴＭＦ２５．６インタフェースである。 ），インタフェース３２およびインタフェース３４（ユートピア・レベル２・イ ンタフェース［スレーブ］）が含まれる。インタフェース３２は、［たとえば、 回線回路３６を通る４個のＰＯＴＳまたは１個のＩＤＳＮサービスを支援する６ ４ｋｂｐｓの４チャネル以下に対する］ＰＣＭインタフェースであるものとして 示されているが、インタフェース３２は、その代わりに、Ｅ１／Ｔ１インタ フェースとすることもできる。 マルチサービス回路２０は、たとえばＨＦＣのようなマルチサービス環境での 分配およびサービスのインタフェースのために、たとえば、ネットワーク端末（ ＮＴ）で利用することができる。マルチサービス回路２０は、ＨＦＣに対する適 用に限定されないが、ｘＤＳＬおよびＦＴＴＨのようなネットワークの他の型に も有用である。 マルチサービス回路２０は、マルチサービス回路２０がＣＰＵバス４２により 接続される中央処理装置（ＣＰＵ）４０に依存して動作する。ＣＰＵバス４２は 、メモリユニット４４およびモデム／トランシーバ２２にも接続されている。Ｃ ＰＵバス４２は、表６に示された信号を伝える。ＣＰＵ４０は、イーサネット（ Ｅ／Ｎ）トランシーバ４６を介してツイストペア・ケーブルで物理的なＩＯＭｂ ｐｓインタフェース４８に接続されている。 内部的には、マルチサービス回路２０は、ＡＴＭコア６０として知られている ＡＴＭ多重化／多重分離ユニットを含む。ＡＴＭコア６０について、図２を参照 して以下に更に説明する。ＡＴＭコア６０は、その「集合（aggregate）」側で はモデム／トランシーバ・インタフェース６２によって接続され、その「支流（ tributary）」側ではサービス・インタフェース６４によって接続される。モデ ム／トランシーバ・インタフェース６２およびサービス・インタフェース６４は ともに、ユートピア・レベル２・インタフェースである。表２に示す信号を有す るモデム／トランシーバ・インタフェース６２は、モデム／トランシーバ２２を 独立にするマスタ・インタフェースである。サービス・インタフェース６４は、 内部ユートピア・インタフェースであり、ＡＴＭフォーラム，ユートピア・レベ ル２によって規定されている。 サービス・インタフェース６４は、ＡＴＭコア６０を４個のサービス装置に接 続する。ＡＴＭコア６０はＡＴＭ層を表し、サービス装置は物理層を表す。詳し く述べると、サービス・インタフェース６４は、ＡＴＭコア６０を２つのＡＴＭ Ｆトランシーバ７０₁，７０₂と回路エミュレーション（ＣＥ）装置７２とユート ピア・バッファ７４とに接続する。ＡＴＭＦトランシーバ７０₁はＡＴＭＦイン タフェース３０₁に接続され、ＡＴＭＦトランシーバ７０₂はＡＴＭＦイン タフェース３０₂に接続される。ＡＴＭＦインタフェース３０₁，３０₂は表４に 示される信号を伝える。回路エミュレーション装置７２はインタフェース３２に 接続され、ユートピア・バッファ７４はインタフェース３４に接続される。イン タフェース３２は、表３に示される信号を伝える。インタフェース３４は、表５ に示される信号を伝える。 マルチサービス回路２０はＣＰＵブロック７１を含む。ＣＰＵブロック７１を 介して、ＡＴＭコア６０は、ＣＰＵバス４２に接続され、最終的にＣＰＵ４０に 接続される。内部ＣＰＵバス７３はＣＰＵブロック７１をＡＴＭコア６０とサー ビス装置７０₁，７０₂，７２，７４とに接続する。サービス・インタフェース６ ４だけがＡＴＭコア６０をサービス装置７０₁，７０₂，７２，７４に接続する。 ２．０ ＡＴＭコア 図２はＡＴＭコア６０の構造を全体的に示す。図２で、内部ＣＰＵバス７３は ＡＴＭコア６０をダウンストリーム側（図２のバス７３より上）とアップストリ ーム側（図２のバス７３より下）とに分ける役目を果たす。 ＡＴＭコア６０のダウンストリーム側は、ダウンストリーム・デマルチプレク サ及びトランスレータ１０２を含む。ダウンストリーム・デマルチプレクサ及び トランスレータ１０２は、モデム／トランシーバ・インタフェース６２の受信部 ６２Ｒに接続された入力端子を備えている。ダウンストリーム・デマルチプレク サ及びトランスレータ１０２の別々の出力端子が、ダウンストリーム・マルチプ レクサ１０４，ダウンストリーム読出しＣＰＵバッファ１０６およびダウンスト リーム・ループバック・バッファ１０８に接続されている。ダウンストリーム読 出しＣＰＵバッファ１０６は内部ＣＰＵバス７３に接続されている。内部ＣＰＵ バス７３は、線１１０によって示されるように、ダウンストリーム・デマルチプ レクサ及びトランスレータ１０２にＶＰＩ／ＶＣＩ構成情報を与えるためにも用 いられる。 ダウンストリーム・マルチプレクサ１０４は、上記のように、ダウンストリー ム・デマルチプレクサ及びトランスレータ１０２の出力端子，ダウンストリーム 書込みＣＰＵバッファのセット１１６およびアップストリーム・ループバック ・バッファ１１８に接続された別々の入力端子を備えている。ダウンストリーム ・マルチプレクサ１０４の出力端子は、サービス・インタフェース６４の送信部 ６４Ｔに接続されている。 ＡＴＭコア６０のアップストリーム側は、アップストリーム・デマルチプレク サ及びトランスレータ１２２とアップストリーム・マルチプレクサ１２４とを含 む。アップストリーム・デマルチプレクサ及びトランスレータ１２２の第１の入 力端子は、サービス・インタフェース６４の受信部６４Ｒに接続されている。ア ップストリーム・デマルチプレクサ及びトランスレータ１２２の第２の入力端子 は、アップストリーム書込みＣＰＵバッファ１２６に接続されている。アップス トリーム・デマルチプレクサ及びトランスレータ１２２のＶＰＩ／ＶＣＩテーブ ルは、線１２０で示されるように、ＣＰＵ４０により更新される。アップストリ ーム・デマルチプレクサ及びトランスレータ１２２の別々の出力端子が、アップ ストリーム・ループバック・バッファ１１８，アップストリーム書込みＣＰＵバ ッファのセット１３６および（バッファ部１４０を介して）アップストリーム・ マルチプレクサ１２４に接続されている。 アップストリーム・マルチプレクサ１２４の第１の入力端子はダウンストリー ム・ループバック・バッファ１０８に接続されている。アップストリーム・マル チプレクサ１２４の第２の入力端子はバッファ部１４０の出力に接続されている 。アップストリーム・マルチプレクサ１２４の出力端子はモデム／トランシーバ ・インタフェース６２の送信部６２Ｔに接続されている。 バッファ部１４０は、たとえば、サービス品質の別々の型に対する複数の内部 キューを含む。図示された実施例では、バッファ部１４０は、１４２₁から１４ ２₄と番号付けられた第１乃至第４のバッファを含む。バッファ部１４０へのセ ル入力は、たとえばそれらのサービス品質に応じて、キュー１４２₁〜１４２₄の うちの適切な一つのキューに送られる。 更に、アーリ・パケット・ディスカード（ＥＰＤ）１４４もアップストリーム ・デマルチプレクサ及びトランスレータ１２２の一部として設けられている。一 緒になってＰＤＵ（パケット・データ・ユニット）を形成するセル列がキューす なわちバッファに記憶されようとするときに、完全なＰＤＵを捨てるように決 定することができる。完全なＰＤＵを捨てることが必要になるのは、たとえば、 キューすなわちバッファが完全なＰＤＵを収容するのに充分なスペースを備えて いない場合である。ＰＤＵの一部だけを記憶するのではなくて、完全なＰＤＵが 捨てられる。たとえば、図２のアーリ・パケット・ディスカード（ＥＰＤ）１４ ４の特定の図示は、そうでなければキュー１４２₁〜１４２₄のうちの一つのキュ ーに記憶されるはずのセルがアップストリーム・デマルチプレクサ及びトランス レータ１２２によって初期パケット放棄されることを示そうとしている。 後で更に詳しく説明するように、図２の矢印１５０で示されたダウンストリー ム方向では、モデム／トランシーバ２２から得られたセルは、サービス装置７０₁ ，７０₂，７２，７４のうちの一つまたはダウンストリーム読出しＣＰＵバッフ ァ１０６に分配される。セルは、ダウンストリーム書込みＣＰＵバッファのセッ ト１１６から読出されて、サービス装置７０₁，７０₂，７２，７４に送られるこ ともできる。図２の矢印１５２で示されたアップストリーム方向では、ＡＴＭコ ア６０は、サービス装置７０₁，７０₂，７２，７４からセルを読み出して、アッ プストリーム書込みＣＰＵバッファのセット１３６またはモデム／トランシーバ ２２にセルを分配する。セルは、アップストリーム書込みＣＰＵバッファ１２６ から読み出されて、モデム／トランシーバ２２に送られることもできる。 ３．０ セル・フロー ３．１ ダウンストリーム・セル・フロー モデム／トランシーバ・インタフェース６２の部分６２Ｒが利用可能なセルを 得るとただちに、そのセルは読み出され、ダウンストリーム・デマルチプレクサ 及びトランスレータ１０２により入力セルのＶＰＩ／ＶＣＩが調べられる。これ に関して、ダウンストリーム・デマルチプレクサ及びトランスレータ１０２は、 ＣＰＵ４０によって構成されたＶＰＩ／ＶＣＩテーブルを備えている。これらの ＶＰＩ／ＶＣＩテーブルについて図１７Ａを参照して更に詳細に説明する。入っ てくるセルのＶＰＩ／ＶＣＩに基づいて、ダウンストリーム・デマルチプレクサ 及びトランスレータ１０２のＶＰＩ／ＶＣＩテーブルの参照動作を行うことによ り、セルの物理的行き先とともに、セルがＡＴＭコア６０を離れるときにどんな 新しいＶＰＩ／ＶＣＩを備えているべきかを判定する。 図２Ａは、ＡＴＭコア６０のダウンストリーム側を更に詳細に示し、特に、ダ ウンストリーム書込みＣＰＵバッファのセット１１６をより完全に示す。図２Ａ に示されるように、ダウンストリーム書込みＣＰＵバッファのセット１１６はバ ッファ１１６₁，１１６₂，１１６₃を含み、各バッファは内部ＣＰＵバス７３か ら与えられる入力端子とダウンストリーム・マルチプレクサ１０４の入力端子に 接続された出力端子とを備えている。これらのバッファの各々はサービス装置７ ０₁，７０₂，７２，７４のうちの３個のサービス装置の一つに対応しており、こ れにより、ＡＴＭコア６０は、ＣＰＵ４０からのセルをバッファ１１６₁，１１ ６₂，１１６₃のうちの一つを備えた３個のサービス装置に送ることができる。 図２Ａとともに図３Ａは、モデム／トランシーバ２２から入ってくるセルを処 理する際にダウンストリーム・デマルチプレクサ１０２が逐行する全体的なステ ップを示す。ステップ３Ａ−１で、デマルチプレクサ１０２は、インタフェース ６２でモデム／トランシーバ２２からセルが得られるか否かを判定する。インタ フェース６２でモデム／トランシーバ２２から得られるセルは、「集合」セルと して知られている。ステップ３Ａ−１の判定記号の否定ブランチで示されるよう に、デマルチプレクサ１０２は、集合セルが得られるか否かを繰り返しチェック する。集合セルが得られる場合には、ステップ３Ａ−２で、そのＶＰＩ／ＶＣＩ が（上記のように）調べられ、ダウンストリーム・マルチプレクサ１０４が停止 させられる。ＶＰＩ／ＶＣＩに基づいて、ダウンストリーム・デマルチプレクサ 及びトランスレータ１０２は、そのセルがどこに向けられているか、たとえば、 サービス装置７０₁，７０₂，７２，７４のうちの一つに向けられているか、ＣＰ Ｕ４０（たとえば、ダウンストリーム読出しＣＰＵバッファ１０６）に向けられ ているか、または、ダウンストリーム・ループバック・バッファ１０８に向けら れているかを知る。これに関しては、セクション１０．１および図１７Ａを参照 。 ダウンストリーム入力セルのＶＰＩ／ＶＣＩが翻訳されたのち、まず、ステッ プ３Ａ−３で、そのセルがＣＰＵ４０に向けられているか否か、および、ダウン ストリーム読出しＣＰＵバッファ１０６がセルを受信する用意ができているか否 かがチェックされる。ステップ３Ａ−３でのチェックが肯定であれぱ、ステッ プ３Ａ−４で、セルがダウンストリーム読出しＣＰＵバッファ１０６に書き込ま れる。 ステップ３Ａ−３での判定が否定であれば、ステップ３Ａ−５で、セルがダウ ンストリーム・ループバック・バッファ１０８に向けられているか否か、および 、ダウンストリーム・ループバック・バッファ１０８がセルを受け入れる用意が できているか否かがチェックされる。ステップ３Ａ−５でのチェックが肯定であ れば、ステップ３Ａ−６で、セルがダウンストリーム・ループバック・バッファ １０８に送られる。 ステップ３Ａ−５での判定が否定であれば、ステップ３Ａ−７で、セルがユー トピアセルであるか否か（たとえば、サービス装置７０₁，７０₂，７２，７４の うちの一つに向けられているか否か）、および、セルが向けられている特定の装 置がセルを受け入れる用意ができているか否かがチェックされる。ステップ３Ａ −７でのチェックが肯定であれば、ステップ３Ａ−８で、ダウンストリーム・マ ルチプレクサ１０４のアテンションが要求される。（ステップ３Ａ−９で）ダウ ンストリーム・マルチプレクサ１０４がレディと判定されるまで、ダウンストリ ーム・マルチプレクサ１０４のアテンションが繰り返し要求される。ダウンスト リーム・マルチプレクサ１０４がレディとなると、ステップ３Ａ−１０で、セル はダウンストリーム・マルチプレクサ１０４に送られる。これにより、セルをサ ービス・インタフェース６４の送信部６４Ｔを介して宛先の特定の装置に送るこ とができる。 ステップ３Ａ−７のチェックについては、ＡＴＭコア６０は、サービス装置７ ０₁，７０₂，７２，７４の各々に対するバッファ・ステータスについて絶えず更 新される。これについては、インタフェース６４を介したＴｘ＿Ｃｌａｖ信号を 使用するポーリングが、完全なセルを記憶するための充分なスペースが各装置の バッファにあるか否かという表示を与える。 ステップ３Ａ−３，３Ａ−５，３Ａ−７での判定がすべて否定である場合には 、ステップ３Ａ−１１によって示されるように、セルは捨てられる。ステップ３ Ａ−４，３Ａ−６，３Ａ−１０，３Ａ−１１の各々が完了すると、ステップ３Ａ −１で新しいダウンストリーム・セルの処理を待って、実行が続行される。 図２Ａとともに図３Ｂは、ダウンストリーム・マルチプレクサ１０４が遂行す る全体的なステップを示す。ステップ３Ｂ−１は、マルチプレクサ１０４がデマ ルチプレクサ１０２によって停止させられたか否か（図３Ａのステップ３Ａ−２ 参照）をマルチプレクサ１０４が判定することを示す。マルチプレクサ１０４が 停止されていた場合には、ステップ３Ｂ−２で、デマルチプレクサ１０２からセ ルが得られるか否かの判定が行われる。デマルチプレクサ１０２がマルチプレク サ１０４のアテンションを要求したとき（図３Ａのステップ３Ａ−８参照）、デ マルチプレクサ１０２からセルが得られるということをマルチプレクサ１０４が 知る。デマルチプレクサ１０２からセルが得られない場合には、マルチプレクサ １０４はループでステップ３Ｂ−１に戻る。デマルチプレクサ１０２からセルが 得られる場合には、ステップ３Ｂ−３で、マルチプレクサ１０４は、デマルチプ レクサ１０２がそれに送ったセル（図３Ａのステップ３Ａ−１０参照）を受信す る。次に、ステップ３Ｂ−４で、マルチプレクサ１０４は、セルのＶＰＩ／ＶＣ Ｉによって示されるようなユートピア装置（サービス装置７０₁，７０₂，７２， ７４）の適切な一つの装置にセルをゲーティングする。セルのゲーティング後に 、動作はループでステップ３Ｂ−１に戻る。 マルチプレクサ１０４がデマルチプレクサ１０２によって停止させられていな い場合には、ステップ３Ｂ−５で、マルチプレクサ１０４は、ダウンストリーム ・ループバック・バッファ１１８からループバック・セルが得られるか否かをチ ェックする。ダウンストリーム・ループバック・バッファ１１８からセルが得ら れる場合には、ステップ３Ｂ−６で、セルの宛先の適切なユートピア装置（サー ビス装置７０₁，７０₂，７２，７４のうちの一つ）がセルを受け入れる用意がで きているか否かのチェックが行われる。サービス装置がレディでない場合には、 ステップ３Ｂ−７で、マルチプレクサ１０４はアップストリーム・ループバック ・バッファ１１８からセルを読み出し、ステップ３Ｂ−８で、セルはマルチプレ クサ１０４を通して適切なサービス装置にゲーティングされる。マルチプレクサ １０４による適切なサービス装置へのループバック・セルのゲーティングののち 、動作はループでステップ３Ｂ−１に戻る。 アップストリーム・ループバック・バッファ１１８からループバック・セル が得られない場合には、ステップ３Ｂ−９で、ダウンストリーム書込みＣＰＵバ ッファ１１６の一つからＣＰＵセルが得られるか否かの判定が行われる。バッフ ァ１１６のどれもが利用可能なセルを備えていない場合には、動作はループでス テップ３Ｂ−１に戻る。バッファ１１６の一つが利用可能なセルを備えている場 合には、ステップ３Ｂ−１０でＣＰＵセルの宛先のユートピア装置（たとえば、 サービス装置７０₁，７０₂，７２，７４のうちの一つ）がレディであるか否かの チェックが行われる。サービス装置がレディでない場合には、動作はループでス テップ３Ｂ−１に戻る。ＣＰＵセルが得られる場合には、ステップ３Ｂ−１１で 、レディ状態のＣＰＵバッファ１１６の一つからＣＰＵセルが読み出される。ス テップ３Ｂ−１２で、マルチプレクサ１０４がＣＰＵセルを適切なサービス装置 にゲーティングしたのち、動作はステップ３Ｂ−１で続行される。 図３Ａで説明したデマルチプレクサ１０２の動作および図３Ｂで説明したマル チプレクサ１０４の動作は、これらの装置が同時に独立にセルを処理することが できるようなものである。たとえば、デマルチプレクサ１０２が、インタフェー ス６２からセルを読み出し、読み出されたセルをダウンストリーム・ループバッ ク・バッファ１０８に記憶するのに忙しい場合には、マルチプレクサ１０４は、 アップストリーム・ループバック・バッファ１１８からセルを読み出して、この ようなセルをサービス装置７０₁，７０₂，７２，７４のうちの一つに送ることが できる。セルがインタフェース６２からインタフェース６４に進んでいる場合だ け、デマルチプレクサ１０２とマルチプレクサ１０４とが一緒に作業しなければ ならない。 ３．２ アップストリーム・セル・フロー 図２Ｂは、ＡＴＭコア６０のアップストリーム側を更に詳細に示し、特に、ア ップストリーム書込みＣＰＵバッファのセット１３６をより完全に示す。詳しく 述べると、アップストリーム書込みＣＰＵバッファのセット１３６はバッファ１ ３６₁，１３６₂，１３６₃を含む。これらのバッファの各々は３個のサービス装 置７０₁，７０₂，７２，７４の一つに対応しており、これにより、ＡＴＭコア６ ０は、バッファ１３６₁，１３６₂，１３６₃のうちの一つを備えた３個のサービ ス装置からセルをＣＰＵ４０に送ることができる。 ＡＴＭコア６０のアップストリーム側では、サービス・インタフェース６４の サービス装置７０₁，７０₂，７２，７４は、それらの一つが利用可能なセルを備 えると、ただちに読み出される。セルの利用可能なことは、インタフェース６４ で指定されたＲｘ＿Ｃｌａｖ信号によって表される。サービス・インタフェース ６４のほかに、アップストリーム書込みＣＰＵバッファ１２６も、それが完全な セルを含んでいるときは、読み出される。サービス装置とアップストリーム書込 みＣＰＵバッファ１２６とは同じ優先順位を備えている。 アップストリーム方向では、入力アップストリーム・セルに対して可能な８個 の宛先がある。すなわち、アップストリーム書込みＣＰＵバッファのセット１３ ６のうちの３個のバッファと、バッファ部１４０のうちの４個のバッファと、ア ップストリーム・ループバック・バッファ１１８とである。ＶＰＩ／ＶＣＩだけ に頼って入力アップストリーム・セルの宛先を判定することはできない。別々の ＡＴＭＦチャネルからの２つのセルが同じＶＰＩ／ＶＣＩを備えるという事実は 、宛先を判定するために物理的ソース（たとえば、ＡＴＭＦインタフェース７０₁ ，７０₂）をも使用しなければならないということを意味する。ダウンストリー ム・デマルチプレクサ及びトランスレータ１０２と同様に、アップストリーム・ デマルチプレクサ及びトランスレータ１２２はＶＰＩ／ＶＣＩテーブルを備え、 ＶＰＩ／ＶＣＩテーブルはソース情報をも含んでいる。アップストリーム・デマ ルチプレクサ及びトランスレータ１２２のＶＰＩ／ＶＣＩテーブルは、線１２０ で示されるように、ＣＰＵ４０によって更新される。アップストリーム・デマル チプレクサ及びトランスレータ１２２のＶＰＩ／ＶＣＩテーブルについては、セ クション１０．２および図１７Ｂで更に詳細に説明する。 ＡＴＭコア６０は素早くセルを読み出して宛先バッファにセルを記憶するので 、ＡＴＭコア６０は、常に、確実に、別々のサービス装置を適切な順序で読み出 すことができる。これについては、ＡＴＭコア６０は充分に早く動作するので、 すべてのサービス装置から最大速度でデータを受信するときでも、サービス装置 ７０₁，７０₂，７２，７４のどれかが塞がれる危険はない。 すべてのＡＴＭ接続に対しておよびバッファ部１４０のすべてのバッファに対 して、アーリ・パケット・ディスカードを逐行することができる。各ＶＰＩ／ ＶＣＩに対して、（接続セットアップにおけるＣＰＵ４０による構成に従って） アーリ・パケット・ディスカード（ＥＰＤ）を逐行すべきか否かという情報と、 現在のＥＰＤステータス（内部変数）とがある。 アップストリーム・マルチプレクサ１２４で、バッファ部１４０のセルは、ダ ウンストリーム・ループバック・バッファ１０８からのセルと一緒に多重化され 、モデム／トランシーバ・インタフェース６２に印加される。 ＡＴＭコア６０のアップストリーム側では、モデム／トランシーバ・インタフ ェース６２が完全なセルを受信する用意ができていることを示すとただちに、セ ルが得られる。アップストリーム・マルチプレクサ１２４でこのような表示を受 信すると、ダウンストリーム・ループバック・バッファ１０８内のセル（１つま たは複数）に最高の優先順位が与えられ、モデム／トランシーバ・インタフェー ス６２の４つのチャンネルのどれにも接続され得る。バッファ部１４０でのバッ ファの処理は、ＡＴＭコア６０のモードによって決まる。ＡＴＭコア６０の３つ の異なるモードがある。 ＡＴＭコア６０の第１のモードでは、バッファ部１４０の４個のバッファ１４ ２₁〜１４２₄のすべてがモデム／トランシーバ・インタフェース６２上の１つの チャネルに接続される。この第１のモードでは、４個のバッファ１４２₁〜１４ ２₄のすべてが別々の優先順位を備える。 ＡＴＭコア６０の第２のモードでは、２つのバッファ１４２₁，１４２₂がモデ ム／トランシーバ・インタフェース６２上の１つのチャネルに接続され、他の２ つのバッファ１４２₃，１４２₄がモデム／トランシーバ・インタフェース６２上 のもう１つのチャネルに接続される。この第２のモードでは、同じチャネルに接 続された２つのバッファが異なる優先順位を備えるが、他方のチャネルに接続さ れる他の２つのバッファとは同じ優先順位を備える。 ＡＴＭコア６０の第３のモードでは、バッファ１４２₁〜１４２₄の各々がモデ ム／トランシーバ・インタフェース６２上のチャネルの別々の（たとえば、異な る）チャネルと接続される。この第３のモードでは、４個のバッファ１４２₁〜 １４２₄のすべてが同じ優先順位を備える。 ４．０ ＶＰＩ／ＶＣＩ処理 各ＡＴＭ接続は二つのＶＰＩ／ＶＣＩを備えている。すなわち、一つはモデム ／トランシーバ・インタフェース６２上の（たとえば、集合側の）接続に対する ものであり、サービス・インタフェース６４との間の（たとえば、支流側の）接 続に対するものである。回路エミュレータ７２からのアップストリーム・セルは 一定のＶＰＩ／ＶＣＩで作成されるので、この一定のＶＰＩ／ＶＣＩの値は支流 のＶＰＩ／ＶＣＩに対して使用されなければならない。ＶＰＩ／ＶＣＩテーブル を使用するＶＰＩ／ＶＣＩの翻訳については、セクション１０．０と図１７Ａお よび図１７Ｂとで説明する。ＡＴＭ接続の例が表１に示されている。 ＡＴＭコア６０は、ＶＰＣおよびＶＣＣの両方の合計１２８個の同時ＡＴＭ接 続を処理することができる。集合側では、ＶＰＩの１２ビット全部が使用される が、同時には１６通りの組合わせを妥当とすることができる。最上位８ビットは セルのフィルタリングのために使用される。セルのフィルタリングは、各ＮＴが それ自身のＶＰＩを備えていなければならないＨＦＣアプリケーションで必要で ある。最下位４ビット（１６通りの組合わせ）が（ＶＣＣに対するＶＣＩととも に）ＶＰＣ／ＶＣＣを決める。ＡＤＳＬアプリケーションでは、最上位８ビット をリセットすることができる。ＶＣＩの８ビット（最下位ビット）だけが使用さ れる。２５６通りのＶＣＩの組合わせおよび１６通りのＶＰＩの組合わせのすべ てを混合することができるが、同時には１２８通りの組合わせだけを妥当とする ことができる。 支流側では、ＶＰＩの４ビットだけが使用され（最下位ビット）、ＶＣＩの８ ビット（最下位ビット）だけが使用される。すべての組合わせを混合することが できるが、同時には１２８通りの組合わせだけを妥当とすることができる。 図４Ａは、ＡＴＭコア６０を通してＶＰクロス接続をどのようにセットアップ できるかを示す。図４Ａはデマルチプレクシング及びトランスレーション・テー ブル４００を含む。デマルチプレクシング及びトランスレーション・テーブル４ ００は、ＡＴＭコア６０の一組の内部ＲＡＭに記憶され、ＣＰＵ４０によって維 持される。ＡＴＭコア６０を通る１２８個の接続のどれをもＶＰクロス接続（Ｖ ＰＣ）として構成することができ、このような接続のうちの１６個の接続がＶＰ Ｃとして同時に構成される。その場合、ＶＰＩの４ＬＳＢが翻訳される。集 合側の８ＭＳＢがＶＰフィルタに対応しなければならず、支流側でそれらはリセ ットされる。すなわち、どの総称フロー制御（ＧＦＣ）処理も支援されない。Ｖ ＰＣに属するすべてのＶＣは、ＯＡＭを除いて、透明である。セグメントおよび エンド・ツー・エンドＦ４フローは、選り分けられて、ＣＰＵ４０に送られる。 図４Ｂは、ＡＴＭコア６０を通してＶＣクロス接続をどのようにセットアップ できるかを示す。ＡＴＭコア６０を通る１２８個の同時接続のすべてをＶＣクロ ス接続（ＶＣＣ）として構成することができる。ＶＣＣ処理を使用するというこ とは、デマルチプレクシング及びトランスレーション・テーブルで定義されるＶ ＣだけがＡＴＭコア６０を通して分配されるということを意味する。ＶＣには、 予め定義されたシグナリングＶＣが含まれる（図４Ｂに示すように、ＩＴＵの場 合にはＶＣ＝５、ＡＴＭフォーラムの場合にはＶＣ＝１６）。ＶＣＩの８ＭＳＢ は０でなければならない。ＶＰＩの４ＬＳＢおよびＶＣＩの８ＬＳＢはともに翻 訳される。ＶＰＩの８ＭＳＢはＶＰクロス接続として処理される。ＶＰＣの場合 とまったく同様に、セグメントおよびエンド・ツー・エンドＦ４・ＯＡＭはＶＰ によって処理される。しかし、セグメントＦ５セルはＶＣによって処理される。 それらのセルはＣＰＵ４０に送られる。 ＨＦＣアプリケーションでは、セルをブロードキャストできることが要求され る。図４Ａおよび図４Ｂに示すように、これには別個のＶＰＩレジスタ４０２が 与えられる。このレジスタに対応するＶＰＩを備えたダウンストリーム・セルが ＣＰＵに送られる。 ５．０ バッファリング サービス品質（ＱｏＳ）処理はアップストリーム・フローに対してだけ処理さ れる。サービス・インタフェース６４（およびアップストリーム書込みＣＰＵバ ッファのセット１３６）から読み出されてアップストリーム転送（図２の矢印１ ５２の方向）に向かうすべてのセルは、バッファ部１４０に記憶される。 マルチサービス回路２０のバッファ部１４０が図５に更に詳しく示されている 。バッファ部１４０は、実際には、バッファ制御器１４０Ｃを含む。バッファ制 御器１４０Ｃは、アップストリーム・デマルチプレクサ及びトランスレータ１２ ２（支流マルチプレクサ）とアップストリーム・マルチプレクサ（集合マルチ プレクサ）との間に接続される。バッファ制御器１４０Ｃは、内部メモリ（たと えば、ＲＡＭ１４２）または外部メモリ（たとえば、図１のＳＲＡＭ１４２Ｘ） におけるデータの検索および記憶を監視する。たとえば、図２および図２Ｂに示 されたバッファ１４２₁〜１４２₄は内部メモリ（たとえば、ＲＡＭ１４２）に含 めることができる。バッフア１４２₁〜１４２₄を内部メモリに含めるか外部メモ リに含めるかは、スタートアップ時にＣＰＵ４０が指定して割り当てる。 したがって、マルチサービス回路２０には、４個のキュー１４２₁〜１４２₄で 示される、限定された内部バッファリング容量しかない。図示している実施例で は、内部メモリのサイズは２０４８×８である。外部ＳＲＡＭ１４２Ｘのサイズ はずっと大きく、たとえば、１２８Ｋ×８である。 図５Ａに示すように、内部メモリ１４２または外部メモリ１４２Ｘは４個の領 域に分割される。前に説明したように、これらの４個の領域は、本発明のいくつ かのモードでは、異なるセル・クラスに対応させることができる。第１の領域（ 領域１）は、常に、アドレス０ｘ００００で始まり、領域２から領域４には後続 のアドレスが与えられる。すべての領域に対するＥＰＤ閾値を含めてすべての領 域のサイズはプログラマブルである。前に説明したように、異なる動作モードを 考慮して、４個のバッファ領域である領域１から領域４は必ずしも４個の異なる ＱｏＳクラスに対応する必要はない。２つの一定ビットレート（ＣＢＲ）のセル は、一方が他方よりタイミングがきわどい場合には、別々のバッファ領域に記憶 することができる。これは、各ＡＴＭ接続に対するセットアップ時に決められる 。 ６．０ 回路エミュレーション装置 回路エミュレーション（ＣＥ）装置７２は、ＡＴＭと同期電話トラヒックとの 間の変換を行う。アップストリーム方向（図２の矢印１５２参照）では、回路エ ミュレーション（ＣＥ）装置７２は、ＡＡＬ１（アダプテーション層１）を介し て、ＰＣＭインタフェースからの同期タイムスロット・トラヒックをパケット化 してＡＴＭセルとする。セルはサービス・インタフェース６４に送られて、更に アップストリーム転送が行われる。ダウンストリーム方向（（図２の矢印１５０ 参照）では、サービス・インタフェース６４からの入力ＡＴＭセルはアンパケ ット化され、タイムスロット・トラヒックが再構成される。これもＡＡＬ１を介 して行われる。 回路エミュレーション（ＣＥ）装置の一つのコンテキストが図６に示されてい る。ここでは、回路エミュレーション（ＣＥ）装置７２はサービス・インタフェ ース６４とＰＣＭインタフェース３２との間に接続されている。回線回路３６（ 図１参照）はデュアル加入者回線オーディオ回路（ＤＳＬＡＣ）を含み、デュア ル加入者回線オーディオ回路は数個の加入者線インターフェース回路（ＳＬＩＣ ）に接続されている。ＳＬＡＣは、ＰＣＭ変調を行う回路であり、ＣＯＤＥＣ（ ＣＯｄｅｒ／ＤＥＣｏｄｅｒ）とも呼ばれる。ＤＳＬＡＣは１つの回路に２つの ＳＬＡＣを備えている。ＳＬＩＣは加入者回線の高電圧および高電流を取り扱う 。 図６Ａは回路エミュレーション（ＣＥ）装置７２のアーキテクチャ例を示す。 マルチサービス回路２０のすべてと同様に、回路エミュレーション（ＣＥ）装置 ７２は純粋なハードウェア回路である。回路エミュレーション（ＣＥ）装置７２ は構成及びステータス・レジスタ・セット７２−１０を備え、これは内部ＣＰＵ バス７３によりＣＰＵ４０に接続されている。セット７２−１０内のレジスタの 使用については、後で説明する。回路エミュレーション（ＣＥ）装置７２は、イ ンタフェース３２に接続されたＰＣＭ・Ｅ１／Ｔ１インタフェース７２−２０と 、インタフェース６４の送信回線に接続されたＡＡＬ１リアセンブリユニット７ ２−３０と、インタフェース６４の受信回線に接続されたＡＡＬ１分割ユニット ７２−４０とを備えている。ＰＣＭインタフェース７２−２０とＡＡＬ１リアセ ンブリユニット７２−３０との間には、ダウンストリーム・デュアルポートＲＡ Ｍ７２−５０が設けられている。ＰＣＭインタフェース７２−２０とＡＡＬ１分 割ユニット７２−４０との間には、アップストリーム・デュアルポートＲＡＭ７ ２−６０が設けられている。デュアルポートＲＡＭ７２−５０，７２−６０の各 々は、以下に説明するように、別々の領域に分割される。 ６．１ パケット化 電話データは、構造６４ｋｂｐｓチャネルまたは非構造２０４８／１５４４ｋ ｂｐｓチャネルにパケット化される。両方の方法について以下に説明する。 ６．１．１ 構造６４ｋｂｐｓチャネル 構造６４ｋｂｐｓチャネルの場合、ＡＴＭセルは、常に、１つのチャネルだけ からのデータを含む。セルは、図６Ｂ（１）に示すように全収容（４７オクテッ ト）か、図６Ｂ（２）に示すように部分収容（２２または１１オクテット）にす ることができる。全収容セルの利点は帯域幅の高利用率（１００％）であり、欠 点はアセンブリ遅れが大きいことである（４７×１２５ｍｓ＝５．９ｍｓ）。部 分収容セルに対する帯域幅の利用率はより低い（２２オクテットの場合には４７ ％、１１オクテットの場合には２３％）が、アセンブリ遅れも小さい（それぞれ ２．８ｍｓおよび１．４ｍｓ）。 ６．１．２ 非構造２０４８／１５４４ｋｂｐｓチャネル 非構造２０４８／１５４４ｋｂｐｓチャネルを使用するとき、ＡＴＭセルはＥ １インタフェース（２０４８ｋｂｐｓ）［図７Ａ参照］またはＴ１インタフェー ス（１５４４ｋｂｐｓ）［図７Ｂ参照］からのすべてのチャネルからのデータを 含む。 ６．２ セル遅延変動 （たとえば、図２の矢印１５０の方向の）データ移動ダウンストリームは、セ ル遅延変動（ＣＤＶ）に対処するためには、遅延を付加されなければならない。 図８に示すように、ソースから宛先までの公称伝送遅延がある。その遅延が一定 であれば、宛先はセル到来直後にデータの読出しを開始することができる。しか し、いくつかのセルは他のセルより遅延が大きいので、あるセルが非常に遅い場 合には、宛先は余分のバッファを備えなければならない。そうでないと、バッフ ァ・アンダフローが生じる。大きいアセンブリ遅延のため、ＣＤＶ処理に対して あまり大きな余分の遅延を付加することはできない。図示された実施例では、回 路エミュレーション（ＣＥ）装置７２は３．９ｍｓ以下のＣＤＶを処理する。 ６．３ 損失セルと誤挿入セル ＳＡＲ−ＰＤＵヘッダ内の一連番号を見ることにより、損失セルおよび誤挿入 セルを検出することができる。一連番号が前の番号と続いていないセルが出てき たとき、それは誤挿入セルであるかも知れないが、これと前のセルとの間に多数 の損失セルがあったのかも知れない。これは、次のセルの一連番号を見ること により判定することができる。それが現在のセルの一連番号の続きになっていれ ば、いくつかのセルが失われたものと考えられる。それが前のセルの一連番号の 続きになっていれば、現在のセルが誤挿入されている。続きになっていないセル は記憶されない。（次のセルが到来したあとに）セルが誤挿入されているとみな されても、そのセルを記憶しなかったことによる害はない。セルが失われた場合 には、いずれにしろ害がある。 ６．４ 同期 ＰＯＴＳは同期サービスであるので、ソースに関連したサービス・クロックを 回復する必要がある。そうでないと、バッファ・オーバフローまたはアンダフロ ーが生じる。同期システムでは、サービス・クロックはネットワーク・クロック （モデムからのダウンストリーム・データ・クロック）から直接抽出される。非 同期システムでは、適応クロック抽出が、通常、使用される。しかし、この方法 は、遅延のため構造回路エミュレーションには適していない。その代わりに、モ デムから基準クロックが与えられ、これを使用して自身のクロックを生成する。 ６．５ 分割 各ＰＯＴＳチャネルからのデータは、通常、周期が１２５ｍｓの一定のオクテ ット・フローである。オクテットは、連続した順序でバッファ５０に記憶される 。バッファはＰＯＴＳチャネル当たり９４オクテット位置を備えており、これは 、全収容モードの場合には２個のセル（図９Ａ）を、２２オクテット部分収容モ ードの場合には４個のセル（図９Ｂ）を、１１オクテットの部分収容モードの場 合には８個のセル（図９Ｃ）を包含する。 ６．５．１ 分割−６４Ｋｂｐｓ運搬セル（全収容） 回路エミュレーション（ＣＥ）装置７２が６４Ｋｂｐｓ運搬セルのモードで動 作しているとき、バッファは各々４７オクテットの２つの領域を備えるように構 成される（図９Ａ）。各領域は一つのセルを表し、第１の領域（オクテット０か らオクテット４６）は偶数番号のセルを表し、他方の領域（オクテット４７＋） は奇数番号のセルを表す。ＣＰＵ４０は、構成レジスタに専用ビットをセットす ることにより各チャネルの開始を制御する。単一の６４Ｋｂｐｓ運搬を使用して いるチャネルは、互いに独立に初期設定される。１つの領域にＰＣＭインタ フェースからのデータが収容されるとただちに、セルを作成してアップストリー ム方向に送ることができる。余分なセル・バッファはないので、ユートピア・イ ンタフェース６４を制御する装置すなわちＡＴＭコア６０がセルを要求するまで 、セルは作成されない。セルがレディであるという表示、これは本当はセル作成 の用意ができたということを意味するが、この表示をＡＴＭコア６０が受けて間 もなく、ＡＴＭコア６０はセルを要求する。セルが作成されると、ＰＣＭデータ の４７オクテットがＳＡＲ−ＰＤＵペイロードに入れられ、一連番号がＳＡＲ− ＰＤＵヘッダに入れられる。 ６．５．２ 分割−６４ｋｂｐｓ運搬セル（２２オクテット） ２２オクテットを部分収容した６４Ｋｂｐｓ運搬セルが用いられるときは、バ ッファは、各々が２２オクテットの４個の領域を備えるように構成される（図９ Ｂ）。前の説明のように、各領域（たとえば、領域１から領域４）は１つのセル を表し、第１の領域（オクテット０からオクテット２１）は一連番号が０と４の セルを表し、第２の領域（オクテット２２からオクテット４３）は一連番号が１ と５のセルを表し、第３の領域（オクテット４４からオクテット６５）は一連番 号が２と６のセルを表し、第４の領域（オクテット６６からオクテット８７）は 一連番号が３と７のセルを表す。ここでも、ＣＰＵはバッファへの書込みの開始 をイネーブルしている。セル領域にデータ（２２オクテット）が収容されると、 セルを作成することができるという表示が与えられる。上記と同様にセルが作成 されるが、２２オクテットだけがＳＡＲ−ＰＤＵペイロードに入れられる。残り の２５オクテットはダミー・オクテットである。 ６．５．３ 分割−６４ｋｂｐｓ運搬セル（１１オクテット） １１オクテットを部分収容した６４Ｋｂｐｓ運搬セルが用いられるときは、バ ッファは、各々が１１オクテットの８個の領域を備えるように構成される。前の モードのように、各領域は一つのセルを表す。しかし、このシナリオでは、各一 連番号は特有の領域を備えている。アセンブリ遅延が小さいので、きわどくない にしても、ＣＰＵはバッファ書込みの開始をイネーブルする。セルの作成は、ダ ミー・オクテットの数（３６）が異なる点を除けば、次の前に説明したモードと 同様である。 ６．５．４ 数個の同時単−６４ｋｂｐｓ運搬の処理 ２つの６４ｋｂｐｓチャネルを同時に取り扱うために、図９Ｄに示すように、 ９４オクテットのバッファを二重にしなければならない。バッファへの書込みを 行う部分については、これは何の違いも生じない。各チャネルは互いに独立に記 憶される。セル作成を行う部分については、各バッファは別のセル・フロー（実 際そうである）として処理される。チャネル１に対するセルの作成の用意ができ ると、これは別の信号でサービス・インタフェース６４に表示される。チャネル ２については、もう一つの信号で表示が与えられる。サービス・インタフェース ６４は２つのチャネルからのセルを別々に要求する。４チャネルの場合、図９Ｄ に示すように、４×９４オクテットのバッファが必要とされる。 ６．５．５ 非構造Ｅ１／Ｔ１フレームのパケット化 Ｅ１（２０４８ｋｂｐｓ）およびＴ１（１５４４ｋｂｐｓ）のフレームはＡＴ Ｍ上を構造化されないで転送される。すなわち、別々の６４ｋｂｐｓのチャネル の処理なしに、データは全収容セルにパケット化される。直列インタフェースの ため、データの整列の必要はない。このモードでは、バッファは図９Ｅに従って 構成される。このモードでは、バッファにｎ×６４ｋｂｐｓのモードよりずっと 早いデータが収容され、これは書込みの初期化があまりきわどくないということ を意味する。 ６．６ リアセンブリ アセンブリ機能については、分割機能の場合と同じ各バッファが規定される。 更に、バッファは各分割機能の場合と同じ構成も備える。 ６．６．１ アンパケット化 別々のセルのアンパケット化はパケット化の場合と同じ動作に従う。セルはサ ービス・インタフェース６４から受信される。数個の単−６４ｋｂｐｓ運搬が使 用される場合、チャネルは別々のイネーブル信号で分離される。セルが受信され ると、ユーザ・データは（一連番号によって決められる）バッファ内の専用領域 に記憶される。これは読出し側にも表示されるので、最後に読み出されたとき以 来、領域にデータが書き込まれたか否かを読出し側は見ることができる。バッフ ァは引き続く順序で連続的に読み出され、データ・フローはバッファ当たり１ チャネルでＰＣＭインタフェース３２に送られる。図１０は２個の部分収容単一 ６４ｋｂｐｓ運搬セルのアンパケット化を示す。 ６．６．２ 損失セルおよび誤挿入セルの処理 回路エミュレーション（ＣＥ）装置７２でセルを受信すると、ＳＡＲ−ＰＤＵ ヘッダ内の一連番号がチェックされる。セルＣ_tが前のセルＣ_t-1の続きになって いない場合には、セルＣ_tは捨てられ、ユーザ・データは記憶されない。次のセ ルＣ_t+1がセルＣ_t-1の続きになっている場合には、セルＣ_tは誤挿入とみなされ 、リアセンブリ手順は続行する。セルＣ_t+1がセルＣ_tの続きになっている場合に は、セルＣ_t-1とセルＣ_tとの間で多数のセルが失われたものとみなされる。この 場合でも、リアセンブリ手順は続行され、セルＣ_tは正しいセルであっても捨て られる。全収容セルを使用しているときバッファは２つのセルに対する場所しか 備えていないので、誤挿入の可能性のあるセルを記憶することはできない。一例 が図１１に示されている。 奇数セルに対するバッファ領域が読み出されつつあり、奇数の一連番号の誤挿 入セルＣ_tが到来した場合には、現在読み出されつつある領域にペイロードを記 憶してはならない。バッファ・サイズが小さいので、損失セルの代わりにバッフ ァに勧告されたダミー・データを挿入することはできない。しかし、バッファに セル・ペイロードが書き込まれるたびごとに、これが読出し側に表示される。最 後に読み出されたとき以来セルが領域に書き込まれたという表示がない場合には 、読出し側は必要な数のダミー・ビット（複数の１）を作成する。 ６．６．３ セル遅延変動（ＣＤＶ）の処理 すべてのセルがネットワークを通して同じ遅延を備えている場合には、それら は正確な周期で現れるはずである。その場合には、最初のセルが到着したすぐあ とに、読出し側はバッファ読出しを開始できるはずである。実際には、いくつか のセルは遅延が大きく（図８参照）、これはバッファ領域にデータが収容されな いうちにバッファ領域が読み出されるということを意味する（バッファ・アンダ フロー）。したがって、最初のセルが到着したときに読出し側を最初遅延させる べきである。これにより、セルが各セル領域に書き込まれてからある時間後に読 出し側は各セル領域を連続的に読み出す。その場合、セルが少し遅れて突然到 着すれば、バッファのアンダフローは生じない。余分のＣＤＶ遅延はＣＰＵによ りプログラマブルである。 ６．７ 同期 電話フローを同期させるために、マルチサービス回路２０は８ｋＨｚのネット ワーク基準クロックを必要とする。ダウンストリーム・データレートの同期のた め、図１２に示すように、フェーズ・ロックド・ループ（ＤＰＬＬ）を使用して 、基準クロックにロックされたクロックを発生する。インタフェース３２がＰＣ ｍインタフェースであるときは、発振器周波数（ｆ_osc）は３２．７６８ＭＨｚ でなければならず、作成されるクロック（ｆ_lck）は２．０４８ＭＨｚである。 これはＥ１インタフェースの場合も同じである。しかし、Ｔ１インタフェースを 使用すべき場合には、ｆ_oscは２４．７０４ＭＨｚであり、ｆ_lckは１．５４４Ｍ Ｈｚである。発振器は外部である。 ６．８ インタフェースとクロック 回路エミュレーション（ＣＥ）装置７２は、インタフェース３２とサービス・ インタフェース６４と内部ＣＰＵバス７３とに接続される。回路エミュレーショ ン（ＣＥ）装置７２は２つのクロック領域に分割される。ＡＴＭセルの処理（バ ッファとサービス・インタフェース６４との間のデータの分配）はサービス・イ ンタフェース６４から分配されるクロック（システム・クロック）によりクロッ キングされる。一方、電話データの処理（ＰＣＭ／Ｅ１／Ｔ１インタフェースと バッファとの間のデータの分配）はＤＰＬＬクロックによりクロッキングされる （図１２参照）。 ７．０ ユートピア・バッファ 図１３に示すユートピア・バッファ７４は、基本的に、ＡＴＭコア６０によっ て制御されるサービス・インタフェース６４（内部支流ユートピア・インタフェ ース）とそれに接続される外部装置によって制御される外部サービス・ユートピ ア・インタフェース３４との間のバッファである。ユートピア・バッファ７４内 の内部バッファは１方向につき２個のセルを記憶することができる。外部ユート ピア・インタフェース３４はレベル２モードまたはレベル１モードで動作するこ とができ、モード選択はスタートアップ時にＣＰＵ４０により形成される。レ ベル２モードでは、物理アドレスも形成されなければならない。ユートピア・バ ッファ７４は３つの異なるクロックを備えている。ユートピア・バッファ７４と 内部支流インタフェース（サービス・インタフェース６４）との間のデータの分 配はシステム・クロックによってクロッキングされる。ユートピア・バッファ７ ４と外部ユートピア・インタフェース３４との間のデータの分配は、送信および 受信のための２つの別々のクロックによってクロッキングされ、このようなクロ ックはともに外部ユートピア・インタフェース３４から与えられる。 ８．０ ＡＴＭＦ２５．６トランシーバ ＡＴＭＦトランシーバ７０₁，７０₂はそれぞれ、ＡＴＭフォーラムによって指 定されたように、ツイストペア・ケーブルに対するポイント・ツー・ポイント物 理ＡＴＭインタフェースである。ＡＴＭＦ２５．６Ｍｂｐｓトランシーバ７０₁ ，７０₂は、通常の標準インタフェースであり、コンピュータ・プラグイン・カ ードおよびセット・トップ・ボックス（ＳＴＢ）により与えられる。ＡＴＭＦト ランシーバ７０₁，７０₂の代表的な一つが、図１４にトランシーバ７０として示 されている。 （図２の矢印１５０で示されている）ダウンストリーム方向では、サービス・ インタフェース６４からのセルは、ＡＴＭＦトランシーバ７０₁，７０₂で受信さ れ、２セル深さのＦＩＦＯに一時的に記憶されたのち、２５．６Ｍｂｐｓ回線３ ０₁，３０₂で伝送される。（図２の矢印１５２で示されている）アップストリー ム方向では、２５．６Ｍｂｐｓ回線３０₁，３０₂からのセルが受信され、２セル 深さのＦＩＦＯに記憶され、そこで、ＡＴＭコア６０がそれらのセルを読み出す ことができる。物理メディア依存（ＰＭＤ）サブレイヤおよび伝送コンバージェ ンス（ＴＣ）サブレイヤは、ＡＴＭフォーラムからのＡＴＭ２５．６Ｍｂｐｓ物 理インタフェース仕様に指定されている。８ｋＨｚ基準信号（回路エミュレーシ ョン（ＣＥ）装置７２のＤＰＬＬに対するのと同じ信号）がダウンストリーム側 に与えられるので、ＡＴＭＦインタフェース３０を介してタイミング情報を伝送 することができる。ダウンストリーム・クロックは外部３２ＭＨｚ発振器から分 配される。アップストリーム・クロックはアップストリーム・フローから抽出さ れる。ＦＩＦＯとサービス・インタフェース６４との間のセルの処理はユ ートピア・クロック（システム・クロック）によってクロッキングされる。 ９．０ ＣＰＵブロック ＣＰＵブロック７１は、（１）外部ＣＰＵバス４２と（２）ＡＴＭコア６０お よびサービス装置７０₁，７０₂，７２，７４との間でデータを分配する。ＣＰＵ ブロック７１は割込みも処理する。内部インタフェース（たとえば、バス７３） を介するトランザクションを含むＣＰＵブロック７１が逐行するすべての機能は 、システム・クロックによってクロッキングされる。 ９．１ 読出しおよび書込み処理 ＣＰＵブロック７１によって逐行されるような読出しおよび書込み処理が図１ ５に示されている。ＣＰＵ４０がマルチサービス回路２０に対して読出しまたは 書込み動作を行うと、ＣＰＵブロック７１はチップセレクト信号（ＣＳ）の低ト ランザクションを検出する。次に、ＣＰＵブロック７１は、アドレスバスを復号 し、アドレスバスの下位ビットとブロックセレクト信号とを選択されたブロック （たとえば、ＡＴＭコア６０またはサービス装置７０₁，７０₂，７２，７４の一 つ）に分配する。バス７３は、双方向データ・バスであり、読出しおよび書込み のための２つの分離したバスに向けられる。内部読出しまたは書込み動作が終了 すると、これはデータ転送アクノリッジ信号によって表示される。読出しまたは 書込み動作はシステム・クロックによってクロッキングされるので、タイミング はその周波数によって左右される。 ９．２ 割込み処理 マルチサービス回路２０内の各ブロックは、少なくとも一つのフラグをＣＰＵ ブロック７１に与える。各フラグのステータスは、ＣＰＵブロック７１により維 持されるステータス・レジスタに記憶される。ステータス・レジスタ内のビット の低から高へのトランザクションにより、ＣＰＵ４０への割込み要求（ＩＲＥＱ ）が行われる。ＣＰＵがステータス・レジスタを読み出したときか割込みアクノ リッジ信号（ＩＡＣＫ）が表明されたとき、割込み要求は放棄される。マスク・ レジスタ内の対応するビットをセットすることにより各フラグに対して割込み要 求処理を拒絶することができる。割込み処理の構造が図１６に示されている。 各フラグに対する割込み処理に関連して、マルチサービス回路２０内の次の イベントが逐行される。 １．ＡＴＭコア６０内のダウンストリーム読出しＣＰＵバッファ１０６に完全 なセルが記憶される（図２Ａ参照）。 ２．ＡＴＭコア６０内のアップストリーム読出しＣＰＵバッファのセット１３ ６のバッファ１３６₁に完全なセルが記憶される（図２Ｂ参照）。 ３．ＡＴＭコア６０内のアップストリーム読出しＣＰＵバッファのセット１３ ６のバッファ１３６₂に完全なセルが記憶される（図２Ｂ参照）。 ４．ＡＴＭコア６０内のアップストリーム読出しＣＰＵバッファのセット１３ ６のバッファ１３６₃に完全なセルが記憶される（図２Ｂ参照）。 ５．回路エミュレーション（ＣＥ）装置７２内のチャネル１に対する同期外れ イベントまたはバッファのオーバフロー若しくはアンダフロー ６．回路エミュレーション（ＣＥ）装置７２内のチャネル２に対する同期外れ イベントまたはバッファのオーバフロー若しくはアンダフロー ７．回路エミュレーション（ＣＥ）装置７２内のチャネル３に対する同期外れ イベントまたはバッファのオーバフロー若しくはアンダフロー ８．回路エミュレーション（ＣＥ）装置７２内のチャネル４に対する同期外れ イベントまたはバッファのオーバフロー若しくはアンダフロー １０．０ ＡＴＭコア６ＯのＶＰＩ／ＶＣＩテーブル 上述したように、デマルチプレクサ及びトランスレータ１０２とダウンストリ ーム・マルチプレクサ１０４とはともに、ＣＰＵ４０によって構成されるＶＰＩ ／ＶＣＩテーブルを利用する。デマルチプレクサ及びトランスレータ１０２に対 するＶＰＩ／ＶＣＩテーブルが図１７Ａに示されている。ダウンストリーム・マ ルチプレクサ１０４に対するＶＰＩ／ＶＣＩテーブルが図１７Ｂに示されている 。 １０．１ ダウンストリーム・デマルチプレクサ及びトランスレータのＶＰＩ／ ＶＣＩテーブル 図１７Ａに示すように、デマルチプレクサ及びトランスレータ１０２は集合Ｖ ＰＩ／ＶＣＩ認識テーブル１０２−１０と支流ＶＰＩ／ＶＣＩ翻訳及び宛先テー ブル１０２−１０との両方を備えている。デマルチプレクサ及びトランスレー タ１０２の入力セルは、バリディティ比較器１０２−３０とＶＰＩ／ＶＣＩレジ スタ１０２−４０との両方に印加されたあるヘッダ情報を備えている。このある ヘッダ情報は、ヘッダのＶＰＩの最下位４ビット（４ＬＳＢ）およびＶＣＩの最 下位８ビットを含む。バリディティ比較器１０２−３０では、ヘッダが、ＶＰＩ フィルタ・レジスタ１０２−３２に記憶されたフィルタ値と比較される。ヘッダ 情報がバリッド（妥当）であれば、バリディティ信号がコントローラ１０２−５ ０に送られる。 ＶＰＩ／ＶＣＩレジスタ１０２−４０に記憶されたヘッダ情報と集合ＶＰＩ／ ＶＣＩ認識テーブル１０２−１０内の値との間の一致を見出そうという試みがデ マルチプレクサ及びトランスレータ１０２によって行われる。図１７Ａに示すよ うに、ＶＰＩ／ＶＣＩ認識テーブル１０２−１０は、実際には、４個のＲＡＭ１ ０２−１０（１）〜１０２−１０（４）を含む。ＲＡＭ１０２−１０（１）〜１ ０２−１０（４）の読出しポートはそれぞれ、比較器１０２−６０（１）〜１０ ２−６０（４）の対応する一つの第１の入力ポートに接続されている。比較器１ ０２−６０（１）〜１０２−６０（４）の第２の入力ポートはそれぞれ、ＶＰＩ ／ＶＣＩレジスタ１０２−４０に記憶された値を受けるように接続される。ＲＡ Ｍ１０２−１０（１）〜１０２−１０（４）はそれぞれ、３２個のポジションを 備えている（３２×４＝１２８バイトＲＡＭ）。デマルチプレクサ及びトランス レータ１０２が新しいセルを受け取ってヘッダ情報がＶＰＩ／ＶＣＩレジスタ１ ０２−４０に記憶されると、４個のＲＡＭ全部の第１のポジションが同時にチェ ックされる。すなわち、４個のＲＡＭの第１のポジション内の値がそれらの対応 する比較器１０２−６０に出力され、第１のポジション値が入力ヘッダ情報と一 致するか否かが判定される。一致が見出されないと、４個のＲＡＭ全部の第２の ポジションが同様に同時にチェックされ、一致するまで行われる。したがって、 ４個のＲＡＭ全部を探索するのに必要な最大時間は３２クロック・サイクルであ る。 一致が見出されると、インデキシング値が判定され、これにより、支流ＶＰＩ ／ＶＣＩ翻訳及び宛先テーブル１０２−２０のアドレス指定が行われ、セルがデ マルチプレクサ及びトランスレータ１０２を出るときのそのセルに対する新し いヘッダがそこから得られる。図１７Ａに示すように、インデキシング値は２つ の構成要素を備えている。第１の構成要素は、アドレスすなわち４個のＲＡＭの 一つから一致する値を得るために使用される値である。第２の構成要素は、一致 が得られたときに４個の比較器１０２−６０の４個の出力信号の変換から得られ る２ビット幅アドレスである。この２ビット幅アドレスは変換器１０２−７０か ら得られる。変換器１０２−７０の入力は比較器１０２−６０の各出力に接続さ れている。インデキシング値は支流ＶＰＩ／ＶＣＩ翻訳及び宛先テーブル１０２ −２０のポジションを指し、そこから新しいヘッダおよび宛先値を得ることがで きる。支流ルーチングのための新しいヘッダはＶＰＩの４ビットとＶＣＩの８ビ ットとを備えている。宛先値は、支流ユートピア装置またはＣＰＵ４０またはダ ウンストリーム・ループバック・バッファ１０８を示す４ビット値である。 したがって、上述したように、デマルチプレクサ及びトランスレータ１０２は 、ＣＰＵ４０により構成される一組の統合されたＲＡＭテーブルを備えている。 ＣＰＵ４０の全体像から、ＶＰＩ／ＶＣＩテーブルの各ポジションは特有のアド レスを備えている。ＶＰＩ／ＶＣＩテーブルのあるポジションが入力セルヘッダ 内のＶＰＩ／ＶＣＩに一致するＶＰＩ／ＶＣＩを備えていることが見出されると 、ＶＰＩ／ＶＣＩテーブル内の対応するポジションは新しい宛先（たとえば、Ｃ ＰＵ４０，ループバック・バッファ１０８またはサービス装置の一つ）と新しい ＶＰＩ／ＶＣＩとを備える。 ルックアップ・テーブル内のＶＣＩフィールドがリセットされると（ＶＣＩ＝ ０）、このＡＴＭ接続はＶＰＣであると見なされる。これは、セルヘッダ内のＶ ＣＩが任意の値であり得るということを意味する。この場合には、ＶＰＩだけが 一致するはずであり、ＶＣＩは翻訳されない。ＶＰＣを定義するためにＶＣＩ＝ ０を使用する方法は実行可能である。というのは、ＶＣＩ＝０はＡＴＭ接続に対 して定義されない値であり、これは、マルチサービス回路２０ではＶＣＩ＝０の セルは現れないことを意味する。アイドル・セルと物理的ＯＡＭとはＶＣＩ＝０ を備えているが、このようなセルはモデムで選り分けられる。ＶＰＣを表示する ためにＶＣＩ＝０を使用する代わりとして、ＶＰＣステータスをルックアップ・ テーブル内の付加ビットにより表示することができる。 １０．２ アップストリーム・マルチプレクサのＶＰＩ／ＶＣＩテーブル 図１７Ｂに示すように、アップストリーム・デマルチプレクサ及びトランスレ ータ１２２は、支流ＶＰＩ／ＶＣＩ認識テーブル１２２−１０と集合ＶＰＩ／Ｖ ＣＩ翻訳及び宛先テーブル１０２−２０とＥＰＤステータス・テーブル１２２− ２５とを備えている。アップストリーム・デマルチプレクサ及びトランスレータ １２２への入力セルは、ＶＰＩ／ＶＣＩレジスタ１０２−４０に記憶されるその あるヘッダ情報および対応するユートピア・アドレス値（４ビット）を備えてい る。このあるヘッダ情報は、ヘッダのＶＰＩの最下位４ビット（４ＬＳＢ）およ びＶＣＩの最下位８ビットを含む。 デマルチプレクサ及びトランスレータ１０２と同様に、アップストリーム・デ マルチプレクサ及びトランスレータ１２２では、ＶＰＩ／ＶＣＩレジスタ１２２ −４０に記憶されたヘッダ情報およびユートピア・アドレスと支流ＶＰＩ／ＶＣ Ｉ認識テーブル１２２−１０内の値との間の一致を見出そうという試みが行われ る。図１７Ｂに示すように、ＶＰＩ／ＶＣＩ認識テーブル１２２−１０は、４個 のＲＡＭ１２２−１０（１）〜１２２−１０（４）を含む。ＲＡＭ１２２−１０ （１）〜１２２−１０（４）の読出しポートはそれぞれ、比較器１２２−６０（ １）〜１２２−６０（４）の対応する１つの第１の入力ポートに接続されている 。比較器１２２−６０（１）〜１２２−６０（４）の第２の入力ポートはそれぞ れ、ＶＰＩ／ＶＣＩレジスタ１２２−４０に記憶された値を受けるように接続さ れる。アップストリーム・デマルチプレクサ及びトランスレータ１２２が新しい セルを受け取ってヘッダ情報とユートピア・アドレスとがＶＰＩ／ＶＣＩレジス タ１２２−４０に記憶されると、ＲＡＭ１０２−１０について上述したのと同様 にして、ＲＡＭ１２２−１０で一致探索が行われる。 一致が見出されると、インデキシング値が判定され、これにより、集合ＶＰＩ ／ＶＣＩ翻訳及び宛先テーブル１２２−２０と（利用しているときは）ＥＰＤテ ーブル１２２−２５とのアドレス指定が行われる。集合ＶＰＩ／ＶＣＩ翻訳及び 宛先テーブル１２２−２０のインデキシングされたアドレスから、アップストリ ーム・デマルチプレクサ及びトランスレータ１２２を出つつあるセルに対する新 しいヘッダが得られる。デマルチプレクサ及びトランスレータ１０２と同様に、 図１７に示すように、インデキシング値は２つの構成要素を備えている。第１の 構成要素は、アドレスすなわち４個のＲＡＭ１２２−１０の一つから一致する値 を得るために使用される値である。第２の構成要素は、一致が得られたときに４ 個の比較器１２２−６０の４個の出力信号の変換から得られる２ビット幅アドレ スである。この２ビット幅アドレスは変換器１２２−７０から得られる。変換器 １２２−７０の入力は各比較器１２２−６０の出力に接続されている。インデキ シング値は集合ＶＰＩ／ＶＣＩ翻訳及び宛先テーブル１２２−２０のポジション を指し、そこから新しいヘッダを得ることができる。支流ルーチングのための新 しいヘッダは、ＶＰＩの４ビットとＶＣＩの８ビットとを備えている。 ＶＰＩフィルタ・レジスタ１０２−３２は、セルが集合インタフェースに送ら れる前にセルヘッダに新しいＶＰＩ値（最上位８ビット）を挿入するために使用 される。ダウンストリーム・フローでは、レジスタ１０２−３２に対応するＶＰ Ｉ（最上位８ビット）を備えた集合セルだけが（ブロードキャスト・セルを除い て）受け入れられ、それらが翻訳されたとき、ＶＰＩの最上位８ビットがリセッ トされる。アップストリーム・フローでは、ＶＰＩ（最上位８ビット）が０に等 しい支流セルだけが受け入れられ、それらが翻訳されたとき、レジスタ１０２− ３２の値がＶＰＩ（最上位８ビット）に挿入される。 集合ＶＰＩ／ＶＣＩ翻訳及び宛先テーブル１２２−２０内の各ポジション（ア ドレス）に対して、対応するポジションがＥＰＤテーブル１２２−２５内にある 。ＥＰＤテーブル１２２−２５は、ＥＰＤを処理するために必要なＡＴＭ接続当 たりの情報を含んでいる。ＥＰＤテーブル１２２−２５が使用されるのは、ＶＰ Ｉ／ＶＣＩ認識テーブル１２２−10でＥＰＤセレクト・ビットがセットされてい る場合だけである。 １１．０ エピローグ このように、マルチサービス回路２０の中心部はＡＴＭコア６０である。ＡＴ Ｍコア６０は、集積されたループバック・バッファとＣＰＵバッファとサービス 品質バッファとを備えている。都合のよいことに、ＡＴＭコア６０は非常に柔軟 であり、その構造および動作は、支流ユートピア・インタフェースで、たとえば サービス・インタフェース６４で接続されているサービス装置の種類によらな い。 ＡＴＭコア６０は、図示した実施例では、サービス・インタフェース６４で８ チャネルをサポートする集積回路である。これらのチャネルのうちの３チャネル に対しては、各方向に対してＣＰＵバッファが設けられている。これは、ＣＰＵ ４０とこれら３個のサービス装置の各々との間でセルを分配できるということを 意味する。 サービス・インタフェース６４により与えられるマルチ物理ユートピア・イン タフェースは、将来のサービス（たとえば、ＡＡＬ５・ＳＡＲおよびイーサネッ ト）の統合を受け入れる。更に、図示した実施例では８チャネルが設けられてい るが、ＡＴＭコア６０はより大きな数（たとえば、１６チャネル）に拡大するこ とができる。 都合のよいことに、本発明のマルチサービス回路２０は、事実上完全にハード ウェアに基づく集積回路である。マルチサービス回路２０はそれ自体、プロセッ サに基づくユニットと比べて、高データレートおよび低消費電力などの他の利点 がある。 現在最も実用的な好適実施例と考えられるものについて本発明を説明してきた が、本発明は、開示された実施例に限定されるものではなくて、請求の範囲の趣 旨および範囲に含まれる種々の変形および同等の配置を包含するものであること が理解されるはずである。たとえば、マルチサービス回路２０は、その中にＣＰ Ｕ４０が含まれるように構成することができる。 表１ ＮＴを通るＡＴＭ接続の例表２ モデム/トランシーバに対するユートピア・レベル２・インターフェース 表３ ＰＣＭとE1/T1のインタフェース 表４ ＡＴＭＦインタフェース表５ 外部サービス・ユートピア・インタフェース 表６ 外部ＣＰＵインタフェース

【手続補正書】 【提出日】平成１１年１１月２４日（１９９９．１１．２４） 【補正内容】 請求の範囲 １．情報を運ぶセルを外部インタフェースで受信し、プロセッサによって制御 されるマルチサービス回路であって、 異なる電気通信サービスを処理する複数のサービス装置と、 該複数のサービス装置と前記外部インタフェースとの間に接続された、前記外 部インタフェースから前記サービス装置にセルを伝送するためのダウンストリー ム側と前記サービス装置から前記外部インタフェースにセルを伝送するためのア ップストリーム側とを備えたマルチプレクサ／デマルチプレクサ・コアであって 、前記ダウンストリーム側がダウンストリーム・デマルチプレクサとダウンスト リーム・マルチプレクサとを備えている、マルチプレクサ／デマルチプレクサ・ コアと、を具備し、 前記ダウンストリーム・デマルチプレクサが、前記外部インタフェースから受 信したセルを、 (1)前記ダウンストリーム・マルチプレクサの入力に、または、 (2)(a)前記ダウンストリーム側から前記アップストリーム側にルーチングされた セルを記憶するダウンストリーム・ループバック・バッファと (b)プロセッサとの一方に、 ルーチングする役目を果たす、 マルチサービス回路。 ２．前記ダウンストリーム・デマルチプレクサが、前記サービス装置に伝送す るために、 (1)前記ダウンストリーム・マルチプレクサ、または、 (2)(a)前記アップストリーム側から前記ダウンストリーム側にルーチングされた セルを記憶するアップストリーム・ループバック・バッファと (b)プロセッサとの一方 からセルを得る役目を果たす、請求項１記載のマルチサービス回路。 ３．セルが前記ダウンストリーム・デマルチプレクサから前記ダウンストリー ム・マルチプレクサにルーチングされるときを除いて、前記ダウンストリーム・ デマルチプレクサと前記ダウンストリーム・マルチプレクサとが独立な同 時動作を行うことができる、請求項２記載のマルチサービス回路。 ４．前記アップストリーム側が、アップストリーム・デマルチプレクサとアッ プストリーム・マルチプレクサとを備え、 前記アップストリーム・デマルチプレクサが、前記サービス装置から受信した セルを、 (1)前記アップストリーム・デマルチプレクサと前記アップストリーム・マルチ プレクサとの問に配置されたバッファ部と、 (2)(a)前記アップストリーム・ループバック・バッファ、または、 (b)プロセッサと にルーチングする役目を果たす、請求項１記載のマルチサービス回路。 ５．前記アップストリーム・デマルチプレクサが、前記サービス装置から受信 したセルおよび前記プロセッサから受信したセルを、 (1)前記アップストリーム・デマルチプレクサと前記アップストリーム・マール チプレクサとの間に配置された前記バッファ部と、 (2)(a)前記アップストリーム・ループバック・バッファ、または、 (b)プロセッサと にルーチングする役目を果たす、請求項１記載のマルチサービス回路。 ６．情報を運ぶセルを外部インタフェースで受信し、プロセッサによって制御 されるマルチサービス回路であって、 異なる電気通信サービスを処理する複数のサービス装置と、 該複数のサービス装置と前記外部インタフェースとの間に接続された、前記外 部インタフェースから前記サービス装置にセルを伝送するためのダウンストリー ム下り側と前記サービス装置から前記外部インタフェースにセルを伝送するため のアップストリーム側とを備えたマルチプレクサ／デマルチプレクサ・コアであ って、前記アップストリーム側がアップストリーム・マルチプレクサとアップス トリーム・デマルチプレクサとを備えている、マルチプレクサ／デマルチプレク サ・コアとを具備し、 前記アップストリーム・デマルチプレクサが、前記サービス装置から受信した セルを、 (1)前記アップストリーム・デマルチプレクサと前記アップストリーム・マルチ プレクサとの間に配置されたバッファ部と、 (2)(a)前記アップストリーム側から前記ダウンストリーム側にセルをルーチング するアップストリーム・ループバック・バッファ、または、 (b)プロセッサと にルーチングする役目を果たす、 マルチサービス回路。 ７．前記アップストリーム・デマルチプレクサが、前記サービス装置から受信 したセルと前記プロセッサから受信したセルを、 (1)前記アップストリーム・デマルチプレクサと前記アップストリーム・マルチ プレクサとの間に配置されたバッファ部と、 (2)(a)前記アップストリーム・ループバック・バッファ、または、 (b)プロセッサと にルーチングする役目を果たす、請求項６記載のマルチサービス回路。 ８．前記アップストリーム・マルチプレクサが、前記外部インタフェースに印 加するために前記バッファ部および前記ダウンストリーム・ループバック・バッ ファの一方からセルを得る役目を果たす、請求項７記載のマルチサービス回路。 ９．モデム／トランシーバからのＡＴＭセルを外部インタフェースで受信し、 プロセッサによって制御されるマルチサービス回路であって、 異なる電気通信サービスを処理する複数のサービス装置と、 該複数のサービス装置と前記外部インタフェースとの間に接続されたマルチプ レクサ／デマルチプレクサ・コアとを具備し、 該マルチプレクサ／デマルチプレクサ・コアが、 前記外部インタフェースから前記サービス装置にセルを伝送するための、ダウ ンストリーム・デマルチプレクサおよびダウンストリーム・マルチプレクサを備 えたダウンストリーム側と、前記サービス装置から前記外部インタフェースにセ ルを伝送するための、アップストリーム・マルチプレクサおよびアップストリー ム・デマルチプレクサを備えたアップストリーム側と、 前記ダウンストリーム側から前記アップストリーム側にルーチングされたセル を記憶するためのダウンストリーム・ループバック・バッファと、 前記アップストリーム側から前記ダウンストリーム側にルーチングされたセル を記憶するためのアップストリーム・ループバック・バッファと、を含み、 前記ダウンストリーム・デマルチプレクサが、前記外部インタフェースから受 信したセルを前記ダウンストリーム・ループバック・バッファ，前記プロセッサ および前記ダウンストリーム・マルチプレクサの入力の一つにルーチングする役 目を果たし、 前記ダウンストリーム・マルチプレクサが、前記サービス装置に伝送するため に前記ダウンストリーム・デマルチプレクサ，前記アップストリーム・ループバ ック・バッファおよび前記プロセッサの一つからセルを得る役目を果たし、 前 記アップストリーム・デマルチプレクサが、前記サービス装置から受信したセル および前記プロセッサから受信したセルを前記アップストリーム・ループバック ・バッファ，前記プロセッサおよび前記アップストリーム・デマルチプレクサと 前記アップストリーム・マルチプレクサとの間に配置されたバッファ部の一つに ルーチングする役目を果たし、 前記アップストリーム・マルチプレクサが、前記外部インタフェースに印加す るために前記バッファ部および前記ダウンストリーム・ループバック・バッファ の一方からセルを得る役目を果たす、 マルチサービス回路。 １０．前記アップストリーム・マルチプレクサが、前記外部インタフェースに 印加するために前記バッファ部および前記ダウンストリーム・ループバック・バ ッファの一方からセルを得る役目を果たす、請求項１，６，９のいずれかに記載 のマルチサービス回路。 １１．前記サービス装置の少なくとも一つがＡＴＭＦトランシーバである、請 求項１，６，９のいずれかに記載のマルチサービス回路。 １２．前記サービス装置の少なくとも一つが、（１）ＰＣＭインタフェース， （２）Ｅ１インタフェースおよび（３）Ｔ１インタフェースの一つとインタフェ ースするエミュレータである、請求項１，６，９のいずれかに記載のマルチ サービス回路。 １３．モデム／トランシーバからのＡＴＭセルを外部インタフェースで受信し 、プロセッサによって制御され、チップとして製造されるマルチサービス回路で あって、 異なる電気通信サービスを処理する複数のサービス装置と、 該複数のサービス装置と前記外部インタフェースとの間に接続されたマルチプ レクサ／デマルチプレクサ・コアと、 該コアを前記複数のサービス装置に接続する内部インタフェースとを具備し、 ダウンストリーム方向では、前記コアが、前記複数のサービス装置の一つに対 する前記外部インタフェースから前記内部インタフェースを介して受信したセル を前記プロセッサおよび前記外部インタフェースにルーチングし、 アップストリーム方向では、前記コアが、前記内部インタフェースおよび前記 プロセッサを介して前記複数のサービス装置から受信したセルを前記外部インタ フェース，前記プロセッサおよび前記内部インタフェースの一つにルーチングす る、 マルチサービス回路。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ， ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，Ｕ Ａ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．情報を運ぶセルを外部インタフェースで受信し、プロセッサによって制御さ れるマルチサービス回路であって、 異なる電気通信サービスを処理する複数のサービス装置と、 該複数のサービス装置と前記外部インタフェースとの間に接続された、前記外 部インタフェースから前記サービス装置にセルを伝送するためのダウンストリー ム側と前記サービス装置から前記外部インタフェースにセルを伝送するためのア ップストリーム側とを備えたマルチプレクサ／デマルチプレクサ・コアであって 、前記ダウンストリーム側がダウンストリーム・デマルチプレクサとダウンスト リーム・マルチプレクサとを備えている、マルチプレクサ／デマルチプレクサ・ コアと、を具備し、 前記ダウンストリーム・デマルチプレクサが、前記外部インタフェースから受 信したセルを、 （１）前記ダウンストリーム・マルチプレクサの入力に、または、 （２）（ａ）前記ダウンストリーム側から前記アップストリーム側にルーチン グされたセルを記憶するダウンストリーム・ループバック・バッファと （ｂ）プロセッサとの一方に、 ルーチングする役目を果たす、 マルチサービス回路。 ２．前記ダウンストリーム・デマルチプレクサが、前記サービス装置に伝送する ために、 （１）前記ダウンストリーム・マルチプレクサ、または、 （２）（ａ）前記アップストリーム側から前記ダウンストリーム側にルーチン グされたセルを記憶するアップストリーム・ループバック・バッファと （ｂ）プロセッサとの一方 からセルを得る役目を果たす、請求項１記載の装置。 ３．セルが前記ダウンストリーム・デマルチプレクサから前記ダウンストリーム ・マルチプレクサにルーチングされるときを除いて、前記ダウンストリーム・デ マルチプレクサと前記ダウンストリーム・マルチプレクサとが独立な同時動作を 行うことができる、請求項２記載の装置。 ４．前記アップストリーム側が、アップストリーム・デマルチプレクサとアップ ストリーム・マルチプレクサとを備え、 前記アップストリーム・デマルチプレクサが、前記サービス装置から受信した セルを、 （１）前記アップストリーム・デマルチプレクサと前記アップストリーム・マ ルチプレクサとの間に配置されたバッファ部と、 （２）(a)前記アップストリーム・ループバック・バッファ、または、 （ｂ）プロセッサと にルーチングする役目を果たす、請求項１記載の装置。 ５．前記アップストリーム・デマルチプレクサが、前記サービス装置から受信し たセルおよび前記プロセッサから受信したセルを、 （１）前記アップストリーム・デマルチプレクサと前記アップストリーム・マ ルチプレクサとの間に配置された前記バッファ部と、 （２）（ａ）前記アップストリーム・ループバック・バッファ、または、 （ｂ）プロセッサと にルーチングする役目を果たす、請求項１記載の回路。 ６．前記アップストリーム・マルチプレクサが、前記外部インタフェースに印加 するために前記バッファ部および前記ダウンストリーム・ループバック・バッフ ァの一方からセルを得る役目を果たす、請求項４記載の装置。 ７．前記サービス装置の少なくとも一つがＡＴＭＦトランシーバである、請求項 １記載の装置。 ８．前記サービス装置の少なくとも一つが、（１）ＰＣＭインタフェース，（２ ）Ｅ１インタフェースおよび（３）Ｔ１インタフェースの一つとインタフェース するエミュレータである、請求項１記載の装置。 ９．前記エミュレータが、１つのチャネルからのデータを全収容または部分収容 するバッファを備えている、請求項８記載の装置。 １０．前記エミュレータが、すべてのチャネルからのデータを全収容または部分 収容するバッファを備えている、請求項８記載の装置。 １１．前記サービス装置の少なくとも一つがユートピア・レベル２装置である、 請求項１記載の装置。 １２．前記セルがＡＴＭセルである、請求項１記載の装置。 １３．ユートピア・レベル２支流インタフェースが、前記複数のサービス装置を 前記マルチプレクサ／デマルチプレクサ・コアに接続する、請求項１記載の装置 。 １４．前記マルチサービス回路が、集積チップとして形成される、請求項１記載 の装置。 １５．前記マルチサービス回路が、ハードウェアにより全体的に形成される、請 求項１記載の装置。 １６．情報を運ぶセルを外部インタフェースで受信し、プロセッサによって制御 されるマルチサービス回路であって、 異なる電気通信サービスを処理する複数のサービス装置と、 該複数のサービス装置と前記外部インタフェースとの間に接続された、前記外 部インタフェースから前記サービス装置にセルを伝送するためのダウンストリー ム下り側と前記サービス装置から前記外部インタフェースにセルを伝送するため のアップストリーム側とを備えたマルチプレクサ／デマルチプレクサ・コアであ って、前記アップストリーム側がアップストリーム・マルチプレクサとアップス トリーム・デマルチプレクサとを備えている、マルチプレクサ／デマルチプレク サ・コアとを具備し、 前記アップストリーム・デマルチプレクサが、前記サービス装置から受信した セルを、 （１）前記アップストリーム・デマルチプレクサと前記アップストリーム・マ ルチプレクサとの間に配置されたバッファ部と、 （２）（ａ）前記アップストリーム側から前記ダウンストリーム側にセルをル ーチングするアップストリーム・ループバック・バッファ、または、 （ｂ）プロセッサと にルーチングする役目を果たす、 マルチサービス回路。 １７．前記アップストリーム・デマルチプレクサが、前記サービス装置から受信 したセルと前記プロセッサから受信したセルを、 （１）前記アップストリーム・デマルチプレクサと前記アップストリーム・マ ルチプレクサとの間に配置されたバッファ部と、 （２）（ａ）前記アップストリーム・ループバック・バッファ、または、 （ｂ）プロセッサと にルーチングする役目を果たす、請求項１６記載の装置。 １８．前記アップストリーム・マルチプレクサが、前記外部インタフェースに印 加するために前記バッファ部および前記ダウンストリーム・ループバック・バッ ファの一方からセルを得る役目を果たす、請求項１７記載の装置。 １９．前記サービス装置の少なくとも一つがＡＴＭＦトランシーバである、 請求項１６記載の装置。 ２０．前記サービス装置の少なくとも一つが、（１）ＰＣＭインタフェース，（ ２）Ｅ１インタフェースおよび（３）Ｔ１インタフェースの一つとインタフェー スするエミュレータである、請求項１６記載の装置。 ２１．前記エミュレータが、１つのチャネルからのデータを全収容または部分収 容するバッファを備えている、請求項２０記載の装置。 ２２．前記エミュレータが、すべてのチャネルからのデータを全収容または部分 収容するバッファを備えている、請求項２０記載の装置。 ２３．前記サービス装置の少なくとも一つがユートピア・レベル２装置である、 請求項１６記載の装置。 ２４．前記セルがＡＴＭセルである、請求項１６記載の装置。 ２５．ユートピア・レベル２支流インタフェースが、前記複数のサービス装置を 前記マルチプレクサ／デマルチプレクサ・コアに接続する、請求項１６記載の装 置。 ２６．マルチサービス回路が集積チップとして形成される、請求項１６記載の装 置。 ２７．前記マルチサービス回路が、ハードウェアにより全体的に形成される、請 求項１６記載の装置。 ２８．モデム／トランシーバからのＡＴＭセルを外部インタフェースで受信し、 プロセッサによって制御されるマルチサービス回路であって、 異なる電気通信サービスを処理する複数のサービス装置と、 該複数のサービス装置と前記外部インタフェースとの間に接続されたマルチプ レクサ／デマルチプレクサ・コアとを具備し、 該マルチプレクサ／デマルチプレクサ・コアが、 前記外部インタフェースから前記サービス装置にセルを伝送するための、ダウ ンストリーム・デマルチプレクサおよびダウンストリーム・マルチプレクサを備 えたダウンストリーム側と、前記サービス装置から前記外部インタフェースにセ ルを伝送するための、アップストリーム・マルチプレクサおよびアップストリー ム・デマルチプレクサを備えたアップストリーム側と、 前記ダウンストリーム側から前記アップストリーム側にルーチングされたセル を記憶するためのダウンストリーム・ループバック・バッファと、 前記アップストリーム側から前記ダウンストリーム側にルーチングされたセル を記憶するためのアップストリーム・ループバック・バッファと、を含み、 前記ダウンストリーム・デマルチプレクサが、前記外部インタフェースから受 信したセルを前記ダウンストリーム・ループバック・バッファ，前記プロセッサ および前記ダウンストリーム・マルチプレクサの入力の一つにルーチングする役 目を果たし、 前記ダウンストリーム・マルチプレクサが、前記サービス装置に伝送するため に前記ダウンストリーム・デマルチプレクサ，前記アップストリーム・ループバ ック・バッファおよび前記プロセッサの一つからセルを得る役目を果たし、 前記アップストリーム・デマルチプレクサが、前記サービス装置から受信した セルおよび前記プロセッサから受信したセルを前記アップストリーム・ループバ ック・バッファ，前記プロセッサおよび前記アップストリーム・デマルチプレク サと前記アップストリーム・マルチプレクサとの間に配置されたバッファ部の一 つにルーチングする役目を果たし、 前記アップストリーム・マルチプレクサが、前記外部インタフェースに印加す るために前記バッファ部および前記ダウンストリーム・ループバック・バッフ ァの一方からセルを得る役目を果たす、 マルチサービス回路。 ２９．セルが前記ダウンストリーム・デマルチプレクサから前記ダウンストリー ム・マルチプレクサにルーチングされるときを除いて、前記ダウンストリーム・ デマルチプレクサと前記ダウンストリーム・マルチプレクサとが独立な同時動作 を行うことができる、請求項２８記載の装置。 ３０．前記サービス装置の少なくとも一つがＡＴＭＦトランシーバである、請求 項２９記載の装置。 ３１．前記サービス装置の少なくとも一つが、（１）ＰＣＭインタフェース，（ ２）Ｅ１インタフェースおよび（３）Ｔ１インタフェースの一つとインタフェー スするエミュレータである、請求項２９記載の装置。 ３２．前記エミュレータが、１つのチャネルからのデータを全収容または部分収 容するバッファを備えている、請求項３１記載の装置。 ３３．前記エミュレータが、すべてのチャネルからのデータを全収容または部分 収容するバッファを備えている、請求項３１記載の装置。 ３４．前記サービス装置の少なくとも一つがユートピア・レベル２装置である、 請求項２９記載の装置。 ３５．前記セルがＡＴＭセルである、請求項２９記載の装置。 ３６．ユートピア・レベル２支流インタフェースが、前記複数のサービス装置を 前記マルチプレクサ／デマルチプレクサ・コアに接続する、請求項２９記載の装 置。 ３７．前記マルチサービス回路が集積チップとして形成される、請求項２９記載 の装置。 ３８．前記マルチサービス回路が、ハードウェアにより全体的に形成される、請 求項２９記載の装置。 ３９．モデム／トランシーバからのＡＴＭセルを外部インタフェースで受信し、 プロセッサによって制御され、チップとして製造されるマルチサービス回路であ って、 異なる電気通信サービスを処理する複数のサービス装置と、 該複数のサービス装置と前記外部インタフェースとの間に接続されたマルチプ レクサ／デマルチプレクサ・コアと、 該コアを前記複数のサービス装置に接続する内部インタフェースとを具備し、 ダウンストリーム方向では、前記コアが、前記複数のサービス装置の一つに対 する前記外部インタフェースから前記内部インタフェースを介して受信したセル を前記プロセッサおよび前記外部インタフェースにルーチングし、 アップストリーム方向では、前記コアが、前記内部インタフェースおよび前記 プロセッサを介して前記複数のサービス装置から受信したセルを前記外部インタ フェース，前記プロセッサおよび前記内部インタフェースの一つにルーチングす る、 マルチサービス回路。 ４０．前記外部インタフェースおよび前記内部インタフェースの一つがユートピ ア・レベル２・インタフェースである、請求項３９記載の装置。 ４１．前記マルチサービス回路が、ハードウェアにより全体的に形成される、請 求項３９記載の装置。