JP3342500B2 - 電気通信用マルチサービス回路 - Google Patents
電気通信用マルチサービス回路Info
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- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5603—Access techniques
- H04L2012/5604—Medium of transmission, e.g. fibre, cable, radio
- H04L2012/5605—Fibre
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- H04L2012/5615—Network termination, e.g. NT1, NT2, PBX
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- H04L2012/5672—Multiplexing, e.g. coding, scrambling
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】 発明の背景 1.発明の分野 本発明は、電気通信に関し、詳しくは、外部ネットワ
ーク物理インタフェースを介して与えられる多重サービ
スの提供に関する。
ーク物理インタフェースを介して与えられる多重サービ
スの提供に関する。
2.関連技術と他の考慮点 単一の電気通信ネットワークを使用した多重サービス
の提供が現在望まれている。たとえば、ビデオサービ
ス，音声電話サービス，データサービスおよびその他の
対話型サービスおよび／またはマルチメディア・サービ
スなどのような異なるサービスは、ある物理的媒体（た
とえば、外部ネットワーク物理インタフェース）を介し
て一緒に伝えることができる。
の提供が現在望まれている。たとえば、ビデオサービ
ス，音声電話サービス，データサービスおよびその他の
対話型サービスおよび／またはマルチメディア・サービ
スなどのような異なるサービスは、ある物理的媒体（た
とえば、外部ネットワーク物理インタフェース）を介し
て一緒に伝えることができる。
総合多重サービスシステムを伝えることができるこの
ような外部ネットワーク物理インタフェースの一例は、
ハイブリッド・ファイバ同軸（HFC）ネットワークであ
る。HFCネットワークでは、ヘッド局が、種々の発生源
（たとえば、アナログテレビジョン，インタネットアク
セス，ディジタル・ビデオ・オンデマンド）からの信号
を受信し、これらの種々の信号を伝える光信号を分配セ
ンタすなわち分配ノードに分配する。分配センタで、光
信号は、変換され、ネットワーク・インタフェース・ユ
ニット（NIU）または顧客宅内にあるネットワーク端末
（NT）に再分配される。ネットワーク・インタフェース
・ユニットは、内部トランシーバ（たとえば、モデム）
を使用してHFC信号を受信し、適切なチャネルをテレビ
ジョン，パーソナルコンピュータおよび電話などに分配
する。
ような外部ネットワーク物理インタフェースの一例は、
ハイブリッド・ファイバ同軸（HFC）ネットワークであ
る。HFCネットワークでは、ヘッド局が、種々の発生源
（たとえば、アナログテレビジョン，インタネットアク
セス，ディジタル・ビデオ・オンデマンド）からの信号
を受信し、これらの種々の信号を伝える光信号を分配セ
ンタすなわち分配ノードに分配する。分配センタで、光
信号は、変換され、ネットワーク・インタフェース・ユ
ニット（NIU）または顧客宅内にあるネットワーク端末
（NT）に再分配される。ネットワーク・インタフェース
・ユニットは、内部トランシーバ（たとえば、モデム）
を使用してHFC信号を受信し、適切なチャネルをテレビ
ジョン，パーソナルコンピュータおよび電話などに分配
する。
外部ネットワーク物理インタフェースの他の型も出現
しつつある。外部ネットワーク物理インタフェースのこ
のような他の型には、たとえば、ファイバ・トゥ・ザ・
ホーム（FTTH）ネットワークおよびメガビット速度ディ
ジタル加入者回線（xDSL）ネットワークが含まれる。xD
SLネットワークは専用の電話回線を用いる。
しつつある。外部ネットワーク物理インタフェースのこ
のような他の型には、たとえば、ファイバ・トゥ・ザ・
ホーム（FTTH）ネットワークおよびメガビット速度ディ
ジタル加入者回線（xDSL）ネットワークが含まれる。xD
SLネットワークは専用の電話回線を用いる。
外部ネットワーク物理インタフェースの型以外にも、
ネットワーク・プロトコル・インタフェースの考慮すべ
き事柄がある。一つの普及しているネットワーク・プロ
トコル・インタフェースは、非同期転送モード（ATM）
である。ATMは、非同期時分割多重手法を使用するパケ
ット向きの転送モードである。パケットは、セルと呼ば
れ、固定サイズである。ATMセルは53個のオクテットで
構成され、その中の５個のオクテットがヘッダを構成
し、48個のオクテットが「ペイロード」すなわちセルの
情報部分を構成する。ATMセルのヘッダは、セルが伝搬
されるATMネットワークの接続を表すために使用される
２つの量、詳しくはVPI（仮想パス識別子）およびVCI
（仮想チャネル識別子）を含む。一般に、仮想パスは、
ネットワークの２つのスイッチング・ノードの間に規定
された主パスであり、仮想チャネルは、各主パス上の１
つの特定の接続である。
ネットワーク・プロトコル・インタフェースの考慮すべ
き事柄がある。一つの普及しているネットワーク・プロ
トコル・インタフェースは、非同期転送モード（ATM）
である。ATMは、非同期時分割多重手法を使用するパケ
ット向きの転送モードである。パケットは、セルと呼ば
れ、固定サイズである。ATMセルは53個のオクテットで
構成され、その中の５個のオクテットがヘッダを構成
し、48個のオクテットが「ペイロード」すなわちセルの
情報部分を構成する。ATMセルのヘッダは、セルが伝搬
されるATMネットワークの接続を表すために使用される
２つの量、詳しくはVPI（仮想パス識別子）およびVCI
（仮想チャネル識別子）を含む。一般に、仮想パスは、
ネットワークの２つのスイッチング・ノードの間に規定
された主パスであり、仮想チャネルは、各主パス上の１
つの特定の接続である。
ATMテクノロジに対する多数のフォーマットおよびイ
ンタフェースが標準化されてきた。たとえば、ATMは数
個の「アダプテーション・レイヤ」を備えており、これ
がITUの標準化の主題であった。更に、ATMフォーラム，
技術委員会，ユートピア・レベル2,バージョン1.0,af−
phy−0039.000,1995年６月に述べられているように、
「ユートピア・レベル２」として知られるATMインタフ
ェースが標準化された。
ンタフェースが標準化されてきた。たとえば、ATMは数
個の「アダプテーション・レイヤ」を備えており、これ
がITUの標準化の主題であった。更に、ATMフォーラム，
技術委員会，ユートピア・レベル2,バージョン1.0,af−
phy−0039.000,1995年６月に述べられているように、
「ユートピア・レベル２」として知られるATMインタフ
ェースが標準化された。
マルチサービス環境では、既存のサービスだけでな
く、外部ネットワーク物理インタフェースの付加的な他
のサービスおよび他の型をも収容するように、ネットワ
ーク・インタフェース・ユニットは柔軟であるべきであ
る。
く、外部ネットワーク物理インタフェースの付加的な他
のサービスおよび他の型をも収容するように、ネットワ
ーク・インタフェース・ユニットは柔軟であるべきであ
る。
いくつかのネットワーク・インタフェース・ユニット
は、補足的なハードウェア・ブロックとともにプロセッ
サ・コアを使用する。たとえば、モトローラ860SAR回路
は、制御プロセッサ・コアと、ATM・SAR機能（たとえ
ば、AAL5）を処理するようにカストマイズされたSARプ
ロセッサ・コアと、イーサネット機能を処理するイーサ
ネット制御器とを備えている。
は、補足的なハードウェア・ブロックとともにプロセッ
サ・コアを使用する。たとえば、モトローラ860SAR回路
は、制御プロセッサ・コアと、ATM・SAR機能（たとえ
ば、AAL5）を処理するようにカストマイズされたSARプ
ロセッサ・コアと、イーサネット機能を処理するイーサ
ネット制御器とを備えている。
プロセッサに基づくネットワーク・インタフェース・
ユニットは、プロセッサが実行するソフトウェアを変更
することによりユーザが機能を容易に修正できるので、
ユーザに対して柔軟である。しかし、プロセッサに基づ
くネットワーク・インタフェース・ユニットには欠点も
ある。一つの欠点は、主機能をユーザがソフトウェアで
インプリメントしなければならず、これは困難で、多大
の設計の努力を必要とすることがある。第２の欠点は、
プロセッサに基づくユニットでは限定されたデータレー
トしか達成できないということである。第３の欠点は、
消費電力がかなり大きいということである。
ユニットは、プロセッサが実行するソフトウェアを変更
することによりユーザが機能を容易に修正できるので、
ユーザに対して柔軟である。しかし、プロセッサに基づ
くネットワーク・インタフェース・ユニットには欠点も
ある。一つの欠点は、主機能をユーザがソフトウェアで
インプリメントしなければならず、これは困難で、多大
の設計の努力を必要とすることがある。第２の欠点は、
プロセッサに基づくユニットでは限定されたデータレー
トしか達成できないということである。第３の欠点は、
消費電力がかなり大きいということである。
したがって、本発明の目的は、ハードウェアに基づく
ネットワーク・インタフェース・ユニットであって、柔
軟性がありかつ効率的なネットワーク・インタフェース
・ユニットを提供することである。
ネットワーク・インタフェース・ユニットであって、柔
軟性がありかつ効率的なネットワーク・インタフェース
・ユニットを提供することである。
発明の概要 マルチサービス総合回路は、外部インタフェースと異
なる電気通信サービスを処理する複数のオンボード・サ
ービス装置との間でセルを伝送する。オンボード・サー
ビス装置には、１つ以上のATMFトランシーバと、ユート
ピア・レベル２装置と、エミュレータとが含まれる。エ
ミュレータは、PCMインタフェース,E1インタフェースお
よびT1インタフェースの一つとインタフェースする。マ
ルチサービス回路はマルチプレクサ／デマルチプレクサ
・コアを含んでおり、このマルチプレクサ／デマルチプ
レクサ・コアは、外部インタフェースに接続され、内部
インタフェースを介して複数のサービス装置に接続され
ている。説明する実施例では、外部インタフェースと内
部インタフェースとはユートピア・レベル２インタフェ
ースである。
なる電気通信サービスを処理する複数のオンボード・サ
ービス装置との間でセルを伝送する。オンボード・サー
ビス装置には、１つ以上のATMFトランシーバと、ユート
ピア・レベル２装置と、エミュレータとが含まれる。エ
ミュレータは、PCMインタフェース,E1インタフェースお
よびT1インタフェースの一つとインタフェースする。マ
ルチサービス回路はマルチプレクサ／デマルチプレクサ
・コアを含んでおり、このマルチプレクサ／デマルチプ
レクサ・コアは、外部インタフェースに接続され、内部
インタフェースを介して複数のサービス装置に接続され
ている。説明する実施例では、外部インタフェースと内
部インタフェースとはユートピア・レベル２インタフェ
ースである。
マルチプレクサ／デマルチプレクサは、外部インタフ
ェースからサービス装置にセルを伝送するためのダウン
ストリーム側と、サービス装置から外部インタフェース
にセルを伝送するためのアップストリーム側とを備えて
いる。ダウンストリーム側は、ダウンストリーム・デマ
ルチプレクサおよびダウンストリーム・マルチプレクサ
のほかに、ダウンストリーム側からアップストリーム側
に送られるセルを記憶するためのダウンストリーム・ル
ープバック・バッファを備えている。アップストリーム
側は、アップストリーム・マルチプレクサおよびアップ
ストリーム・デマルチプレクサのほかに、アップストリ
ーム側からダウンストリーム側に送られるセルを記憶す
るためのアップストリーム・ループバック・バッファを
備えている。
ェースからサービス装置にセルを伝送するためのダウン
ストリーム側と、サービス装置から外部インタフェース
にセルを伝送するためのアップストリーム側とを備えて
いる。ダウンストリーム側は、ダウンストリーム・デマ
ルチプレクサおよびダウンストリーム・マルチプレクサ
のほかに、ダウンストリーム側からアップストリーム側
に送られるセルを記憶するためのダウンストリーム・ル
ープバック・バッファを備えている。アップストリーム
側は、アップストリーム・マルチプレクサおよびアップ
ストリーム・デマルチプレクサのほかに、アップストリ
ーム側からダウンストリーム側に送られるセルを記憶す
るためのアップストリーム・ループバック・バッファを
備えている。
ダウンストリーム側では、ダウンストリーム・デマル
チプレクサが、外部インタフェースから受信したセルを
ダウンストリーム・ループバック・バッファ，プロセッ
サおよびダウンストリーム・マルチプレクサの入力のう
ちの一つに送る役目を果たす。ダウンストリーム・マル
チプレクサは、ダウンストリーム・デマルチプレクサ，
アップストリーム・ループバック・バッファおよびプロ
セッサのうちの一つからセルを得て、内部インタフェー
スを介してサービス装置に送信するための役目を果た
す。
チプレクサが、外部インタフェースから受信したセルを
ダウンストリーム・ループバック・バッファ，プロセッ
サおよびダウンストリーム・マルチプレクサの入力のう
ちの一つに送る役目を果たす。ダウンストリーム・マル
チプレクサは、ダウンストリーム・デマルチプレクサ，
アップストリーム・ループバック・バッファおよびプロ
セッサのうちの一つからセルを得て、内部インタフェー
スを介してサービス装置に送信するための役目を果た
す。
アップストリーム側では、アップストリーム・デマル
チプレクサは、サービス装置から受信したセルおよびプ
ロセッサから受信したセルをアップストリーム・ループ
バック・バッファ，プロセッサおよびアップストリーム
・デマルチプレクサとアップストリーム・マルチプレク
サとの間に配置されたバッファ部のうちの一つに送る役
目を果たす。アップストリーム・マルチプレクサは、バ
ッファ部およびダウンストリーム・ループバック・バッ
ファの一方からセルを得て、外部インタフェースに印加
する役目を果たす。
チプレクサは、サービス装置から受信したセルおよびプ
ロセッサから受信したセルをアップストリーム・ループ
バック・バッファ，プロセッサおよびアップストリーム
・デマルチプレクサとアップストリーム・マルチプレク
サとの間に配置されたバッファ部のうちの一つに送る役
目を果たす。アップストリーム・マルチプレクサは、バ
ッファ部およびダウンストリーム・ループバック・バッ
ファの一方からセルを得て、外部インタフェースに印加
する役目を果たす。
図面の簡単な説明 本発明の上記および他の目的，特徴および利点は、添
付図面に示されているような好適実施例についての以下
の更に詳細な説明から明らかとなる。添付図面では、種
々の図を通じて、参照符号は同じ部分を表す。添付図面
は必ずしも一定の割合で示されておらず、本発明の原理
を示すことに力点が置かれている。
付図面に示されているような好適実施例についての以下
の更に詳細な説明から明らかとなる。添付図面では、種
々の図を通じて、参照符号は同じ部分を表す。添付図面
は必ずしも一定の割合で示されておらず、本発明の原理
を示すことに力点が置かれている。
図１は、本発明の一実施例によるマルチサービス回路
の概略図である。
の概略図である。
図２は、図１のマルチサービス回路に含まれるATMコ
アの概略図である。
アの概略図である。
図2Aは、図２のATMコアのダウンストリーム側の概略
図である。
図である。
図2Bは、図２のATMコアのアップストリーム側の概略
図である。
図である。
図3Aは、図２のATMコアのダウンストリーム側のデマ
ルチプレクサが遂行する一般的なステップを示すフロー
チャートである。
ルチプレクサが遂行する一般的なステップを示すフロー
チャートである。
図3Bは、図２のATMコアのダウンストリーム側のマル
チプレクサが遂行する一般的なステップを示すフローチ
ャートである。
チプレクサが遂行する一般的なステップを示すフローチ
ャートである。
図4Aは、図２のATMコアを通るVPクロス接続を描いた
図解的な図である。
図解的な図である。
図4Bは、図２のATMコアを通るVCクロス接続を描いた
図解的な図である。
図解的な図である。
図５は、図２のATMコアに含まれるバッファ部の概略
図である。
図である。
図5Aは、図２のATMコアに含まれるバッファ部のメモ
リマップの図解的な図である。
リマップの図解的な図である。
図６は、図１のマルチサービス回路に含まれる回路エ
ミュレーション（CE）装置の接続を示す概略図である。
ミュレーション（CE）装置の接続を示す概略図である。
図6Aは、図６の回路エミュレーション（CE）装置の概
略図である。
略図である。
図6B（１）は、図６の回路エミュレーション（CE）装
置が遂行するセルパケット化、特に、構造64kbpsチャネ
ルに対する全収容セルを示す図解的な図である。
置が遂行するセルパケット化、特に、構造64kbpsチャネ
ルに対する全収容セルを示す図解的な図である。
図6B（２）は、図６の回路エミュレーション（CE）装
置が遂行するセルパケット化、特に、構造64kbpsチャネ
ルに対する部分収容セルを示す図解的な図である。
置が遂行するセルパケット化、特に、構造64kbpsチャネ
ルに対する部分収容セルを示す図解的な図である。
図7Aは、図６の回路エミュレーション（CE）装置が遂
行するセルパケット化、特に、E1伝送に対するセルを示
す図解的な図である。
行するセルパケット化、特に、E1伝送に対するセルを示
す図解的な図である。
図7Bは、図６の回路エミュレーション（CE）装置が遂
行するセルパケット化、特に、T1伝送に対するセルを示
す図解的な図である。
行するセルパケット化、特に、T1伝送に対するセルを示
す図解的な図である。
図８は、たとえば図６の回路エミュレーション（CE）
装置に生じるセル遅延変動（CDV）を描いた図解的な図
である。
装置に生じるセル遅延変動（CDV）を描いた図解的な図
である。
図9A,9B,9C,9D,9Eは、異なる動作モードのオクテット
を図６の回路エミュレーション（CE）装置内に設けられ
るバッファに写像することを描いた図解的な図である。
を図６の回路エミュレーション（CE）装置内に設けられ
るバッファに写像することを描いた図解的な図である。
図10は、図６の回路エミュレーション（CE）装置にお
ける２つの部分収容された単一の64kbpsの運搬セルのア
ンパケット化を描いた図解的な図である。
ける２つの部分収容された単一の64kbpsの運搬セルのア
ンパケット化を描いた図解的な図である。
図11は、図６の回路エミュレーション（CE）装置によ
る損失セルおよび誤挿入セルの処理を描いた図解的な図
である。
る損失セルおよび誤挿入セルの処理を描いた図解的な図
である。
図12は、図６の回路エミュレーション（CE）装置によ
るダウンストリーム・データレートの同期化を示す図解
的な図である。
るダウンストリーム・データレートの同期化を示す図解
的な図である。
図13は、図１のマルチサービス回路に含まれるユート
ピア・バッファの概略図である。
ピア・バッファの概略図である。
図14は、図１のマルチサービス回路に含まれるATMFト
ランシーバの概略図である。
ランシーバの概略図である。
図15は、図１のマルチサービス回路に含まれるCPUブ
ロックが遂行する読出しおよび書込み処理を描いた図解
的な図である。
ロックが遂行する読出しおよび書込み処理を描いた図解
的な図である。
図16は、図１のマルチサービス回路に含まれるCPUブ
ロックが遂行する割込み処理を描いた図解的な図であ
る。
ロックが遂行する割込み処理を描いた図解的な図であ
る。
図17Aおよび図17Bは、図２のATMコアのデマルチプレ
クサ，トランスレータおよびダウンストリーム・マルチ
プレクサに対するVPI/VCIテーブルの概略図である。
クサ，トランスレータおよびダウンストリーム・マルチ
プレクサに対するVPI/VCIテーブルの概略図である。
発明の詳細な説明 説明のためのものであって限定するものではない以下
の説明では、本発明の完全な理解が行えるように、特定
のアーキテクチャ，インタフェースおよび手法などの特
定の細部が述べられている。しかし、熟練した当業者に
は明らかなように、本発明はこれらの特定の細部から逸
脱する他の実施例で実施してもよい。他の場合には、不
必要な細部で本発明の説明があいまいにならないよう
に、周知の装置，回路および方法の詳細な説明は省略す
る。
の説明では、本発明の完全な理解が行えるように、特定
のアーキテクチャ，インタフェースおよび手法などの特
定の細部が述べられている。しかし、熟練した当業者に
は明らかなように、本発明はこれらの特定の細部から逸
脱する他の実施例で実施してもよい。他の場合には、不
必要な細部で本発明の説明があいまいにならないよう
に、周知の装置，回路および方法の詳細な説明は省略す
る。
1.0 マルチサービス回路の概説 図１はマルチサービス回路20を示し、マルチサービス
回路20は、モデム／トランシーバ・チップ・セット22に
接続され、ATMセルにカプセル化されたデータを異なる
サービス・インタフェースとの間で分配する。マルチサ
ービス回路20がデータを分配し合う特定のサービス・イ
ンタフェースには、インタフェース301,302（これらは
ともに、ATMF25.6インタフェースである。），インタフ
ェース32およびインタフェース34（ユートピア・レベル
２・インタフェース［スレーブ］）が含まれる。インタ
フェース32は、［たとえば、回線回路36を通る４個のPO
TSまたは１個のIDSNサービスを支援する64kbpsの４チャ
ネル以下に対する］PCMインタフェースであるものとし
て示されているが、インタフェース32は、その代わり
に、E1/T1インタフェースとすることもできる。
回路20は、モデム／トランシーバ・チップ・セット22に
接続され、ATMセルにカプセル化されたデータを異なる
サービス・インタフェースとの間で分配する。マルチサ
ービス回路20がデータを分配し合う特定のサービス・イ
ンタフェースには、インタフェース301,302（これらは
ともに、ATMF25.6インタフェースである。），インタフ
ェース32およびインタフェース34（ユートピア・レベル
２・インタフェース［スレーブ］）が含まれる。インタ
フェース32は、［たとえば、回線回路36を通る４個のPO
TSまたは１個のIDSNサービスを支援する64kbpsの４チャ
ネル以下に対する］PCMインタフェースであるものとし
て示されているが、インタフェース32は、その代わり
に、E1/T1インタフェースとすることもできる。
マルチサービス回路20は、たとえばHFCのようなマル
チサービス環境での分配およびサービスのインタフェー
スのために、たとえば、ネットワーク端末（NT）で利用
することができる。マルチサービス回路20は、HFCに対
する適用に限定されないが、xDSLおよびFTTHのようなネ
ットワークの他の型にも有用である。
チサービス環境での分配およびサービスのインタフェー
スのために、たとえば、ネットワーク端末（NT）で利用
することができる。マルチサービス回路20は、HFCに対
する適用に限定されないが、xDSLおよびFTTHのようなネ
ットワークの他の型にも有用である。
マルチサービス回路20は、マルチサービス回路20がCP
Uバス42により接続される中央処理装置（CPU）40に依存
して動作する。CPUバス42は、メモリユニット44および
モデム／トランシーバ22にも接続されている。CPUバス4
2は、表６に示された信号を伝える。CPU40は、イーサネ
ット（E/N）トランシーバ46を介してツイストペア・ケ
ーブルで物理的な10Mbpsインタフェース48に接続されて
いる。
Uバス42により接続される中央処理装置（CPU）40に依存
して動作する。CPUバス42は、メモリユニット44および
モデム／トランシーバ22にも接続されている。CPUバス4
2は、表６に示された信号を伝える。CPU40は、イーサネ
ット（E/N）トランシーバ46を介してツイストペア・ケ
ーブルで物理的な10Mbpsインタフェース48に接続されて
いる。
内部的には、マルチサービス回路20は、ATMコア60と
して知られているATM多重化／多重分離ユニットを含
む。ATMコア60について、図２を参照して以下に更に説
明する。ATMコア60は、その「集合（aggregate）」側で
はモデム／トランシーバ・インタフェース62によって接
続され、その「支流（tributary）」側ではサービス・
インタフェース64によって接続される。モデム／トラン
シーバ・インタフェース62およびサービス・インタフェ
ース64はともに、ユートピア・レベル２・インタフェー
スである。表２に示す信号を有するモデム／トランシー
バ・インタフェース62は、モデム／トランシーバ22を独
立にするマスタ・インタフェースである。サービス・イ
ンタフェース64は、内部ユートピア・インタフェースで
あり、ATMフォーラム，ユートピア・レベル２によって
規定されている。
して知られているATM多重化／多重分離ユニットを含
む。ATMコア60について、図２を参照して以下に更に説
明する。ATMコア60は、その「集合（aggregate）」側で
はモデム／トランシーバ・インタフェース62によって接
続され、その「支流（tributary）」側ではサービス・
インタフェース64によって接続される。モデム／トラン
シーバ・インタフェース62およびサービス・インタフェ
ース64はともに、ユートピア・レベル２・インタフェー
スである。表２に示す信号を有するモデム／トランシー
バ・インタフェース62は、モデム／トランシーバ22を独
立にするマスタ・インタフェースである。サービス・イ
ンタフェース64は、内部ユートピア・インタフェースで
あり、ATMフォーラム，ユートピア・レベル２によって
規定されている。
サービス・インタフェース64は、ATMコア60を４個の
サービス装置に接続する。ATMコア60はATM層を表し、サ
ービス装置は物理層を表す。詳しく述べると、サービス
・インタフェース64は、ATMコア60を２つのATMFトラン
シーバ701,702と回路エミュレーション（CE）装置72と
ユートピア・バッファ74とに接続する。ATMFトランシー
バ701はATMFインタフェース301に接続され、ATMFトラン
シーバ702はATMFインタフェース302に接続される。ATMF
インタフェース301,302は表４に示される信号を伝え
る。回路エミュレーション装置72はインタフェース32に
接続され、ユートピア・バッファ74はインタフェース34
に接続される。インタフェース32は、表３に示される信
号を伝える。インタフェース34は、表５に示される信号
を伝える。
サービス装置に接続する。ATMコア60はATM層を表し、サ
ービス装置は物理層を表す。詳しく述べると、サービス
・インタフェース64は、ATMコア60を２つのATMFトラン
シーバ701,702と回路エミュレーション（CE）装置72と
ユートピア・バッファ74とに接続する。ATMFトランシー
バ701はATMFインタフェース301に接続され、ATMFトラン
シーバ702はATMFインタフェース302に接続される。ATMF
インタフェース301,302は表４に示される信号を伝え
る。回路エミュレーション装置72はインタフェース32に
接続され、ユートピア・バッファ74はインタフェース34
に接続される。インタフェース32は、表３に示される信
号を伝える。インタフェース34は、表５に示される信号
を伝える。
マルチサービス回路20はCPUブロック71を含む。CPUブ
ロック71を介して、ATMコア60は、CPUバス42に接続さ
れ、最終的にCPU40に接続される。内部CPUバス73はCPU
ブロック71をATMコア60とサービス装置701,702,72,74と
に接続する。サービス・インタフェース64だけがATMコ
ア60をサービス装置701,702,72,74に接続する。
ロック71を介して、ATMコア60は、CPUバス42に接続さ
れ、最終的にCPU40に接続される。内部CPUバス73はCPU
ブロック71をATMコア60とサービス装置701,702,72,74と
に接続する。サービス・インタフェース64だけがATMコ
ア60をサービス装置701,702,72,74に接続する。
2.0 ATMコア 図２はATMコア60の構造を全体的に示す。図２で、内
部CPUバス73はATMコア60をダウンストリーム側（図２の
バス73より上）とアップストリーム側（図２のバス73よ
り下）とに分ける役目を果たす。
部CPUバス73はATMコア60をダウンストリーム側（図２の
バス73より上）とアップストリーム側（図２のバス73よ
り下）とに分ける役目を果たす。
ATMコア60のダウンストリーム側は、ダウンストリー
ム・デマルチプレクサ及びトランスレータ102を含む。
ダウンストリーム・デマルチプレクサ及びトランスレー
タ102は、モデム／トランシーバ・インタフェース62の
受信部62Rに接続された入力端子を備えている。ダウン
ストリーム・デマルチプレクサ及びトランスレータ102
の別々の出力端子が、ダウンストリーム・マルチプレク
サ104,ダウンストリーム読出しCPUバッファ106およびダ
ウンストリーム・ループバック・バッファ108に接続さ
れている。ダウンストリーム読出しCPUバッファ106は内
部CPUバス73に接続されている。内部CPUバス73は、線11
0によって示されるように、ダウンストリーム・デマル
チプレクサ及びトランスレータ102にVPI/VCI構成情報を
与えるためにも用いられる。
ム・デマルチプレクサ及びトランスレータ102を含む。
ダウンストリーム・デマルチプレクサ及びトランスレー
タ102は、モデム／トランシーバ・インタフェース62の
受信部62Rに接続された入力端子を備えている。ダウン
ストリーム・デマルチプレクサ及びトランスレータ102
の別々の出力端子が、ダウンストリーム・マルチプレク
サ104,ダウンストリーム読出しCPUバッファ106およびダ
ウンストリーム・ループバック・バッファ108に接続さ
れている。ダウンストリーム読出しCPUバッファ106は内
部CPUバス73に接続されている。内部CPUバス73は、線11
0によって示されるように、ダウンストリーム・デマル
チプレクサ及びトランスレータ102にVPI/VCI構成情報を
与えるためにも用いられる。
ダウンストリーム・マルチプレクサ104は、上記のよ
うに、ダウンストリーム・デマルチプレクサ及びトラン
スレータ102の出力端子，ダウンストリーム書込みCPUバ
ッファのセット116およびアップストリーム・ループバ
ック・バッファ118に接続された別々の入力端子を備え
ている。ダウンストリーム・マルチプレクサ104の出力
端子は、サービス・インタフェース64の送信部64Tに接
続されている。
うに、ダウンストリーム・デマルチプレクサ及びトラン
スレータ102の出力端子，ダウンストリーム書込みCPUバ
ッファのセット116およびアップストリーム・ループバ
ック・バッファ118に接続された別々の入力端子を備え
ている。ダウンストリーム・マルチプレクサ104の出力
端子は、サービス・インタフェース64の送信部64Tに接
続されている。
ATMコア60のアップストリーム側は、アップストリー
ム・デマルチプレクサ及びトランスレータ122とアップ
ストリーム・マルチプレクサ124とを含む。アップスト
リーム・デマルチプレクサ及びトランスレータ122の第
１の入力端子は、サービス・インタフェース64の受信部
64Rに接続されている。アップストリーム・デマルチプ
レクサ及びトランスレータ122の第２の入力端子は、ア
ップストリーム書込みCPUバッファ126に接続されてい
る。アップストリーム・デマルチプレクサ及びトランス
レータ122のVPI/VCIテーブルは、線120で示されるよう
に、CPU40により更新される。アップストリーム・デマ
ルチプレクサ及びトランスレータ122の別々の出力端子
が、アップストリーム・ループバック・バッファ118,ア
ップストリーム書込みCPUバッファのセット136および
（バッファ部140を介して）アップストリーム・マルチ
プレクサ124に接続されている。
ム・デマルチプレクサ及びトランスレータ122とアップ
ストリーム・マルチプレクサ124とを含む。アップスト
リーム・デマルチプレクサ及びトランスレータ122の第
１の入力端子は、サービス・インタフェース64の受信部
64Rに接続されている。アップストリーム・デマルチプ
レクサ及びトランスレータ122の第２の入力端子は、ア
ップストリーム書込みCPUバッファ126に接続されてい
る。アップストリーム・デマルチプレクサ及びトランス
レータ122のVPI/VCIテーブルは、線120で示されるよう
に、CPU40により更新される。アップストリーム・デマ
ルチプレクサ及びトランスレータ122の別々の出力端子
が、アップストリーム・ループバック・バッファ118,ア
ップストリーム書込みCPUバッファのセット136および
（バッファ部140を介して）アップストリーム・マルチ
プレクサ124に接続されている。
アップストリーム・マルチプレクサ124の第１の入力
端子はダウンストリーム・ループバック・バッファ108
に接続されている。アップストリーム・マルチプレクサ
124の第２の入力端子はバッファ部140の出力に接続され
ている。アップストリーム・マルチプレクサ124の出力
端子はモデム／トランシーバ・インタフェース62の送信
部62Tに接続されている。
端子はダウンストリーム・ループバック・バッファ108
に接続されている。アップストリーム・マルチプレクサ
124の第２の入力端子はバッファ部140の出力に接続され
ている。アップストリーム・マルチプレクサ124の出力
端子はモデム／トランシーバ・インタフェース62の送信
部62Tに接続されている。
バッファ部140は、たとえば、サービス品質の別々の
型に対する複数の内部キューを含む。図示された実施例
では、バッファ部140は、1421から1424と番号付けられ
た第１乃至第４のバッファを含む。バッファ部140への
セル入力は、たとえばそれらのサービス品質に応じて、
キュー1421〜1424のうちの適切な一つのキューに送られ
る。
型に対する複数の内部キューを含む。図示された実施例
では、バッファ部140は、1421から1424と番号付けられ
た第１乃至第４のバッファを含む。バッファ部140への
セル入力は、たとえばそれらのサービス品質に応じて、
キュー1421〜1424のうちの適切な一つのキューに送られ
る。
更に、アーリ・パケット・ディスカード（EPD）144も
アップストリーム・デマルチプレクサ及びトランスレー
タ122の一部として設けられている。一緒になってPDU
（パケット・データ・ユニット）を形成するセル列がキ
ューすなわちバッファに記憶されようとするときに、完
全なPDUを捨てるように決定することができる。完全なP
DUを捨てることが必要になるのは、たとえば、キューす
なわちバッファが完全なPDUを収容するのに充分なスペ
ースを備えていない場合である。PDUの一部だけを記憶
するのではなくて、完全なPDUが捨てられる。たとえ
ば、図２のアーリ・パケット・ディスカード（EPD）144
の特定の図示は、そうでなければキュー1421〜1424のう
ちの一つのキューに記憶されるはずのセルがアップスト
リーム・デマルチプレクサ及びトランスレータ122によ
って初期パケット放棄されることを示そうとしている。
アップストリーム・デマルチプレクサ及びトランスレー
タ122の一部として設けられている。一緒になってPDU
（パケット・データ・ユニット）を形成するセル列がキ
ューすなわちバッファに記憶されようとするときに、完
全なPDUを捨てるように決定することができる。完全なP
DUを捨てることが必要になるのは、たとえば、キューす
なわちバッファが完全なPDUを収容するのに充分なスペ
ースを備えていない場合である。PDUの一部だけを記憶
するのではなくて、完全なPDUが捨てられる。たとえ
ば、図２のアーリ・パケット・ディスカード（EPD）144
の特定の図示は、そうでなければキュー1421〜1424のう
ちの一つのキューに記憶されるはずのセルがアップスト
リーム・デマルチプレクサ及びトランスレータ122によ
って初期パケット放棄されることを示そうとしている。
後で更に詳しく説明するように、図２の矢印150で示
されたダウンストリーム方向では、モデム／トランシー
バ22から得られたセルは、サービス装置701,702,72,74
のうちの一つまたはダウンストリーム読出しCPUバッフ
ァ106に分配される。セルは、ダウンストリーム書込みC
PUバッファのセット116から読出されて、サービス装置7
01,702,72,74に送られることもできる。図２の矢印152
で示されたアップストリーム方向では、ATMコア60は、
サービス装置701,702,72,74からセルを読み出して、ア
ップストリーム書込みCPUバッファのセット136またはモ
デム／トランシーバ22にセルを分配する。セルは、アッ
プストリーム書込みCPUバッファ126から読み出されて、
モデム／トランシーバ22に送られることもできる。
されたダウンストリーム方向では、モデム／トランシー
バ22から得られたセルは、サービス装置701,702,72,74
のうちの一つまたはダウンストリーム読出しCPUバッフ
ァ106に分配される。セルは、ダウンストリーム書込みC
PUバッファのセット116から読出されて、サービス装置7
01,702,72,74に送られることもできる。図２の矢印152
で示されたアップストリーム方向では、ATMコア60は、
サービス装置701,702,72,74からセルを読み出して、ア
ップストリーム書込みCPUバッファのセット136またはモ
デム／トランシーバ22にセルを分配する。セルは、アッ
プストリーム書込みCPUバッファ126から読み出されて、
モデム／トランシーバ22に送られることもできる。
3.0 セル・フロー 3.1 ダウンストリーム・セル・フロー モデム／トランシーバ・インタフェース62の部分62R
が利用可能なセルを得るとただちに、そのセルは読み出
され、ダウンストリーム・デマルチプレクサ及びトラン
スレータ102により入力セルのVPI/VCIが調べられる。こ
れに関して、ダウンストリーム・デマルチプレクサ及び
トランスレータ102は、CPU40によって構成されたVPI/VC
Iテーブルを備えている。これらのVPI/VCIテーブルにつ
いて図17Aを参照して更に詳細に説明する。入ってくる
セルのVPI/VCIに基づいて、ダウンストリーム・デマル
チプレクサ及びトランスレータ102のVPI/VCIテーブルの
参照動作を行うことにより、セルの物理的行き先ととも
に、セルがATMコア60を離れるときにどんな新しいVPI/V
CIを備えているべきかを判定する。
が利用可能なセルを得るとただちに、そのセルは読み出
され、ダウンストリーム・デマルチプレクサ及びトラン
スレータ102により入力セルのVPI/VCIが調べられる。こ
れに関して、ダウンストリーム・デマルチプレクサ及び
トランスレータ102は、CPU40によって構成されたVPI/VC
Iテーブルを備えている。これらのVPI/VCIテーブルにつ
いて図17Aを参照して更に詳細に説明する。入ってくる
セルのVPI/VCIに基づいて、ダウンストリーム・デマル
チプレクサ及びトランスレータ102のVPI/VCIテーブルの
参照動作を行うことにより、セルの物理的行き先ととも
に、セルがATMコア60を離れるときにどんな新しいVPI/V
CIを備えているべきかを判定する。
図2Aは、ATMコア60のダウンストリーム側を更に詳細
に示し、特に、ダウンストリーム書込みCPUバッファの
セット116をより完全に示す。図2Aに示されるように、
ダウンストリーム書込みCPUバッファのセット116はバッ
ファ1161,1162,1163を含み、各バッファは内部CPUバス7
3から与えられる入力端子とダウンストリーム・マルチ
プレクサ104の入力端子に接続された出力端子とを備え
ている。これらのバッファの各々はサービス装置701,70
2,72,74のうちの３個のサービス装置の一つに対応して
おり、これにより、ATMコア60は、CPU40からのセルをバ
ッファ1161,1162,1163のうちの一つを備えた３個のサー
ビス装置に送ることができる。
に示し、特に、ダウンストリーム書込みCPUバッファの
セット116をより完全に示す。図2Aに示されるように、
ダウンストリーム書込みCPUバッファのセット116はバッ
ファ1161,1162,1163を含み、各バッファは内部CPUバス7
3から与えられる入力端子とダウンストリーム・マルチ
プレクサ104の入力端子に接続された出力端子とを備え
ている。これらのバッファの各々はサービス装置701,70
2,72,74のうちの３個のサービス装置の一つに対応して
おり、これにより、ATMコア60は、CPU40からのセルをバ
ッファ1161,1162,1163のうちの一つを備えた３個のサー
ビス装置に送ることができる。
図2Aとともに図3Aは、モデム／トランシーバ22から入
ってくるセルを処理する際にダウンストリーム・デマル
チプレクサ102が遂行する全体的なステップを示す。ス
テップ3A−１で、デマルチプレクサ102は、インタフェ
ース62でモデム／トランシーバ22からセルが得られるか
否かを判定する。インタフェース62でモデム／トランシ
ーバ22から得られるセルは、「集合」セルとして知られ
ている。ステップ3A−１の判定記号の否定ブランチで示
されるように、デマルチプレクサ102は、集合セルが得
られるか否かを繰り返しチェックする。集合セルが得ら
れる場合には、ステップ3A−２で、そのVPI/VCIが（上
記のように）調べられ、ダウンストリーム・マルチプレ
クサ104が停止させられる。VPI/VCIに基づいて、ダウン
ストリーム・デマルチプレクサ及びトランスレータ102
は、そのセルがどこに向けられているか、たとえば、サ
ービス装置701,702,72,74のうちの一つに向けられてい
るか、CPU40（たとえば、ダウンストリーム読出しCPUバ
ッファ106）に向けられているか、または、ダウンスト
リーム・ループバック・バッファ108に向けられている
かを知る。これに関しては、セクション10.1および図17
Aを参照。
ってくるセルを処理する際にダウンストリーム・デマル
チプレクサ102が遂行する全体的なステップを示す。ス
テップ3A−１で、デマルチプレクサ102は、インタフェ
ース62でモデム／トランシーバ22からセルが得られるか
否かを判定する。インタフェース62でモデム／トランシ
ーバ22から得られるセルは、「集合」セルとして知られ
ている。ステップ3A−１の判定記号の否定ブランチで示
されるように、デマルチプレクサ102は、集合セルが得
られるか否かを繰り返しチェックする。集合セルが得ら
れる場合には、ステップ3A−２で、そのVPI/VCIが（上
記のように）調べられ、ダウンストリーム・マルチプレ
クサ104が停止させられる。VPI/VCIに基づいて、ダウン
ストリーム・デマルチプレクサ及びトランスレータ102
は、そのセルがどこに向けられているか、たとえば、サ
ービス装置701,702,72,74のうちの一つに向けられてい
るか、CPU40（たとえば、ダウンストリーム読出しCPUバ
ッファ106）に向けられているか、または、ダウンスト
リーム・ループバック・バッファ108に向けられている
かを知る。これに関しては、セクション10.1および図17
Aを参照。
ダウンストリーム入力セルのVPI/VCIが翻訳されたの
ち、まず、ステップ3A−３で、そのセルがCPU40に向け
られているか否か、および、ダウンストリーム読出しCP
Uバッファ106がセルを受信する用意ができているか否か
がチェックされる。ステップ3A−３でのチェックが肯定
であれば、ステップ3A−４で、セルがダウンストリーム
読出しCPUバッファ106に書き込まれる。
ち、まず、ステップ3A−３で、そのセルがCPU40に向け
られているか否か、および、ダウンストリーム読出しCP
Uバッファ106がセルを受信する用意ができているか否か
がチェックされる。ステップ3A−３でのチェックが肯定
であれば、ステップ3A−４で、セルがダウンストリーム
読出しCPUバッファ106に書き込まれる。
ステップ3A−３での判定が否定であれば、ステップ3A
−５で、セルがダウンストリーム・ループバック・バッ
ファ108に向けられているか否か、および，ダウンスト
リーム・ループバック・バッファ108がセルを受け入れ
る用意ができているか否かがチェックされる。ステップ
3A−５でのチェックが肯定であれば、ステップ3A−６
で、セルがダウンストリーム・ループバック・バッファ
108に送られる。
−５で、セルがダウンストリーム・ループバック・バッ
ファ108に向けられているか否か、および，ダウンスト
リーム・ループバック・バッファ108がセルを受け入れ
る用意ができているか否かがチェックされる。ステップ
3A−５でのチェックが肯定であれば、ステップ3A−６
で、セルがダウンストリーム・ループバック・バッファ
108に送られる。
ステップ3A−５での判定が否定であれば、ステップ3A
−７で、セルがユートピアセルであるか否か（たとえ
ば、サービス装置701,702,72,74のうちの一つに向けら
れているか否か）、および、セルが向けられている特定
の装置がセルを受け入れる用意ができているか否かがチ
ェックされる。ステップ3A−７でのチェックが肯定であ
れば、ステップ3A−８で、ダウンストリーム・マルチプ
レクサ104のアテンションが要求される。（ステップ3A
−９で）ダウンストリーム・マルチプレクサ104がレデ
ィと判定されるまで、ダウンストリーム・マルチプレク
サ104のアテンションが繰り返し要求される。ダウンス
トリーム・マルチプレクサ104がレディとなると、ステ
ップ3A−10で、セルはダウンストリーム・マルチプレク
サ104に送られる。これにより、セルをサービス・イン
タフェース64の送信部64Tを介して宛先の特定の装置に
送ることができる。
−７で、セルがユートピアセルであるか否か（たとえ
ば、サービス装置701,702,72,74のうちの一つに向けら
れているか否か）、および、セルが向けられている特定
の装置がセルを受け入れる用意ができているか否かがチ
ェックされる。ステップ3A−７でのチェックが肯定であ
れば、ステップ3A−８で、ダウンストリーム・マルチプ
レクサ104のアテンションが要求される。（ステップ3A
−９で）ダウンストリーム・マルチプレクサ104がレデ
ィと判定されるまで、ダウンストリーム・マルチプレク
サ104のアテンションが繰り返し要求される。ダウンス
トリーム・マルチプレクサ104がレディとなると、ステ
ップ3A−10で、セルはダウンストリーム・マルチプレク
サ104に送られる。これにより、セルをサービス・イン
タフェース64の送信部64Tを介して宛先の特定の装置に
送ることができる。
ステップ3A−７のチェックについては、ATMコア60
は、サービス装置701,702,72,74の各々に対するバッフ
ァ・ステータスについて絶えず更新される。これについ
ては、インタフェース64を介したTx_Clav信号を使用す
るポーリングが、完全なセルを記憶するための充分なス
ペースが各装置のバッファにあるか否かという表示を与
える。
は、サービス装置701,702,72,74の各々に対するバッフ
ァ・ステータスについて絶えず更新される。これについ
ては、インタフェース64を介したTx_Clav信号を使用す
るポーリングが、完全なセルを記憶するための充分なス
ペースが各装置のバッファにあるか否かという表示を与
える。
ステップ3A−3,3A−5,3A−７での判定がすべて否定で
ある場合には、ステップ3A−11によって示されるよう
に、セルは捨てられる。ステップ3A−4,3A−6,3A−10,3
A−11の各々が完了すると、ステップ3A−１で新しいダ
ウンストリーム・セルの処理を待って、実行が続行され
る。
ある場合には、ステップ3A−11によって示されるよう
に、セルは捨てられる。ステップ3A−4,3A−6,3A−10,3
A−11の各々が完了すると、ステップ3A−１で新しいダ
ウンストリーム・セルの処理を待って、実行が続行され
る。
図2Aとともに図3Bは、ダウンストリーム・マルチプレ
クサ104が遂行する全体的なステップを示す。ステップ3
B−１は、マルチプレクサ104がデマルチプレクサ102に
よって停止させられたか否か（図3Aのステップ3A−２参
照）マルチプレクサ104が判定することを示す。マルチ
プレクサ104が停止されていた場合には、ステップ3B−
２で、デマルチプレクサ102からセルが得られるか否か
の判定が行われる。デマルチプレクサ102がマルチプレ
クサ104のアテンションを要求したとき（図3Aのステッ
プ3A−８参照）、デマルチプレクサ102からセルが得ら
れるということをマルチプレクサ104が知る。デマルチ
プレクサ102からセルが得られない場合には、マルチプ
レクサ104はループでステップ3B−１に戻る。デマルチ
プレクサ102からセルが得られる場合には、ステップ3B
−３で、マルチプレクサ104は、デマルチプレクサ102が
それに送ったセル（図3Aのステップ3A−10参照）を受信
する。次に、ステップ3B−４で、マルチプレクサ104
は、セルのVPI/VCIによって示されるようなユートピア
装置（サービス装置701,702,72,74）の適切な一つの装
置にセルをゲーティングする。セルのゲーティング後
に、動作はループでステップ3B−１に戻る。
クサ104が遂行する全体的なステップを示す。ステップ3
B−１は、マルチプレクサ104がデマルチプレクサ102に
よって停止させられたか否か（図3Aのステップ3A−２参
照）マルチプレクサ104が判定することを示す。マルチ
プレクサ104が停止されていた場合には、ステップ3B−
２で、デマルチプレクサ102からセルが得られるか否か
の判定が行われる。デマルチプレクサ102がマルチプレ
クサ104のアテンションを要求したとき（図3Aのステッ
プ3A−８参照）、デマルチプレクサ102からセルが得ら
れるということをマルチプレクサ104が知る。デマルチ
プレクサ102からセルが得られない場合には、マルチプ
レクサ104はループでステップ3B−１に戻る。デマルチ
プレクサ102からセルが得られる場合には、ステップ3B
−３で、マルチプレクサ104は、デマルチプレクサ102が
それに送ったセル（図3Aのステップ3A−10参照）を受信
する。次に、ステップ3B−４で、マルチプレクサ104
は、セルのVPI/VCIによって示されるようなユートピア
装置（サービス装置701,702,72,74）の適切な一つの装
置にセルをゲーティングする。セルのゲーティング後
に、動作はループでステップ3B−１に戻る。
マルチプレクサ104がデマルチプレクサ102によって停
止させられていない場合には、ステップ3B−５で、マル
チプレクサ104は、ダウンストリーム・ループバック・
バッファ118からループバック・セルが得られるか否か
をチェックする。ダウンストリーム・ループバック・バ
ッファ118からセルが得られる場合には、ステップ3B−
６で、セルの宛先の適切なユートピア装置（サービス装
置701,702,72,74のうちの一つ）がセルを受け入れる用
意ができているか否かのチェックが行われる。サービス
装置がレディでない場合には、ステップ3B−７で、マル
チプレクサ104はアップストリーム・ループバック・バ
ッファ118からセルを読み出し、ステップ3B−８で、セ
ルはマルチプレクサ104を通して適切なサービス装置に
ゲーティングされる。マルチプレクサ104による適切な
サービス装置へのループバック・セルのゲーティングの
のち、動作はループでステップ3B−１に戻る。
止させられていない場合には、ステップ3B−５で、マル
チプレクサ104は、ダウンストリーム・ループバック・
バッファ118からループバック・セルが得られるか否か
をチェックする。ダウンストリーム・ループバック・バ
ッファ118からセルが得られる場合には、ステップ3B−
６で、セルの宛先の適切なユートピア装置（サービス装
置701,702,72,74のうちの一つ）がセルを受け入れる用
意ができているか否かのチェックが行われる。サービス
装置がレディでない場合には、ステップ3B−７で、マル
チプレクサ104はアップストリーム・ループバック・バ
ッファ118からセルを読み出し、ステップ3B−８で、セ
ルはマルチプレクサ104を通して適切なサービス装置に
ゲーティングされる。マルチプレクサ104による適切な
サービス装置へのループバック・セルのゲーティングの
のち、動作はループでステップ3B−１に戻る。
アップストリーム・ループバック・バッファ118から
ループバック・セルが得られない場合には、ステップ3B
−９で、ダウンストリーム書込みCPUバッファ116の一つ
からCPUセルが得られるか否かの判定が行われる。バッ
ファ116のどれもが利用可能なセルを備えていない場合
には、動作はループでステップ3B−１に戻る。バッファ
116の一つが利用可能なセルを備えている場合には、ス
テップ3B−10でCPUセルの宛先のユートピア装置（たと
えば、サービス装置701,702,72,74のうちの一つ）がレ
ディであるか否かのチェックが行われる。サービス装置
がレディでない場合には、動作はループでステップ3B−
１に戻る。CPUセルが得られる場合には、ステップ3B−1
1で、レディ状態のCPUバッファ116の一つからCPUセルが
読み出される。ステップ3B−12で、マルチプレクサ104
がCPUセルを適切なサービス装置にゲーティングしたの
ち、動作はステップ3B−１で続行される。
ループバック・セルが得られない場合には、ステップ3B
−９で、ダウンストリーム書込みCPUバッファ116の一つ
からCPUセルが得られるか否かの判定が行われる。バッ
ファ116のどれもが利用可能なセルを備えていない場合
には、動作はループでステップ3B−１に戻る。バッファ
116の一つが利用可能なセルを備えている場合には、ス
テップ3B−10でCPUセルの宛先のユートピア装置（たと
えば、サービス装置701,702,72,74のうちの一つ）がレ
ディであるか否かのチェックが行われる。サービス装置
がレディでない場合には、動作はループでステップ3B−
１に戻る。CPUセルが得られる場合には、ステップ3B−1
1で、レディ状態のCPUバッファ116の一つからCPUセルが
読み出される。ステップ3B−12で、マルチプレクサ104
がCPUセルを適切なサービス装置にゲーティングしたの
ち、動作はステップ3B−１で続行される。
図3Aで説明したデマルチプレクサ102の動作および図3
Bで説明したマルチプレクサ104の動作は、これらの装置
が同時に独立にセルを処理することができるようなもの
である。たとえば、デマルチプレクサ102が、インタフ
ェース62からセルを読み出し、読み出されたセルをダウ
ンストリーム・ループバック・バッファ108に記憶する
のに忙しい場合には、マルチプレクサ104は、アップス
トリーム・ループバック・バッファ118からセルを読み
出して、このようなセルをサービス装置701,702,72,74
のうちの一つに送ることができる。セルがインタフェー
ス62からインタフェース64に進んでいる場合だけ、デマ
ルチプレクサ102とマルチプレクサ104とが一緒に作業し
なければならない。
Bで説明したマルチプレクサ104の動作は、これらの装置
が同時に独立にセルを処理することができるようなもの
である。たとえば、デマルチプレクサ102が、インタフ
ェース62からセルを読み出し、読み出されたセルをダウ
ンストリーム・ループバック・バッファ108に記憶する
のに忙しい場合には、マルチプレクサ104は、アップス
トリーム・ループバック・バッファ118からセルを読み
出して、このようなセルをサービス装置701,702,72,74
のうちの一つに送ることができる。セルがインタフェー
ス62からインタフェース64に進んでいる場合だけ、デマ
ルチプレクサ102とマルチプレクサ104とが一緒に作業し
なければならない。
3.2 アップストリーム・セル・フロー 図2Bは、ATMコア60のアップストリーム側を更に詳細
に示し、特に、アップストリーム書込みCPUバッファの
セット136をより完全に示す。詳しく述べると、アップ
ストリーム書込みCPUバッファのセット136はバッファ13
61,1362,1363を含む。これらのバッファの各々は３個の
サービス装置701,702,72,74の一つに対応しており、こ
れにより、ATMコア60は、バッファ1361,1362,1363のう
ちの一つを備えた３個のサービス装置からセルをCPU40
に送ることができる。
に示し、特に、アップストリーム書込みCPUバッファの
セット136をより完全に示す。詳しく述べると、アップ
ストリーム書込みCPUバッファのセット136はバッファ13
61,1362,1363を含む。これらのバッファの各々は３個の
サービス装置701,702,72,74の一つに対応しており、こ
れにより、ATMコア60は、バッファ1361,1362,1363のう
ちの一つを備えた３個のサービス装置からセルをCPU40
に送ることができる。
ATMコア60のアップストリーム側では、サービス・イ
ンタフェース64のサービス装置701,702,72,74は、それ
らの一つが利用可能なセルを備えると、ただちに読み出
される。セルの利用可能なことは、インタフェース64で
指定されたRx_Clav信号によって表される。サービス・
インタフェース64のほかに、アップストリーム書込みCP
Uバッファ126も、それが完全なセルを含んでいるとき
は、読み出される。サービス装置とアップストリーム書
込みCPUバッファ126とは同じ優先順位を備えている。
ンタフェース64のサービス装置701,702,72,74は、それ
らの一つが利用可能なセルを備えると、ただちに読み出
される。セルの利用可能なことは、インタフェース64で
指定されたRx_Clav信号によって表される。サービス・
インタフェース64のほかに、アップストリーム書込みCP
Uバッファ126も、それが完全なセルを含んでいるとき
は、読み出される。サービス装置とアップストリーム書
込みCPUバッファ126とは同じ優先順位を備えている。
アップストリーム方向では、入力アップストリーム・
セルに対して可能な８個の宛先がある。すなわち、アッ
プストリーム書込みCPUバッファのセット136のうちの３
個のバッファと、バッファ部140のうちの４個のバッフ
ァと、アップストリーム・ループバック・バッファ118
とである。VPI/VCIだけに頼って入力アップストリーム
・セルの宛先を判定することはできない。別々のATMFチ
ャネルからの２つのセルが同じVPI/VCIを備えるという
事実は、宛先を判定するために物理的ソース（たとえ
ば、ATMFインタフェース701,702）をも使用しなければ
ならないということを意味する。ダウンストリーム・デ
マルチプレクサ及びトランスレータ102と同様に、アッ
プストリーム・デマルチプレクサ及びトランスレータ12
2はVPI/VCIテーブルを備え、VPI/VCIテーブルはソース
情報をも含んでいる。アップストリーム・デマルチプレ
クサ及びトランスレータ122のVPI/VCIテーブルは、線12
0で示されるように、CPU40によって更新される。アップ
ストリーム・デマルチプレクサ及びトランスレータ122
のVPI/VCIテーブルについては、セクション10.2および
図17Bで更に詳細に説明する。
セルに対して可能な８個の宛先がある。すなわち、アッ
プストリーム書込みCPUバッファのセット136のうちの３
個のバッファと、バッファ部140のうちの４個のバッフ
ァと、アップストリーム・ループバック・バッファ118
とである。VPI/VCIだけに頼って入力アップストリーム
・セルの宛先を判定することはできない。別々のATMFチ
ャネルからの２つのセルが同じVPI/VCIを備えるという
事実は、宛先を判定するために物理的ソース（たとえ
ば、ATMFインタフェース701,702）をも使用しなければ
ならないということを意味する。ダウンストリーム・デ
マルチプレクサ及びトランスレータ102と同様に、アッ
プストリーム・デマルチプレクサ及びトランスレータ12
2はVPI/VCIテーブルを備え、VPI/VCIテーブルはソース
情報をも含んでいる。アップストリーム・デマルチプレ
クサ及びトランスレータ122のVPI/VCIテーブルは、線12
0で示されるように、CPU40によって更新される。アップ
ストリーム・デマルチプレクサ及びトランスレータ122
のVPI/VCIテーブルについては、セクション10.2および
図17Bで更に詳細に説明する。
ATMコア60は素早くセルを読み出して宛先バッファに
セルを記憶するので、ATMコア60は、常に、確実に、別
々のサービス装置を適切な順序で読み出すことができ
る。これについては、ATMコア60は充分に早く動作する
ので、すべてのサービス装置から最大速度でデータを受
信するときでも、サービス装置701,702,72,74のどれか
が塞がれる危険はない。
セルを記憶するので、ATMコア60は、常に、確実に、別
々のサービス装置を適切な順序で読み出すことができ
る。これについては、ATMコア60は充分に早く動作する
ので、すべてのサービス装置から最大速度でデータを受
信するときでも、サービス装置701,702,72,74のどれか
が塞がれる危険はない。
すべてのATM接続に対しておよびバッファ部140のすべ
てのバッファに対して、アーリ・パケット・ディスカー
ドを遂行することができる。各VPI/VCIに対して、（接
続セットアップにおけるCPU40による構成に従って）ア
ーリ・パケット・ディスカード（EPD）を遂行すべきか
否かという情報と、現在のEPDステータス（内部変数）
とがある。
てのバッファに対して、アーリ・パケット・ディスカー
ドを遂行することができる。各VPI/VCIに対して、（接
続セットアップにおけるCPU40による構成に従って）ア
ーリ・パケット・ディスカード（EPD）を遂行すべきか
否かという情報と、現在のEPDステータス（内部変数）
とがある。
アップストリーム・マルチプレクサ124で、バッファ
部140のセルは、ダウンストリーム・ループバック・バ
ッファ108からのセルと一緒に多重化され、モデム／ト
ランシーバ・インタフェース62に印加される。
部140のセルは、ダウンストリーム・ループバック・バ
ッファ108からのセルと一緒に多重化され、モデム／ト
ランシーバ・インタフェース62に印加される。
ATMコア60のアップストリーム側では、モデム／トラ
ンシーバ・インタフェース62が完全なセルを受信する用
意ができていることを示すとただちに、セルが得られ
る。アップストリーム・マルチプレクサ124でこのよう
な表示を受信すると、ダウンストリーム・ループバック
・バッファ108内のセル（１つまたは複数）に最高の優
先順位が与えられ、モデム／トランシーバ・インタフェ
ース62の４つのチャンネルのどれにも接続され得る。バ
ッファ部140でのバッファの処理は、ATMコア60のモード
によって決まる。ATMコア60の３つの異なるモードがあ
る。
ンシーバ・インタフェース62が完全なセルを受信する用
意ができていることを示すとただちに、セルが得られ
る。アップストリーム・マルチプレクサ124でこのよう
な表示を受信すると、ダウンストリーム・ループバック
・バッファ108内のセル（１つまたは複数）に最高の優
先順位が与えられ、モデム／トランシーバ・インタフェ
ース62の４つのチャンネルのどれにも接続され得る。バ
ッファ部140でのバッファの処理は、ATMコア60のモード
によって決まる。ATMコア60の３つの異なるモードがあ
る。
ATMコア60の第１のモードでは、バッファ部140の４個
のバッファ1421〜1424のすべてがモデム／トランシーバ
・インタフェース62上の１つのチャネルに接続される。
この第１のモードでは、４個のバッファ1421〜1424のす
べてが別々の優先順位を備える。
のバッファ1421〜1424のすべてがモデム／トランシーバ
・インタフェース62上の１つのチャネルに接続される。
この第１のモードでは、４個のバッファ1421〜1424のす
べてが別々の優先順位を備える。
ATMコア60の第２のモードでは、２つのバッファ1421,
1422がモデム／トランシーバ・インタフェース62上の１
つのチャネルに接続され、他の２つのバッファ1423,142
4がモデム／トランシーバ・インタフェース62上のもう
１つのチャネルに接続される。この第２のモードでは、
同じチャネルに接続された２つのバッファが異なる優先
順位を備えるが、他方のチャネルに接続される他の２つ
のバッファとは同じ優先順位を備える。
1422がモデム／トランシーバ・インタフェース62上の１
つのチャネルに接続され、他の２つのバッファ1423,142
4がモデム／トランシーバ・インタフェース62上のもう
１つのチャネルに接続される。この第２のモードでは、
同じチャネルに接続された２つのバッファが異なる優先
順位を備えるが、他方のチャネルに接続される他の２つ
のバッファとは同じ優先順位を備える。
ATMコア60の第３のモードでは、バッファ1421〜1424
の各々がモデム／トランシーバ・インタフェース62上の
チャネルの別々の（たとえば、異なる）チャネルと接続
される。この第３のモードでは、４個のバッファ1421〜
1424のすべてが同じ優先順位を備える。
の各々がモデム／トランシーバ・インタフェース62上の
チャネルの別々の（たとえば、異なる）チャネルと接続
される。この第３のモードでは、４個のバッファ1421〜
1424のすべてが同じ優先順位を備える。
4.0 VPI/VCI処理 各ATM接続は二つのVPI/VCIを備えている。すなわち、
一つはモデム／トランシーバ・インタフェース62上の
（たとえば、集合側の）接続に対するものであり、サー
ビス・インタフェース64との間の（たとえば、支流側
の）接続に対するものである。回路エミュレータ72から
のアップストリーム・セルは一定のVPI/VCIで作成され
るので、この一定のVPI/VCIの値は支流のVPI/VCIに対し
て使用されなければならない。VPI/VCIテーブルを使用
するVPI/VCIの翻訳については、セクション10.0と図17A
及び図17Bとで説明する。ATM接続の例が表１に示されて
いる。
一つはモデム／トランシーバ・インタフェース62上の
（たとえば、集合側の）接続に対するものであり、サー
ビス・インタフェース64との間の（たとえば、支流側
の）接続に対するものである。回路エミュレータ72から
のアップストリーム・セルは一定のVPI/VCIで作成され
るので、この一定のVPI/VCIの値は支流のVPI/VCIに対し
て使用されなければならない。VPI/VCIテーブルを使用
するVPI/VCIの翻訳については、セクション10.0と図17A
及び図17Bとで説明する。ATM接続の例が表１に示されて
いる。
ATMコア60は、VPCおよびVCCの両方の合計128個の同時
ATM接続を処理することができる。集合側では、VPIの12
ビット全部が使用されるが、同時には16通りの組合わせ
を妥当とすることができる。最上位８ビットはセルのフ
ィルタリングのために使用される。セルのフィルタリン
グは、各NTがそれ自身のVPIを備えていなければならな
いHFCアプリケーションで必要である。最下位４ビット
（16通りの組合わせ）が（VCCに対するVCIとともに）VP
C/VCCを決める。ADSLアプリケーションでは、最上位８
ビットをリセットすることができる。VCIの８ビット
（最下位ビット）だけが使用される。256通りのVCIの組
合わせおよび16通りのVPIの組合わせのすべてを混合す
ることができるが、同時には128通りの組合わせだけを
妥当とすることができる。
ATM接続を処理することができる。集合側では、VPIの12
ビット全部が使用されるが、同時には16通りの組合わせ
を妥当とすることができる。最上位８ビットはセルのフ
ィルタリングのために使用される。セルのフィルタリン
グは、各NTがそれ自身のVPIを備えていなければならな
いHFCアプリケーションで必要である。最下位４ビット
（16通りの組合わせ）が（VCCに対するVCIとともに）VP
C/VCCを決める。ADSLアプリケーションでは、最上位８
ビットをリセットすることができる。VCIの８ビット
（最下位ビット）だけが使用される。256通りのVCIの組
合わせおよび16通りのVPIの組合わせのすべてを混合す
ることができるが、同時には128通りの組合わせだけを
妥当とすることができる。
支流側では、VPIの４ビットだけが使用され、（最下
位ビット）、VCIの８ビット（最下位ビット）だけが使
用される。すべての組合わせを混合することができる
が、同時には128通りの組合わせだけを妥当とすること
ができる。
位ビット）、VCIの８ビット（最下位ビット）だけが使
用される。すべての組合わせを混合することができる
が、同時には128通りの組合わせだけを妥当とすること
ができる。
図4Aは、ATMコア60を通してVPクロス接続をどのよう
にセットアップできるかを示す。図4Aはデマルチプレク
シング及びトランスレーション・テーブル400を含む。
デマルチプレクシング及びトランスレーション・テーブ
ル400は、ATMコア60の一組の内部RAMに記憶され、CPU40
によって維持される。ATMコア60を通る128個の接続のど
れをもVPクロス接続（VPC）として構成することがで
き、このような接続のうちの16個の接続がVPCとして同
時に構成される。その場合、VPIの4LSBが翻訳される。
集合側の8MSBがVPフィルタに対応しなければならず、支
流側でそれらはリセットされる。すなわち、どの総称フ
ロー制御（GFC）処理も支援されない。VPCに属するすべ
てのVCは、OAMを除いて、透明である。セグメントおよ
びエンド・ツー・エンドF4フローは、選り分けられて、
CPU40に送られる。
にセットアップできるかを示す。図4Aはデマルチプレク
シング及びトランスレーション・テーブル400を含む。
デマルチプレクシング及びトランスレーション・テーブ
ル400は、ATMコア60の一組の内部RAMに記憶され、CPU40
によって維持される。ATMコア60を通る128個の接続のど
れをもVPクロス接続（VPC）として構成することがで
き、このような接続のうちの16個の接続がVPCとして同
時に構成される。その場合、VPIの4LSBが翻訳される。
集合側の8MSBがVPフィルタに対応しなければならず、支
流側でそれらはリセットされる。すなわち、どの総称フ
ロー制御（GFC）処理も支援されない。VPCに属するすべ
てのVCは、OAMを除いて、透明である。セグメントおよ
びエンド・ツー・エンドF4フローは、選り分けられて、
CPU40に送られる。
図4Bは、ATMコア60を通してVCクロス接続をどのよう
にセットアップできるかを示す。ATMコア60を通る128個
の同時接続のすべてをVCクロス接続（VCC）として構成
することができる。VCC処理を使用するということは、
デマルチプレクシング及びトランスレーション・テーブ
ルで定義されるVCだけがATMコア60を通して分配される
ということを意味する。VCには、予め定義されたシグナ
リングVCが含まれる（図4Bに示すように、ITUの場合に
はVC＝５、ATMフォーラムの場合にはVC＝16）。VCIの8M
SBは０でなければならない。VPIの4LSBおよびVCIの8LSB
はともに翻訳される。VPIの8MSBはVPクロス接続として
処理される。VPCの場合とまったく同様に、セグメント
およびエンド・ツー・エンドF4・OAMはVPによって処理
される。しかし、セグメントF5セルはVCによって処理さ
れる。それらのセルはCPU40に送られる。
にセットアップできるかを示す。ATMコア60を通る128個
の同時接続のすべてをVCクロス接続（VCC）として構成
することができる。VCC処理を使用するということは、
デマルチプレクシング及びトランスレーション・テーブ
ルで定義されるVCだけがATMコア60を通して分配される
ということを意味する。VCには、予め定義されたシグナ
リングVCが含まれる（図4Bに示すように、ITUの場合に
はVC＝５、ATMフォーラムの場合にはVC＝16）。VCIの8M
SBは０でなければならない。VPIの4LSBおよびVCIの8LSB
はともに翻訳される。VPIの8MSBはVPクロス接続として
処理される。VPCの場合とまったく同様に、セグメント
およびエンド・ツー・エンドF4・OAMはVPによって処理
される。しかし、セグメントF5セルはVCによって処理さ
れる。それらのセルはCPU40に送られる。
HFCアプリケーションでは、セルをブロードキャスト
できることが要求される。図4Aおよび図4Bに示すよう
に、これには別個のVPIレジスタ402が与えられる。この
レジスタに対応するVPIを備えたダウンストリーム・セ
ルがCPUに送られる。
できることが要求される。図4Aおよび図4Bに示すよう
に、これには別個のVPIレジスタ402が与えられる。この
レジスタに対応するVPIを備えたダウンストリーム・セ
ルがCPUに送られる。
5.0 バッファリング サービス品質（QoS）処理はアップストリーム・フロ
ーに対してだけ処理される。サービス・インタフェース
64（およびアップストリーム書込みCPUバッファのセッ
ト136）から読み出されてアップストリーム転送（図２
の矢印152の方向）に向かうすべてのセルは、バッファ
部140に記憶される。
ーに対してだけ処理される。サービス・インタフェース
64（およびアップストリーム書込みCPUバッファのセッ
ト136）から読み出されてアップストリーム転送（図２
の矢印152の方向）に向かうすべてのセルは、バッファ
部140に記憶される。
マルチサービス回路20のバッファ部140が図５に更に
詳しく示されている。バッファ部140は、実際には、バ
ッファ制御器140Cを含む。バッファ制御器140Cは、アッ
プストリーム・デマルチプレクサ及びトランスレータ12
2（支流マルチプレクサ）とアップストリーム・マルチ
プレクサ（集合マルチプレクサ）との間に接続される。
バッファ制御器140Cは、内部メモリ（たとえば、RAM14
2）または外部メモリ（たとえば、図１のSRAM142X）に
おけるデータの検索および記憶を監視する。たとえば、
図２および図2Bに示されたバッファ1421〜1424は内部メ
モリ（たとえば、RAM142）に含めることができる。バッ
ファ1421〜1424を内部メモリに含めるか外部メモリに含
めるかは、スタートアップ時にCPU40が指定して割り当
てる。
詳しく示されている。バッファ部140は、実際には、バ
ッファ制御器140Cを含む。バッファ制御器140Cは、アッ
プストリーム・デマルチプレクサ及びトランスレータ12
2（支流マルチプレクサ）とアップストリーム・マルチ
プレクサ（集合マルチプレクサ）との間に接続される。
バッファ制御器140Cは、内部メモリ（たとえば、RAM14
2）または外部メモリ（たとえば、図１のSRAM142X）に
おけるデータの検索および記憶を監視する。たとえば、
図２および図2Bに示されたバッファ1421〜1424は内部メ
モリ（たとえば、RAM142）に含めることができる。バッ
ファ1421〜1424を内部メモリに含めるか外部メモリに含
めるかは、スタートアップ時にCPU40が指定して割り当
てる。
したがって、マルチサービス回路20には、４個のキュ
ー1421〜1424で示される、限定された内部バッファリン
グ容量しかない。図示している実施例では、内部メモリ
のサイズは2048×８である。外部SRAM142Xのサイズはず
っと大きく、たとえば、128K×８である。
ー1421〜1424で示される、限定された内部バッファリン
グ容量しかない。図示している実施例では、内部メモリ
のサイズは2048×８である。外部SRAM142Xのサイズはず
っと大きく、たとえば、128K×８である。
図5Aに示すように、内部メモリ142または外部メモリ1
42Xは４個の領域に分割される。前に説明したように、
これらの４個の領域は、本発明のいくつかのモードで
は、異なるセル・クラスに対応させることができる。第
１の領域（領域１）は、常に、アドレス0x0000で始ま
り、領域２から領域４には後続のアドレスが与えられ
る。すべての領域に対するEPD閾値を含めてすべての領
域のサイズはプログラマブルである。前に説明したよう
に、異なる動作モードを考慮して、４個のバッファ領域
である領域１から領域４は必ずしも４個の異なるQoSク
ラスに対応する必要はない。２つの一定ビットレート
（CBR）のセルは、一方が他方よりタイミングがきわど
い場合には、別々のバッファ領域に記憶することができ
る。これは、各ATM接続に対するセットアップ時に決め
られる。
42Xは４個の領域に分割される。前に説明したように、
これらの４個の領域は、本発明のいくつかのモードで
は、異なるセル・クラスに対応させることができる。第
１の領域（領域１）は、常に、アドレス0x0000で始ま
り、領域２から領域４には後続のアドレスが与えられ
る。すべての領域に対するEPD閾値を含めてすべての領
域のサイズはプログラマブルである。前に説明したよう
に、異なる動作モードを考慮して、４個のバッファ領域
である領域１から領域４は必ずしも４個の異なるQoSク
ラスに対応する必要はない。２つの一定ビットレート
（CBR）のセルは、一方が他方よりタイミングがきわど
い場合には、別々のバッファ領域に記憶することができ
る。これは、各ATM接続に対するセットアップ時に決め
られる。
6.0 回路エミュレーション装置 回路エミュレーション（CE）装置72は、ATMと同期電
話トラヒックとの間の変換を行う。アップストリーム方
向（図２の矢印152参照）では、回路エミュレーション
（CE）装置72は、AAL1（アダプテーション層１）を介し
て、PCMインタフェースからの同期タイムスロット・ト
ラヒックをパケット化してATMセルとする。セルはサー
ビス・インタフェース64に送られて、更にアップストリ
ーム転送が行われる。ダウンストリーム方向（（図２の
矢印150参照）では、サービス・インタフェース64から
の入力ATMセルはアンパケット化され、タイムスロット
・トラヒックが再構成される。これもAAL1を介して行わ
れる。
話トラヒックとの間の変換を行う。アップストリーム方
向（図２の矢印152参照）では、回路エミュレーション
（CE）装置72は、AAL1（アダプテーション層１）を介し
て、PCMインタフェースからの同期タイムスロット・ト
ラヒックをパケット化してATMセルとする。セルはサー
ビス・インタフェース64に送られて、更にアップストリ
ーム転送が行われる。ダウンストリーム方向（（図２の
矢印150参照）では、サービス・インタフェース64から
の入力ATMセルはアンパケット化され、タイムスロット
・トラヒックが再構成される。これもAAL1を介して行わ
れる。
回路エミュレーション（CE）装置の一つのコンテキス
トが図６に示されている。ここでは、回路エミュレーシ
ョン（CE）装置72はサービス・インタフェース64とPCM
インタフェース32との間に接続されている。回線回路36
（図１参照）はデュアル加入者回線オーディオ回路（DS
LAC）を含み、デュアル加入者回線オーディオ回路は数
個の加入者線インターフェース回路（SLIC）に接続され
ている。SLACは、PCM変調を行う回路であり、CODEC（CO
der/DECoder）とも呼ばれる。DSLACは１つの回路に２つ
のSLACを備えている。SLICは加入者回線の高電圧および
高電流を取り扱う。
トが図６に示されている。ここでは、回路エミュレーシ
ョン（CE）装置72はサービス・インタフェース64とPCM
インタフェース32との間に接続されている。回線回路36
（図１参照）はデュアル加入者回線オーディオ回路（DS
LAC）を含み、デュアル加入者回線オーディオ回路は数
個の加入者線インターフェース回路（SLIC）に接続され
ている。SLACは、PCM変調を行う回路であり、CODEC（CO
der/DECoder）とも呼ばれる。DSLACは１つの回路に２つ
のSLACを備えている。SLICは加入者回線の高電圧および
高電流を取り扱う。
図6Aは回路エミュレーション（CE）装置72のアーキテ
クチャ例を示す。マルチサービス回路20のすべてと同様
に、回路エミュレーション（CE）装置72は純粋なハード
ウェア回路である。回路エミュレーション（CE）装置72
は構成及びステータス・レジスタ・セット72−10を備
え、これは内部CPUバス73によりCPU40に接続されてい
る。セット72−10内のレジスタの使用については、後で
説明する。回路エミュレーション（CE）装置72は、イン
タフェース32に接続されたPCM・E1/T1インタフェース72
−20と、インタフェース64の送信回線に接続されたAAL1
リアセンブリユニット72−30と、インタフェース64の受
信回線に接続されたAAL1分割ユニット72−40とを備えて
いる。PCMインタフェース72−20とAAL1リアセンブリユ
ニット72−30との間には、ダウンストリーム・デュアル
ポートRAM72−50が設けられている。PCMインタフェース
72−20とAAL1分割ユニット72−40との間には、アップス
トリーム・デュアルポートRAM72−60が設けられてい
る。デュアルポートRAM72−50,72−60の各々は、以下に
説明するように、別々の領域に分割される。
クチャ例を示す。マルチサービス回路20のすべてと同様
に、回路エミュレーション（CE）装置72は純粋なハード
ウェア回路である。回路エミュレーション（CE）装置72
は構成及びステータス・レジスタ・セット72−10を備
え、これは内部CPUバス73によりCPU40に接続されてい
る。セット72−10内のレジスタの使用については、後で
説明する。回路エミュレーション（CE）装置72は、イン
タフェース32に接続されたPCM・E1/T1インタフェース72
−20と、インタフェース64の送信回線に接続されたAAL1
リアセンブリユニット72−30と、インタフェース64の受
信回線に接続されたAAL1分割ユニット72−40とを備えて
いる。PCMインタフェース72−20とAAL1リアセンブリユ
ニット72−30との間には、ダウンストリーム・デュアル
ポートRAM72−50が設けられている。PCMインタフェース
72−20とAAL1分割ユニット72−40との間には、アップス
トリーム・デュアルポートRAM72−60が設けられてい
る。デュアルポートRAM72−50,72−60の各々は、以下に
説明するように、別々の領域に分割される。
6.1 パケット化 電話データは、構造64kbpsチャネルまたは非構造2048
/1544kbpsチャネルにパケット化される。両方の方法に
ついて以下に説明する。
/1544kbpsチャネルにパケット化される。両方の方法に
ついて以下に説明する。
6.1.1 構造64kbpsチャネル 構造64kbpsチャネルの場合、ATMセルは、常に、１つ
のチャネルだけからのデータを含む。セルは、図6B
（１）に示すように全収容（47オクテット）か、図6B
（２）に示すように部分収容（22または11オクテット）
にすることができる。全収容セルの利点は帯域幅の高利
用率（100％）であり、欠点はアセンブリ遅れが大きい
ことである（47×125ms＝5.9ms）。部分収容セルに対す
る帯域幅の利用率はより低い（22オクテットの場合には
47％、11オクテットの場合には23％）が、アセンブリ遅
れも小さい（それぞれ2.8msおよび1.4ms）。
のチャネルだけからのデータを含む。セルは、図6B
（１）に示すように全収容（47オクテット）か、図6B
（２）に示すように部分収容（22または11オクテット）
にすることができる。全収容セルの利点は帯域幅の高利
用率（100％）であり、欠点はアセンブリ遅れが大きい
ことである（47×125ms＝5.9ms）。部分収容セルに対す
る帯域幅の利用率はより低い（22オクテットの場合には
47％、11オクテットの場合には23％）が、アセンブリ遅
れも小さい（それぞれ2.8msおよび1.4ms）。
6.1.2 非構造2048/1544kbpsチャネル 非構造2048/1544kbpsチャネルを使用するとき、ATMセ
ルはE1インタフェース（2048kbps）［図7A参照］または
T1インタフェース（1544kbps）［図7B参照］からのすべ
てのチャネルからのデータを含む。
ルはE1インタフェース（2048kbps）［図7A参照］または
T1インタフェース（1544kbps）［図7B参照］からのすべ
てのチャネルからのデータを含む。
6.2 セル遅延変動 （たとえば、図２の矢印150の方向の）データ移動ダ
ウンストリームは、セル遅延変動（CDV）に対処するた
めには、遅延を付加されなければならない。図８に示す
ように、ソースから宛先までの公称伝送遅延がある。そ
の遅延が一定であれば、宛先はセル到来直後にデータの
読出しを開始することができる。しかし、いくつかのセ
ルは他のセルより遅延が大きいので、あるセルが非常に
遅い場合には、宛先は余分のバッファを備えなければな
らない。そうでないと、バッファ・アンダフローが生じ
る。大きいアセンブリ遅延のため、CDV処理に対してあ
まり大きな余分の遅延を付加することはできない。図示
された実施例では、回路エミュレーション（CE）装置72
は3.9ms以下のCDVを処理する。
ウンストリームは、セル遅延変動（CDV）に対処するた
めには、遅延を付加されなければならない。図８に示す
ように、ソースから宛先までの公称伝送遅延がある。そ
の遅延が一定であれば、宛先はセル到来直後にデータの
読出しを開始することができる。しかし、いくつかのセ
ルは他のセルより遅延が大きいので、あるセルが非常に
遅い場合には、宛先は余分のバッファを備えなければな
らない。そうでないと、バッファ・アンダフローが生じ
る。大きいアセンブリ遅延のため、CDV処理に対してあ
まり大きな余分の遅延を付加することはできない。図示
された実施例では、回路エミュレーション（CE）装置72
は3.9ms以下のCDVを処理する。
6.3 損失セルと誤挿入セル SAR−PDUヘッダ内の一連番号を見ることにより、損失
セルおよび誤挿入セルを検出することができる。一連番
号が前の番号と続いていないセルが出てきたとき、それ
は誤挿入セルであるかも知れないが、これと前のセルと
の間に多数の損失セルがあったのかも知れない。これ
は、次のセルの一連番号を見ることにより判定すること
ができる。それが現在のセルの一連番号の続きになって
いれば、いくつかのセルが失われたものと考えられる。
それが前のセルの一連番号の続きになっていれば、現在
のセルが誤挿入されている。続きになっていないセルは
記憶されない。（次のセルが到来したあとに）セルが誤
挿入されているとみなされても、そのセルを記憶しなか
ったことによる害はない。セルが失われた場合には、い
ずれにしろ害がある。
セルおよび誤挿入セルを検出することができる。一連番
号が前の番号と続いていないセルが出てきたとき、それ
は誤挿入セルであるかも知れないが、これと前のセルと
の間に多数の損失セルがあったのかも知れない。これ
は、次のセルの一連番号を見ることにより判定すること
ができる。それが現在のセルの一連番号の続きになって
いれば、いくつかのセルが失われたものと考えられる。
それが前のセルの一連番号の続きになっていれば、現在
のセルが誤挿入されている。続きになっていないセルは
記憶されない。（次のセルが到来したあとに）セルが誤
挿入されているとみなされても、そのセルを記憶しなか
ったことによる害はない。セルが失われた場合には、い
ずれにしろ害がある。
6.4 同期 POTSは同期サービスであるので、ソースに関連したサ
ービス・クロックを回復する必要がある。そうでない
と、バッファ・オーバフローまたはアンダフローが生じ
る。同期システムでは、サービス・クロックはネットワ
ーク・クロック（モデムからのダウンストリーム・デー
タ・クロック）から直接抽出される。非同期システムで
は、適応クロック抽出が、通常、使用される。しかし、
この方法は、遅延のため構造回路エミュレーションには
適していない。その代わりに、モデムから基準クロック
が与えられ、これを使用して自身のクロックを生成す
る。
ービス・クロックを回復する必要がある。そうでない
と、バッファ・オーバフローまたはアンダフローが生じ
る。同期システムでは、サービス・クロックはネットワ
ーク・クロック（モデムからのダウンストリーム・デー
タ・クロック）から直接抽出される。非同期システムで
は、適応クロック抽出が、通常、使用される。しかし、
この方法は、遅延のため構造回路エミュレーションには
適していない。その代わりに、モデムから基準クロック
が与えられ、これを使用して自身のクロックを生成す
る。
6.5 分割 各POTSチャネルからのデータは、通常、周期が125ms
の一定のオクテット・フローである。オクテットは、連
続した順序でバッファ50に記憶される。バッファはPOTS
チャネル当たり94オクテット位置を備えており、これ
は、全収容モードの場合には２個のセル（図9A）を、22
オクテット部分収容モードの場合には４個のセル（図9
B）を、11オクテットの部分収容モードの場合には８個
のセル（図9C）を包含する。
の一定のオクテット・フローである。オクテットは、連
続した順序でバッファ50に記憶される。バッファはPOTS
チャネル当たり94オクテット位置を備えており、これ
は、全収容モードの場合には２個のセル（図9A）を、22
オクテット部分収容モードの場合には４個のセル（図9
B）を、11オクテットの部分収容モードの場合には８個
のセル（図9C）を包含する。
6.5.1 分割−64kbps運搬セル（全収容） 回路エミュレーション（CE）装置72が64Kbps運搬セル
のモードで動作しているとき、バッファは各々47オクテ
ットの２つの領域を備えるように構成される（図9A）。
各領域は一つのセルを表し、第１の領域（オクテット０
からオクテット46）は偶数番号のセルを表し、他方の領
域（オクテット47＋）は奇数番号のセルを表す。CPU40
は、構成レジスタに専用ビットをセットすることにより
各チャネルの開始を制御する。単一の64kbps運搬を使用
しているチャネルは、互いに独立に初期設定される。１
つの領域にPCMインタフェースからのデータが収容され
るとただちに、セルを作成してアップストリーム方向に
送ることができる。余分なセル・バッファはないので、
ユートピア・インタフェース64を制御する装置すなわち
ATMコア60がセルを要求するまで、セルは作成されな
い。セルがレディであるという表示、これは本当はセル
作成の用意ができたということを意味するが、この表示
をATMコア60が受けて間もなく、ATMコア60はセルを要求
する。セルが作成されると、PCMデータの47オクテット
がSAR−PDUペイロードに入れられ、一連番号がSAR−PDU
ヘッダに入れられる。
のモードで動作しているとき、バッファは各々47オクテ
ットの２つの領域を備えるように構成される（図9A）。
各領域は一つのセルを表し、第１の領域（オクテット０
からオクテット46）は偶数番号のセルを表し、他方の領
域（オクテット47＋）は奇数番号のセルを表す。CPU40
は、構成レジスタに専用ビットをセットすることにより
各チャネルの開始を制御する。単一の64kbps運搬を使用
しているチャネルは、互いに独立に初期設定される。１
つの領域にPCMインタフェースからのデータが収容され
るとただちに、セルを作成してアップストリーム方向に
送ることができる。余分なセル・バッファはないので、
ユートピア・インタフェース64を制御する装置すなわち
ATMコア60がセルを要求するまで、セルは作成されな
い。セルがレディであるという表示、これは本当はセル
作成の用意ができたということを意味するが、この表示
をATMコア60が受けて間もなく、ATMコア60はセルを要求
する。セルが作成されると、PCMデータの47オクテット
がSAR−PDUペイロードに入れられ、一連番号がSAR−PDU
ヘッダに入れられる。
6.5.2 分割−64Kbps運搬セル（22オクテット） 22オクテットを部分収容した64kbps運搬セルが用いら
れるときは、バッファは、各々が22オクテットの４個の
領域を備えるように構成される（図9B）。前の説明のよ
うに、各領域（たとえば、領域１から領域４）は１つの
セルを表し、第１の領域（オクテット０からオクテット
21）は一連番号が０と４のセルを表し、第２の領域（オ
クテット22からオクテット43）は一連番号が１と５のセ
ルを表し、第３の領域（オクテット44からオクテット6
5）は一連番号が２と６のセルを表し、第４の領域（オ
クテット66からオクテット87）は一連番号が３と７のセ
ルを表す。ここでもCPUはバッファへの書込みの開始を
イネーブルしている。セル領域にデータ（22オクテッ
ト）が収容されると、セルを作成することができるとい
う表示が与えられる。上記と同様にセルが作成される
が、22オクテットだけがSAR−PDUペイロードに入れられ
る。残りの25オクテットはダミー・オクテットである。
れるときは、バッファは、各々が22オクテットの４個の
領域を備えるように構成される（図9B）。前の説明のよ
うに、各領域（たとえば、領域１から領域４）は１つの
セルを表し、第１の領域（オクテット０からオクテット
21）は一連番号が０と４のセルを表し、第２の領域（オ
クテット22からオクテット43）は一連番号が１と５のセ
ルを表し、第３の領域（オクテット44からオクテット6
5）は一連番号が２と６のセルを表し、第４の領域（オ
クテット66からオクテット87）は一連番号が３と７のセ
ルを表す。ここでもCPUはバッファへの書込みの開始を
イネーブルしている。セル領域にデータ（22オクテッ
ト）が収容されると、セルを作成することができるとい
う表示が与えられる。上記と同様にセルが作成される
が、22オクテットだけがSAR−PDUペイロードに入れられ
る。残りの25オクテットはダミー・オクテットである。
6.5.3 分割−64kbps運搬セル（11オクテット） 11オクテットを部分収容した64Kbps運搬セルが用いら
れるときは、バッファは、各々が11オクテットの８個の
領域を備えるように構成される。前のモードのように、
各領域は一つのセルを表す。しかし、このシナリオで
は、各一連番号は特有の領域を備えている。アセンブリ
遅延が小さいので、きわどくないにしても、CPUはバッ
ファ書込みの開始をイネーブルする。セルの作成は、ダ
ミー・オクテットの数（36）が異なる点を除けば、次の
前に説明したモードと同様である。
れるときは、バッファは、各々が11オクテットの８個の
領域を備えるように構成される。前のモードのように、
各領域は一つのセルを表す。しかし、このシナリオで
は、各一連番号は特有の領域を備えている。アセンブリ
遅延が小さいので、きわどくないにしても、CPUはバッ
ファ書込みの開始をイネーブルする。セルの作成は、ダ
ミー・オクテットの数（36）が異なる点を除けば、次の
前に説明したモードと同様である。
6.5.4 数個の同時単一64kbps運搬の処理 ２つの64kbpsチャネルを同時に取り扱うために、図9D
に示すように、94オクテットのバッファを二重にしなけ
ればならない。バッファへの書込みを行う部分について
は、これは何の違いも生じない。各チャネルは互いに独
立に記憶される。セル作成を行う部分については、各バ
ッファは別のセル・フロー（実際そうである）として処
理される。チャネル１に対するセルの作成の用意ができ
ると、これは別の信号でサービス・インタフェース64に
表示される。チャネル２については、もう一つの信号で
表示が与えられる。サービス・インタフェース64は２つ
のチャネルからのセルを別々に要求する。４チャネルの
場合、図9Dに示すように、４×94オクテットのバッファ
が必要とされる。
に示すように、94オクテットのバッファを二重にしなけ
ればならない。バッファへの書込みを行う部分について
は、これは何の違いも生じない。各チャネルは互いに独
立に記憶される。セル作成を行う部分については、各バ
ッファは別のセル・フロー（実際そうである）として処
理される。チャネル１に対するセルの作成の用意ができ
ると、これは別の信号でサービス・インタフェース64に
表示される。チャネル２については、もう一つの信号で
表示が与えられる。サービス・インタフェース64は２つ
のチャネルからのセルを別々に要求する。４チャネルの
場合、図9Dに示すように、４×94オクテットのバッファ
が必要とされる。
6.5.5 非構造E1/T1フレームのパケット化 E1（2048kbps）およびT1（1544kbps）のフレームはAT
M上を構造化されないで転送される。すなわち、別々の6
4kbpsのチャネルの処理なしに、データは全収容セルに
パケット化される。直列インタフェースのため、データ
の整列の必要はない。このモードでは、バッファは図9E
に従って構成される。このモードでは、バッファにｎ×
64kbpsのモードよりずっと早いデータが収容され、これ
は書込みの初期化があまりきわどくないということを意
味する。
M上を構造化されないで転送される。すなわち、別々の6
4kbpsのチャネルの処理なしに、データは全収容セルに
パケット化される。直列インタフェースのため、データ
の整列の必要はない。このモードでは、バッファは図9E
に従って構成される。このモードでは、バッファにｎ×
64kbpsのモードよりずっと早いデータが収容され、これ
は書込みの初期化があまりきわどくないということを意
味する。
6.6 リアセンブリ アセンブリ機能については、分割機能の場合と同じ各
バッファが規定される。更に、バッファは各分割機能の
場合と同じ構成も備える。
バッファが規定される。更に、バッファは各分割機能の
場合と同じ構成も備える。
6.6.1 アンパケット化 別々のセルのアンパケット化はパケット化の場合と同
じ動作に従う。セルはサービス・インタフェース64から
受信される。数個の単一64kbps運搬が使用される場合、
チャネルは別々のイネーブル信号で分離される。セルが
受信されると、ユーザ・データは（一連番号によって決
められる）バッファ内の専用領域に記憶される。これは
読出し側にも表示されるので、最後に読み出されたとき
以来、領域にデータが書き込まれたか否かを読出し側は
見ることができる。バッファは引き続く順序で連続的に
読み出され、データ・フローはバッファ当たり１チャネ
ルでPCMインタフェース32に送られる。図10は２個の部
分収容単一64kbps運搬セルのアンパケット化を示す。
じ動作に従う。セルはサービス・インタフェース64から
受信される。数個の単一64kbps運搬が使用される場合、
チャネルは別々のイネーブル信号で分離される。セルが
受信されると、ユーザ・データは（一連番号によって決
められる）バッファ内の専用領域に記憶される。これは
読出し側にも表示されるので、最後に読み出されたとき
以来、領域にデータが書き込まれたか否かを読出し側は
見ることができる。バッファは引き続く順序で連続的に
読み出され、データ・フローはバッファ当たり１チャネ
ルでPCMインタフェース32に送られる。図10は２個の部
分収容単一64kbps運搬セルのアンパケット化を示す。
6.6.2 損失セルおよび誤挿入セルの処理 回路エミュレーション（CE）装置72でセルを受信する
と、SAR−PDUヘッダ内の一連番号がチェックされる。セ
ルCtが前のセルCt-1の続きになっていない場合には、セ
ルCtは捨てられ、ユーザ・データは記憶されない。次の
セルCt+1がCt-1の続きになっている場合には、セルCtは
誤挿入とみなされ、リアセンブリ手順は続行する。セル
Ct+1がセルCtの続きになっている場合には、セルCt-1と
セルCtとの間で多数のセルが失われたものとみなされ
る。この場合でも、リアセンブリ手順は続行され、セル
Ctは正しいセルであっても捨てられる。全収容セルを使
用しているときバッファは２つのセルに対する場所しか
備えていないので、誤挿入の可能性のあるセルを記憶す
ることはできない。一例が図11に示されている。
と、SAR−PDUヘッダ内の一連番号がチェックされる。セ
ルCtが前のセルCt-1の続きになっていない場合には、セ
ルCtは捨てられ、ユーザ・データは記憶されない。次の
セルCt+1がCt-1の続きになっている場合には、セルCtは
誤挿入とみなされ、リアセンブリ手順は続行する。セル
Ct+1がセルCtの続きになっている場合には、セルCt-1と
セルCtとの間で多数のセルが失われたものとみなされ
る。この場合でも、リアセンブリ手順は続行され、セル
Ctは正しいセルであっても捨てられる。全収容セルを使
用しているときバッファは２つのセルに対する場所しか
備えていないので、誤挿入の可能性のあるセルを記憶す
ることはできない。一例が図11に示されている。
奇数セルに対するバッファ領域が読み出されつつあ
り、奇数の一連番号の誤挿入セルCtが到来した場合に
は、現在読み出されつつある領域にペイロードを記憶し
てはならない。バッファ・サイズが小さいので、損失セ
ルの代わりにバッファに勧告されたダミー・データを挿
入することはできない。しかし、バッファにセル・ペイ
ロードが書き込まれるたびごとに、これが読出し側に表
示される。最後に読み出されたとき以来セルが領域に書
き込まれたという表示がない場合には、読出し側は必要
な数のダミー・ビット（複数の１）を作成する。
り、奇数の一連番号の誤挿入セルCtが到来した場合に
は、現在読み出されつつある領域にペイロードを記憶し
てはならない。バッファ・サイズが小さいので、損失セ
ルの代わりにバッファに勧告されたダミー・データを挿
入することはできない。しかし、バッファにセル・ペイ
ロードが書き込まれるたびごとに、これが読出し側に表
示される。最後に読み出されたとき以来セルが領域に書
き込まれたという表示がない場合には、読出し側は必要
な数のダミー・ビット（複数の１）を作成する。
6.6.3 セル遅延変動（CDV）の処理 すべてのセルがネットワークを通して同じ遅延を備え
ている場合には、それらは正確な周期で現れるはずであ
る。その場合には、最初のセルが到着したすぐあとに、
読出し側はバッファ読出しを開始できるはずである。実
際には、いくつかのセルは遅延が大きく（図８参照）、
これはバッファ領域にデータが収容されないうちにバッ
ファ領域が読み出されるということを意味する（バッフ
ァ・アンダフロー）。したがって、最初のセルが到着し
たときに読出し側を最初遅延させるべきである。これに
より、セルが各セル領域に書き込まれてからある時間後
に読出し側は各セル領域を連続的に読み出す。その場
合、セルが少し遅れて突然到着すれば、バッファのアン
ダフローは生じない。余分のCDV遅延はCPUによりプログ
ラマブルである。
ている場合には、それらは正確な周期で現れるはずであ
る。その場合には、最初のセルが到着したすぐあとに、
読出し側はバッファ読出しを開始できるはずである。実
際には、いくつかのセルは遅延が大きく（図８参照）、
これはバッファ領域にデータが収容されないうちにバッ
ファ領域が読み出されるということを意味する（バッフ
ァ・アンダフロー）。したがって、最初のセルが到着し
たときに読出し側を最初遅延させるべきである。これに
より、セルが各セル領域に書き込まれてからある時間後
に読出し側は各セル領域を連続的に読み出す。その場
合、セルが少し遅れて突然到着すれば、バッファのアン
ダフローは生じない。余分のCDV遅延はCPUによりプログ
ラマブルである。
6.7 同期 電話フローを同期させるために、マルチサービス回路
20は8kHzのネットワーク基準クロックを必要とする。ダ
ウンストリーム・データレートの同期のため、図12に示
すように、フェーズ・ロックド・ループ（DPLL）を使用
して、基準クロックにロックされたクロックを発生す
る。インタフェース32がPCmインタフェースであるとき
は、発振器周波数（fOSC）32.768MHzでなければなら
ず、作成されるクロック（flck）は2.048MHzである。こ
れはE1インタフェースの場合も同じである。しかし、T1
インタフェースを使用すべき場合には、fOSCは24.704MH
zであり、flckは1.544MHzである。発振器は外部であ
る。
20は8kHzのネットワーク基準クロックを必要とする。ダ
ウンストリーム・データレートの同期のため、図12に示
すように、フェーズ・ロックド・ループ（DPLL）を使用
して、基準クロックにロックされたクロックを発生す
る。インタフェース32がPCmインタフェースであるとき
は、発振器周波数（fOSC）32.768MHzでなければなら
ず、作成されるクロック（flck）は2.048MHzである。こ
れはE1インタフェースの場合も同じである。しかし、T1
インタフェースを使用すべき場合には、fOSCは24.704MH
zであり、flckは1.544MHzである。発振器は外部であ
る。
6.8 インタフェースとクロック 回路エミュレーション（CE）装置72は、インタフェー
ス32とサービス・インタフェース64と内部CPUバス73と
に接続される。回路エミュレーション（CE）装置72は２
つのクロック領域に分割される。ATMセルの処理（バッ
ファとサービス・インタフェース64との間のデータの分
配）はサービス・インタフェース64から分配されるクロ
ック（システム・クロック）によりクロッキングされ
る。一方、電話データの処理（PCM/E1/T1インタフェー
スとバッファとの間のデータの分配）はDPLLクロックに
よりクロッキングされる（図12参照）。
ス32とサービス・インタフェース64と内部CPUバス73と
に接続される。回路エミュレーション（CE）装置72は２
つのクロック領域に分割される。ATMセルの処理（バッ
ファとサービス・インタフェース64との間のデータの分
配）はサービス・インタフェース64から分配されるクロ
ック（システム・クロック）によりクロッキングされ
る。一方、電話データの処理（PCM/E1/T1インタフェー
スとバッファとの間のデータの分配）はDPLLクロックに
よりクロッキングされる（図12参照）。
7.0 ユートピア・バッファ 図13に示すユートピア・バッファ74は、基本的に、AT
Mコア60によって制御されるサービス・インタフェース6
4（内部支流ユートピア・インタフェース）とそれに接
続される外部装置によって制御される外部サービス・ユ
ートピア・インタフェース34との間のバッファである。
ユートピア・バッファ74内の内部バッファは１方向につ
き２個のセルを記憶することができる。外部ユートピア
・インタフェース34はレベル２モードまたはレベル１モ
ードで動作することができ、モード選択はスタートアッ
プ時にCPU40により形成される。レベル２モードでは、
物理アドレスも形成されなければならない。ユートピア
・バッファ74は３つの異なるクロックを備えている。ユ
ートピア・バッファ74と内部支流インタフェース（サー
ビス・インタフェース64）との間のデータの分配はシス
テム・クロックによってクロッキングされる。ユートピ
ア・バッファ74と外部ユートピア・インタフェース34と
の間のデータの分配は、送信および受信のための２つの
別々のクロックによってクロッキングされ、このような
クロックはともに外部ユートピア・インタフェース34か
ら与えられる。
Mコア60によって制御されるサービス・インタフェース6
4（内部支流ユートピア・インタフェース）とそれに接
続される外部装置によって制御される外部サービス・ユ
ートピア・インタフェース34との間のバッファである。
ユートピア・バッファ74内の内部バッファは１方向につ
き２個のセルを記憶することができる。外部ユートピア
・インタフェース34はレベル２モードまたはレベル１モ
ードで動作することができ、モード選択はスタートアッ
プ時にCPU40により形成される。レベル２モードでは、
物理アドレスも形成されなければならない。ユートピア
・バッファ74は３つの異なるクロックを備えている。ユ
ートピア・バッファ74と内部支流インタフェース（サー
ビス・インタフェース64）との間のデータの分配はシス
テム・クロックによってクロッキングされる。ユートピ
ア・バッファ74と外部ユートピア・インタフェース34と
の間のデータの分配は、送信および受信のための２つの
別々のクロックによってクロッキングされ、このような
クロックはともに外部ユートピア・インタフェース34か
ら与えられる。
8.0 ATMF25.6トランシーバ ATMFトランシーバ701,702はそれぞれ、ATMフォーラム
によって指定されたように、ツイストペア・ケーブルに
対するポイント・ツー・ポイント物理ATMインタフェー
スである。ATMF25.6Mbpsトランシーバ701,702は、通常
の標準インタフェースであり、コンピュータ・プラグイ
ン・カードおよびセット・トップ・ボックス（STB）に
より与えられる。ATMFトランシーバ701,702の代表的な
一つが、図14にトランシーバ70として示されている。
によって指定されたように、ツイストペア・ケーブルに
対するポイント・ツー・ポイント物理ATMインタフェー
スである。ATMF25.6Mbpsトランシーバ701,702は、通常
の標準インタフェースであり、コンピュータ・プラグイ
ン・カードおよびセット・トップ・ボックス（STB）に
より与えられる。ATMFトランシーバ701,702の代表的な
一つが、図14にトランシーバ70として示されている。
（図２の矢印150で示されている）ダウンストリーム
方向では、サービス・インタフェース64からのセルは、
ATMFトランシーバ701,702で受信され、２セル深さのFIF
Oに一時的に記憶されたのち、25.6Mbps回線301,302で伝
送される。（図２の矢印152で示されている）アップス
トリーム方向では、25.6Mbps回線301,302からのセルが
受信され、２セル深さのFIFOに記憶され、そこで、ATM
コア60がそれらのセルを読み出すことができる。物理メ
ディア依存（PMD）サブレイヤおよび伝送コンバージェ
ンス（TC）サブレイヤは、ATMフォーラムからのATM25.6
Mbps物理インタフェース仕様に指定されている。8kHz基
準信号（回路エミュレーション（CE）装置72のDPLLに対
するのと同じ信号）がダウンストリーム側に与えられる
ので、ATMFインタフェース30を介してタイミング情報を
伝送することができる。ダウンストリーム・クロックは
外部32MHz発振器から分配される。アップストリーム・
クロックはアップストリーム・フローから抽出される。
FIFOとサービス・インタフェース64との間のセルの処理
はユートピア・クロック（システム・クロック）によっ
てクロッキングされる。
方向では、サービス・インタフェース64からのセルは、
ATMFトランシーバ701,702で受信され、２セル深さのFIF
Oに一時的に記憶されたのち、25.6Mbps回線301,302で伝
送される。（図２の矢印152で示されている）アップス
トリーム方向では、25.6Mbps回線301,302からのセルが
受信され、２セル深さのFIFOに記憶され、そこで、ATM
コア60がそれらのセルを読み出すことができる。物理メ
ディア依存（PMD）サブレイヤおよび伝送コンバージェ
ンス（TC）サブレイヤは、ATMフォーラムからのATM25.6
Mbps物理インタフェース仕様に指定されている。8kHz基
準信号（回路エミュレーション（CE）装置72のDPLLに対
するのと同じ信号）がダウンストリーム側に与えられる
ので、ATMFインタフェース30を介してタイミング情報を
伝送することができる。ダウンストリーム・クロックは
外部32MHz発振器から分配される。アップストリーム・
クロックはアップストリーム・フローから抽出される。
FIFOとサービス・インタフェース64との間のセルの処理
はユートピア・クロック（システム・クロック）によっ
てクロッキングされる。
9.0 CPUブロック CPUブロック71は、（１）外部CPUバス42と（２）ATM
コア60およびサービス装置701,702,72,74との間でデー
タを分配する。CPUブロック71は割込みも処理する。内
部インタフェース（たとえば、バス73）を介するトラン
ザクションを含むCPUブロック71が遂行するすべての機
能は、システム・クロックによってクロッキングされ
る。
コア60およびサービス装置701,702,72,74との間でデー
タを分配する。CPUブロック71は割込みも処理する。内
部インタフェース（たとえば、バス73）を介するトラン
ザクションを含むCPUブロック71が遂行するすべての機
能は、システム・クロックによってクロッキングされ
る。
9.1 読出しおよび書込み処理 CPUブロック71によって遂行されるような読出しおよ
び書込み処理が図15に示されている。CPU40がマルチサ
ービス回路20に対して読出しまたは書込み動作を行う
と、CPUブロック71はチップセレクト信号（CS）の低ト
ランザクションを検出する。次に、CPUブロック71は、
アドレスバスを復号し、アドレスバスの下位ビットとブ
ロックセレクト信号とを選択されたブロック（たとえ
ば、ATMコア60またはサービス装置701,702,72,74の一
つ）に分配する。バス73は、双方向データ・バスであ
り、読出しおよび書込みのための２つの分離したバスに
向けられる。内部読出しまたは書込み動作が終了する
と、これはデータ転送アクノリッジ信号によって表示さ
れる。読出しまたは書込み動作はシステム・クロックに
よってクロッキングされるので、タイミングはその周波
数によって左右される。
び書込み処理が図15に示されている。CPU40がマルチサ
ービス回路20に対して読出しまたは書込み動作を行う
と、CPUブロック71はチップセレクト信号（CS）の低ト
ランザクションを検出する。次に、CPUブロック71は、
アドレスバスを復号し、アドレスバスの下位ビットとブ
ロックセレクト信号とを選択されたブロック（たとえ
ば、ATMコア60またはサービス装置701,702,72,74の一
つ）に分配する。バス73は、双方向データ・バスであ
り、読出しおよび書込みのための２つの分離したバスに
向けられる。内部読出しまたは書込み動作が終了する
と、これはデータ転送アクノリッジ信号によって表示さ
れる。読出しまたは書込み動作はシステム・クロックに
よってクロッキングされるので、タイミングはその周波
数によって左右される。
9.2 割込み処理 マルチサービス回路20内の各ブロックは、少なくとも
一つのフラグをCPUブロック71に与える。各フラグのス
テータスは、CPUブロック71により維持されるステータ
ス・レジスタに記憶される。ステータス・レジスタ内の
ビットの低から高へのトランザクションにより、CPU40
への割込み要求（IREQ）が行われる。CPUがステータス
・レジスタを読み出したときか割込みアクノリッジ信号
（IACK）が表明されたとき、割込み要求は放棄される。
マスク・レジスタ内の対応するビットをセットすること
により各フラグに対して割込み要求処理を拒絶すること
ができる。割込み処理の構造が図16に示されている。
一つのフラグをCPUブロック71に与える。各フラグのス
テータスは、CPUブロック71により維持されるステータ
ス・レジスタに記憶される。ステータス・レジスタ内の
ビットの低から高へのトランザクションにより、CPU40
への割込み要求（IREQ）が行われる。CPUがステータス
・レジスタを読み出したときか割込みアクノリッジ信号
（IACK）が表明されたとき、割込み要求は放棄される。
マスク・レジスタ内の対応するビットをセットすること
により各フラグに対して割込み要求処理を拒絶すること
ができる。割込み処理の構造が図16に示されている。
各フラグに対する割込み処理に関連して、マルチサー
ビス回路20内の次のイベントが遂行される。
ビス回路20内の次のイベントが遂行される。
1.ATMコア60内のダウンストリーム読出しCPUバッファ10
6に完全なセルが記憶される（図2A参照）。
6に完全なセルが記憶される（図2A参照）。
2.ATMコア60内のアップストリーム読出しCPUバッファの
セット136のバッファ1361に完全なセルが記憶される
（図2B参照）。
セット136のバッファ1361に完全なセルが記憶される
（図2B参照）。
3.ATMコア60内のアップストリーム読出しCPUバッファの
セット136のバッファ1362に完全なセルが記憶される
（図2B参照）。
セット136のバッファ1362に完全なセルが記憶される
（図2B参照）。
4.ATMコア60内のアップストリーム読出しCPUバッファの
セット136のバッファ1363に完全なセルが記憶される。
（図2B参照）。
セット136のバッファ1363に完全なセルが記憶される。
（図2B参照）。
5.回路エミュレーション（CE）装置72内のチャネル１に
対する同期外れイベントまたはバッファのオーバフロー
若しくはアンダフロー 6.回路エミュレーション（CE）装置72内のチャネル２に
対する同期外れイベントまたはバッファのオーバフロー
若しくはアンダフロー 7.回路エミュレーション（CE）装置72内のチャネル３に
対する同期外れイベントまたはバッファのオーバフロー
若しくはアンダフロー 8.回路エミュレーション（CE）装置72内のチャネル４に
対する同期外れイベントまたはバッファのオーバフロー
若しくはアンダフロー 10.0 ATMコア60のVPI/VCIテーブル 上述したように、デマルチプレクサ及びトランスレー
タ102とダウンストリーム・マルチプレクサ104とはとも
に、CPU40によって構成されるVPI/VCIテーブルを利用す
る。デマルチプレクサ及びトランスレータ102に対するV
PI/VCIテーブルが図17Aに示されている。ダウンストリ
ーム・マルチプレクサ104に対するVPI/VCIテーブルが図
17Bに示されている。
対する同期外れイベントまたはバッファのオーバフロー
若しくはアンダフロー 6.回路エミュレーション（CE）装置72内のチャネル２に
対する同期外れイベントまたはバッファのオーバフロー
若しくはアンダフロー 7.回路エミュレーション（CE）装置72内のチャネル３に
対する同期外れイベントまたはバッファのオーバフロー
若しくはアンダフロー 8.回路エミュレーション（CE）装置72内のチャネル４に
対する同期外れイベントまたはバッファのオーバフロー
若しくはアンダフロー 10.0 ATMコア60のVPI/VCIテーブル 上述したように、デマルチプレクサ及びトランスレー
タ102とダウンストリーム・マルチプレクサ104とはとも
に、CPU40によって構成されるVPI/VCIテーブルを利用す
る。デマルチプレクサ及びトランスレータ102に対するV
PI/VCIテーブルが図17Aに示されている。ダウンストリ
ーム・マルチプレクサ104に対するVPI/VCIテーブルが図
17Bに示されている。
10.1 ダウンストリーム・デマルチプレクサ及びトラン
スレータのVPI/VCIテーブル 図17Aに示すように、デマルチプレクサ及びトランス
レータ102は集合VPI/VCI認識テーブル102−10と支流VPI
/VCI翻訳及び宛先テーブル102−10との両方を備えてい
る。デマルチプレクサ及びトランスレータ102の入力セ
ルは、バリディティ比較器102−30とVPI/VCIレジスタ10
2−40との両方に印加されたあるヘッダ情報を備えてい
る。このあるヘッダ情報は、ヘッダのVPIの最下位４ビ
ット（4LSB）およびVCIの最下位８ビットを含む。バリ
ディティ比較器102−30では、ヘッダが、VPIフィルタ・
レジスタ102−32に記憶されたフィルタ値と比較され
る。ヘッダ情報がバリッド（妥当）であれば、バリディ
ティ信号がコントローラ102−50に送られる。
スレータのVPI/VCIテーブル 図17Aに示すように、デマルチプレクサ及びトランス
レータ102は集合VPI/VCI認識テーブル102−10と支流VPI
/VCI翻訳及び宛先テーブル102−10との両方を備えてい
る。デマルチプレクサ及びトランスレータ102の入力セ
ルは、バリディティ比較器102−30とVPI/VCIレジスタ10
2−40との両方に印加されたあるヘッダ情報を備えてい
る。このあるヘッダ情報は、ヘッダのVPIの最下位４ビ
ット（4LSB）およびVCIの最下位８ビットを含む。バリ
ディティ比較器102−30では、ヘッダが、VPIフィルタ・
レジスタ102−32に記憶されたフィルタ値と比較され
る。ヘッダ情報がバリッド（妥当）であれば、バリディ
ティ信号がコントローラ102−50に送られる。
VPI/VCIレジスタ102−40に記憶されたヘッダ情報と集
合VPI/VCI認識テーブル102−10内の値との間の一致を見
出そうという試みがデマルチプレクサ及びトランスレー
タ102によって行われる。図17Aに示すように、VPI/VCI
認識テーブル102−10は、実際には、４個のRAM102−10
（１）〜102−10（４）を含む。RAM102−10（１）〜102
−10（４）の読出しポートはそれぞれ、比較器102−60
（１）〜102−60（４）の対応する一つの第１の入力ポ
ートに接続されている。比較器102−60（１）〜102−60
（４）の第２の入力ポートはそれぞれ、VPI/VCIレジス
タ102−40に記憶された値を受けるように接続される。R
AM102−10（１）〜102−10（４）はそれぞれ、32個のポ
ジションを備えている（32×４＝128バイトRAM）。デマ
ルチプレクサ及びトランスレータ102が新しいセルを受
け取ってヘッダ情報がVPI/VCIレジスタ102−40に記憶さ
れると、４個のRAM全部の第１のポジションが同時にチ
ェックされる。すなわち、４個のRAMの第１のポジショ
ン内の値がそれらの対応する比較器102−60に出力さ
れ、第１のポジション値が入力ヘッダ情報と一致するか
否かが判定される。一致が見出されないと、４個のRAM
全部の第２のポジションが同様に同時にチェックされ、
一致するまで行われる。したがって、４個のRAM全部を
探索するのに必要な最大時間は32クロック・サイクルで
ある。
合VPI/VCI認識テーブル102−10内の値との間の一致を見
出そうという試みがデマルチプレクサ及びトランスレー
タ102によって行われる。図17Aに示すように、VPI/VCI
認識テーブル102−10は、実際には、４個のRAM102−10
（１）〜102−10（４）を含む。RAM102−10（１）〜102
−10（４）の読出しポートはそれぞれ、比較器102−60
（１）〜102−60（４）の対応する一つの第１の入力ポ
ートに接続されている。比較器102−60（１）〜102−60
（４）の第２の入力ポートはそれぞれ、VPI/VCIレジス
タ102−40に記憶された値を受けるように接続される。R
AM102−10（１）〜102−10（４）はそれぞれ、32個のポ
ジションを備えている（32×４＝128バイトRAM）。デマ
ルチプレクサ及びトランスレータ102が新しいセルを受
け取ってヘッダ情報がVPI/VCIレジスタ102−40に記憶さ
れると、４個のRAM全部の第１のポジションが同時にチ
ェックされる。すなわち、４個のRAMの第１のポジショ
ン内の値がそれらの対応する比較器102−60に出力さ
れ、第１のポジション値が入力ヘッダ情報と一致するか
否かが判定される。一致が見出されないと、４個のRAM
全部の第２のポジションが同様に同時にチェックされ、
一致するまで行われる。したがって、４個のRAM全部を
探索するのに必要な最大時間は32クロック・サイクルで
ある。
一致が見出されると、インデキシング値が判定され、
これにより、支流VPI/VCI翻訳及び宛先テーブル102−20
のアドレス指定が行われ、セルがデマルチプレクサ及び
トランスレータ102を出るときのそのセルに対する新し
いヘッダがそこから得られる。図17Aに示すように、イ
ンデキシング値は２つの構成要素を備えている。第１の
構成要素は、アドレスすなわち４個のRAMの一つから一
致する値を得るために使用される値である。第２の構成
要素は、一致が得られたときに４個の比較器102−60の
４個の出力信号の変換から得られる２ビット幅アドレス
である。この２ビット幅アドレスは変換器102−70から
得られる。変換器102−70の入力は比較器102−60の各出
力に接続されている。インデキシング値は支流VPI/VCI
翻訳及び宛先テーブル102−20のポジションを指し、そ
こから新しいヘッダおよび宛先値を得ることができる。
支流ルーチングのための新しいヘッダはVPIの４ビット
とVCIの８ビットとを備えている。宛先値は、支流ユー
トピア装置またはCPU40またはダウンストリーム・ルー
プバック・バッファ108を示す４ビット値である。
これにより、支流VPI/VCI翻訳及び宛先テーブル102−20
のアドレス指定が行われ、セルがデマルチプレクサ及び
トランスレータ102を出るときのそのセルに対する新し
いヘッダがそこから得られる。図17Aに示すように、イ
ンデキシング値は２つの構成要素を備えている。第１の
構成要素は、アドレスすなわち４個のRAMの一つから一
致する値を得るために使用される値である。第２の構成
要素は、一致が得られたときに４個の比較器102−60の
４個の出力信号の変換から得られる２ビット幅アドレス
である。この２ビット幅アドレスは変換器102−70から
得られる。変換器102−70の入力は比較器102−60の各出
力に接続されている。インデキシング値は支流VPI/VCI
翻訳及び宛先テーブル102−20のポジションを指し、そ
こから新しいヘッダおよび宛先値を得ることができる。
支流ルーチングのための新しいヘッダはVPIの４ビット
とVCIの８ビットとを備えている。宛先値は、支流ユー
トピア装置またはCPU40またはダウンストリーム・ルー
プバック・バッファ108を示す４ビット値である。
したがって、上述したように、デマルチプレクサ及び
トランスレータ102は、CPU40により構成される一組の統
合されたRAMテーブルを備えている。CPU40の全体像か
ら、VPI/VCIテーブルの各ポジションは特有のアドレス
を備えている。VPI/VCIテーブルのあるポジションが入
力セルヘッダ内のVPI/VCIに一致するVPI/VCIを備えてい
ることが見出されると、VPI/VCIテーブル内の対応する
ポジションは新しい宛先（たとえば、CPU40,ループバッ
ク・バッファ108またはサービス装置の一つ）と新しいV
PI/VCIとを備える。
トランスレータ102は、CPU40により構成される一組の統
合されたRAMテーブルを備えている。CPU40の全体像か
ら、VPI/VCIテーブルの各ポジションは特有のアドレス
を備えている。VPI/VCIテーブルのあるポジションが入
力セルヘッダ内のVPI/VCIに一致するVPI/VCIを備えてい
ることが見出されると、VPI/VCIテーブル内の対応する
ポジションは新しい宛先（たとえば、CPU40,ループバッ
ク・バッファ108またはサービス装置の一つ）と新しいV
PI/VCIとを備える。
ルックアップ・テーブル内のVCIフィールドがリセッ
トされると（VCI＝０）、このATM接続はVPCであると見
なされる。これは、セルヘッダ内のVCIが任意の値であ
り得るということを意味する。この場合には、VPIだけ
が一致するはずであり、VCIは翻訳されない。VPCを定義
するためにVCI＝０を使用する方法は実行可能である。
というのは、VCI＝０はATM接続に対して定義されない値
であり、これは、マルチサービス回路20ではVCI＝０の
セルは現れないことを意味する。アイドル・セルと物理
的OAMとはVCI＝０を備えているが、このようなセルはモ
デムで選り分けられる。VPCを表示するためにVCI＝０を
使用する代わりとして、VPCステータスをルックアップ
・テーブル内の付加ビットにより表示することができ
る。
トされると（VCI＝０）、このATM接続はVPCであると見
なされる。これは、セルヘッダ内のVCIが任意の値であ
り得るということを意味する。この場合には、VPIだけ
が一致するはずであり、VCIは翻訳されない。VPCを定義
するためにVCI＝０を使用する方法は実行可能である。
というのは、VCI＝０はATM接続に対して定義されない値
であり、これは、マルチサービス回路20ではVCI＝０の
セルは現れないことを意味する。アイドル・セルと物理
的OAMとはVCI＝０を備えているが、このようなセルはモ
デムで選り分けられる。VPCを表示するためにVCI＝０を
使用する代わりとして、VPCステータスをルックアップ
・テーブル内の付加ビットにより表示することができ
る。
10.2 アップストリーム・マルチプレクサのVPI/VCIテ
ーブル 図17Bに示すように、アップストリーム・デマルチプ
レクサ及びトランスレータ122は、支流VPI/VCI認識テー
ブル122−10と集合VPI/VCI翻訳及び宛先テーブル102−2
0とEPDステータス・テーブル122−25とを備えている。
アップストリーム・デマルチプレクサ及びトランスレー
タ122への入力セルは、VPI/VCIレジスタ102−40に記憶
されるそのあるヘッダ情報および対応するユートピア・
アドレス値（４ビット）を備えている。このあるヘッダ
情報は、ヘッダのVPIの最下位４ビット（4LSB）およびV
CIの最下位８ビットを含む。
ーブル 図17Bに示すように、アップストリーム・デマルチプ
レクサ及びトランスレータ122は、支流VPI/VCI認識テー
ブル122−10と集合VPI/VCI翻訳及び宛先テーブル102−2
0とEPDステータス・テーブル122−25とを備えている。
アップストリーム・デマルチプレクサ及びトランスレー
タ122への入力セルは、VPI/VCIレジスタ102−40に記憶
されるそのあるヘッダ情報および対応するユートピア・
アドレス値（４ビット）を備えている。このあるヘッダ
情報は、ヘッダのVPIの最下位４ビット（4LSB）およびV
CIの最下位８ビットを含む。
デマルチプレクサ及びトランスレータ102と同様に、
アップストリーム・デマルチプレクサ及びトランスレー
タ122では、VPI/VCIレジスタ122−40に記憶されたヘッ
ダ情報およびユートピア・アドレスと支流VPI/VCI認識
テーブル122−10内の値との間の一致を見出そうという
試みが行われる。図17Bに示すように、VPI/VCI認識テー
ブル122−10は、４個のRAM122−10（１）〜122−10
（４）を含む。RAM122−10（１）〜122−10（４）の読
出しポートはそれぞれ、比較器122−60（１）〜122−60
（４）の対応する１つの第１の入力ポートに接続されて
いる。比較器122−60（１）〜122−60（４）の第２の入
力ポートはそれぞれ、VPI/VCIレジスタ122−40に記憶さ
れた値を受けるように接続される。アップストリーム・
デマルチプレクサ及びトランスレータ122が新しいセル
を受け取ってヘッダ情報とユートピア・アドレスとがVP
I/VCIレジスタ122−40に記憶されると、RAM102−10につ
いて上述したのと同様にして、RAM122−10で一致探索が
行われる。
アップストリーム・デマルチプレクサ及びトランスレー
タ122では、VPI/VCIレジスタ122−40に記憶されたヘッ
ダ情報およびユートピア・アドレスと支流VPI/VCI認識
テーブル122−10内の値との間の一致を見出そうという
試みが行われる。図17Bに示すように、VPI/VCI認識テー
ブル122−10は、４個のRAM122−10（１）〜122−10
（４）を含む。RAM122−10（１）〜122−10（４）の読
出しポートはそれぞれ、比較器122−60（１）〜122−60
（４）の対応する１つの第１の入力ポートに接続されて
いる。比較器122−60（１）〜122−60（４）の第２の入
力ポートはそれぞれ、VPI/VCIレジスタ122−40に記憶さ
れた値を受けるように接続される。アップストリーム・
デマルチプレクサ及びトランスレータ122が新しいセル
を受け取ってヘッダ情報とユートピア・アドレスとがVP
I/VCIレジスタ122−40に記憶されると、RAM102−10につ
いて上述したのと同様にして、RAM122−10で一致探索が
行われる。
一致が見出されると、インデキシング値が判定され、
これにより、集合VPI/VCI翻訳及び宛先テーブル122−20
と（利用しているときは）EPDテーブル122−25とのアド
レス指定が行われる。集合VPI/VCI翻訳及び宛先テーブ
ル122−20のインデキシングされたアドレスから、アッ
プストリーム・デマルチプレクサ及びトランスレータ12
2を出つつあるセルに対する新しいヘッダが得られる。
デマルチプレクサ及びトランスレータ102と同様に、図1
7に示すように、インデキシング値は２つの構成要素を
備えている。第１の構成要素は、アドレスすなわち４個
のRAM122−10の一つから一致する値を得るために使用さ
れる値である。第２の構成要素は、一致が得られたとき
に４個の比較器122−60の４個の出力信号の変換から得
られる２ビット幅アドレスである。この２ビット幅アド
レスは変換器122−70から得られる。変換器122−70の入
力は各比較器122−60の出力に接続されている。インデ
キシング値は集合VPI/VCI翻訳及び宛先テーブル122−20
のポジションを指し、そこから新しいへッダを得ること
ができる。支流ルーチングのための新しいヘッダは、VP
Iの４ビットとVCIの８ビットとを備えている。
これにより、集合VPI/VCI翻訳及び宛先テーブル122−20
と（利用しているときは）EPDテーブル122−25とのアド
レス指定が行われる。集合VPI/VCI翻訳及び宛先テーブ
ル122−20のインデキシングされたアドレスから、アッ
プストリーム・デマルチプレクサ及びトランスレータ12
2を出つつあるセルに対する新しいヘッダが得られる。
デマルチプレクサ及びトランスレータ102と同様に、図1
7に示すように、インデキシング値は２つの構成要素を
備えている。第１の構成要素は、アドレスすなわち４個
のRAM122−10の一つから一致する値を得るために使用さ
れる値である。第２の構成要素は、一致が得られたとき
に４個の比較器122−60の４個の出力信号の変換から得
られる２ビット幅アドレスである。この２ビット幅アド
レスは変換器122−70から得られる。変換器122−70の入
力は各比較器122−60の出力に接続されている。インデ
キシング値は集合VPI/VCI翻訳及び宛先テーブル122−20
のポジションを指し、そこから新しいへッダを得ること
ができる。支流ルーチングのための新しいヘッダは、VP
Iの４ビットとVCIの８ビットとを備えている。
VPIフィルタ・レジスタ102−32は、セルが集合インタ
フェースに送られる前にセルヘッダに新しいVPI値（最
上位８ビット）を挿入するために使用される。ダウンス
トリーム・フローでは、レジスタ102−32に対応するVPI
（最上位８ビット）を備えた集合セルだけが（ブロード
キャスト・セルを除いて）受け入れられ、それらが翻訳
されたとき、VPIの最上位８ビットがリセットされる。
アップストリーム・フローでは、VPI（最上位８ビッ
ト）が０に等しい支流セルだけが受け入れられ、それら
が翻訳されたとき、レジスタ102−32の値がVPI（最上位
８ビット）に挿入される。
フェースに送られる前にセルヘッダに新しいVPI値（最
上位８ビット）を挿入するために使用される。ダウンス
トリーム・フローでは、レジスタ102−32に対応するVPI
（最上位８ビット）を備えた集合セルだけが（ブロード
キャスト・セルを除いて）受け入れられ、それらが翻訳
されたとき、VPIの最上位８ビットがリセットされる。
アップストリーム・フローでは、VPI（最上位８ビッ
ト）が０に等しい支流セルだけが受け入れられ、それら
が翻訳されたとき、レジスタ102−32の値がVPI（最上位
８ビット）に挿入される。
集合VPI/VCI翻訳及び宛先テーブル122−20内の各ポジ
ション（アドレス）に対して、対応するポジションがEP
Dテーブル122−25内にある。EPDテーブル122−25は、EP
Dを処理するために必要なATM接続当たりの情報を含んで
いる。EPDテーブル122−25が使用されるのは、VPI/VCI
認識テーブル122−10でEPDセレクト・ビットがセットさ
れている場合だけである。
ション（アドレス）に対して、対応するポジションがEP
Dテーブル122−25内にある。EPDテーブル122−25は、EP
Dを処理するために必要なATM接続当たりの情報を含んで
いる。EPDテーブル122−25が使用されるのは、VPI/VCI
認識テーブル122−10でEPDセレクト・ビットがセットさ
れている場合だけである。
11.0 エピローグ このように、マルチサービス回路20の中心部はATMコ
ア60である。ATMコア60は、集積されたループバック・
バッファとCPUバッファとサービス品質バッファとを備
えている。都合のよいことに、ATMコア60は非常に柔軟
であり、その構造および動作は、支流ユートピア・イン
タフェースで、たとえばサービス・インタフェース64で
接続されているサービス装置の種類によらない。
ア60である。ATMコア60は、集積されたループバック・
バッファとCPUバッファとサービス品質バッファとを備
えている。都合のよいことに、ATMコア60は非常に柔軟
であり、その構造および動作は、支流ユートピア・イン
タフェースで、たとえばサービス・インタフェース64で
接続されているサービス装置の種類によらない。
ATMコア60は、図示した実施例では、サービス・イン
タフェース64で８チャネルをサポートする集積回路であ
る。これらのチャネルのうちの３チャネルに対しては、
各方向に対してCPUバッファが設けられている。これ
は、CPU40とこれら３個のサービス装置の各々との間で
セルを分配できるということを意味する。
タフェース64で８チャネルをサポートする集積回路であ
る。これらのチャネルのうちの３チャネルに対しては、
各方向に対してCPUバッファが設けられている。これ
は、CPU40とこれら３個のサービス装置の各々との間で
セルを分配できるということを意味する。
サービス・インタフェース64により与えられるマルチ
物理ユートピア・インタフェースは、将来のサービス
（たとえば、AAL5・SARおよびイーサネット）の統合を
受け入れる。更に、図示した実施例では８チャネルが設
けられているが、ATMコア60はより大きな数（たとえ
ば、16チャネル）に拡大することができる。
物理ユートピア・インタフェースは、将来のサービス
（たとえば、AAL5・SARおよびイーサネット）の統合を
受け入れる。更に、図示した実施例では８チャネルが設
けられているが、ATMコア60はより大きな数（たとえ
ば、16チャネル）に拡大することができる。
都合のよいことに、本発明のマルチサービス回路20
は、事実上完全にハードウェアに基づく集積回路であ
る。マルチサービス回路20はそれ自体、プロセッサに基
づくユニットと比べて、高データレートおよび低消費電
力などの他の利点がある。
は、事実上完全にハードウェアに基づく集積回路であ
る。マルチサービス回路20はそれ自体、プロセッサに基
づくユニットと比べて、高データレートおよび低消費電
力などの他の利点がある。
現在最も実用的な好適実施例と考えられるものについ
て本発明を説明してきたが、本発明は、開示された実施
例に限定されるものではなくて、請求の範囲の趣旨およ
び範囲に含まれる種々の変形および同等の配置を包含す
るものであることが理解されるはずである。たとえば、
マルチサービス回路20は、その中にCPU40が含まれるよ
うに構成することができる。
て本発明を説明してきたが、本発明は、開示された実施
例に限定されるものではなくて、請求の範囲の趣旨およ
び範囲に含まれる種々の変形および同等の配置を包含す
るものであることが理解されるはずである。たとえば、
マルチサービス回路20は、その中にCPU40が含まれるよ
うに構成することができる。
Claims (13)
- 【請求項１】情報を運ぶセルを外部インタフェースで受
信し、プロセッサによって制御されるマルチサービス回
路であって、 異なる電気通信サービスを処理する複数のサービス装置
と、 該複数のサービス装置と前記外部インタフェースとの間
に接続された、前記外部インタフェースから前記サービ
ス装置にセルを伝送するためのダウンストリーム側と前
記サービス装置から前記外部インタフェースにセルを伝
送するためのアップストリーム側とを備えたマルチプレ
クサ／デマルチプレクサ・コアであって、前記ダウンス
トリーム側がダウンストリーム・デマルチプレクサとダ
ウンストリーム・マルチプレクサとを備えている、マル
チプレクサ／デマルチプレクサ・コアと、を具備し、 前記ダウンストリーム・デマルチプレクサが、前記外部
インタフェースから受信したセルを、 （１）前記ダウンストリーム・マルチプレクサの入力
に、または、 （２）（ａ）前記ダウンストリーム側から前記アップス
トリーム側にルーチングされたセルを記憶するダウンス
トリーム・ループバック・バッファと （ｂ）プロセッサとの一方に、 ルーチングする役目を果たす、 マルチサービス回路。 - 【請求項２】前記ダウンストリーム・マルチプレクサ
が、前記サービス装置に伝送するために、 （１）前記ダウンストリーム・デマルチプレクサ、また
は、 （２）（ａ）前記アップストリーム側から前記ダウンス
トリーム側にルーチングされたセルを記憶するアップス
トリーム・ループバック・バッファと （ｂ）プロセッサとの一方 からセルを得る役目を果たす、請求項１記載のマルチサ
ービス回路。 - 【請求項３】セルが前記ダウンストリーム・デマルチプ
レクサから前記ダウンストリーム・マルチプレクサにル
ーチングされるときを除いて、前記ダウンストリーム・
デマルチプレクサと前記ダウンストリーム・マルチプレ
クサとが独立な同時動作を行うことができる、請求項２
記載のマルチサービス回路。 - 【請求項４】前記アップストリーム側が、アップストリ
ーム・デマルチプレクサとアップストリーム・マルチプ
レクサとを備え、 前記アップストリーム・デマルチプレクサが、前記サー
ビス装置から受信したセルを、 （１）前記アップストリーム・デマルチプレクサと前記
アップストリーム・マルチプレクサとの間に配置された
バッファ部と、 （２）（ａ）前記アップストリーム・ループバック・バ
ッファ、または、 （ｂ）プロセッサと にルーチングする役目を果たす、請求項１記載のマルチ
サービス回路。 - 【請求項５】前記アップストリーム・デマルチプレクサ
が、前記サービス装置から受信したセルおよび前記プロ
セッサから受信したセルを、 （１）前記アップストリーム・デマルチプレクサと前記
アップストリーム・マルチプレクサとの間に配置された
前記バッファ部と、 （２）（ａ）前記アップストリーム・ループバック・バ
ッファ、または、 （ｂ）プロセッサと にルーチングする役目を果たす、請求項１記載のマルチ
サービス回路。 - 【請求項６】情報を運ぶセルを外部インタフェースで受
信し、プロセッサによって制御されるマルチサービス回
路であって、 異なる電気通信サービスを処理する複数のサービス装置
と、 該複数のサービス装置と前記外部インタフェースとの間
に接続された、前記外部インタフェースから前記サービ
ス装置にセルを伝送するためのダウンストリーム下り側
と前記サービス装置から前記外部インタフェースにセル
を伝送するためのアップストリーム側とを備えたマルチ
プレクサ／デマルチプレクサ・コアであって、前記アッ
プストリーム側がアップストリーム・マルチプレクサと
アップストリーム・デマルチプレクサとを備えている、
マルチプレクサ／デマルチプレクサ・コアとを具備し、 前記アップストリーム・デマルチプレクサが、前記サー
ビス装置から受信したセルを、 （１）前記アップストリーム・デマルチプレクサと前記
アップストリーム・マルチプレクサとの間に配置された
バッファ部と、 （２）（ａ）前記アップストリーム側から前記ダウンス
トリーム側にセルをルーチングするアップストリーム・
ループバック・バッファ、または、 （ｂ）プロセッサと にルーチングする役目を果たす、 マルチサービス回路。 - 【請求項７】前記アップストリーム・デマルチプレクサ
が、前記サービス装置から受信したセルと前記プロセッ
サから受信したセルを、 （１）前記アップストリーム・デマルチプレクサと前記
アップストリーム・マルチプレクサとの間に配置された
バッファ部と、 （２）（ａ）前記アップストリーム・ループバック・バ
ッファ、または、 （ｂ）プロセッサと にルーチングする役目を果たす、請求項６記載のマルチ
サービス回路。 - 【請求項８】前記アップストリーム・マルチプレクサ
が、前記外部インタフェースに印加するために前記バッ
ファ部および前記ダウンストリーム・ループバック・バ
ッファの一方からセルを得る役目を果たす、請求項７記
載のマルチサービス回路。 - 【請求項９】モデム／トランシーバからのATMセルを外
部インタフェースで受信し、プロセッサによって制御さ
れるマルチサービス回路であって、 異なる電気通信サービスを処理する複数のサービス装置
と、 該複数のサービス装置と前記外部インタフェースとの間
に接続されたマルチプレクサ／デマルチプレクサ・コア
とを具備し、 該マルチプレクサ／デマルチプレクサ・コアが、 前記外部インタフェースから前記サービス装置にセルを
伝送するための、ダウンストリーム・デマルチプレクサ
およびダウンストリーム・マルチプレクサを備えたダウ
ンストリーム側と、前記サービス装置から前記外部イン
タフェースにセルを伝送するための、アップストリーム
・マルチプレクサおよびアップストリーム・デマルチプ
レクサを備えたアップストリーム側と、 前記ダウンストリーム側から前記アップストリーム側に
ルーチングされたセルを記憶するためのダウンストリー
ム・ループバック・バッファと、 前記アップストリーム側から前記ダウンストリーム側に
ルーチングされたセルを記憶するためのアップストリー
ム・ループバック・バッファと、を含み、 前記ダウンストリーム・デマルチプレクサが、前記外部
インタフェースから受信したセルを前記ダウンストリー
ム・ループバック・バッファ，前記プロセッサおよび前
記ダウンストリーム・マルチプレクサの入力の一つにル
ーチングする役目を果たし、 前記ダウンストリーム・マルチプレクサが、前記サービ
ス装置に伝送するために前記ダウンストリーム・デマル
チプレクサ，前記アップストリーム・ループバック・バ
ッファおよび前記プロセッサの一つからセルを得る役目
を果たし、 前記アップストリーム・デマルチプレクサが、前記サー
ビス装置から受信したセルおよび前記プロセッサから受
信したセルを前記アップストリーム・ループバック・バ
ッファ，前記プロセッサおよび前記アップストリーム・
デマルチプレクサと前記アップストリーム・マルチプレ
クサとの間に配置されたバッファ部の一つにルーチング
する役目を果たし、 前記アップストリーム・マルチプレクサが、前記外部イ
ンタフェースに印加するために前記バッファ部および前
記ダウンストリーム・ループバック・バッファの一方か
らセルを得る役目を果たす、 マルチサービス回路。 - 【請求項１０】前記アップストリーム・マルチプレクサ
が、前記外部インタフェースに印加するために前記バッ
ファ部および前記ダウンストリーム・ループバック・バ
ッファの一方からセルを得る役目を果たす、請求項1,6,
9のいずれかに記載のマルチサービス回路。 - 【請求項１１】前記サービス装置の少なくとも一つがAT
MFトランシーバである、請求項1,6,9のいずれかに記載
のマルチサービス回路。 - 【請求項１２】前記サービス装置の少なくとも一つが、
（１）PCMインタフェース，（２）E1インタフェースお
よび（３）T1インタフェースの一つとインタフェースす
るエミュレータである、請求項1,6,9のいずれかに記載
のマルチサービス回路。 - 【請求項１３】モデム／トランシーバからのATMセルを
外部インタフェースで受信し、プロセッサによって制御
され、チップとして製造されるマルチサービス回路であ
って、 異なる電気通信サービスを処理する複数のサービス装置
と、 該複数のサービス装置と前記外部インタフェースとの間
に接続されたマルチプレクサ／デマルチプレクサ・コア
と、 該コアを前記複数のサービス装置に接続する内部インタ
フェースとを具備し、 ダウンストリーム方向では、前記コアが、前記外部イン
タフェースから受信したセルを、前記内部インタフェー
スを介して前記複数のサービス装置の一つに、前記プロ
セッサに、または、前記外部インタフェースに、ルーチ
ングし、 アップストリーム方向では、前記コアが、前記内部イン
タフェースを介して前記複数のサービス装置から受信し
たセルおよび前記プロセッサから受信したセルを前記外
部インタフェース、前記プロセッサおよび前記内部イン
タフェースの一つにルーチングする、 マルチサービス回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/009,535 | 1998-01-20 | ||
| US09/009,535 US6256308B1 (en) | 1998-01-20 | 1998-01-20 | Multi-service circuit for telecommunications |
| PCT/SE1998/002466 WO1999037117A1 (en) | 1998-01-20 | 1998-12-30 | Multi-service circuit for telecommunications |
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| Publication Number | Publication Date |
|---|---|
| JP2000513546A JP2000513546A (ja) | 2000-10-10 |
| JP3342500B2 true JP3342500B2 (ja) | 2002-11-11 |
Family
ID=21738256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53710299A Expired - Fee Related JP3342500B2 (ja) | 1998-01-20 | 1998-12-30 | 電気通信用マルチサービス回路 |
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| KR (1) | KR100683990B1 (ja) |
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| CA (1) | CA2284175C (ja) |
| HK (1) | HK1027934A1 (ja) |
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| WO (1) | WO1999037117A1 (ja) |
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