KR20010005539A - 통신용 다중-서비스 회로 - Google Patents

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KR20010005539A
KR20010005539A KR1019997008598A KR19997008598A KR20010005539A KR 20010005539 A KR20010005539 A KR 20010005539A KR 1019997008598 A KR1019997008598 A KR 1019997008598A KR 19997008598 A KR19997008598 A KR 19997008598A KR 20010005539 A KR20010005539 A KR 20010005539A
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클라스 노린, 쿨트 헬스트룀
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Abstract

다중-서비스 집적화 하드웨어회로(20)는 외부 인터페이스(62)와 상이한 전기통신 서비스들을 취급하는 다수의 온-보드 서비스장치(701, 702, 72 및 74)들 간에 셀들을 송신한다. 온-보드 서비스장치는 하나 또는 그 이상의 ATM 송수신기(701, 702)와, 유토피아 2 레벨 장치(74)와 그리고 PCM 인터페이스(301, 302)와 E1 또는 T1 인터페이스(32)와 인터페이스하는 회로 에뮬레이터(72)를 포함한다. 다중-서비스 회로는 외부 인터페이스(62)에 연결되고 또한 내부 인터페이스(64)를 통해 다수의 서비스 장치들에 연결되는 멀티플렉서/디멀티플렉서 코어(60)를 포함한다. 설명한 실시예에서, 외부 인터페이스(62)와 내부 인터페이스(64)들은 유토피아 레벨 2 인터페이스이다.

Description

통신용 다중-서비스 회로{MULTI-SERVICE CIRCUIT FOR TELECOMMUNICATIONS}
현재는, 하나의 통신 네트워크를 이용하여 다중 서비스를 제공하는 것이 바람직하다. 예컨대, 비디오, 음성, 전화통신, 데이터 그리고 그 밖의 쌍방향 및 멀티미디어(multimedia) 서비스 등과 같은 상이한 서비스들은 물리적 매체, 예를 들어 외부 네트워크의 물리적 인터페이스를 통해 반송할 수가 있다.
종합적인 다중 서비스 시스템을 감당할 수 있는 그러한 외부 네트워크의 물리적 인터페이스의 한 예가, 광-동축 복합(hybrid fiber-coax)(HFC) 네트워크이다. HFC 네트워크에 있어서, 전파 중계소는 다양한 소스들(sources)[예를 들어, 아날로그 텔레비전, 인터넷 액세스, 요구불 디지털 비디오(digital video on-demand)]로부터 신호를 수신하여, 상기의 다양한 신호를 반송하는 광신호를 분배센터 또는 노드(node)로 분배한다. 분배센터에서 상기의 광 신호를 변환하여, 이용자 영역에 있는 망 인터페이스 장치(network interface units)(NIU) 또는 망 단말장치(network terminals)(NTs)로 재분배한다. 상기의 망 인터페이스 장치는 내부 송수신기 (transceiver)(예를 들어, 모뎀)를 이용하여 HFC 신호를 수신하여, 텔레비전과, 개인용 컴퓨터, 그리고 전화 등에 적절한 채널을 분배한다.
다른 형태의 외부 네트워크의 물리적 인터페이스들이 출현하고 있다. 이러한 다른 형태의 외부 네트워크 인터페이스들은 예컨대, 광 가입자(Fiber-To-The-Home)(FTTH) 전송망 및 메가비트 속도(Megabit-speed)의 디지털 가입자 회선(Digital Subscriber line;xDSL) 전송망을 포함한다. 상기의 xDSL 전송망은 전용 전화선을 이용한다.
외부 네트워크의 물리적 인터페이스의 유형과는 별개로, 네트워크 프로토콜 (protocol) 인터페이스 역시 중요하다. 범용적인 한 네트워크 프로토콜 인터페이스는 비동기 전송방식(Asynchronous Transfer Mode;ATM)이다. ATM은 패킷(packet) 지향의 전송방식으로서, 비동기 시분할 다중화 기법을 이용한다. 패킷들은 셀이라 부르고 또한 고정된 크기를 갖는다. 하나의 ATM 셀은 53 개의 옥텟(octet)으로 구성되며, 이들 중 5 개는 헤더(header)를 형성하고, 48 개는 "페이로드(payloak)" 또는 상기 셀의 정보영역을 구성한다. 상기 ATM 셀의 헤더는, 셀이 이동할 ATM 네트워크에서의 접속을 식별하기 위해 이용하는 두 가지 퀀티티(quantities), 즉 VPI(Vitual Path Identifier) 와 VCI(Vitual Channel Identifier)를 포함한다. 일반적으로, 상기의 가상 경로는 네트워크의 두 개의 스위칭들 노드 사이에 규정되어 있는 주된 경로를 의미하며; 가상 채널은 상기 주된 경로 각각에서 특정한 하나의 접속을 의미한다.
ATM 기술에 사용되는 많은 형식과 인터페이스가 표준화되어 있다. 예컨대, ATM은 ITU 표준화의 당면 과제인 여러 개의 "적응층(adaptation layers)"을 갖는다. 이 외에도, "유토피아(Utopia) 레벨 2"로 알려져 있는 ATM 인터페이스가 표준화되었는데, 이는 1995년 6월의 ATM 포럼, 기술 위원회, Utopia level 2, Version 1.0, af-phy-0039.000 에 나타나 있다.
다중 서비스 환경에 있어서, 상기의 망 인터페이스 장치는, 현재의 서비스뿐만 아니라, 다른 형태의 외부 네트워크의 물리적 인터페이스와 그 밖의 다른 서비스 수용할 수 있도록 유연성이 있어야만 한다.
몇몇 인터페이스 장치들은 상보적인 하드웨어 블럭을 가지는 프로세서 코어(core)를 사용한다. 예컨대, 모토로라(Motorola) 860 AR 회로는, 컨트롤 프로세서 코어와, ATM SAR 기능을 처리하도록 제작되는 ATM SAR 프로세서 코어(예를 들어, ALL5), 그리고 이더넷(ethernet) 기능을 다루는 이더넷 컨트롤러를 갖는다.
프로세서를 기반으로 하는 망 인터페이스 장치는 사용자에 따라 유연성을 갖는데, 이는 사용자 프로세서(들)가 실행하는 소프트웨어를 교환함으로써 상기의 기능을 쉽게 변경할 수 있기 때문이다. 그러나, 프로세서를 기반으로 하는 망 인터페이스 장치는 또한 단점을 갖는다. 한 단점은, 주된 기능을 사용자가 소프트웨어로 구현하여야 한다는 것인데, 이는 실행하기가 어려우며 또한 설계시에 상당한 노력을 필요로 할 수 있다. 두 번째 단점은, 프로세서를 기반으로 한 상기 장치를 이용하여 얻을 수 있는 데이터 전송율이 제한된다는 것이다. 세 번째 단점은 전력소비가 상당히 많다는 것이다.
그러므로, 필요한 사항 및, 본 발명의 목적은, 유연성 있고 효과적인, 주로 하드웨어를 기반으로 한 망 인터페이스 장치이다.
본 발명은 통신, 및 특히 외부 네트워크의 물리적 인터페이스(interface)가 공급하는 다중 서비스의 제공에 관한 것이다.
본 발명의 상기의 그리고 그 밖의 목적, 특징, 및 잇점은, 첨부한 도면에서 설명하는 바와 같이, 바람직한 실시예에 대한 다음의 더 상세한 설명으로 명백해질 것이며, 도면 전체에 걸쳐 참조 문자들은 동일한 부분을 나타낸다. 상기의 도면은 반드시 비교, 즉 강조를 위한 것은 아니며, 대신 본 발명의 원리를 설명하고자 하는 것이다.
도 1은 본 발명의 실시예에 따른 다중-서비스 회로의 구성도.
도 2는 도 1의 다중-서비스 회로에 포함되어 있는 ATM 코어의 개략도.
도 2a는 도 2의 ATM 코어의 다운스트림 측의 개략도.
도 2b는 도 2의 ATM 코어의 업스트림 측의 개략도.
도 3a는 도 2의 ATM 코어의 다운스트림 측 디멀티플렉서가 수행하는 일반적인 단계들을 보여주는 흐름도.
도 3b는 도 2의 ATM 코어의 다운스트림 측 멀티플렉서가 수행하는 일반적인 단계들을 보여주는 흐름도.
도 4a는 도 2의 ATM 코어를 통한 VP 교차접속을 나타내는 개요도.
도 4b는 도 2의 ATM 코어를 통한 VC 교차접속을 나타내는 개요도.
도 5는 도 2의 ATM 코어에 포함되어 있는 버퍼 영역의 개략도.
도 5a는 도 2의 ATM 코어에 포함되어 있는 버퍼 영역의 메모리 맵(map)의 개략도.
도 6은 도 1의 다중-서비스 회로에 포함되어 있는 회로 에뮬레이션(CE) 장치의 연결을 보여주는 개략도.
도 6a는 도 6의 회로 에뮬레이션(CE) 장치의 개략도.
도 6b(1) 은 도 6의 회로 에뮬레이션(CE) 장치가 수행하는 셀 패킷화를 보여주는 개략도로서, 특히 형성되어 있는 64 kbps 채널에 있어서 완전히 채워진 셀을 보여주는 개략도.
도 6b(2)는 도 6의 회로 에뮬레이션(CE) 장치가 수행하는 셀 패킷화를 보여주는 개략도로서, 특히 형성되어 있는 64 kbps 채널에 있어서 부분적으로 채워진 셀을 보여주는 개략도.
도 7a는 도 6의 회로 에뮬레이션(CE) 장치가 수행하는 셀 패킷화를 보여주는 개략도로서, 특히 E1 송신을 위한 셀을 보여주는 개략도.
도 7b는 도 6 의 회로 에뮬레이션(CE) 장치가 수행하는 셀 패킷화를 보여주는 개략도로서, 특히 T1 송신을 위한 셀을 보여주는 개략도.
도 8은, 예를 들어 도 6의 회로 에뮬레이션(CE) 장치에서 발생하는 셀 지연 변화(cell delay variation)(CDV)를 보여주는 개략도.
도 9a, 도 9b, 도 9c, 도 9d, 그리고 도 9e 는, 도 6의 회로 에뮬레이션(CE) 장치에 구비되어 있는 버퍼내로, 각각 상이한 동작 상태에 있는 옥텟의 매핑 (mapping)을 보여주는 개략도.
도 10은 도 6의 회로 에뮬레이션(CE) 장치 내에 부분적으로 채워져 있는 두 개의 단일 64 kbps 베어러(bearer) 셀의 비패킷화를 보여주는 개략도.
도 11은 도 6의 회로 에뮬레이션(CE) 장치에 의해 소실되고 또한 잘못 삽입된 셀들의 처리를 보여주는 개략도.
도 12는 도 6의 회로 에뮬레이션(CE) 장치에 의한 다운스트림 전송속도의 동기화를 보여주는 개략도.
도 13은 도 1의 다중-서비스 회로에 포함되어 있는 유토피아 버퍼의 개략도.
도 14는 도 1의 다중-서비스 회로에 포함되어 있는 ATMF 송수신기의 개략도.
도 15는 도 1의 다중-서비스 회로에 포함되어 있는 CPU 블럭이 수행하는 판독과 기록 처리를 보여주는 개략도.
도 16은 도 1의 다중-서비스 회로에 포함되어 있는 CPU 블럭이 수행하는 인터럽드(interrupt) 처리를 보여주는 개략도.
도 17a 와 도 17b는 도 2의 ATM 코어의 디멀티플렉서와 번역기 (translator), 그리고 다운스트림 멀티플렉서 각각에 대한 VPI/VCI 테이블의 개략도.
다중 서비스 집적회로는, 외부 인터페이스와 상이한 전기통신 서비스를 다루는 다수의 내장된 서비스 장치들 간에 셀들을 전송한다. 상기의 내장 서비스 장치는 하나 또는 그 이상의 ATMF 송수신기, 하나의 유토피아(Utopia) 레벨 2 장치, 그리고 PCM 인터페이스; E1 인터페이스; 그리고 T1 인터페이스 중의 하나와 인터페이스 접속하는 에뮬레이터(emulator)를 포함한다. 상기의 다중 서비스 회로는 멀티플렉서(multiplexer)/디멀티플렉서(demultiplexer) 코어를 포함하는데, 이 코어는 외부 인터페이스에 연결되고 그리고 내부 인터페이스를 통해 복수의 서비스 장치에 연결된다. 설명할 실시예에 있어서, 외부 인터페이스 및 내부 인터페이스는 유토피아 레벨 2 인터페이스이다.
상기의 멀티플렉서/디멀티플렉서는, 외부 인터페이스에서부터 서비스 장치로 셀을 송신하는 다운스트림(downstream) 측과, 서비스 장치에서부터 외부 인터페이스로 셀을 송신하는 업스트림(upstream) 측을 갖는다. 상기의 다운스트림 측은 다운스트림 디멀티플렉서와 다운스트림 멀티플렉서를 가지며 ; 이 뿐만 아니라, 다운스트림 측에서부터 업스트림 측으로 향해 가는 셀들을 저장하기 위한 다운스트림 루프-백 버퍼(loop-back buffer)를 갖는다. 상기의 업스트림 측은 업스트림 디멀티플렉서와 업스트림 멀티플렉서를 가지며 ; 이 뿐만 아니라, 업스트림 측에서부터 다운스트림 측으로 향해 가는 셀들을 저장하기 위한 업스트림 루프-백 버퍼를 갖는다.
다운스트림 측에 있어서, 다운스트림 디멀티플렉서는 외부 인터페이스로부터 수신한 셀을 다운스트림 루프-백 버퍼와, 프로세서 및 다운스트림 멀티플렉서의 입력들 중 하나로 보내는 기능을 한다. 다운스트림 멀티플렉서는 내부 인터페이스를 통해 서비스장치들로 전송을 위해 다운스트림 디멀티플렉서와, 업스트림 루프-백 버퍼, 그리고 프로세서들 중 하나로부터 셀을 얻는 기능을 한다.
업스트림 측에 있어서, 업스트림 디멀티플렉서는 서비스 장치와 프로세서로부터 수신한 셀들을 업스트림 루프-백 버퍼와, 프로세서와 그리고 업스트림 디멀티플렉서와 업스트림 멀티플렉서 사이에 위치한 버퍼링 영역 중 하나로 보내는 기능을 한다. 업스트림 멀티플렉서는 외부 인터페이스로 인가를 위해 버퍼링 영역과 다운스트림 루프-백 버퍼 중의 하나로부터 셀을 얻는 기능을 한다.
다음의 설명에 있어서는, 제약없이 설명을 목적으로, 본 발명의 완전한 이해를 돕기 위해서, 특정 구조, 인터페이스, 기술 등과 같은 특정한 세부사항을 설명한다. 그러나, 이러한 특정한 세부사항에서 벗어난 그 밖의 실시예에서 본 발명을 실용화할 수도 있다는 것을, 본 기술분야의 당업자라면 잘 알 것이다. 그 밖의 경우에서는, 불필요한 설명으로 본 발명에 대한 설명이 모호해지는 것을 막기위해, 잘 알려져있는 장치, 회로, 및 방법등에 대한 상세한 설명은 생략한다.
1.0 다중-서비스 회로 개요
도 1은 다중-서비스 회로(20)를 나타내는 것으로서, 상기 회로는 모뎀/송수신기 칩셋(chip set) (22)에 연결되고, ATM 셀에 포함되어 있는 데이터를 양방향으로(to and form) 다른 서비스 인터페이스로 분배한다. 다중-서비스 회로(20)가 데이터를 분배하는 소정의 서비스 인터페이스는, 인터페이스(301과 302)(두 가지 모두 ATMF 25.6 인터페이스임)와; 인터페이스(32); 그리고 인터페이스(34)(유토피아 레벨 2 인터페이스[슬레이브;종속])를 포함한다. 인터페이스(32)는 (예를 들어, 회선 회로(36)를 통해 네 개의 POTS 또는 하나의 ISDN 을 지원하는 최고 4개의 64 kbps 채널을 위한) PCM 인터페이스로 도시되어 있지만, 인터페이스(32)는 E1/T1 인터페이스일 수 있다.
예컨대, 다중-서비스 회로(20)는, 예를 들어 HFC와 같은 다중-서비스 환경에서 서비스들을 분배하고 또한 서비스들과 인터페이스하기 위해 망 단말장치(NT)에서 사용할 수 있다. 다중-서비스 회로(20)는 HFC에만 적용이 한정되는 것이 아니라, xDSL 및 FTTH 와 같은 다른 형태의 네트워크에도 사용할 수 있다.
다중-서비스 회로(20)는, CPU 버스(42)로 다중-서비스 회로(20)가 연결되는 중앙처리장치(CPU)(40)에 종속적으로 동작한다. CPU 버스(42)는 또한, 기억장치 (memory unit)(44)와 모뎀/송수신기(22)에도 연결된다. CPU 버스(42)는 표 6에 나타나 있는 신호를 반송한다. CPU(40)는 이더넷(E/N) 송수신기(46)를 통해 트위스트 페어 케이블(twisted pair cable)을 통해 10 Mbps의 물리적 인터페이스(48)에 연결된다.
내부적으로, 다중-서비스 회로(20)는 ATM 코어(60)로 알려져 있는 ATM 멀티플렉싱/디멀티플렉싱 장치를 포함하는데, 이는 도 2와 관련하여 아래에서 더 상세히 설명된다. ATM 코어(60)는, 모뎀/송수신기 인터페이스(62)에 의해 "집합체 (aggregate)" 측에 연결되고, 서비스 인터페이스(64)에 의해 "종속체(tributary)" 측에 연결된다. 모뎀/송수신기 인터페이스(62)와 서비스 인터페이스(64) 둘다는 유토피아 2 레벨 인터페이스이다. 표 2 에 나타나 있는 신호를 갖는 모뎀/송수신기 인터페이스(62)는, 모뎀/송수신기(62)를 독립적이게 하는 마스터(master) 인터페이스이다. 서비스 인터페이스(64)는 내부의 유토피아 인터페이스이며, ATM 포럼, 유토피아 레벨 2 에 의해 정의되어 있다.
서비스 인터페이스(64)는 ATM 코어(60)를 4 개의 서비스 장치에 연결한다. ATM 코어(60)는 ATM 층을 의미하며, 상기의 서비스 장치는 물리층을 의미한다. 특히, 서비스 인터페이스(64)는, 두 개의 ATMF 송수신기(701, 702) 각각과; 회로 에뮬레이션 장치(72)와; 그리고 유토피아 버퍼(74)에 ATM 코어(60)를 연결한다. ATMF 송수신기(701)는 ATMF 인터페이스(301)에 연결되며; ATMF 송수신기(702)는 ATMF 인터페이스(302)에 연결된다. ATMF 인터페이스(301과 302)는 표 4 에 나타나 있는 신호를 반송한다. 회로 에뮬레이션 장치(72)는 인터페이스(32)에 연결되며; 유토피아 버퍼(74)는 인터페이스(34)에 연결된다. 인터페이스(32)는 표 3에 나타나 있는 신호를 반송하며; 인터페이스(34)는 표 5에 나타나 있는 신호를 반송한다.
다중-서비스 회로(20)는 CPU 블럭(71)을 포함하는데, 이 블럭을 통해 ATM 코어(60)가 CPU 버스(42)에 연결되어 최종적으로 CPU(40)로 연결된다. 내부 CPU 버스(73)는 CPU 블럭(71)을 ATM 코어(60) 뿐만 아니라, 상기의 서비스 장치들(701, 702, 72, 및 74)에 연결한다. 단지, 서비스 인터페이스(64)만이 ATM 코어(60)를 상기의 서비스 장치들(701, 702, 72, 및 74)에 연결한다.
2.0 ATM 코어
도 2는 ATM 코어(60)의 구조를 보여준다. 도 2에 있어서, 내부 CPU 버스(73)는, ATM 코어(60)를 다운스트림 측(도 2 에서 버스(73) 위)과 업스트림 측(도 2 에서 버스(73) 아래)으로 분리시키는 기능을 한다.
ATM 코어(60)의 다운스트림 측은, 모뎀/송수신기 인터페이스(62)의 수신영역(62R)에 연결되는 입력단자(terminal)를 갖는, 다운스트림 디멀티플렉서 및 번역기(102)를 포함한다. 다운스트림 디멀티플렉서 및 번역기(102)의 각기 다른 출력 단자들은, 다운스트림 멀티플렉서(104)와; 다운스트림 판독 CPU 버퍼(106)와; 그리고 다운스트림 루프-백 버퍼(108)에 연결된다. 상기의 다운스트림 판독 CPU 버퍼(106)는 내부 CPU 버스(73)에 연결된다. 내부 CPU 버스(73)는 또한, 선로(110)로 나타낸 바와 같이, 다운스트림 디멀티플렉서 및 번역기에 VPI/VCI 구성 정보를 제공하는데 이용된다.
다운스트림 멀티플렉서(104)는 각기 다른 입력단자들을 갖는데, 이들 입력 단자들은, 상기에서 설명한 바와 같이 다운스트림 디멀티플렉서 및 번역기(102)의 출력단자 뿐만 아니라, 다운스트림 기록 CPU 버퍼 셋트(116)와 업스트림 루프-백 버퍼(118)에 연결된다. 다운스트림 멀티플렉서(104)의 출력단자는 서비스 인터페이스(64)내에 있는 송신부(64T)에 연결된다.
ATM 코어(60)의 업스트림 측은 업스트림 디멀티플렉서 및 번역기(122)와 업스트림 멀티플렉서(124)를 포함한다. 업스트림 디멀티플렉서 및 번역기(122)의 제 1 입력은 서비스 인터페이스(64)의 수신부(64R)에 연결된다. 업스트림 디멀티플렉서 및 번역기(122)의 제2 입력은, 업스트림 판독 CPU 버퍼(126)에 연결된다. 선로(120)로 나타낸 바와 같이, CPU(40)는 업스트림 디멀티플렉서 및 번역기(122)의 VPI/VCI 테이블을 갱신(update)한다. 업스트림 디멀티플렉서 및 번역기(122)의 각기 다른 출력단자들은, 업스트림 루프-백 버퍼(118)와; 업스트림 CPU 기록 버퍼 셋트(136)와; 그리고 (버퍼 영역(140)을 통해) 업스트림 멀티플렉서(124)에 연결된다.
업스트림 멀티플렉서(124)의 제1 입력단자는 다운스트림 루프-백 버퍼(108)에 연결된다. 업스트림 멀티플렉서(124)의 제2 입력단자는 버퍼 영역(140)의 출력에 연결된다. 업스트림 멀티플렉서(124)의 출력단자는 모뎀/송수신기 인터페이스 (62) 내에 있는 송신부(62T)에 연결된다.
버퍼 영역(140)은, 예컨대, 각기 다른 형태의 서비스 특성에 대해 복수의 내부 큐(queues)들을 포함한다. 설명한 실시예에 있어서, 버퍼 영역(140)은 각각, 1421에서 1424의 숫자로 나타나 있는 제1 내지 제4버퍼를 포함한다. 버퍼 영역(140)에 입력된 셀은, 예컨대 큐들의 서비스 특성에 따라서, 큐(1421에서 1424)들 중 적절한 것으로 향해 간다.
이 외에도, 얼리 패킷 디스카드(early packet discard;EPD)(144)가 또한, 업스트림 디멀티플렉서 및 번역기(122)의 일부로서 제공된다. 함께 PDU(Packet Data Unit)를 함께 형성하는 일련의 셀들이 큐 또는 버퍼에 막 저장되기 시작하면, 전체 PDU 를 버릴것인지 결정할 수가 있다. 예컨대, 큐 또는 버퍼가 전체 PDU 를 수용할 공간이 부족하다면, 전체 PDU 를 버리는 것이 필요할 수도 있다. PDU 의 일부만을 저장하기 보다는 오히려, 전체 PDU를 버리는 것이 낫다. 예컨대, 도 2에서 얼리 패킷 디스카드(EPD)에 대한 소정의 설명은, 그렇지 않을 경우에는 큐들(1421에서 1424) 중 하나에 저장될 셀이, 업스트림 디멀티플렉서 및 번역기(122)에 의해 얼리 패킷 디스카드되게 된다는 것을 보여주기 위한 것이다.
이하에서 더 상세히 설명하는 바와 같이, 도 2의 화살표(150)로 나타낸 다운스트림 방향으로, 모뎀/송수신기(22)로부터 얻은 셀들은 서비스 장치(701, 702, 72, 그리고 74)들 중 하나 또는 다운스트림 판독 CPU 버퍼(106)로 분배된다. 셀들은 또한, 다운스트림 기록 CPU 버퍼 셋트(116)에서부터 판독되어, 서비스 장치(701, 702, 72, 그리고 74)로 전송된다. 도 2에서 화살표(152)로 나타낸 다운스트림 방향으로, ATM 코어(60)는 서비스 장치(701, 702, 72, 그리고 74)들로부터 ATM 셀들을 판독하여, 업스트림 CPU 기록 버퍼 셋트(136) 또는 모뎀/송수신기(22)로 분배한다. 셀들은 또한, 업스트림 기록 CPU 버퍼(126)에서 판독되어 모뎀/송수신기(22)로 전송된다.
3.0 셀 흐름
3.1 다운스트림 셀 흐름
모뎀/송수신기 인터페이스(62)의 영역(62R)이 가용 셀을 가지자마자, 상기의 셀이 판독되어, 다운스트림 디멀티플렉서 및 번역기(102)가 상기 입력 셀(incoming cell)의 VPI/VCI 를 조사한다. 이러한 점에 있어서, 다운스트림 디멀티플렉서 및 번역기(102)는 CPU(40)에 의해 구성되는 VPI/VCI 테이블을 갖는다. 이러한 VPI/VCI 테이블은 도 17a와 관련하여 더 상세히 설명된다. 상기 입력 셀의 VPI/VCI 를 근거로 하여, 다운스트림 디멀티플렉서 및 번역기(102)의 VPI/VCI 테이블 내에서 조사(look up) 기능이 수행되어, 상기 셀의 물리적인 수신지(목적지) 뿐만 아니라, 셀이 ATM 코어를 떠날때 셀이 어떠한 새로운 VPI/VCI 를 가져야 할지를 결정한다.
도 2a는 ATM 코어(60)의 다운스트림 측을 더욱 상세하게 나타내는 것으로, 특히 다운스트림 기록 CPU 버퍼 셋트(116)를 더 충분히 설명한다. 도 2a 에 나타낸 바와 같이, 다운스트림 기록 CPU 버퍼의 셋트(116)는 버퍼들(1161, 1162, 및 1163)을 포함하며, 이들 버퍼들 각각은, 내부 CPU 버스(73)에 의해 공급을 받는 입력단자와, 다운스트림 멀티플렉서(104)의 입력단자에 연결되는 출력단자를 갖는다. 이들 버퍼 각각은, 세 개의 서비스 장치들(701, 702, 72, 그리고 74) 중 하나와 결합되어, ATM 코어가 CPU에서부터, 버퍼들(1161, 1162, 그리고 1163) 중 하나를 갖는 상기 세 개의 서비스 장치들로 셀을 송신할 수 있게 한다.
도 2a와 관련하여, 도 3a 는, 모뎀/송수신기(22)로부터 입력하는 셀을 처리하는데 있어서 다운스트림 디멀티플렉서(102)가 수행하는 일반적인 과정을 보여준다. 단계 3A-1 에서, 디멀티플렉서(102)는 인터페이스(62) 상의 모뎀/송수신기(22)로부터의 셀이 이용가능한지를 판단한다. 인터페이스(62) 상의 모뎀/송수신기(22)로부터의 가용 셀은, "집합체" 셀로 알려져 있다. 디멀티플렉서(102)는 단계 3A-1 의 부정을 뜻하는 결정기호의 분기가 나타내는 바와 같이, 집합체 셀이 이용가능한지를 검사한다. 만일 집합체 셀이 이용가능하다면, 단계 3A-2에서 상기 셀의 VPI/VCI를 조사하고(전술한 바와 같음), 다운스트림 멀티플렉서(104)는 멈춘다. VPI/VCI를 근거로 하여, 다운스트림 디멀티플렉서 및 번역기(102)는 상기 셀이 어디로 향하는지를 아는데, 예컨대, 서비스 장치(701, 702, 72, 그리고 74)들 중 하나, 또는 CPU(40)(예를 들어, 다운스트림 판독 CPU 버퍼(106)), 또는 다운스트림 루프-백 버퍼(108)를 향하는지는 안다. 이 점에 관해서는, 10.1절과 도 17a를 보라.
상기의 다운스트림 입력 셀의 VPI/VCI를 번역한 후에, 단계 3A-3 에서, 상기의 셀이 CPU(40)로 향하는지, 그리고 다운스트림 판독 CPU 버퍼(106)가 셀을 수신할 준비가 되어있는지에 관한 검사가 먼저 실시된다. 만일, 단계 3A-3 에서의 검사가 긍적적이라면, 단계 3A-4에서 상기의 셀이 다운스트림 판독 CPU 버퍼(106)에 기록된다.
만일, 단계 3A-3에서의 결정이 부정적이라면, 단계 3A-5에서, 상기의 셀이 다운스트림 루프-백 버퍼(108)로 향하는지, 그리고 다운스트림 루프-백 버퍼(108)가 셀을 수신할 준비가되어 있는지에 관한 검사를 실시한다. 단계 3A-5에서의 검사가 긍정적이라면, 단계 3A-6에서 상기의 셀이 루프-백 버퍼(108)로 전송된다.
만일, 단계 3A-5에서의 결정이 부정적이라면, 단계 3A-7에서, 상기의 셀이 유토피아 셀인지(예컨대, 상기 서비스 장치들(701, 702, 72, 그리고 74) 중 하나로 향하는 유토피아 셀인지), 그리고 상기의 셀이 향하는 소정의 장치가 셀을 수신할 준비가 되어있는지에 관한 검사를 실시한다. 단계 3A-7에서의 검사가 긍정적이라면, 단계 3A-8에서 다운스트림 멀티플렉서(104)의 어텐션(attention;주의)이 필요하다. 다운스트림 멀티플렉서(104)의 어텐션은, 다운스트림 멀티플렉서(104)가 준비가 되었다고 판단(단계 3A-9)될 때까지 반복해서 요구된다. 일단, 다운스트림 멀티플렉서(104)가 준비되면, 단계 3A-10에서 상기의 셀이 다운스트림 멀티플렉서 (104)로 전송되어, 셀은 서비스 인터페이스(64)의 송신부(64T)를 통해 셀이 목적으로 하는 소정의 장치로 전송될 수 있다.
단계 3A-7의 확인에 관해서, ATM 코어(60)는 서비스 장치들(701, 702, 72, 그리고 74) 각각에 대한 버퍼 상태에 관하여 지속적으로 갱신(update)된다. 이러한 점에 있어서는, 인터페이스(64)를 통해 Tx_Clav 신호를 사용하는 폴링(polling)이, 완전한 셀을 저장할 각 장치의 버퍼에 충분한 공간이 있는지를 알려준다.
단계 3A-3, 3A-5, 그리고 3A-7에서의 결정이 모두 부정적이라면, 단계 3A-11에 나타나 있는 바와 같이, 상기의 셀은 버려진다. 각 단계 3A-4, 3A-6, 3A-10, 그리고 3A-11를 모두 실행하면, 단계 3A-1에서 새로운 다운스트림 셀을 처리하기를 기다리는 것으로 실행이 연속한다.
도 2a 와 관련하여, 도 3b 는, 다운스트림 멀티플렉서(104)가 수행하는 일반적인 과정을 보여준다. 단계 3B-1은, 디멀티플렉서(102)에 의해 멀티플렉서(104)가 정지되었는지를 판단하는 멀티플렉서(104)를 보여준다(도 3a의 단계 3A-2를 보라). 멀티플렉서(104)가 정지되었다면, 단계 3B-2에서, 디멀티플렉서(102)로부터 셀이 이용 가능한지에 관한 판단이 이루어진다. 디멀티플렉서(102)가 멀티플렉서(104)의 어텐션(attention)을 요청하면, 멀티플렉서(104)는 디멀티플렉서(102)로부터 셀이 이용 가능하다는 것을 안다(도 3a의 단계 3A-8을 보라). 만일, 디멀티플렉서 (102)로부터 셀이 이용 가능하지 않다면, 멀티플렉서(104)는 단계 3B-1로 루프 백된다. 만일, 디멀티플렉서(102)로부터 셀이 이용 가능하다면, 단계 3B-3에서 멀티플렉서 (104)는 디멀티플렉서(102)가 전송한 셀을 수신한다(도 3a의 단계 3A-10을 보라). 그런 다음, 단계 3B-4에서, 디멀티플렉서(104)는, 상기 셀의 VPI/VCI가 나타내는 바와 같이 유토피아 장치들(서비스 장치 701, 702, 72, 그리고 74) 중 적절한 하나로 상기의 셀을 보낸다(gate). 상기의 셀을 보낸(gating) 후에, 동작은 단계 3B-1로 루프 백된다.
만일, 디멀티플렉서(102)가 멀티플렉서(104)를 정지시키지 않았다면, 단계 3B-5에서 멀티플렉서(104)는, 업스트림 루프-백 버퍼(118)로부터 루프-백 셀이 이용 가능한지를 검사한다. 업스트림 루프-백 버퍼로부터 셀이 이용 가능하다면, 단계 3B-6에서, 상기의 셀이 목적지로 하는 적절한 유토피아 장치(서비스 장치들 (701, 702, 72, 그리고 74) 중 하나)가 상기의 셀을 수신할 준비가 되어 있는지가 검사된다. 상기의 서비스 장치가 준비가 되어있지 않다면, 동작은 단계 3B-1로 복귀된다. 만일, 상기의 서비스 장치가 준비되어 있다면, 단계 3B-7에서, 멀티플렉서 (104)를 통해 상기의 적절한 서비스 장치로 셀을 보낸다. 멀티플렉서(104)를 통해 상기의 적절한 서비스 장치로 상기의 셀을 보낸 후에, 동작은 단계 3B-1로 루프 백된다.
만일, 루프-백 버퍼(118)로부터 루프 백 셀이 이용 가능하지 않다면, 단계 3B-9에서, 다운스트림 기록 CPU 버퍼들(116) 중 하나로부터 CPU 셀이 이용 가능한 가의 판단이 이루어진다. 상기의 버퍼들(116) 중 어떠한 것도 이용 가능한 셀을 가지고 있지 않다면, 단계 3B-10에서, CPU 셀이 목적지로 하는 유토피아 장치(예컨대, 서비스 장치들(701, 702, 72, 그리고 74) 중 하나)가 준비 상태에 있는지를 검사한다. 상기의 서비스 장치가 준비 상태에 있지 않다면, 동작은 단계 3B-1로 루프 백 한다. CPU 셀이 이용 가능하다면, 단계 3B-11에서, CPU 버퍼(116) 중 준비되어있는 버퍼로부터 CPU 셀이 판독된다. 단계 3B-12에서, 멀티플렉서(104)는 상기의 적절한 서비스 장치로 CPU 셀을 보내며, 그러한 후에 동작은 단계 3B-1에서 계속된다.
도 3a에 나타낸 것과 같은 디멀티플렉서(102)의 동작과 도 3b에 나타낸 것과 같은 멀티플렉서(104) 동작은, 이들 장치가 동시에 독립적으로 셀을 처리할 수 있도록 이루어진다. 예컨대, 디멀티플렉서(102)가 인터페이스(62)로부터 셀들을 판독하여 상기의 판독한 셀들을 다운스트림 루프 백 버퍼(108)에 저장하고 있다면, 멀티플렉서(104)는 업스트림 루프-백 버퍼(118)로부터 셀들을 판독하여 판독한 셀들을 상기의 서비스 장치들(701, 702, 72, 그리고 74) 중 하나로 전송할 수가 있다. 만일, 셀이 인터페이스(62)에서부터 인터페이스(64)로만 진행한다면, 디멀티플렉서 (102)와 멀티플렉서(104) 둘다는 함께 작동하여야만 한다.
3.2 업스트림 셀 흐름
도 2b는 ATM 코어(60)의 업스트림 측을 더욱 상세하게 보여주는 것으로서, 특히, 업스트림 CPU 기록 버퍼 셋트(136)를 더욱 충분히 설명한다. 특히, 업스트림 CPU 기록 버퍼 셋트(136)는 버퍼들(1361, 1362, 그리고 1363)을 포함한다. 이들 버퍼들 각각은 세 개의 서비스 장치들(701, 702, 72, 그리고 74) 중의 하나와 연결되어, ATM 코어(60)가 상기의 버퍼들(1361, 1362, 그리고 1363) 중 하나를 갖는 상기 세 개의 서비스 장치에서부터 CPU(40)로 셀들을 전송할 수 있도록 한다.
ATM 코어(60)의 업스트림 측에서는, 서비스 인터페이스(64)에 있는 상기의 서비스 장치들(701, 702, 72, 그리고 74) 중 하나가 가용 셀을 가지자마자 판독된다. 인터페이스(64)상에 명시된 Rx-Clax 신호가 셀의 이용 가능성을 나타낸다. 상기 서비스 인터페이스(64) 외에도, 업스트림 기록 CPU 버퍼(126) 또한 완전한 셀을 가지면 판독된다. 상기의 서비스 장치와 업스트림 기록 CPU 버퍼(126)는 동일한 우선순위를 갖는다.
업스트림 방향으로, 입력하고(incoming) 있는 업스트림 셀에 대하여 8 개의 가능한 목적지, 즉 업스트림 CPU 기록 버퍼 셋트(136)에 있는 세 개의 버퍼와, 버퍼영역 (140)에 있는 4 개의 버퍼, 그리고 업스트림 루프-백 버퍼(118)를 갖는다. 상기의 입력 업스트림 셀의 목적지를 결정하는데 있어서 VPI/VCI을 의존할 수만은 없다. 상이한 ATMF 채널들로부터 두 개의 셀들이 동일한 VPI/VCI 를 갖는다는 것은, 목적지를 결정하기 위해 물리적인 소스(예컨대, ATMF 인터페이스(701, 702))를 반드시 사용해야 한다는 것을 의미한다. 다운스트림 디멀티플렉서 및 번역기(102)에서와 마찬가지 방법으로, 업스트림 디멀티플렉서 및 번역기(122)는 소스 정보를 포함하고 있는 VPI/VCI 테이블을 갖는다. 선로(120)로 나타낸 바와 같이, CPU(40)가 업스트림 디멀티플렉서 및 번역기(122)의 VPI/VCI를 갱신한다. 업스트림 디멀티플렉서 및 번역기(122)의 VPI/VCI 테이블은 10.2 절과 도 17b에서 더욱 상세하게 설명된다.
ATM 코어(60)가 빠르게 셀을 판독하여 목적지 버퍼에 셀을 저장하기 때문에, ATM 코어(60)는 항상 상기의 서비스 장치들이 적절한 순서로 판독될 수 있도록 한다. 이 점에 있어서, ATM 코어(60)는 충분히 빠르게 작동하여, 심지어 모든 서비스 장치들로부터 최대 속도로 데이터를 수신할 때에도, 상기의 서비스 장치들(701, 702, 72, 그리고 74) 중 어떤 것도 차단될 위험이 전혀 없다.
모든 ATM 접속들과 버퍼 영역(140)내에 있는 버퍼에 대해, 얼리 패킷 디스카드를 실행할 수가 있다. 각각의 VPI/VCI에 대해, (접속 셋업 시에 CUP에 의한 구성에 따라서) 얼리 패킷 디스카드를 실행할 것인지, 아니면 실행하지 않을 것인지에 관한 정보와 현재의 EPD 상태(내부 변수임)가 있다.
버퍼영역(104)에 있는 셀들은, 모뎀/송수신기 인터페이스(62)로 인가하기 위해서, 다운스트림 루프-백 버퍼(108)로부터의 셀들과 함께 업스트림 멀티플렉서 (124)에서 다중화된다(멀티플렉스된다).
ATM 코어(60)의 업스트림 측에서, 모뎀/송수신기 인터페이스(62)가 완전한 셀을 수신할 준비가 되어있다는 것을 표시하자마자, 셀을 얻는다. 그러한 표시가 업스트림 멀티플렉서(124)에 수신되면, 다운스트림 루프-백 버퍼(108)에 있는 셀(들)에 가장 높은 우선순위가 부여되어, 모뎀/송수신기 인터페이스(62)에 있는 4 개의 채널 중 어떤한 것에도 연결될 수가 있다. 버퍼 영역(140)에 있는 버퍼들에 대한 상기의 처리는 ATM 코어(60)의 모드(mode)에 따라 다르다. ATM 코어(60)에는 각기 다른 세 가지 모드가 있다.
ATM 코어(60)의 제1모드에서는, 버퍼 영역(140)에 있는 네 개의 모든 버퍼(1421-1424)가 모뎀/송수신기 인터페이스(62) 상의 한 채널에 연결된다. 이러한 제1모드에서, 네 개의 모든 버퍼(1421-1424)는 각기 다른 우선순위를 갖는다.
ATM 코어(60)의 제2모드에서는, 두 개의 버퍼(1421-1422)가 모뎀/송수신기 인터페이스(62) 상의 한 채널에 연결되고, 다른 두 버퍼(1423-1424)는 모뎀/송수신기 인터페이스(62) 상의 또 다른 채널에 연결된다. 이러한 제2모드에서, 동일한 채널에 연결되어 있는 두 개의 버퍼는 각기 다른 우선순위를 가지지만, 이들 버퍼는 다른 채널에 연결되어 있는 다른 두 개의 버퍼와는 동일한 우선순위를 갖는다.
ATM 코어(60)의 제3모드에서는, 버퍼들(1421-1424) 각각은 모뎀/송수신기 인터페이스(62) 상의 개별적인(예컨대, 상이한) 채널과 연결된다. 이러한 제3모드에서, 네 개의 모든 버퍼들(1421-1424)은 동일한 우선순위를 갖는다.
4.0 VPI/VCI 처리
각각의 ATM 접속은 두 개의 VPI/VCI, 즉 모뎀/송수신기 인터페이스(62)(예컨대, 집합체 측에서) 상에서 접속을 위한 하나와, 서비스 인터페이스(64)(예컨대, 종속체 측에서)로 및 로부터의 접속을 위한 다른 하나를 구비한다. 회로 에뮬레이터(72)로부터의 업스트림 셀은 고정된 VPI/VCI를 가지도록 생성되기 때문에, 이러한 고정된 VPI/VCI 값을 종속체 VPI/VCI에 이용해야 한다. VPI/VCI 테이블을 이용하는 VPI/VCI의 상기 번역은(translation)은, 10.0 절에서 뿐 아니라, 도 17a 와 도 17b에서 논의한다. ATM 접속의 예가 표 1에 나타나있다.
ATM 코어(60)는 총 128 개의 동시 ATM 접속, 즉 VPC들과 VCC들 모두를 처리할 수가 있다. 집합체 측에서, 12 비트의 VPI 모두를 이용하지만, 단지 16개의 조합들만이 동시에 사용될 수 있다. 8 개의 상위 비트가 셀을 필터링하는데 이용되며, 이는 각각의 NT 가 자신의 VPI 를 가져야하는 HFC 응용에서 필요하다. 4 개의 최하위 비트(16 개의 조합)는 (VCCs 에 대한 VCI와 함께) 상기의 VPC/VCC를 결정하게 된다. ADSL 응용에 있어서, 8 개의 최상위 비트는 리셋될 수 있다. 상기 VCI의 8 비트만이 이용된다(LSBs 임). 모든 256 개의 VCI 조합과 16 개의 VPI 조합을 혼합할 수 있지만, 단지 128 개의 조합만이 동시에 사용될 수 있다.
종속체 측에서는, VPI의 단지 4 비트만 이용되고(최하위 비트), VCI 의 8 비트만이 이용된다(최하위 비트). 모든 조합을 혼합할 수는 있지만, 단지 128 개의 조합만이 동시에 사용될 수 있다.
도 4a는, ATM 코어(60)를 통해 VP 교차접속이 어떻게 설정될 수 있는지를 보여주는 것이다. 도 4a는, ATM 코어(60)의 내부 램 셋트(RAM set)에 저장되어 CPU(40)로 유지되는, 디먹스 및 번역(demux and translation) 테이블(400)을 포함한다. ATM 코어(60)를 통한 128 개의 접속들 중 어느 것은, VPC 로서 동시에 구성되는 16 개의 접속들과 VP 교차접속(VPC)으로서 구성될 수 있다. 그러한 경우에는, 4 개의 최하위 비트를 번역한다. 집합체 측에서 8 개의 최상위 비트는 VP 필터에 상응해야 하고, 종속측에서는 리셋되어야 하는데, 즉, 포괄적 흐름제어(GFC) 처리가 전혀 지원되지 않는다. VPC 에 속하는 모든 VC들은 운용보수(OAM)를 제외하곤 투명하다(transparent). 세그먼트(segment)와 종단간(end-to-end) F4 흐름들이 분류되어 CPU(40)로 전송된다.
도 4b는, ATM 코어(60)를 통해 VC 교차접속이 어떻게 설정될 수 있는지를 보여주는 것이다. ATM 코어(60)를 통한 모두 128 개의 동시 접속들은 VC 교차접속 (VCC)으로서 구성된다. VCC 처리를 이용하는 것은, 규정되어 있는 시그날링 VC(도 4b에 나타나 있는 바와 같이, ITU에서는 VC=5 이고, ATMF 포럼에서는 VC=16)를 포함하는, 디먹스 및 번역 테이블에 정의된 VC들만을 ATM 코어(60)를 통해 분배한다는 것을 의미한다. 상기 VCI의 8 개의 MSBs 가 0 으로 될 것임에 틀림없다. VPI 의 4 개의 LSBs 와 VCI 의 8 개의 LSBs 모두를 번역한다. VPI 의 8 개의 MSBs 는 VP 교차접속을 위해 처리된다. 세그먼트(segment)와 종단간(end-to-end) F4 OAM 셀은, VPCs 에서와 같이, VP 마다 분류된다. 그러나, 세그먼트 F5 셀들은 VC 마다 분류된다. 상기의 셀들은 CPU(40)로 전송된다.
HFC 응용에 있어서, 셀을 동보 통신(broadcast)할 능력이 필요하다. 이는, 도 4a 와 도 4b 에 나타나 있는 바와 같이, 개별적인 VPI 레지스터(402)로 제공된다. 이러한 레지스터에 상응하는 VPI 를 갖는 다운스트림 셀이 CPU 로 전송되게 된다.
5.0 버퍼링(buffering)
서비스 품질(quality of service;QoS) 처리는 업스트림 흐름(flow)에 대해서만 처리된다. 상기의 서비스 인터페이스(64)(그리고, 업스트림 CPU 기록 버퍼 셋(136))로부터 판독되며 업스트림 수송(transportation)방향으로 진행하는(도 2 의 화살표(152)의 방향) 모든 셀은 버퍼 영역(140)에 저장된다.
다중-서비스 회로(20)의 버퍼 영역(140)은 도 5 에 더욱 상세하게 나타나있다. 버퍼 영역(140)은 실제로 버퍼 컨트롤러(140C)를 포함하며, 이 컨트롤러는 업스트림 디멀티플렉서 및 번역기(122)와 업스트림 멀티플렉서(124)(집합체 먹스(mux)) 사이에 연결된다. 버퍼 컨트롤러(140C)는 내부 메모리(예를 들어, RAM(142))나 외부 메모리(예를 들어, 도 1에 나타낸 SRAM(142X))에서 데이터 검색과 저장을 감독한다. 예컨대, 도 2와 도 2b에 나타낸 버퍼들(1421-1424)을 내부 메모리(예를 들어, RAM(142))에 포함시킬 수가 있다. 버퍼들(1421-1424)을 내부 메모리에 포함시킬 것인지, 아니면 외부 메모리에 포함시킬 것인지는, 개시상태에서 CPU(40)가 정하여 할당한다.
그러므로, 다중-서비스 회로(20)는 제한된 내부 버퍼링 용량을 가지며, 이는 네 개의 큐들(1421-1424)로 나타나 있다. 설명한 실시예에 있어서, 내부 메모리 크기는 2048 ×8 이다. 외부 SRAM(142X)의 크기는 훨씬 더 큰 것으로, 예를들어, 128K ×8 이다.
도 5a에 나타낸 바와 같이, 내부 메모리(142) 또는 외부 메모리(142X)는 4 개의 영역으로 분할된다. 전술한 바와 같이, 이들 4 개의 영역은 본 발명의 몇 가지 모드에 있어서 각기 다른 셀 등급에 상응한다. 제1영역(Area 1)은 항상 주소 0x0000 에서 시작하며, 순차적으로 Area 2 - Area 4가 제공된다. 모든 영역의 크기는 프로그램이 가능하며, 모든 영역에 대한 EPD 임계값을 포함한다. 전술한 바와 같이, 상이한 동작모드들의 관점에서 보아, 네 개의 버퍼 영역(Area 1 - Area 4)이 각기 다른 네 개의 QoS 등급에 상응할 필요는 없다. 두 개의 일정한 전송속도 (constant bit rate)(CBR) 셀은, 하나가 다른 하나보다 시간 임계(timing critical)가 더 높다면, 각기 다른 버퍼 영역에 저장될 수 있다. 이는 각 ATM 접속 설정시에 결정된다.
6.0 회로 에뮬레이션 장치
회로 에뮬레이션(CE) 장치(72)는 ATM 과 동기 전화통신 트래픽(traffic) 간에서 변환을 수행한다. 업스트림 방향으로(도 2의 화살표(152)를 보라), 회로 에뮬레이션(CE) 장치는, PCM 인터페이스에서부터 ATM 셀로 AAL1(적응층 1)을 통하여, 동기 타임슬롯(timeslot) 트래픽을 패킷화한다. 상기의 셀은 더 이상의 업스트림 수송 위해 서비스 장치(64)에 놓여진다. 다운스트림 방향으로(도 2의 화살표(150)를 보라), 서비스 장치(64)로부터의 입력 ATM 셀들은 언패킷화되고 그리고 타임슬롯이 재구성되는데, 이는 또한 AAL1을 통해서 이루어진다.
회로 에뮬레이션(CE) 장치(72)의 한 형태가 도 6에 도시되어 있는데, 회로 에뮬레이션(CE) 장치(72)는 서비스 인터페이스(72)와 PCM 인터페이스(32) 사이에 연결된다. 회선회로(line circuitry)(36)(도 1을 보라)는, 여러 개의 가입자 회선 인터페이스 회로들(subscriber line interface circuits)(SLICs)에 연결되는 이중 가입자 회선 음성회로(dual subscriber line audio circuit)(DSLAC)를 포함한다. SLAC는 PCM변조를 처리하는 회로이고 또한 CODEC(COder/DECoder)로서 불린다. 한 회로에서 하나의 DSLAC는 두 개의 SLACs 를 갖는다. 하나의 SLIC는 가입자 회선에서 높은 전압과 전류를 처리한다.
도 6a는 회로 에뮬레이션(CE) 장치(72) 구조의 한 예를 보여준다. 회로 에뮬레이션(CE) 장치(72)는, 모든 다중-서비스 회로(20)들과 마찬가지로, 순수한 하드웨어회로이다. 회로 에뮬레이션(CE) 장치(72)는, 내부 CPU 버스(73)에 의해 CPU (40)에 연결되는, 한 셋트의 구성 및 상태 레지스터(72-10)를 갖는다. 세트로 이루어진 레지스터들(71-10)의 사용법을 아래서 설명한다. 회로 에뮬레이션(CE) 장치 (72)는, 인터페이스(32)에 연결되는 PCM E1/T1 인터페이스(72-20)와; 인터페이스 (64)에 있는 송신선로에 연결되는 nAAL1 리어셈블리 장치와(72-30); 그리고, 인터페이스(64)에 있는 수신선로에 연결되는 세그멘테이션(segmentation) 장치(72-40)를 갖는다. PCM 인터페이스(72-20)과 ALL1 리어셈블리 장치 사이(72-30)에는, 다운스트림 이중 포트 램(RAM)(72-50)이 있다. PCM 인터페이스(72-20)와 ALL1 세그멘테이션 장치(72-40) 사이에는, 업스트림 이중 램(RAM)(72-60)이 있다. 이중 포트 램(72-50 과 72-60) 각각은 이하에서 설명하는 바와 같이, 상이한 영역들로 분할된다.
6.1 패킷화(Packetization)
전화통신 데이터는, 구조화(structured) 64 bps 채널 또는 비구조화 (unstructured) 2048/1544 kbps 채널에 패킷화될 수 있다. 두 가지 방법 모두를 아래에서 설명한다.
6.1.1 구조화 64 bps 채널
구조화 64 kbps 채널에 있어서, ATM 셀은 항상 단지 한 채널로부터의 데이터만를 포함하게 된다. 상기의 셀은, 도 6b(1)에 나타나 있는 바와 같이 전체적으로 다 채워질 수도 있고(47 옥텟), 또는 도 B(2) 에 나타나 있는 바와 같이 부분적으로 채워질 수도 있다(22 또는 11 옥텟). 전체적으로 채워져 있는 셀이 갖는 잇점은 대역폭 이용율이 높다는 것이며(100%), 결점은 어셈블리 지연이 길다(47 ×125 ms = 5.9 ms)는 것이다. 부분적으로 채워진 셀에 대하여는, 대역폭 이용은 더 낮지만(22 옥텟에 대하여는 47% 이고 11 옥텟에 대하여는 23%), 어셈블리 지연 또한 더 짧다(각각 2.8ms 와 1.4ms).
6.1.2 비구조화 2048/1544 kbps 채널
비구조화 2048/1544 kbps 채널을 사용하면, ATM 셀은 E1 인터페이스(2048 kbps) 또는 T1 인터페이스(1544 kbps)로부터의 모든 채널로부터 데이터를 포함한다[도 7b 를 보라].
6.2 셀 지연 변화
다운스트림 방향으로 이동하는 데이터는(예를 들어, 도 2의 화살표(150)의 방향으로) 셀 지연 변화(cell delay variation)(CDV)를 처리하기 위해서 부가적으로 지연됨이 틀림없다. 도 8에 나타나 있는 바와 같이, 소스로부터 수신지까지 명목상의 송신 지연이 있다. 만일, 그러한 지연이 일정하다면, 수신지는 셀이 도착하자마자 데이터 판독을 시작할 수가 있을 것이다. 그러나, 일부 셀이 나머지 셀보다 더 지연될 수 있어서, 수신지는 셀이 매우 늦을 경우에 대비해 여분의 버퍼를 가지고 있어야만 한다. 그렇지 않으면, 버퍼 언더플로우(underflow)가 발생할 것이다. 어셈블리지연이 크기 때문에, CVD 처리에 추가되는 다른 지연은 그다지 많지 않을 수 있다. 설명한 실시예에서, 회로 에뮬레이션(CE) 장치(72)는 3.9 ms CDV 까지를 처리한다.
6.3 소실되고 잘못 삽입된 셀들
SAR-PDU 헤더의 시퀀스(sequence) 번호를 살펴봄으로써, 소실되고 또한 잘못 삽입된 셀들을 발견할 수가 있다. 앞에 것과 차례로 되어 있지 않은 시퀀스 번호를 가지는 셀이 나타나면, 이 셀은 잘못 삽입된 셀일 수도 있지만, 또한 이 셀과 앞의 셀 사이에 다수의 소실된 셀들이 있을 수 있다. 이는, 다음 셀의 시퀀스 번호를 살펴봄으로써 판단할 수가 있다. 만일, 다음 셀이 현재 셀과 차례대로 되어 있다면, 일부 셀이 소실되었다는 것으로 여길 수 있다. 만일, 상기 다음 셀이 상기 앞 셀과 순서가 맞다면, 현재 셀이 잘못 삽입된 것이다. 순서가 맞지 않는 셀은 저장되지 않게 된다 가지고 있다면, 현재의 셀은 삽입되지 않은 것이다. 상기의 셀이 잘못 삽입된 것으로 판단되면(다음 셀이 도달한 후에), 상기의 셀을 저장하지 않은 것에 대한 손해는 전혀 없다. 만일, 셀이 소실된 것이라면, 어쨌든 손해가 발생한다.
6.4 동기화
POTS 는 동기 서비스이기 때문에, 소스에 관련한 서비스 클록(clock)을 복구할 필요가 있다. 그렇지 않으면, 버퍼의 오버플로우 또는 언더플로우가 발생할 것이다. 동기 시스템에서는, 네트워크 클록으로부터(모뎀으로부터의 다운스트림 데이터 클록으로부터) 직접 서비스 클록을 추출한다. 비동기 시스템에서는, 일반적으로 적응적 클록 추출을 이용한다. 그러나, 지연이 발생하기 때문에, 이 방식은 구조화 회로 에뮬레이션에는 적합하지가 않다. 대신에, 모뎀으로부터 기준 클록을 공급받아, 자신의 클록을 발생시키는데 이용한다.
6.5 세그멘테이션
각 POTS 채널로부터의 데이터는 전형적으로 125 ms 주기를 가지는 일정한 옥텟의 흐름이다. 상기의 옥텟들은 연속적인 순서로 버퍼-50 에 저장된다. 상기의 버퍼는 POTS 채널마다 94 개의 옥텟 위치를 가지며, 전체적을 채워져있는 모드에 대하여는 두 개의 셀을(도 9a), 22 옥텟씩 부분적으로 채워져있는 모드에 대하여는 4 개의 셀을(도 9b), 11 옥텟씩 부분적으로 채워져있는 모드에 대하여는 8 개의 셀을 커버한다.
6.5.1 세그멘테이션: 64 kbps 배어러 셀(전체적으로 채워져있음)
회로 에뮬레이션(CE) 장치(72)가 64 kbps 베어러-셀 모드에서 동작하면, 버퍼는 각각 47 옥텟의 두 영역을 가지도록 구성된다(도 9a). 각 영역은 하나의 셀을 의미하며, 즉 제1영역(0에서 46 옥텟)은 짝수 번호를 갖는 셀을 나타내고, 다른 영역(옥텟 47+)은 홀수 번호를 갖는 셀을 나타낸다. CPU(40)는, 구성(configuration) 레지스터에 전용 비트를 설정함으로써 각 채널의 시작을 제어한다. 하나의 64kbps 베어러를 이용하는 채널들은 서로에 상관없이 초기화된다. 한 영역이 PCM 인터페이스로부터의 데이터로 채워지면 곧, 셀이 생성되어 업스트림 방향으로 전송될 수가 있다. 여분의 셀 버퍼가 전혀 없기때문에, 상기의 셀은, 유토피아 인터페이스(64)를 제어하는 장치, 즉 ATM 코어(60)가 셀을 요청할 때까지는, 생성되지 않는다. ATM 코어(60)는 셀이 준비되어 있다는 표시를 받은 후 바로 셀을 요청하는데, 이는 실제로 셀이 생성될 준비가 되어있다는 것을 의미한다. 셀이 생성되면, 47 옥텟의 PCM 데이터를 SAR-PDU 페이로드에 넣고, SAR-PDU 헤더에 시퀀스 번호를 넣는다.
6.5.2 세그멘테이션: 64 kbps 베어러 셀(22 옥텟)
22 옥텟으로 일부만 채워져있는 64 kbps 베어러 셀을 이용하면, 상기의 버퍼는 각각 22 옥텟을 가지는 4 개의 영역으로 구성된다(도 9b). 상기에서 논의한 바와 같이, 각 영역(Area 1 - Area 4)은 한 셀을 나타내는데 : 제1영역(옥텟 0 - 21)은 시퀀스 번호 0과 4를 갖는 셀들을 나타내고, 제2영역(옥텟 22 - 43)은 시퀀스 번호 1과 5를 갖는 셀들을 나타내며, 제3영역(옥텟 44 - 65)은 시퀀스 번호 2와 6을 갖는 셀들을 나타내고, 제4영역(옥텟 66 - 87)은 시퀀스 번호 3과 7을 갖는 셀들을 나타낸다. 여기에서도, CPU(40)는 버퍼에 기록의 개시를 가능하게 한다. 셀 영역이 데이터(22 옥텟)로 채워지면, 셀이 생성될 수 있음을 알리는 표시가 주어진다. 셀은 전술한 것과 같은 방식으로 생성되지만, 22 옥텟만을 SAR-PDU 페이로드에 넣는다. 상기 남아있는 25 옥텟은 더미(dummy) 옥텟이다.
6.5.3 세그멘테이션: 64 kbps 베어러 셀(bearer Cell)(11 옥텟)
11 옥텟으로 부분적으로 채워진 64 kbps 베어러 셀을 사용하면, 상기 버퍼는 각기 11옥텟의 8 개 영역을 갖도록 형성된다. 이전 모드에서와 같이, 각 영역은 셀을 나타내고 있다. 본 요지에서 각 시퀀스 번호는 단일 영역을 가진다. 상기 CPU는, 낮은 어셈블리 지연(low assembly delay)으로 인해 매우 중요하지 않다 하더라도, 상기 버퍼 기록의 개시를 가능하게 한다. 상기 셀의 생성은, 더미(dummy) 옥텟의 수가(36) 다르다는 것을 제외하고, 이전에 논의한 모드와 유사하다.
6.5.4 여러 개의 동시 단일 64 kbps 베어러의 처리.
두 개의 64 kbps 채널들을 동시에 처리하기 위해서는, 도 9d에 도시한 바와 같이 상기 94-옥텟 버퍼가 두 배가 되어야만 한다. 버퍼에 기록을 담당하는 부분에 대해서도, 어떠한 차이도 없게 된다. 각 채널은 서로 독립적으로 저장된다. 셀 생성을 담당하는 부분에 있어서, 각 버퍼를 상이한 셀 흐름(flow)으로 처리한다. 채널 1의 셀을 생성할 준비가 되면, 이는 독립된 신호로 서비스 인터페이스(64)에 통보된다. 채널 2에 대해서는, 다른 신호 상에 표시가 주어진다. 상기 서비스 인터페이스(64)는 상기 두 개의 채널로부터 독립적으로 셀을 요구한다. 4 개의 채널에 대해서, 도 9d에 도시한 바와 같이, 4 ×94 옥텟의 버퍼를 필요로 한다.
6.5.5 비구조화 E1/T1 프레임의 패킷화(packetizing)
E1(2048 kbps) 및 T1(1544 kbps) 플레임들은 ATM을 통해 비구조화 상태로 전송된다. 즉, 상기 데이터는 독립된 64 kbps 채널의 어떠한 처리도 없이 완전히 채워진 셀들로 패킷화 된다. 직렬 인터페이스로 인해, 상기 데이터의 어떠한 정렬 (alignment)도 필요치 않는다. 본 모드에 있어서, 버퍼를 도 9e에 따라 구성한다. 본 모드에 있어서는, 상기 버퍼는 n×64 kbps 모드보다 훨씬 더 빠른 데이터로 채워지는데, 이는, 기록의 초기화가 매우 중요하지 않다는 것을 의미한다.
6.6 리어셈블리(Reassembly)
리어셈블리 기능에 있어, 동일한 개별 버퍼들은 세그멘테이션 기능에 대해 규정된다. 더욱이, 상기 버퍼들은 개별적인 세그멘테이션 기능에 대해서 동일한 구성을 가지게 된다.
6.6.1 언패킷화(Unpacketizing)
상이한 셀들의 언패킷화는 상기 패킷화와 동일한 동작을 따른다. 셀들은 서비스 인터페이스(64)로부터 수신된다. 여러 개의 단일 64 kbps 베어러를 사용한다면, 상기 채널들은 상이한 인에이블(enable) 신호들로 분리된다. 셀을 수신하면, 사용자 데이터는 (시퀀스 번호에 의해 결정되는) 버퍼내의 전용 영역에 저장된다. 이는 또한 판독 측(read side)으로 표시되어, 전용영역이 마지막으로 판독된 이후에 상기 영역내에 데이터가 기록되는 지의 여부를 확인할 수 있다. 버퍼는 연속적인 순서로 지속적으로 판독되고, 상기 데이터 흐름은 PCM 인터페이스(32)(버퍼당 1채널)로 전송된다. 도 10은 부분적으로 채워진 두 개의 단일 64 kbps 베어러 셀들의 언패킷화를 보여준다.
6.6.2 소실되고 또한 잘못 삽입된 셀들의 처리
회로 에뮬레이션(circuit emulation; CE) 장치(72)에서 셀이 수신되면, SAR-PDU 헤더(header)내의 시퀀스 번호가 확인된다. 만일 셀(Ct)이 이전 셀(Ct-1)과 차례대로 있지 않으면, 이 셀은 버리고, 사용자 데이터를 저장하지 않는다. 만약, 다음 셀(Ct+1)이 셀(Ct-1)과 차례대로 있으면, 셀(Ct)은 잘못 삽입된 것으로 간주되어 상기 리어셈블리 과정이 계속된다. 만약, 셀(Ct+1)이 셀(Ct)과 차례대로 있으면, 셀(Ct-1)과 셀(Ct)사이에서 다수의 셀들이 소실되었다고 간주된다. 심지어 이 경우에 있어서 상기 리어셈블리 과정이 계속되게 되더라도, 비록 정확한 셀 일지라도 셀(Ct)을 버리게 된다. 그러나, 버퍼는 완전히 채워진 셀들을 사용할 때 두 개의 셀들에 대한 공간만을 가지고 있기 때문에 잘못 삽입된 셀들이 저장될 수 없다. 이에 대한 보기를 도 11에 도시하고 있다.
만약, 홀수 셀들에 대한 버퍼가 판독되고 있고 또한 홀수 시퀀스 번호를 가지는 잘못 삽입된 셀(Ct)이 도달하면, 현재 판독되고 있는 영역에 페이로드 (payload)가 저장되지 말아야 한다. 작은 버퍼 사이즈(size)로 인해, 소실 셀들 대신에 권장된 더미 데이터를 버퍼에 삽입시킬 가능성은 없다. 그러나, 셀 페이로드를 버퍼내에 기록할 때마다, 이는 판독 측에 표시된다. 만약, 영역이 마지막으로 판독된 이후로 영역내에 셀들이 기록되었다는 어떠한 표시도 없다면, 상기 판독 측은 필수적인 수의 더미 비트들(1s)을 생성한다.
6.6.3 셀 지연 변화(Cell Delay Variation; CDV) 처리
만약, 모든 셀들이 네트워크를 통해 동일 지연을 가지고 있으면, 정확한 주기성을 가지고 나타나게 된다. 그 경우, 상기 판독부는 제1셀이 도착한 직후 버퍼 판독을 시작할 수 있다. 실제로, 어떤 셀들은 보다 많은 지연을 가지는데(도 8 참조), 이는, 버퍼 영역이 데이터로 채워지기 전에 버퍼 영역이 판독된다는 것을 의미한다(버퍼 언더플로우). 따라서, 제1셀이 도착하게 되면 초기에 상기 판독부는 지연을 가지게 되어, 각 셀 영역에 셀 기록이 이루어진 후 각 셀 영역이 연속적으로 소정 횟수 판독된다. 그 경우, 만약, 셀이 조금 늦게 갑자기 도착하여도 버퍼 언더플로우는 발생하지 않는다. 부가적인 CDV 지연은 CPU로써 프로그램화 할 수 있다.
6.7 동기화
다중 서비스 회로(20)는 전화통신 흐름을 동기화 시키기 위해 8 ㎑ 네트워크 기준 클록을 필요로 한다. 도 12에 도시한 바와 같이, 다운스트림 데이터 전송속도의 동기화를 위해, 기준 클록에 의해 동기된 클록을 발생시키는데 위상동기 루프(DPLL)가 사용된다. 인터페이스(32)가 PCm 인터페이스이면, 발진기 주파수(fosc)는 32.768 ㎒가 되어야 하고 그리고 발생된 클록(flck)은 2.048 ㎒이다. 이는 E1 인터페이스에 대해서도 마찬가지이다. 그러나, 만약, T1 인터페이스를 사용하게 된다면, fosc는 24.704 ㎒이고, flck는 1.544 ㎒이다. 상기 발진기는 외부에 있다.
6.8 인터페이스 및 클록 장치.
회로 에뮬레이션(CE) 장치(72)는 인터페이스(32), 서비스 인터페이스(64) 및 내부 CPU 버스(73)에 연결된다. 회로 에뮬레이션(CE) 장치는 2개의 클록 영역으로 분할된다. ATM셀들의 처리(상기 버퍼와 서비스 인터페이스(64) 사이의 데이터 분배)는 서비스 인터페이스(64)로부터 분배된 클록(시스템 클록)에 클록킹된다. 한편, 전화통신 데이터의 처리(상기 PCM/E1/T1 인터페이스 및 버퍼 사이의 데이터 분배)는 DPLL 클록에 의해 클록킹된다(도 12 참조).
7.0 유토피아 버퍼(Utopia Buffer)
도 13에 도시한 유토피아 버퍼(74)는, 기본적으로 ATM 코어(60)에 의해 제어되는 서비스 인터페이스(64)(내부 종속 유토피아 인터페이스)와, 연결되어 있는 외부 장치에 의해 제어되는 외부 서비스 유토피아 인터페이스(34) 사이의 버퍼이다. 상기 유토피아 버퍼(74)내의 내부 버퍼들은 방향 당 2개의 셀을 저장할 수 있다. 상기 외부 유토피아 인터페이스(34)는 레벨 2 또는 레벨 1 모드로 동작하며, 이 모드 선택은 시동시 CPU(40)에 의해서 이루어진다. 레벨 2모드에서는 물리적 어드레스가 구성되어야만 한다. 유토피아 버퍼(74)는 3개의 상이한 클록들을 가진다. 유토피아 버퍼(74)와 내부 종속 인터페이스(서비스 인터페이스(64)) 간의 데이터 분배는 상기 시스템 클록에 의해서 클록킹된다. 유토피아 버퍼(74)와 외부 유토피아 인터페이스(34) 간의 데이터의 분배는 송신과 수신을 위한 두 개의 개별 클록에 클록킹되고, 상기 클록들은 외부 유토피아 인터페이스(34)로부터 공급된다.
8.0 ATMF 25.6 송수신기
ATMF 송수신기(701, 702)는, ATM 포럼에서 규정된 바와 같이, 트위스트 페어 케이블(twisted pair cable)용 2지점간(point-to-point) 물리적 ATM 인터페이스이다. 상기 ATMF 25.6 Mbps 송수신기(701,702)는 통상적인 표준 인터페이스이고, 컴퓨터 플러그인 카드(plug-in cards) 및 셋탑 박스(set-top-boxes; STB)로 제공된다. 도 14는 ATMF 송수신기들(701,702)중 대표적인 하나를 송수신기(70)로서 도시하고 있다.
다운스트림 방향으로(도 2에서 화살표(150)로 나타냄), ATMF 송수신기들 (701,702)에서 상기 서비스 인터페이스(64)로부터 셀들이 수신되어, 두 개의 셀 딥(cells-deep) FIPO내에 임시 저장된 후 25.6 Mbps 선로(301,302)상에 송신된다. 업스트림 방향으로(도 2에서 화살표(152)로 나타냄), 상기 25.6 Mbps 선로들 (301,302)로부터 셀들이 수신되어 두 개의 셀 딥 FIFO내에 저장되는데, 여기서 셀들은 ATM 코어(60)에 의해 판독된다. 상기 물리적 매체 종속(Physical Media Dependent; PMD) 서브레이어와 전송 집중(Transmission Convergence; TC) 서브레이어의 기능은 ATM 포럼에서 ATM 25.6 Mbps 물리적 인터페이스 명세로 규정하였다. 8㎑ 기준 신호(회로 에뮬레이션(CE) 장치(72)의 DPLL에서와 같은 신호)를 상기 다운스트림부에 공급하면, 타이밍정보가 상기 ATMF 인터페이스(30)를 통해 송신될 수 있다. 외부 32 ㎒ 발진기로부터 상기 다운스트림 클록이 분배한다. 상기 업스트림 흐름에서부터 상기 업스트림 클록을 추출해낸다. 상기 유토피아 클록(상기 시스템 클록)에 의해, 상기 FIFOs 및 서비스 인터페이스(64) 간의 셀의 처리가 클록킹된다.
9.0 CPU 블록
상기 CPU 블록(71)은 (1)외부 CPU 버스(42)와, (2)ATM 코어(60) 및 서비스 장치들(701,702,72,74) 간에 데이터를 분배한다. CPU 블록(71)은, 또한 인터럽트 (interrupt)를 처리한다. 내부 인터페이스(예: 버스(73))를 통한 트랜잭션 (transaction)을 포함한, CPU 블록(71)이 수행하는 모든 기능들은 상기 시스템 클록에 의해 클록킹된다.
9.1 판독 및 기록 처리
도 15는 CPU 블록(71)에 의해 수행되는 판독 및 기록 처리를 예시하고 있다. 상기 CPU(40)가 다중-서비스 회로(20)에 대해 판독 또는 기록 동작을 수행하면, 상기 CPU 블록(71)은 상기 칩 선택 신호(CS)에서 로우(low) 트랜잭션을 검출한다. CPU 블록(71)은, 이때 어드레스 버스를 복호하여 상기 어드레스 버스 중에서 최하위 비트들과 블록 선택 신호를 상기 선택된 블록(예: ATM 코어(60) 또는 서비스 장치들(701,702,72, 및 74)중 하나)으로 분배한다. 버스(73)는 2개의 판독 및 기록 을 위해 두 개의 개별적인 버스들로 향하는 양방향 데이터 버스이다. 상기 내부 판독 또는 기록 동작이 종료되었으면, 이는 데이터 전달 긍정 응답 신호로서 표시된다. 상기 판독 및 기록 동작은 상기 시스템 클록에 의해 클록킹되므로, 타이밍은 클록 주파수에 의해 결정된다.
9.2 인터럽트 처리
다중 서비스 회로(20)내의 각 블록은 적어도 하나의 플래그(flag)를 CPU 블록(71)에 제공한다. 상기 각 플래그의 상태는, CPU 블록(71)에 의해 관리되는 상태 레지스터(register)내에 저장된다. 상기 상태 레지스터내 하위 비트에서 상위 비트로의 트랜잭션은 CPU(40)로의 인터럽트 요청(IREQ)으로 귀결된다. 상기 인터럽트 요구는, 상기 CPU가 상기 상태 레지스트를 판독하거나, 또는 상기 인터럽트 긍정 응답 신호(IACK)가 나타나면, 사라진다. 상기 마스크 레지스터내에 대응하는 비트를 설정함으로써, 각 플레그에 대한 인터럽트 요청 처리를 거절할 수 있다. 도 16에 상기 인터럽트 처리 구조를 예시하고 있다.
상기 각 플레그들에 대한 인터럽트 처리와 관련하여 다중 서비스 회로(20)내에서 다음과 같은 사상(event)을 수행한다.
1. 완전한 셀을 ATM 코어(60)내의 다운스트림 판독 CPU 버퍼(106)내에 저장한다(도 2a 참조).
2. 완전한 셀을 상기 ATM 코어(60)내의 업스트림 CPU 판독 버퍼 세트(136)중 버퍼(1361)내에 저장한다(도 2b 참조).
3. 완전한 셀을 상기 ATM 코어(60)내의 업스트림 CPU 판독 버퍼 세트(136)중 버퍼(1362)내에 저장한다(도 2b 참조).
4. 완전한 셀을 상기 ATM 코어(60)내의 업스트림 CPU 판독 버퍼 세트(136)중 버퍼(1363)내에 저장한다(도 2b 참조).
5. 회로 에뮬레이션(CE) 장치(72)에서 채널 1에 대해서, 동기 사상(event)의 부족 또는 버퍼 오버플로우(overflow) 또는 언더플로우.
6. 회로 에뮬레이션(CE) 장치(72)에서 채널 2에 대해서, 동기 사상(event)의 부족 또는 버퍼 오버플로우(overflow) 또는 언더플로우.
7. 회로 에뮬레이션(CE) 장치(72)에서 채널 3에 대해서, 동기 사상(event)의 부족 또는 버퍼 오버플로우(overflow) 또는 언더플로우.
8. 회로 에뮬레이션(CE) 장치(72)에서 채널 4에 대해서, 동기 사상(event)의 부족 또는 버퍼 오버플로우(overflow) 또는 언더플로우.
10.0 ATM 코어의 VPI/VCI 테이블(Tables)
상기한 바와 같이, 디멀티플렉서(demulriplexer) 및 번역기(translator) (102)와, 다운스트림 멀티플렉서(downstream multiplexer)(104)는 모두 CPU(40)에 의해 구성된 VPI/VCI 테이블을 이용하였다. 도 17a는 상기 디멀티플렉서 및 번역기 (102)용 VPI/VCI 테이블을 예시하고 있고; 도 17b는 상기 다운스트림 멀티플렉서 (104)용 VPI/VCI 테이블을 예시하고 있다.
10.1 다운스트림 디멀티플렉서 및 번역기의 VPI/VCI 테이블.
도 17a에 도시한 바와 같이, 디멀티플렉서 및 번역기(102)는 집합적 VPI/VCI 인식 테이블(102-10)과, 종속 VPI/VCI 번역 및 수신지 테이블(translation and destination)(102-20)을 구비하고 있다. 디멀티플렉서 및 번역기(102)에 입력되는 셀은 유효성 비교기(102-30) 및 VPI/VCI 레지스터(102-40) 모두에 인가(적용)되는 소정의 헤더(header) 정보를 가진다. 상기 소정의 헤더 정보는 상기 헤더의 VPI의 4 개의 최하위 비트들(LSBs)과 VCI의 8 개의 최하위 비트들을 포함한다. 유효성 비교기(102-30)에서, 상기 헤더를 VPI 필터 레지스터(102-32)내에 저장된 필터 값과 비교한다. 헤더 정보가 유효하면, 유효 신호를 제어기(102-50)로 보낸다.
디멀티플렉서 및 번역기(102)로, VPI/VCI 레지스터(102-40)내에 저장된 헤더 정보와 집합적 VPI/VCI 인식 테이블(102-10)내 값 간의 일치를 확인하였다. 도 17a에 도시한 바와 같이, VPI/VCI 인식 테이블(102-10)은 실질적으로 4개의 RAMS(102-10(1) 내지 102-10(4))들을 구비하고 있다. RAMS(102-10(1) 내지 102-10(4))들 각각의 독출포트가 대응하는 비교기들(102-60(1) 내지 102-60(4))중 하나의 제1입력포트에 연결된다. 상기 비교기(102-60(1) 내지 102-60(4))들 각각의 제2입력포트는 VPI/VCI 레지스터(102-40)내에 저장된 값을 수신하도록 연결된다. RAM(102-10(1) 내지 102-10(4))들 각각은 32개의 위치(positions)(32×4=128 바이트 RAMs)들을 가지고 있다. 디멀티플렉서 및 번역기(102)로 새로운 셀의 수신했을 때 헤더정보가 VPI/VCI 레지스터(102-40)내에 저장되어 있으면, 상기 4 개의 RAM들 모두의 제1위치가 동시에 확인된다. 즉, 4 개의 RAM들의 제1위치에서의 값은 제1위치 값들이 입력 헤더정보와 일치하는지를 판단하기 위해 대응하는 비교기(102-60)들로 출력된다. 일치가 발견되지 않으면, 마찬가지로 4 개의 RAM들 모두의 제2위치들이 동시에 확인되고, 일치가 발견될 때까지 이렇게 계속 진행된다. 따라서, 4개의 모든 RAM들을 확인하기 위해 요구되는 최대 시간은 32 클록 사이클(clock cycles)이다.
일치가 발견되면, 종속 VPI/VCI 번역 및 목적지 테이블(102-20)을 어드레싱하고 그리고 셀들이 디멀티플렉서 및 번역기를 떠날 때 셀들에 대한 새로운 헤더정보를 상기 테이블로부터 얻기 위한 인덱싱 값(indexing value)이 결정된다. 도 17a에 도시한 바와 같이, 상기 인덱싱 값은 두 개의 구성요소를 가진다. 제1구성요소는 4개의 RAM들 중 하나로부터 일치 값을 얻기 위해 사용하는 어드레스 또는 값이다. 제2구성요소는 일치가 이루어지면 상기 4개 비교기(102-60)의 4개 출력신호들을 변환하여 얻는 2 비트 폭의 어드레스이다. 상기 2 비트 폭의 변환 어드레스는, 상기 비교기(102-60)들 각각의 출력단에 연결된 입력단을 가지는 변환기(102-70)로부터 얻는다. 상기 인덱싱 값은, 상기 새로운 헤더 및 목적지 값을 얻을 수 있는 종속 VPI/VCI 번역 및 목적지 테이블(102-20)의 위치를 나타낸다. 상기 종속체 라우팅을 위한 새로운 헤더는 4비트의 VPI 및 8비트의 VCI를 가진다. 상기 수신지 값은 상기 종속 유토피아 장치, CPU(40) 또는 다운스트림 루프-백(loop-back) 버퍼(108)를 나타내는 4비트 값이다.
따라서, 상기한 바와 같이 디멀티플렉서 및 번역기(102)는 CPU(40)에 의해 구성되는 집적화 RAM 테이블 세트를 가진다. CPU(40)의 견지에서 보면, VPI/VCI 테이블 내의 각 위치는 고유한 어드레스를 가진다. 상기 VPI/VCI 테이블내의 위치가 입력되는 셀 헤더내의 VPI/VCI와 일치하는 VPI/VCI를 가지는 것으로 확인하면, 상기 VPI/VCI 테이블 내의 대응 위치는 새로운 수신지(예; CPU(40), 루프-백 버퍼(108), 또는 서비스 장치들 중 하나) 및 새로운 VPI/VCI를 가진다.
상기 루프-백 테이블내의 VCI 필드(field)가 리셋되면(VCI=0), 본 ATM 접속은 VPC로 간주되는데, 이는, 상기 셀 헤더내의 VCI가 어떠한 값(임의 값)일 수 있다는 것을 의미한다. 이 경우, VPI만이 일치되어야 하고, VCI를 번역하지 않는다. VPCs를 규정하기 위해 VCI=0을 사용하는 방법은, VCI=0이 ATM 접속을 위해 규정되지 않은 값이기 때문에 실행할 수 있는데, 이는 VCI=0을 가진 어떠한 셀도 다중 서비스 회로(20)에 나타나지 않는다는 것을 의미한다. 유휴 셀들과 물리적 OAM은 VCI=0을 가지는 한편, 이러한 셀들은 모뎀에서 분류된다. VPC를 나타내기 위해 VCI=0을 사용하는 것에 대한 대안책으로서, VPC 상태를 순람표(look up table)내의 추가 비트로 나타낼 수 있다.
10.2 업스트림 멀티플렉서의 VPI/VCI 테이블
도 17b에 도시한 바와 같이, 업스트림 디멀티플렉서 및 번역기(122)는 종속 VPI/VCI 인식 테이블(122-10)과, 집합적 VPI/VCI 번역 및 수신지 테이블(122-20)과 그리고 EPD 상태 테이블(122-25)을 가지고 있다. 업스트림 디멀티플렉서 및 번역기 (122)에 입력되는 셀은 소정의 헤더 정보와, VPI/VCI 레지스터(122-40)내에 저장된 대응하는 유토피아 어드레스 값(4 비트)을 가진다. 상기 소정의 헤더 정보는 상기 헤더의 VPI의 4 개의 최하위 비트들(LSBs)과 VCI의 8 개의 최하위 비트들을 포함한다.
디멀티플렉서 및 번역기(102)와 같은 방식으로, 업스트림 디멀티플렉서 및 번역기(122)로, VPI/VCI 레지스터(122-40)내에 저장된 헤더 정보 및 유토피아 어드레스와, 종속 VPI/VCI 인식 테이블(122-10)내 값 사이의 일치를 확인하였다. 도 17b에 도시한 바와 같이, VPI/VCI 인식 테이블(122-10)은 4개의 RAMS(122-10(1) 내지 122-10(4))을 구비하고 있다. RAMS(122-10(1) 내지 122-10(4)) 각각의 독출포트를 대응하는 비교기들(122-60(1) 내지 122-60(4))중 하나의 제1입력포트에 연결시켰다. 상기 비교기들(122-60(1) 내지 122-60(4)) 각각의 제2입력포트를 VPI/VCI 레지스터(122-40)내에 저장된 값을 수신하도록 연결하였다. 업스트림 디멀티플렉서 및 번역기(122)가 새로운 셀이 수신했을 때 헤더 정보 및 유토피아 어드레스가 이에 따라 VPI/VCI 레지스터(122-40)내에 저장되면, RAMS(102-10)에 대해 상기한 방식으로 RAMS(122-10)에서 일치 검색이 이루어진다.
일치가 발견되면, 집합적 VPI/VCI 번역 및 수신지 테이블(122-20)과 EPD 테이블(122-25)(이용시)을 어드레싱하기 위한 인덱싱 값이 결정된다. 업스트림 디멀티플렉서 및 번역기(122)를 떠나는 셀에 대한 새로운 헤더가, 집합적 VPI/VCI 번역 및 수신지 테이블(122-20)의 인덱스된 어드레스로부터 얻는다. 도 17에 도시한 디멀티플렉서 및 번역기(102)의 경우와 같이, 상기 인덱싱 값은 두 개의 구성요소를 가진다. 제1구성요소는 4개의 RAMS(122-10)중 하나로부터 일치 값을 얻기 위해 사용되는 어드레스 또는 값이다. 제2구성요소는 정합이 이루어지면 상기 4개 비교기 (122-60)의 4개 출력신호들을 변환하여 얻어진 2 비트 폭의 어드레스이다. 상기 2 비트 폭의 변환 어드레스는 상기 비교기(122-60)들 각각의 출력단에 연결된 입력단을 가지는 변환기(122-30)로부터 얻는다. 상기 인덱싱 값은, 상기 새로운 헤더를 얻을 수 있는 집합적 VPI/VCI 번역 및 수신지 테이블(122-20)의 위치를 나타낸다. 상기 종속 라우팅을 위한 새로운 헤더는 4비트의 VPI 및 8비트의 VCI를 가진다.
셀들을 상기 집합적 인터페이스로 보내기 전에 새로운 VPI 값(8 개의 최상위 비트들)을 상기 셀 헤더에 삽입하는데 VPI 필터 레지스터(102-32)를 사용한다. 다운스트림 흐름에 있어서, 상기 레지스터(102-32)에 상응하는 VPI(8개의 최상위 비트들)를 가지는 집합적 셀들 만을 받아들이고(동보 통신 셀들은 제외), 번역을 하면 상기 VPI의 8 개의 최상위 비트들은 리셋된다. 업스트림 흐름에 있어서, VPI(8개의 최상위 비트들)가 0인 종속 셀들 만을 받아들이고, 번역을 하면 상기 레지스터(102-32) 값을 상기 VPI(8개의 최상위 유효 비트들)에 삽입한다.
집합적인 VPI/VCI 번역 및 수신지 테이블(122-20)내의 각 위치(어드레스)에 대해, 상응하는 위치가 EPD 테이블(122-25)내에 존재한다. 상기 EPD 테이블(122-25)은 EPD 처리를 위해 필요한 ATM 접속당 정보를 포함한다. EPD 선택 비트가 VPI/VCI 인식 테이블(122-10)로 설정될 때만 EPD 테이블(122-25)을 사용한다.
11.0 결론
다중 서비스 회로(20)의 중심부는 ATM 코어(60)이다. ATM 코어(60)는, 집적화된 루프-백 버퍼들, CPU 버퍼들 및 다수의 서비스 버퍼들을 가지고 있다. ATM 코어(60)는 매우 융통성이 있고 또한 종속 유토피아 인터페이스(예컨대 서비스 인터페이스(64))에 연결되는 서비스 장치들의 종류에 구애받지 않는 구조 및 동작을 가지는 것이 바람직하다.
설명한 실시예에서, ATM 코어(60)는 서비스 인터페이스(64)에서 8개 채널을 지원하는 집적회로이다. 이들 채널들 중 3개에 대해서, 각 방향으로 CPU 버퍼가 제공된다. 이는, CPU(40)와 이들 3개 서비스 장치들 각각 사이에서 셀들은 분배될 수 있음을 의미한다.
서비스 인터페이스(64)에 의해 제공된 상기 다중 물리적 유토피아 인터페이스는 더 많은 서비스들(예: AAL5 SAR 및 이더넷(Ethernet))의 통합에 있어서 편의를 제공한다. 더욱이, 예시된 실시예에서는 8개의 채널을 제공하였지만, ATM 코어(60)는 보다 많은 수(예: 17개 채널)로 확장할 수 있다.
본 발명에 의한 다중 서비스 회로(20)는 전적으로 하드웨어에 기반을 둔 집적회로인 것이 유리하다. 그와 같은 다중 서비스 회로(20)는 프로세서에 기반을 둔 장치에 비해 보다 빠른 데이터 속도 및 저전력 손실과 같은 장점을 가지고 있다.
본 발명을, 가장 실제적이고 또한 바람직한 실시예로서 현재 간주되고 있는 것과 관련해 설명하였지만, 본 발명은 설명된 실시예에 한정되는 것이 아니라, 이와 반대로 첨부된 청구범위의 사상과 범위에 포함되는 다양한 수정과 등가 구성을 포함한다고 이해하여야 한다. 예컨대, 다중-서비스 회로(20)는 그 안에 CPU가 포함되도록 구성될 수 있다.
ATM 연결 VPI/VCI집합체 측 VPI/VCI종속체 측 QPS 등급
CE 채널 1(VCC) VPI1/43 CE1_fix QoS1
CE 채널 2(VCC) VPI1/44 CE2_fix QoS1
서비스 유토피아(VCC) VPI1/48 0/35 QoS2
ATMF#1(VCC) VPI1/55 0/35 QoS3
ATMF#1(VPC) VPI2/- 1/- QoS3
ATMF#2(VCC) VPI1/58 0/35 QoS3
CPU ↔ATMF#1,F4세그먼트 CAM - 0/3 -
CPU ↔ATMF#1,F5세그먼트 CAM - 0/35 -
CPU ↔집합체,F4엔드투엔드 CAM VPI1/4 - QoS4
CPU ↔집합체,신호(VCC) VPI1/33 - QoS4
CPU ↔집합체,신호(VPC) VPI2/- - QoS4
표 1. NT를 통한 ATM 연결들의 예
신호명 타입 폭 설명
TX_DATA 출력 8 데이터를 송신하라.
TX_CLK 출력 1 클록을 송신하라
TX_ENB 출력 1 옥텟 이네이블을 송신하라.
TX_SOC 출력 1 셀개시를 송신하라.
TX_CLAV 입력 1 이용가능 셀 공간을 송신하라.
TX_ADDR 출력 5 어드레스를 송신하라.
RX_DATA 입력 8 데이터를 수신하라.
RX_CLK 출력 1 클록을 수신하라.
RX_ENB 출력 1 옥텟 이네이블을 수신하라.
RX_SOC 입력 1 셀 개시를 수신하라.
RX_CLAV 입력 1 이용가능 셀을 수신하라.
RX_ADDR 출력 5 어드레스를 수신하라.
표 2. 모뎀/송수신기로의 유토피아 레벨 2 인터페이스
신호명 타입 폭 설명
TxCLK 출력 1 클록,2048 또는 1544㎑를 송신하라.
RxCLK 입력 1 단지 E1/T1용 클록, 2048 또는 1544㎑를 수신하라,
TxD 출력 1 데이터를 송신하라.
RxD 입력 1 데이터를 수신하라.
FS 출력 1 PCM 프레임 개시
DV 출력 4 각채널용 유효데이터
표 3. PCM 및 E1/T1 인터페이스
신호명 타입 폭 설명
TxD 출력 2 차등 송신 데이터
RxD 입력 2 차등 수신 데이터
EQ 양방향 2 등화기용 외부 필터
PLL 양방향 2 PLL용 외부 필터
AVCC 양방향 4 아날로그 전원
AGND 양방향 4 아날로그 접지
표 4. ATMF 인터페이스
신호명 타입 폭 설명
Tx_DATA 입력 8 데이터를 송신하라.
Tx_CLK 입력 1 클록을 송신하라.
Tx_ENB 입력 1 옥텟 이네이블을 송신하라.
Tx_SOC 입력 1 셀 개시를 송신하라.
Tx_CLAV 출력 1 이용가능 셀 공간을 송신하라.
Tx_ADDR 입력 5 어드레스를 송신하라.
Rx_DATA 출력 8 데이터를 수신하라.
Rx_CLK 입력 1 클록을 수신하라.
Rx_ENB 입력 1 옥텟 이네이블을 수신하라.
Rx_SOC 출력 1 셀 개시를 수신하라.
Rx_CLAV 출력 1 이용가능 셀을 수신하라.
Rx_ADDR 입력 5 어드레스를 수신하라.
표 5. 외부 서비스 유토피아 인터페이스
신호명 타입 폭 설명
CS 입력 1 칩 선택
R/W 입력 1 판독/기록 이네이블
ADDR 입력 12 어드레스 버스
DATA 양방향 16 데이터 버스
IREQ 출력 1 인터럽트 요구
DTACK* 출력 1 데이터 변환 인식
IACK* 출력 1 인터럽트 인식
OE* 입력 1 출력 이네이블
BMODE* 입력 1 버스 모드(16/8 bits)
BSEL* 입력 1 바이트 선택
표 6. 외부 CPU 인터페이스

Claims (41)

  1. 상이한 전기통신 서비스들을 처리하는 다수의 서비스 장치들과;
    상기 다수의 서비스 장치들 및 외부 인터페이스 사이에 연결되며, 다운스트림 디멀티플렉서 및 다운스트림 멀티플렉서를 가지며 상기 외부 인터페이스에서부터 상기 서비스 장치로 셀들을 송신하기 위한 다운스트림 측과 그리고 상기 서비스 장치들에서부터 상기 외부 인터페이스까지 셀들을 송신하기 위한 업스트림 측을 가지는 멀티플렉서/디멀티플렉서 코어를 구비하는, 프로세서에 의해 제어되고, 외부 인터페이스부 상에서 정보를 가지는 셀들을 수신하는 다중 서비스 회로에 있어서,
    상기 다운스트림 디멀티플렉서는, 상기 외부 인터페이스로부터 수신한 셀들을,
    (1) 상기 다운스트림 멀티플렉서의 입력단; 또는
    (2) (a) 상기 다운스트림 측으로부터 업스트림 측으로 향해 가는 셀들을 저장하는 다운스트림 루프-백 버퍼와 (b) 상기 프로세서중 하나로,
    향해 보내는 기능을 하는 것을 특징으로 하는 다중 서비스 회로.
  2. 제1항에 있어서, 상기 다운스트림 멀티플렉서는 서비스장치들로 전송을 위한 셀들을,
    (1) 상기 다운스트림 디멀티플렉서, 또는
    (2) (a) 상기 업스트림 측에서부터 다운스트림 측으로 향해 가는 셀들을 저장하는 업스트림 루프-백 버퍼와 (b) 상기 프로세서중 하나로부터 얻는 것을 특징으로 하는 다중 서비스 회로.
  3. 제2항에 있어서, 상기 다운스트림 디멀티플렉서 및 다운스트림 멀티플렉서들은, 셀들이 다운스트림 디멀티플렉서로부터 다운스트림 멀티플렉서로 향해 갈때를 제외하고는 독립적으로 동시에 작동할 수 있는 것을 특징으로 하는 다중 서비스 회로.
  4. 제1항에 있어서, 상기 업스트림 측은 업스트림 디멀티플렉서 및 업스트림 멀티플렉서를 가지며,
    상기 업스트림 디멀티플렉서는 상기 서비스 장치들로부터 수신한 셀들을
    (1) 상기 업스트림 디멀티플렉서 및 업스트림 멀티플렉서 사이에 위치한 버퍼링 영역과;
    (2) (a) 상기 업스트림 루프백 버퍼, 또는 (b)프로세서
    중 하나로 보내는 것을 특징으로 하는 다중 서비스 회로.
  5. 제1항에 있어서, 상기 업스트림 디멀티플렉서는 상기 서비스 장치들과 상기 프로세서로부터 수신한 셀들을,
    (1) 상기 업스트림 디멀티플렉서와 업스트림 멀티플렉서 사이에 위치한 버퍼링 영역과;
    (2) (a) 상기 업스트림 루프-백 버퍼, 또는 (b) 상기 프로세서,
    중 하나로 향해 보내는 것을 특징으로 하는 다중 서비스 회로.
  6. 제4항에 있어서, 상기 업스트림 멀티플렉서는 상기 외부 인터페이스에 인가하기 위한 셀들을 상기 버퍼링 영역과 다운스트림 루프-백 버퍼 중 하나로부터 얻는 것을 특징으로 하는 다중 서비스 회로.
  7. 제1항에 있어서, 상기 서비스 장치들 중 적어도 하나는 ATMF 송수신기인 것을 특징으로 하는 다중 서비스 회로.
  8. 제1항에 있어서, 상기 서비스 장치들 중 적어도 하나는, (1) PCM 인터페이스; (2) E1 인터페이스; 및 (3) T1 인터페이스 중 하나와 인터페이스하는 에뮬레이터인 것을 특징으로 하는 다중 서비스 회로.
  9. 제8항에 있어서, 상기 에뮬레이터는, 하나의 채널로부터의 데이터로 완전히 또는 부분적으로 채워지는 버퍼를 가지는 것을 특징으로 하는 다중 서비스 회로.
  10. 제8항에 있어서, 상기 에뮬레이터는, 모든 채널들로부터의 데이터로 완전히 또는 부분적으로 채워지는 버퍼를 가지는 것을 특징으로 하는 다중 서비스 회로.
  11. 제1항에 있어서, 상기 서비스 장치들 중 적어도 하나는 유토피아 2 레벨 장치인 것을 특징으로 하는 다중 서비스 회로.
  12. 제1항에 있어서, 상기 셀들은 ATM 셀들인 것을 특징으로 하는 다중 서비스 회로.
  13. 제1항에 있어서, 상기 유토피아 레벨 2 종속 인터페이스는 상기 다수의 서비스 장치들을 상기 멀티플렉서/디멀티플렉서 코어를 연결시키는 것을 특징으로 하는 다중 서비스 회로.
  14. 제1항에 있어서, 상기 다중 서비스 회로를 집적 칩으로 만드는 것을 특징으로 하는 다중 서비스 회로.
  15. 제1항에 있어서, 상기 다중 서비스 회로를 완전히 하드웨어로서 형성하는 것을 특징으로 하는 다중 서비스 회로.
  16. 상이한 전기통신 서비스들을 처리하는 다수의 서비스 장치들과;
    상기 다수의 서비스 장치들 및 외부 인터페이스 사이에 연결되며, 상기 외부 인터페이스에서부터 상기 서비스 장치로 셀들을 송신하기 위한 다운스트림 측과 업스트림 멀티플렉서 및 업스트림 디멀티플렉서를 가지며 상기 서비스 장치들에서부터 상기 외부 인터페이스로 셀들을 송신하기 위한 업스트림 측을 가지는 멀티플렉서/디멀티플렉서 코어를 구비하는, 프로세서에 의해 제어되며 외부 인터페이스 상에서 정보를 가지는 셀들을 수신하는 다중 서비스 회로에 있어서,
    상기 업스트림 디멀티플렉서는 상기 서비스 장치로부터 수신한 셀들을,
    (1) 상기 업스트림 디멀티플렉서 및 업스트림 멀티플렉서 사이에 위치한 버퍼링 영역과;
    (2) (a) 상기 업스트림 측에서부터 다운스트림 측으로 셀들을 보내는 업스트림 루프-백 버퍼, 또는 (b) 상기 프로세서,
    중 하나로 향해 보내는 것을 특징으로 하는 다중 서비스 회로.
  17. 제16항에 있어서, 상기 업스트림 디멀티플렉서는 상기 서비스 장치들과 상기 프로세서로부터 수신한 셀들을,
    (1) 상기 업스트림 디멀티플렉서 및 업스트림 멀티플렉서 사이에 위치한 버퍼링 영역과;
    (2) (a) 상기 업스트림 루프-백 버퍼, 또는 (b) 상기 프로세서,
    중 하나로 향해 보내는 것을 특징으로 하는 다중 서비스 회로.
  18. 제17항에 있어서, 상기 업스트림 멀티플렉서는 상기 외부 인터페이스에 인가하기 위한 셀들을 상기 버퍼링 영역과 다운스트림 루프-백 버퍼 중 하나로부터 얻는 것을 특징으로 하는 다중 서비스 회로.
  19. 제16항에 있어서, 상기 서비스 장치들 중 적어도 하나는 ATMF 송수신기인 것을 특징으로 하는 다중 서비스 회로.
  20. 제16항에 있어서, 상기 서비스 장치들중 적어도 하나는, (1) PCM 인터페이스; (2) E1 인터페이스; 및 (3) T1 인터페이스 중 하나와 인터페이스하는 에뮬레이터인 것을 특징으로 하는 다중 서비스 회로.
  21. 제20항에 있어서, 상기 에뮬레이터는, 하나의 채널로부터의 데이터로 완전히 또는 부분적으로 채워지는 버퍼를 가지고 있는 것을 특징으로 하는 다중 서비스 회로.
  22. 제20항에 있어서, 상기 에뮬레이터는, 모든 채널들로부터의 데이터로 완전히 또는 부분적으로 채워지는 버퍼를 가지고 있는 것을 특징으로 하는 다중 서비스 회로.
  23. 제16항에 있어서, 상기 서비스 장치들중 적어도 하나는 유토피아 2 레벨 장치인 것을 특징으로 하는 다중 서비스 회로.
  24. 제16항에 있어서, 상기 셀들은 ATM 셀들인 것을 특징으로 하는 다중 서비스 회로.
  25. 제16항에 있어서, 상기 유토피아 레벨 2 종속 인터페이스는 상기 다수의 서비스 장치들과 상기 멀티플렉서/디멀티플렉서 코어를 연결시키는 것을 특징으로 하는 다중 서비스 회로.
  26. 제16항에 있어서, 상기 다중 서비스 회로를 집적 칩으로 만드는 것을 특징으로 하는 다중 서비스 회로.
  27. 제16항에 있어서, 상기 다중 서비스 회로를 완전히 하드웨어로서 형성하는 것을 특징으로 하는 다중 서비스 회로.
  28. 상이한 전기통신 서비스를 처리하는 다수의 서비스 장치들과;
    상기 다수의 서비스 장치들과 외부 인터페이스 사이에 연결되며, 다운스트림 디멀티플렉서와 다운스트림 멀티플렉서를 가지며 상기 외부 인터페이스에서부터 상기 서비스 장치로 셀들을 송신하기 위한 다운스트림 측과 업스트림 멀티플렉서와 업스트림 디멀티플렉서를 가지며 상기 서비스 장치들에서부터 상기 외부 인터페이스로 셀들을 송신하기 위한 업스트림 측을 가지는 멀티플렉서/디멀티플렉서 코어와;
    상기 다운스트림 측에서부터 업스트림 측으로 향해 가는 셀들을 저장하기 위한 다운스트림 루프-백 버퍼와;
    상기 업스트림 측에서부터 다운스트림 측으로 향해 가는 셀들을 저장하기 위한 업스트림 루프백 버퍼를 구비하는, 프로세서에 의해서 제어되며 외부 인터페이스 상에서 모뎀/송수신기로부터 ATM 셀들을 수신하는 다중 서비스 회로에 있어서,
    상기 다운스트림 디멀티플렉서는 상기 외부 인터페이스로부터 수신한 셀들을 상기 다운스트림 루프-백 버퍼, 상기 프로세서, 및 다운스트림 멀티플렉서의 입력단 중 하나를 향해 보내는 기능을 하고;
    상기 다운스트림 멀티플렉서는 상기 서비스 장치들에 전송하기 위한 셀들을 상기 다운스트림 디멀티플렉서, 상기 업스트림 루프-백 버퍼, 및 상기 프로세서로부터 얻는 기능을 하고;
    상기 업스트림 디멀티플렉서는 상기 서비스 장치들과 상기 프로세서로부터 수신한 셀들을 상기 업스트림 루프-백 버퍼, 프로세서, 및 상기 업스트림 디멀티플렉서와 업스트림 멀티플렉서사이에 위치한 버퍼링 영역 중 하나를 향해 보내는 기능을 하고;
    상기 업스트림 멀티플렉서는 상기 외부 인터페이스에 인가하기 위한 셀들을 상기 버퍼링 영역과 다운스트림 루프-백 버퍼로부터 얻는 것을 특징으로 하는 다중 서비스 회로.
  29. 제28항에 있어서, 상기 다운스트림 디멀티플렉서와 다운스트림 멀티플렉서는, 셀들이 다운스트림 디멀티플렉서에서부터 다운스트림 멀티플렉서로 향해 가는 경우를 제외하고, 독립적으로 동시에 작동할 수 있는 것을 특징으로 하는 다중 서비스 회로.
  30. 제29항에 있어서, 상기 서비스 장치들 중 적어도 하나는 ATMF 송수신기인 것을 특징으로 하는 다중 서비스 회로.
  31. 제29항에 있어서, 상기 서비스 장치들중 적어도 하나는, (1) PCM 인터페이스; (2) E1 인터페이스; 및 (3) T1 인터페이스중 하나와 인터페이스하는 에뮬레이터인 것을 특징으로 하는 다중 서비스 회로.
  32. 제31항에 있어서, 상기 에뮬레이터는, 하나의 채널로부터의 데이터로 완전히 또는 부분적으로 채워지는 버퍼를 가지고 있는 것을 특징으로 하는 다중 서비스 회로.
  33. 제31항에 있어서, 상기 에뮬레이터는, 모든 채널들로부터의 데이터로 완전히 또는 부분적으로 채워지는 버퍼를 가지고 있는 것을 특징으로 하는 다중 서비스 회로.
  34. 제29항에 있어서, 상기 서비스 장치들 중 적어도 하나는 유토피아 2 레벨 장치인 것을 특징으로 하는 다중 서비스 회로.
  35. 제29항에 있어서, 상기 셀들은 ATM 셀들인 것을 특징으로 하는 다중 서비스 회로.
  36. 제29항에 있어서, 상기 유토피아 레벨 2 종속 인터페이스는 상기 다수의 서비스 장치들과 상기 멀티플렉서/디멀티플렉서 코어를 연결하는 것을 특징으로 하는 다중 서비스 회로.
  37. 제29항에 있어서, 상기 다중 서비스 회로를 집적 칩으로 만드는 것을 특징으로 하는 다중 서비스 회로.
  38. 제29항에 있어서, 상기 다중 서비스 회로를 완전히 하드웨어로서 형성하는 것을 특징으로 하는 다중 서비스 회로.
  39. 상이한 통신 서비스들을 처리하는 다수의 서비스 장치들과;
    상기 다수의 서비스 장치들과 외부 인터페이스 사이에 연결된 멀티플렉서/디멀티플렉서 코어와;
    상기 코어와 다수의 서비스 장치들을 연결하는 내부 인터페이스를 구비하고, 칩으로 제작되며, 프로세서에 의해 제어되는, 외부 인터페이스 상에서 모뎀/송수신기로부터 ATM 셀들을 수신하는 다중 서비스 회로에 있어서,
    다운스트림 방향으로, 상기 코어는, 상기 외부 인터페이스로부터 수신한 셀들을 상기 내부 인터페이스를 통해 다수의 서비스 장치들과, 상기 프로세서와, 그리고 상기 외부 인터페이스를 향해 보내고;
    업스트림 방향으로, 상기 내부 인터페이스와 프로세서를 통해 다수의 서비스 장치들로부터 수신한 셀들을, 상기 외부 인터페이스, 상기 프로세서, 및 상기 내부 인터페이스 중 하나를 향해 보내는 것을 특징으로 하는 다중 서비스 회로.
  40. 제39항에 있어서, 상기 외부 인터페이스와 내부 인터페이스 중 적어도 하나는 유토피아 레벨 2 인터페이스인 것을 특징으로 하는 다중 서비스 회로.
  41. 제39항에 있어서, 상기 다중 서비스 회로를 완전히 하드웨어로서 형성하는 것을 특징으로 하는 다중 서비스 회로.
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