JP2001510002A - Ａｔｍセルの送信 - Google Patents

Abstract

(57)【要約】 データセルを送信するシステムと方法が開示されている。本システムは、送受信回路（６４３、６４４）、メインバックプレーンインタフェイス（６１０）、バックプレーン相互接続回路（６４７）から成るデータ送受信装置を有する。送受信回路（６４３、６４４）はデータセルをデータリンク経由で送受信し、メインバックプレーンインタフェイス（６１０）は物理的な相互接続をバックプレーン（３００）に提供し、バックプレーン相互接続回路（６４７）はセルを送受信する。メインバックプレーンインタフェイス（６１０）は少なくとも一つのセル信号端子と少なくとも一つの作動データ信号端子を有する。作動データ信号端子はセルデータ信号端子から独立している。作動データ信号端子とセルデータ信号端子はバックプレーン（３００）上の相手コネクタと接続するように構成されている。バックプレーン相互接続回路（６４７）はデータセルを送受信回路（６４３、６４４）から受信し信号端子経由で送信し、データセルをセル信号端子から受信し送信用の送受信回路（６４３、６４４）に第一データリンク経由で提供し作動データを作動データ信号端子経由で送受信する。

Description

【発明の詳細な説明】 ＡＴＭセルの送信 発明の背景 本発明は非同期転送モードでの（ＡＴＭ）セル送信に関する。 非同期転送モード（ＡＴＭ）でのデータ転送は「セル」として知られた固定サ イズのパケットデータをＡＴＭ切換装置（「スイッチ」）間で転送する通信技術 である。ＡＴＭ切換装置は仮想チャネルを提供する低オーバーヘッドの回路向け パケット切換装置として考えることができる。仮想チャネルは切換と多重化送信 のためのベースを提供する。非同期時分割（ＡＴＤ）と高速パケット切換は類似 の転送技術を表すために使われてきた代替用語である。 ＡＴＭ通信網では、国際電気通信連合会（ＩＴＵ）が採用したフォーマットに 通常は合致するセルフォーマットを使って情報を転送する。ＩＴＵ標準のＡＴＭ セルは、５バイトのヘッダーフィールドと４８バイトのペイロードフィールドを 有する。ヘッダーフィールドは、ＡＴＭセルの移送とルーティングに関する情報 を通信網中の切換装置を通じて搬送する。ペイロードフィールドはユーザデータ を転送するのに利用できる。ユーザデータとして例えば、デジタル化されている ビデオ画像又は音声、コンピュータアプリケーションからのデータ、より高い層 の通信プロトコルによって提供される情報等を挙げることができる。 ＡＴＭセルは、通常は或る顧客の構内に置かれた通信網アクセス装置からＡＴ Ｍ通信網へ、次いでＡＴＭ通信網から通常は第二の顧客の構内に置かれた宛先の 通信網アクセス装置へと送られる。ＡＴＭ通信網はＡＴＭセルに関するエンド間 のルーティングを提供する。 発明の要約 一般に本発明の一態様は、データリンクとバックプレーンの間でデータセルを 通信するための装置に特徴がある。装置は送受信回路、メインバックプレーンイ ンタフェイス、バックプレーン相互接続回路を有する。送受信回路はデータリン ク経由でデータセルを送受信し、メインバックプレーンインタフェイスはバック プレーンに物理的相互接続を提供し、バックプレーン相互接続回路はセルを送受 信する。メインバックプレーンインタフェイスは少なくとも一つのセル信号端子 と少なくとも一つの作動データ信号端子を有する。作動データ信号端子はセル信 号端子から独立している。作動データ信号端子とセル信号端子はバックプレーン 上の相手コネクタと接続するよう構成される。バックプレーン相互接続回路は送 受信回路をメインバックプレーンインタフェイスに連結する。バックプレーン相 互接続回路はデータセルを送受信回路から受信してセル信号端子経由で送信し、 データセルをセル信号端子から受信し送信用の送受信回路に第一データリンク経 由で提供し、作動データを作動データ信号端子経由で送受信する。 本発明の実施例は以下の特徴の一つ以上を含んでいてもよい。装置はバックプ レーン相互接続回路と送受信回路の間で交換されるセル中のヘッダフィールドデ ータを変更するデータセルヘッダ翻訳回路を含んでいてもよい。データセルヘッ ダ翻訳回路によるデータセルヘッダの変更は、作動データ信号端子経由で受信さ れる作動データで決定されてもよい。本発明は、オペレーション、アドミニスト レーション、メンテナンス、プロビジョニング（ＯＡＭＰ）に関するデータを、 高レベルデータリンク（ＨＤＬＣ）プロトコルを使って、作動データ信号端子経 由で送受信する作動プロセッサを含んでいてもよい。実行例は、バックプレーン 相互接続回路と送受信回路に作動的に連結され、可変長データ送信を作動データ 信号端子経由で受信し、可変長データを固定長セルに変換し、固定長セルを送信 用の送受信回路にデータリンク経由で提供するように構成されているプロセッサ を含んでいてもよい。 本発明の実行例は以下の特徴の一つ以上を含んでいてもよい。装置は、独立し た端子コネクタに対応するバックプレーン相手コネクタを有するバックプレーン に差し込まれるように構成されたカード上で実行されてもよい。光ファイバデー タリンクインタフェイスで送受信回路を同期光通信網（ＳＯＮＥＴ）データリン クに連結させてもよい。高ビット速度のデジタル加入者ライン（ＨＤＳＬ）デー タリンクインタフェイスを送受信回路に連結してもよい。 種々の態様の本発明の実行例は、セルを受信する独立した端子とセルを送信す る独立した端子を含んでいてもよい。セルを受信する端子は第一兼第二制御端子 と少なくとも一つの入力セルデータ端子を有していてもよい。セルを受信するた めバックプレーン相互接続回路は、セルの受信態勢に装置がある旨を示す信号を 第一制御端子上でアサートし、セルが装置へ現に送られている旨の表示として信 号を第二制御端子上で受け入れ、セルのデータビットを入力セルデータ端子上で 受信してもよい。セルは単一の入力セルデータ端子経由でシリアルに受信されて もよく、又は複数の入力セルデータ端子経由でパラレルに受信されてもよい。セ ルを送信する端子は第一兼第二制御端子と少なくとも一つの出力セルデータ端子 を有していてもよい。セルを送信するためバックプレーン相互接続回路は、装置 がセルの送信態勢にある旨を示す信号を第一制御端子上でアサートし、装置がセ ルの転送態勢にある旨を示す信号を第二制御端子上で受け入れ、セルのデータビ ットを出力セルデータ端子上で送信してもよい。セルは単一の出力セルデータ端 子経由でシリアルに送信されてもよく、又は複数の出力セルデータ端子経由でパ ラレルに送信されてもよい。装置がセルの送信態勢にある旨を示す信号は、セル 優先度インディケータを有していてもよい。 種々の態様で本発明の実行例は、データセルを第二データリンク経由で送受信 し、データセルをバックプレーン相互接続回路へ提供しデータセルをバックプレ ーン相互接続回路から受信する第二送受信回路を含んでいてもよい。第一送受信 機と第二送受信機はそれぞれ固有の関連ポートアドレスを有していてもよい。バ ックプレーン相互接続回路はセルヘッダデータ中のポートアドレスデータを有す るデータセルを受信し、第一ポートアドレスを含むデータセルを第一送受信機に 提供するが第二送受信機には提供せず、一方で第二ポートアドレスを含むデータ セルを第二送受信機に提供するが第一送受信機には提供しないようにしてもよい 。各セルは５バイトヘッダフィールドと４８バイトペイロードフィールドを含ん でいてもよい。ヘッダフィールドの５番目のバイトがポートアドレス識別子を含 んでいてもよい。 本発明の実行例は、バックアップバックプレーンインタフェイスを含んでいて もよい。バックアッププレーンインタフェイスは少なくとも一つのセル信号端子 と、少なくとも一つの作動データ信号端子を有していてもよい。各作動データ信 号端子は各セル信号端子から独立している。装置はバックプレーン上の相手コネ クタから状態信号を受信しバックプレーン相互接続回路に状態信号を提供する状 態端子コネクタを含んでいてもよい。バックプレーン相互接続回路は、状態信号 が第一状態の間は、メインバックプレーンインタフェイス経由でデータセルを送 受信するがバックアップバックプレーンインタフェイス経由では送受信せず、状 態信号が第二状態の間は、バックアップバックプレーンインタフェイス経由でデ ータセルを送受信するがメインバックプレーンインタフェイス経由では送受信し ないよう構成されていてもよい。バックプレーン相互接続回路は、状態信号が第 一状態の間は、作動データをメインバックプレーンインタフェイス経由で送受信 するがバックアップバックプレーンインタフェイス経由では送受信せず、状態信 号が第二状態の間は、作動データをバックアップバックプレーンインタフェイス 経由で送受信するがメインバックプレーンインタフェイス経由では送受信しない よう構成されていてもよい。 本発明の実行例はバックプレーン上の対応するコネクタから第二状態信号を受 信する第二状態端子コネクタを含んでいてもよい。バックプレーン相互接続回路 は、第二状態信号が第一状態の間は、作動データをメインバックプレーンインタ フェイス経由で送受信するが、バックアップバックプレーンインタフェイス経由 では送受信しないように構成されていてもよい。バックプレーン相互接続回路は 第二状態信号が第二状態の間は、バックアップバックプレーンインタフェイス経 由で作動データを送受信するがメインバックプレーンインタフェイス経由では送 受信しないように構成されていてもよい。 一般に他の様態で、本発明はバックプレーン信号線経由でデータセルを送る方 法に特徴がある。本方法は、バックプレーン経由で送信されるべきセルに関する 優先度を示す信号を第一バックプレーン信号線上でアサートする段階を含んでい る。本方法は、データセルの転送を装置が始めてもよい旨の信号を第二バックプ レーン信号線上で受信する段階と、データセルの送信を装置が始めてもよい旨の 信号を受信後にデータセルのビットを第三バックブレーン信号線上で送信する段 階も含んでいる。 一般に別の態様で本発明はデータセルを受信する方法に特徴がある。本方法は データセルの受信態勢にあるアドレス可能な装置のポートを識別する信号を第一 バックプレーン信号線上でアサートする段階を含んでいる。本方法は、データセ ルが現に装置へ転送されている旨を示す信号を第二信号線上で受信する段階と、 装置に現に転送されているデータのビットを第三信号線上で受信する段階を含ん でいる。 一般に別の態様で本発明はデータリンクとバックプレーンの間でデータセルを 通信するための装置に特徴がある。装置はデータリンク経由でデータセルを送受 信する送受信回路と、複数のバックプレーンインタフェイスであって、各々は少 なくとも一つのセル信号端子を有するそのような複数のバックプレーンインタフ ェイスを含む。各バックプレーンインタフェイスはバックプレーン相互接続回路 に接続される。各バックプレーン相互接続回路は関係するバックプレーンインタ フェイスのセル信号端子経由でセルを送受信する。装置は更に送受信回路を各バ ックプレーン相互接続回路へ連結するデマルチブレキシング回路も有する。デマ ルチプレキシング回路は送受信回路からデータセルを受信し、データセルに関係 するバックプレーン相互接続回路を選択し、関係するバックプレーンインタフェ イスのセル信号端子経由で送信用に選択されたバックプレーン相互接続回路にデ ータセルを提供する。装置は更に複数のバックプレーン相互接続回路を送受信回 路へ連結する。マルチプレキシング回路は各パックプレーン相互接続回路からデ ータセルを受信し、受信したデータセルを送受信回路に提供する。 本発明の実行例は、以下の特徴の一つ以上を含んでいてもよい。バックプレー ン相互接続回路は複数のバックプレーンインタフェイス経由でデータセルを独立 して送受信してもよい。デマルチプレキシング回路はデータセルのヘッダフィー ルド中のデータに基づいてバックプレーンインタフェイスを選択してもよい。装 置は、複数のバックプレーンインタフェイスと送受信回路の間で送られるセル中 のヘッダデータを変更するヘッダ翻訳回路を含んでいてもよい。複数のバックプ レーンインタフェイスの各々は、セルを受信する独立した端子とセルを送信する 独立した端子を含んでいてもよい。セルを送信する端子は第一兼第二制御端子と 少なくとも一つの出力セルデータ端子を含んでいてもよい。バックプレーンイン タフェイスの相互接続回路は、インタフェイス経由でセルが送られてもよい旨を 示す信号を第一制御端子上で受け入れ、セルが現に送信されている旨を示す信号 を第二制御端子上でアサートし、セルのデータビットを出力セルデータ端子上で 送信してもよい。各バックプレーンインタフェイスは単一の出力セルデータ端子 を含んでいてもよく、セルの各ビットは単一の出力セルデータ端子経由でシリア ルに送信されてもよい。各バックプレーンインタフェイスは、複数の出力セルデ ータ端子を含んでいてもよく、セルのビットは８個の出力セルデータ端子経由で パラレルに送信されてもよい。 種々の実行例で、セルを受信する端子は第一兼第二制御端子と少なくとも一つ の入力セルデータ端子を含んでいてもよい。バックプレーンインタフェイスの相 互接続回路は、セルが装置に送られる態勢にある旨を示す信号を第一制御端子上 で受け入れ、装置がセルの受信態勢にある旨を示す信号を第二制御端子上でアサ ートし、セルのデータビットを入力セルデータ端子上で受信してもよい。各バッ クプレーンインタフェイスは単一の入力セルデータ端子を含んでもよく、セルの 各ビットは単一の入力セルデータ端子経由でシリアルに受信されてもよい。各バ ックプレーンインタフェイスは複数の入力セルデータ端子を含んでもよく、セル のビットは複数の入力セルデータ端子経由でパラレルに受信されてもよい。 本発明の実行例は、バックプレーンからの状態信号を受信し各バックプレーン 相互接続回路に提供する状態端子コネクタを含んでいてもよい。バックプレーン 相互接続回路はデータセルを、状態信号が第一状態の間は送受信するが、状態信 号が第二状態の間は送受信しないようになっていてもよい。 一般に別の態様で本発明は、バックプレーン経由でデータセルを送信する方法 に特徴がある。本方法はデータリンクインタフェイス経由でデータセルを受信す る段階を含んでいる。受信されたデータセル中のヘッダ情報を調べる段階を含ん でいる。複数のバックプレーンセルインタフェイスの内の一つを選択する段階を 含んでいる。データセルがインタフェイス上で送信されてもよい旨を表示する信 号を選択されたインタフェイスの第一信号線上で受信する段階を含んでいる。デ ータセルの転送が起っている旨を表示する信号を選択されたインタフェイスの第 二信号線上で送信する段階を含んでいる。データセルのビットを選択されたイン タフェイスの第三信号線上で送信する段階を含んでいる。本発明の実行例は、 データセルヘッダ中のポートアドレスに基づいて選択する段階を含んでいてもよ い。 図面の簡単な説明 図１Ａ、１Ｂ、１Ｃは、標準的なＡＴＭセルのフィールドを示す。 図２は、本発明による通信網である。 図３は、本発明によるラインカードシェルフである。 図４は、本発明によるラインカードシェルフバックプレーンである。 図５は、本発明によるラインカードシェルフマルチプレサの機能線図である。 図６は、本発明によるラインカードの機能線図である。 図７Ａ、７Ｂ、７Ｃは、本発明による信号タイミング線図である。 図８は、本発明による信号タイミング線図である。 図９は、本発明によるマスタ制御シェルフと３つのラインカードシェルフであ る。 図１０は、本発明によるマスタ制御シェルフバックプレーンである。 図１１は、本発明によるトランクカードである。 図１２は、本発明によるマスタ制御プロセッサである。 図１３は、本発明によるマスタラインシェルフアダプタである。 図１４Ａ、１４Ｂは、本発明による信号タイミング線図である。 図１５Ａ、１５Ｂは、本発明による信号タイミング線図である。 発明の詳細な説明 図１はＩＴＵにより定められた５３バイトのフォーマツトを有するＡＴＭセル を示す。ＡＴＭセル１００は、ヘッダフィールド１０１とペイロードフィールド １０２を有する。ＩＴＵ標準のヘッダーフィールド１０１は、ユーザ通信網イン タフェイスヘッダ又は通信網間ヘッダの何れでもよい。図１Ｂ、１Ｃはそれぞれ ユーザ通信網インタフェイスヘッダ１２５、通信網間ヘッダ１５０を示す。ユー ザ通信網インタフェイスヘッダ１２５を有するＡＴＭセルは通常、ＡＴＭ接続の エンドポイントに置かれているＡＴＭ通信網アクセス装置とＡＴＭ通信網切換装 置（「ノード」）の間で送られる。通信網間インタフェイスヘッダ１５０を有す るセルは、ＡＴＭ通信網のノード間、即ち非エンドポイントから非エンドポイン トＡＴＭセル切換装置へ送られる。ユーザ通信網インタフェイスヘッダ１２５と 通信網間インタフェイスヘッダ１５０は複数の情報サブフィールドを有している が、セルヘッダ１２５とセルヘッダ１５０の第１バイトに含まれている情報には 差がある。 ユーザ通信網インタフェイスヘッダ１２５（図１Ｂ）は、４ビットのジェネリ ックフロー制御（ＧＦＣ）フィールド、８ビットの仮想パス識別子（ＶＰＩ）フ ィールド、１６ビットの仮想チャネル識別子（ＶＣＩ）フィールド、３ビットの ペイロードタイプ識別子（ＰＴＩ）フィールド、１ビットのセルロス優先度（Ｃ ＬＰ）フィールド、８ビットのヘッダエラー制御（ＨＥＣ）フィールドを有する 。ＧＦＣフィールドは、ユーザ通信網インタフェイスを経由するＡＴＭセルの流 れの制御を支援するための情報を搬送する。ＶＰＩフィールドは仮想パスを識別 し、ＶＣＩフィールドは、ＡＴＭセルを通信網経由でルーティングさせるための 仮想チャネルを識別する。ＰＴＩフィールドはルがユーザ又は通信網管理に関わ る情報を含んでいるか否かを識別する。ＣＬＰフィールドはセルロス優先度を示 す。ＣＬＰフィールドの値が１の場合、通信網がオーバーロードであるというよ うな条件に左右されるが、セルを棄却してもよい。ＣＬＰフィールドの値が０の 場合セルは優先度が高いことになり、ＡＴＭノードは通信網資源を十分に割り当 て、セルの棄却を防ぎセルの移送を保証しなければならない。ＨＥＣフィールド は、ヘッダ１０１の情報中の送信エラーを検出するためのヘッダエラー制御情報 を含んでいる。これらの標準的ヘッダフィールドに関する追加情報は、ＡＴＭユ ーザ通信網インタフェイス仕様バージョン３．１、ＡＴＭフォーラム１９９４に 示されている。 通信網間ヘッダ１５０（図１Ｃ）はノード通信網ヘッダとしても知られている もので、ＶＣＩ、ＰＴＩ、ＣＬＰ、ＨＥＣフィールド有しており、ビットサイズ と機能はユーザ通信網インタフェイスヘッダ１２５に対応し同じである。しかし ＡＴＭ通信網中のノード間ではＧＦＣ情報が使われないので、通信網間ヘッダは ＧＦＣフィールドを持たない。更に通信網間ヘッダは１２ビットのＶＰＩフィー ルドを有し、本フィールドはユーザ通信網ヘッダの場合よりも利用可能なアドレ ススペースが大きい。 図２は代表的なＡＴＭ通信網である。ＡＴＭセルを使い通信網アクセス装置２ ０１−２０８の間に通信パスを確立することができる。通信網アクセス装置２０ １−２０８はＡＴＭ通信中での開始点と終結点を形成するが、非ＡＴＭデータト ラフィックをＡＴＭフォーマットに変換してもよい。非ＡＴＭデータトラフィッ クからＡＴＭセルへの変換はＡＴＭアダプテーションレイア（ＡＡＬ）サービス により提供される。標準的なＡＡＬサービスは、ベルコア出版ＧＲ−１１１３− ＣＯＲＥ、非同期転送モードとＡＴＭアダプテーションレイア（ＡＡＬ）プロト コル、１９９４年に定められている。ＡＡＬサービスは例えば、１．５４４Ｍビ ット／秒連続ビット速度（ＣＢＲ）の回路向け接続からＡＴＭ仮想回路接続への 変換、又はローカルエリア通信網（ＬＡＮ）上に発生した可変長パケットトラフ ィックからＡＴＭ通信網上の移送用のＡＴＭセルへの変換に使ってもよい。ＡＴ Ｍセルは通信網アクセス装置からＡＴＭ通信網へユーザ通信網インタフェイスヘ ッダ１２５を使って送られる（図１Ｂ）。 通信網アクセス装置２０１−２０８は複数のソースからデータを組み合わせて もよい。例えば、ＬＡＮ２５０からのデータと、構内電話自動接続システム（Ｐ ＢＸ）２４０からのＴ１接続といった回路向けトラフィックをそれぞれ、通信網 アクセス装置２０１でＡＴＭセルに変換してもよい。ＬＡＮ２５０とＰＢＸ２４ ０のデータに対応するＡＴＭセルを多重化し、通信網アクセス装置２０１でメデ ィア２６１を通してラインカードシェルフ２１１のラインカードに送る。送信さ れたＡＴＭセル中のＶＰＩ及びＶＣＩ情報を使いデータのソースと宛先、例えば 、通信網アクセス装置２０１、ラインカードシェルフ２１１、マスタ制御シェル フ２２１、ＡＴＭ通信網２３０内を固有に識別する。例えば、ＬＡＮ２５０のデ ータを移送するＡＴＭセルには特別の値を、ＰＢＸ２４０のデータを移送するＡ ＴＭセルには別のＶＰＩ／ＶＣＩ値を割り当てることで、ＰＢＸ２４０とＬＡＮ ２５０のデータに関する独立したルーティングと論理的な区別を維持することが できる。 通信網アクセス装置２０１−２０８で発生したＡＴＭセルは、送信ループ２６ １−２６８を経由し通信網アクセス装置とラインカードシェルフ２１１−２１４ 中のラインカードとの間に送られる。ループ２６１−２６８は例えば、二芯撚り 線接続経由で作動するデジタル加入者ラインであってもよい。ループ２６１−２ ６８はラインカードシェルフ２１１−２１４中のラインカードの所で終結する。 ラインカードシェルフ２１１−２１４は複数のラインカードを収容していてもよ い。各ラインカードは通信網アクセス装置２０１−２０８への一つ以上のループ 接続を終結させる。マスタ制御シェルフ２２１、２２２は１つ以上のラインカー ドシェルフに接続される。例えばラインカードシェルフ２１１、２１２はマスタ 制御シェルフ２２１に接続され、ラインカードシェルフ２１３、２１４はマスタ 制御シェルフ２２２に接続される。マスタ制御シェルフ２２１、２２２はライン カードシェルフとトランクインタフェイス２４１、２４２の間でデータの流れを 制御し調整するカードシェルフである。トランクインタフェイス２４１、２４２ はマスタ制御シェルフ２２１、２２２とＡＴＭ通信網２３０の間でトランク接続 ２４１、２４２を提供する。トランクインタフェイス２４１、２４２は、例えば ４５Ｍｂｉｔ／秒Ｔ３インタフェイス又は標準１５０Ｍｂｉｔ／秒光ファイバ同 期光通信網光搬送レベル３連結データ（ＳＯＮＥＴＯＣ−３ｃ）インタフェイス である。 ＡＴＭ通信網では、セルヘッダ中の特定のＶＰＩ／ＶＣＩ値を使い、接続され た２つのノードの切換ポート間でセルをルートさせるが、この特定ＶＰＩ／ＶＣ Ｉ値は複数ノードを経由するルーティングを提供するものではない。ＡＴＭ通信 網中の複数ノードを経由し或るエンドポイントから別のエンドポイントへセルを ルートさせるには、ＶＰＩ／ＶＣＩ情報を各ノードで翻訳する必要がある。従っ てＡＴＭセルをルートさせるため、ノードは以下のステップ、１）入って来るセ ルのＶＰＩ／ＶＣＩ情報を読み取る、２）宛先ノードへセル移送を提供するノー ド出力ポートを、入って来るセルヘッダ中のＶＰＩ／ＶＣＩ情報に基づいて決定 する、３）ノードはセルのＶＰＩ／ＶＣＩ情報を、宛先ノードを経由しルーティ ングするための新しいＶＰＩ／ＶＣＩ情報に置換する、４）ノードは決定された 出力ポートを経由し宛先ノードへセルを送る。宛先ノードはセルが最終宛先に届 くまで本プロセスを繰り返す。 例えば通信網アクセス装置２０１から通信網アクセス装置２０６へ送信される べきＡＴＭセルを考える。セルは、アクセス装置２０１、ラインカードシェルフ ２１１、マスタ制御シェルフ２２１、ノード２３１、ノード２３２、ノード２３ ３、マスタ制御シェルフ２２２、ラインカードシェルフ２１３、アクセス装置２ ０６の間のパスを横切ることができる。アクセス装置２０１からアクセス装置２ ０６へＡＴＭセル送信するに先立って、ＶＰＩ／ＶＣＩ翻訳情報が２０１から２ ０６の間のパスの各ポイントで確立される。ＶＰＩ／ＶＣＩ翻訳情報は、種々の 通信網ノード中の制御プロセッサに情報を提供する特別のＡＴＭセルを交換する ことで確立されてもよい。次に通信網アクセス装置２０１では、セルがユーザ通 信網インタフェイスヘッダでフォーマット化されＶＰＩ／ＶＣＩ値が割り当てら れる。割り当てられたＶＰＩ／ＶＣＩ値により、ラインカードシェル２１１の入 出力ポートと、例えばマスタ制御シェルフ２２１、２２２、ノード２３１−２３ ３、ラインカードシェルフ２１３、アクセス装置２０６の間のルーティングが可 能になる。アクセス装置の２０１と２０６の間でセル移送を達成するため、ＶＰ Ｉ／ＶＣＩ翻訳情報がアクセス装置の２０１と２０６の間のパスに沿って各ポイ ントで確立される。従って例えばセルが２１１で受信されると、ユーザ通信網イ ンタフェイスヘッダ中のＶＰＩ／ＶＣＩは、マスタ制御シェルフ２２１経由のル ーティングを可能にする新たなルーティング情報に置換される。セルがマスタ制 御シェルフ２２１に受信されると、ノード２３１経由のルーティングを可能にす る新たなルーティング情報に置換される。同様にヘッダ翻訳がノード２３２、ノ ード２３３、マスタ制御シェルフ２２２、ラインカードシェルフ２１３に起こる 。一旦確立されたＶＰＩ／ＶＣＩ翻訳情報は、アクセス装置エンドポイントの２ ０１と２０６の間で通信パスが不要になるまで存在し続ける。 ＡＴＭセルは、通信網アクセス装置２０１−２０８とラインカードシェルフ２ １１−２１４中のラインカードの間をワイアルーブ２６１−２６８経由で送られ る。図３は、例えば１２個のラインカード３０１−３１２を有するラインカード シェルフ３００を示す。各ラインカード３０１−３１２は例えば通信網アクセス 装置２０１−２０８への２個の加入者ループ接続を終結させる。ラインカードは 例えば、高ビット速度のデジタル加入者ライン（ＨＤＳＬ）、非同期デジタル加 入者ライン（ＡＤＳＬ）、又は速度アダプティブデジタル加入者ライン（ＲＡＤ ＳＬ）によるデータ送信を加入者ループ経由で支援する。ラインカードシェルフ ３００は又、メインラインカードシェルフマルチプレクサ（ＬＳＭ）３３０とバ ックアップＬＳＭ３４０を有する。 ラインカードシェルフ３００はラインカードシェルフバックプレーンを有して いる。図４はラインカードシェルフバックプレーン４００を示す。ラインカード シェルフバックプレーン４００は、１２個のラインカードスロット４０１−４１ ２と、２個のラインカードシェルフマルチプレクサ（ＬＳＭ）スロット４６０、 ４７０を有する。ラインカードスロット４０１−４１２は、ラインカードがバッ クプレーン４００上の導電性信号パスへ連結される点である。ＬＳＭスロット４ ６０、４７０は、ＬＳＭがラインカードシェルフバックプレーン信号パスに連結 される点である。メインＬＳＭ信号パス４２１−４３２とバックアップＬＳＭ信 号パス４４１−４５２は、ラインカードスロット４０１−４１２をメインＬＳＭ スロット４６０、バックアップＬＳＭスロット４７０に連結する。各ラインカー ドスロット４０１−４１２は専用信号パス経由でメインＬＳＭスロット４６０に 接続され、又第二専用信号パス経由でバックアップＬＳＭスロット４７０に接続 される。例えばラインカードスロット４０１は、メインＬＳＭスロット４６０に 信号パス４２１経由で接続され、バックアップＬＳＭスロット４７０に信号パス ４４１経由で接続され、一方ラインカードスロット４０２は、メインＬＳＭスロ ット４６０に信号パス４２２経由で接続され、バックアップＬＳＭスロット４７ ０に信号パス４４２経由で接続される。同様に、ラインカードスロット４０３− ４１２はメインＬＳＭスロット４６０に信号パス４２３−４３２経由で接続され 、バックアップＬＳＭスロット４７０に信号パス４４３−４５２経由で接続され る。ラインカードシェルフバックプレーン４００は更に、ＬＳＭ状態信号パス４ ８０、４８１を有する。状態信号パス４８０は、メインＬＳＭ４６０が自分の状 態をバックアップＬＳＭ４７０に伝える単一の導電性パスを提供する。メインＬ ＳＭからバックアップＬＳＭに送られた状態情報はメインＬＳＭが能動状態にあ るか否か、又はメインＬＳＭが待機又は故障状態にあるか否かを示す。同様にＬ ＳＭ状態信号パス４８１は、バックアップＬＳＭ４７０が自分の状態をメイン ＬＳＭ４６０とラインカードスロット４０１−４１２中の各々のラインカードに 伝える単一の共通導電性パスを提供する。 ラインカードとＬＳＭは、バックプレーン４００に出入りする信号を連結する インタフェイスを有する。図５はＬＳＭの機能線図である。ＬＳＭ５００は信号 をラインカードに通信するためのラインカードインタフェイス５０１−５１２、 別のＬＳＭからの状態信号を受信するための状態入力インタフェイス５３１、Ｌ ＳＭの現在の作動条件を示す状態信号を送るための状態出力インタフェイス５３ ２、基準クロック信号を出力するタイミング出力インタフェイス５３３、マスタ ラインアダプタ（ＭＬＡ）へのインタフェイス５３０を有する。ＬＳＭは例えば インタフェイス５０１−５１２と５３０−５３３上で信号を処理する回路５２０ −５２８を有する。 ラインカードインタフェイス制御回路５２０は、インタフェイス５０１−５１ ２経由で交換されるＡＴＭセル転送信号を処理し、ラインカードと送受信される ＡＴＭセルをバッファーする。ラインカードインタフェイス回路５２０は全ライ ンカードインタフェイス上の信号を処理する単一集積回路として、又は各々が例 えば単一ラインカードインタフェイス上の信号を処理する独立回路部品として実 行されてもよい。インタフェイス制御回路５２０によりラインカードから受信さ れたセルは、制御回路５２０で一時的にバッファーされてもよい。受信されたセ ルは引き続き、ラインカード回路５２２−５２７での処理用にマルチプレクサ回 路５２１で選択される。ラインカードインタフェイス５０１−５１２は信号パス ４５１も含んでおり、本信号パス経由で、ＨＤＬＣフォーマット化された制御デ ータがＬＳＭとラインカードの間で交換される。インタフェイス回路５２０とラ インカードインタフェイス５０１−５１２の各々との間で交換される信号は、メ インＬＳＭへの信号パス６１１、６１２又はバックアップＬＳＭへの信号パス６ ２１、６２２を経由するラインカードで交換される信号に対応する（図６）。 インタフェイス制御回路５２０に到達するセルはオペレーション、アドミニス トレーション、メンテナンス、プロビジョニング（ＯＡＭＰ）に関するデータ又 はユーザデータを含んでいてもよい。ＯＡＭＰセルはＡＴＭセルヘッダ中のペイ ロードタイプインディケータ（ＰＴＩ）フィールドで識別されてもよい。マルチ プレクサ回路５２１はＯＡＭＰセルを抽出しプロセッサ５２７に送り、一方ユー ザデータセルはヘッダ翻訳回路５２２に送られる。ヘッダ翻訳回路５２２はＶＰ Ｉ／ＶＣＩヘッダフィールドを翻訳し、他のＡＴＭセルヘッダ操作機能を実行す る。ヘッダ翻訳回路５２２は例えばＲＡＭ及びＲＯＭメモリ５２６に記憶された プログラムと翻訳表に基づいて適切なヘッダ操作を決めてもよい。メモリ５２６ はプロセッサ５２７が記憶するヘッダ操作プログラムと翻訳表を含んでいてもよ い。ヘッダ翻訳回路５２２で処理された後、ＡＴＭセルはマスタラインシェルフ アダプタ（ＭＬＡ）インタフェイス回路５２５へ向かう。ＭＬＡインタフェイス 回路５２５はアドレス翻訳回路５２２からＭＬＡへ流れるセルを制御しバッファ ーするが、例えばＬＳＭ５００とＭＬＡの間のＳＯＮＥＴ ＯＣ−３ｃインタフ ェイス５３０経由するＡＴＭセルの流れを制御する。インタフェイス回路５２５ はＯＡＭＰセルを送信用プロセッサ５２７からＭＬＡに挿入してもよく、又ＭＬ Ａから受信したＯＡＭＰセルを抽出してもよい。 ＬＳＭのＭＬＡインタフェイス回路５２５はＭＬＡからＡＴＭセルを受信して もよい。ＭＬＡインタフェイス回路５２５はＭＬＡから到着するＯＡＭＰセルを 抽出しプロセッサ５２７へ送ってもよい。インタフェイス５２５に到着しライン カードに向かうことになっているデータセルは、ＡＴＭセルヘッダを操作しても よいヘッダ翻訳回路５２４に送られる。ヘッダ翻訳回路５２４はＶＰＩ／ＶＣＩ ヘッダフィールドを翻訳し、他のＡＴＭセルヘッダ操作機能を実行する。ヘッダ 翻訳回路５２４は例えばＲＡＭ及びＲＯＭメモリ５２６に記憶されたプログラム と翻訳表に基づいて適切なヘッダ操作を決めてもよい。ヘッダ翻訳後、データセ ルはデマルチプレクサ回路５２３へ送られてもよい。デマルチプレクサ回路はイ ンタフェイス制御回路５２０へのＡＴＭセルの流れを制御する。プロセッサ５２ ７はＯＡＭＰセルをデマルチプレクサ回路５２３へ、ラインカードへ転送のため に送ってもよい。インタフェイス制御回路５２０は次にＡＴＭセルをラインカー ドへ送信する。 図４、５で、ＬＳＭ（「メインＬＳＭ」）がメインＬＳＭスロット４６０に接 続されると、メインＬＳＭのラインカードインタフェイス５１１−５２２がメイ ンＬＳＭ信号パス４２１−４３２に連結され、状態出力インタフェイス５３２が バックプレーン信号パス４８０に連結され、状態入力インタフェイス５３１がバ ックプレーン信号パス４８１に連結される。これに対応しＬＳＭ（「バックアッ プＬＳＭ」）がバックアップＬＳＭスロット４７０に接続されると、バックアッ プＬＳＭのラインカードインタフェイス５１１−５２２がバックアップＬＳＭ信 号パス４４１−４５２に連結され、バックアップＬＳＭの状態入力インタフェイ ス５３１がバックプレーン信号パス４８０に連結され、状態出力インタフェイス ５３２がバックプレーン信号パス４８１に連結される。追加的に、各ＬＳＭのタ イミング出力インタフェイス５３３はラインカード４０１−４１２の各々に接続 するバックプレーン４００上のタイミング信号パスに連結される。 図６はラインカードの機能線図である。ラインカード６００は加入者ループデ ータリンク接続の信号終結点を提供する。ラインカード６００はメインＬＳＭイ ンタフェイス６１０、バックアップＬＳＭインタフェイス６２０、ＬＳＭ状態入 力インタフェイス６３１、加入者ループデータリンクインタフェイス６３２を有 する。各インタフェイス６１０、６２０、６３１、６３２は一つ又は複数の信号 線を有し、本信号線経由で電気的に変調された信号が交換される。インタフェイ ス６１０、６２０、６３１、６３２上の信号を処理するためラインカード６００ は、プロセッサ６４５、ラインカードからＬＳＭバックプレーンへのインタフェ イス回路６４７、送受信回路６４３、６４４等のラインカード回路を有している 。プロセッサ６４５は集積メモリ記憶装置又はメモリ６４６へのインタフェイス を有していてもよい。プロセッサ６４５は、ラインカードからＬＳＭへの通信、 ラインカード回路用の電源管理、ラインカード初期化、オペレーション、メンテ ナンス、プロビジョニングを制御してもよい。プロセッサ６４５は例えば、モト ローラのＭＣ６８３６０プロセッサであってもよい。バックプレーンインタフェ イス回路６４７は、ラインカードシェルフバックプレーン４００経由で信号を送 受信し、ＬＳＭとラインカード送受信機６４３、６４４の間で交換されるＡＴＭ セルをマルチプレクス／デマルチプレクスし、メモリ６４６中のセルトラフィッ クをバッファーしてもよい。バックプレーンインタフェイス回路６４７は例えば 、アルテラＦＬＥＸ１０Ｋプログラム可能論理装置、フィールドプログラム可能 ゲートアレイ、又は他の処理回路を使って実行される。バックプレーンイ ンタフェイス回路６４７は送受信回路６４３、６４４に連結される。送受信機６ ４３、６４４はデジタルデータ変調技術を使って加入者ループデータリンクイン タフェイス６３２経由でデータの変調／復調を提供する。 種々の実行例で送受信機６４３、６４４は例えば、デジタル加入者ライン（Ｄ ＳＬ）、デジタル総合サービス網（ＩＳＤＮ）、速度アダプティブデジタル加入 者ライン（ＲＡＤＳＬ）、高ビット速度のデジタル加入者ライン（ＨＤＳＬ）、 非同期デジタル加入者ライン（ＡＤＳＬ）の変調、又は他のデジタル変調技術を 実行する。ラインカード回路６４３−６４７は一つ以上の集積回路チップで実行 されてもよく、ディスクリート回路コンポーネントや追加機能を含んでいてもよ い。ラインカード６００中の各送受信機６４３、６４４はループインタフェイス ６３２への二芯線連結装置を有しており、送受信信号は本装置経由で送られても よい。代替実行例で、送受信機６４３、６４４は例えば四芯線サービスでの送受 信を提供する追加の信号連結装置を有していてもよく、又は四芯線連結装置を二 芯線ループインタフェイスに適合させる外部ハイブリッド回路で使用するための 四芯線送受信機連結装置を提供してもよい。更に別の送受信機／ループ信号連結 装置を、特殊送受信機タイプとラインカードアプリケーションによっては、使っ てもよい。 図４、６でラインカード６００をスロット４０１−４１２の一つに連結される と、ラインカードのメインＬＳＭインタフェイス６１０はバックプレーン信号パ ス４２１−４３２の一つによりメインＬＳＭに連結され、ラインカードのバック アップＬＳＭインタフェイス６２０はバックプレーン信号パス４４１−４５２の 一つによりバックアップＬＳＭに連結される。追加的に、ラインカードのＬＳＭ 状態入力インタフェイス６３１はＬＳＭ状態信号バス４８１に連結され、ライン カードの加入者ループインタフェイス６３２は加入者ループ信号パスに連結され る。加入者ループ信号パスは例えば、電話会社の中央事務所のメイン配分計算機 への接続を提供して加入者構内の通信網アクセス装置への接続を提供する。 ラインカード、ＬＳＭ、バックプレーン信号パス間における上記連結は、各ラ インカードに二つのＬＳＭへの専用接続を提供する。例えばラインカード６００ がラインカードスロット４０１に挿入されると、ラインカードのメインＬＳＭイ ンタフェイス６１０はメインＬＳＭラインカードインタフェイス５０１へバック プレーン信号パス４２１で接続され、ラインカードのバックアップＬＳＭインタ フェイス６２０はバックアップＬＳＭラインカードインタフェイス５０１へバッ クプレーン信号パス４４１で接続され、ラインカードの状態入力インタフェイス ６３１はバックアップＬＳＭの状態出力インタフェイス５３２へバックプレーン 信号パス４８１により連結され、ラインカードの加入者ループインタフェイス６ ３２は加入者ループ信号パスへ連結される。同様にラインカード６００がライン カードスロット４０２に挿入されると、ラインカードのメインＬＳＭインタフェ イス６１０はメインＬＳＭラインカードインタフェイス５０２へバックプレーン 信号パス４２２で接続され、ラインカードのバックアップＬＳＭインタフェイス ６２０はバックアップＬＳＭラインカードインタフェイス５０２へバックプレー ン信号パス４４２で接続され、ラインカードのＬＳＭ状態入力インタフェイス６ ３１はバックアップＬＳＭの状態インタフェイス５３２へバックプレーン信号パ ス４８１により連結され、ラインカードの加入者ループインタフェイス６３２は 加入者ループ信号パスへ結される。同様にスロット４０３−４１２に挿入された ラインカードは、メインＬＳＭインタフェイス５０３−５１２、バックアップＬ ＳＭインタフェイス５０３−５１２、バックアップＬＳＭ状態出力インタフェイ ス５３２、加入者ループ接続に接続される。 ラインカードのメインＬＳＭインタフェイス６１０は、ＬＳＭからラインカー ドへのセル転送信号線６１１とラインカードからＬＳＭへのセル転送信号線６１ ２を有する。信号線６１１、６１２は補足信号線にＬＳＭのラインカードインタ フェイス５０１−５１２（図５）の個所でバックプレーン信号パス４２１−４３ ２により連結される（図４）。信号線６１１経由の変調された信号を使ってメイ ンＬＳＭから送られるＡＴＭセルを受信する。信号線６１２経由の変調された信 号を使ってＡＴＭセルをメインＬＳＭへ送る。信号線６１１、６１２経由で交換 される信号は、例えばＬＳＭから受信した１２．５メガヘルツ（ＭＨｚ）のクロ ック信号を基準に変調される。信号はクロックパルスの上昇端でアサートされ又 はデアサートされて、クロックパルスの上昇端でサンプルされてもよい。 ＬＳＭからラインカードセルへの転送信号線６１１は、ラインカード受信準備 （ＬＣ−ＲＲ）信号線、ＬＳＭ送信準備（ＬＳＭ−ＳＲ）信号線、受信ＬＳＭデ ータ（ＬＳＭ−ＤＡＴＡ）信号線を有し、これらの線を経由しＬＣ−ＲＲ、ＬＳ Ｍ−ＳＲ、ＬＳＭ−ＤＡＴＡの各信号は変調される。ラインカードからＬＳＭへ のセル転送信号線６１２は、ラインカード送信準備（ＬＣ−ＳＲ）信号線、ＬＳ Ｍ受信準備（ＬＳＭ−ＲＲ）信号線、送信ラインカードデータ（ＬＣ−ＤＡＴＡ ）信号線を有し、これらの線を経由しＬＣ−ＳＲ、ＬＳＭ−ＲＲ、ＬＣ−ＤＡＴ Ａの各信号は変調される。 ＬＳＭからラインカードへのデータ転送には、ラインカードポート識別情報（ 「ポートアドレス」）が含まれている。ポートアドレスは特定のラインカード送 受信機又は加入者ループ接続に関係した固定値である。例えば二つの加入者ルー プを支援するラインカードは、ラインカードにおける第一と第二の加入者ループ に関係したそれぞれのポートアドレス、「Ｐ１」「Ｐ２」を有している。特定の ラインカードにおける各加入者ループは関連するポートアドレスを有しており、 このポートアドレスは前記ラインカードにおける他の加入者ループのポートアド レスに対して固有である。しかし、或るラインカードにおけるポートアドレスは 、別のラインカードにおけるポートアドレスに対して固有である必要はない。Ｌ ＳＭとラインカード間のデータ転送において、ラインカードポートアドレスは例 えばＡＴＭセルに追加された追加データバイト又は修正された（標準的でない） セルヘッダ中の情報によって識別されてもよい。送受信機と動的に関連している ＶＰＩ／ＶＣＩアドレスとは異なり、ポートアドレスは永久に割り当てられる（ 静的であるということ）。従ってポートアドレスを使うと、セルルーティングデ ータの処理と記憶を簡素化することでラインカードを経由するセルのルーティン グが簡素化できる。 ＡＴＭセルは、ＬＳＭからラインカードへのセル転送信号線６１１上でＬＣ− ＲＲ、ＬＳＭ−ＳＲ、ＬＳＭ−ＤＡＴＡの信号を交換することで、ＬＳＭからラ インカードへ転送される。図７Ａ、７ＢはＬＣ−ＲＲ、ＬＳＭ−ＳＲ、ＬＳＭ− ＤＡＴＡ信号のタイミングと変調を示す。ＬＣ−ＲＲ信号はラインカードからＬ ＳＭへ送られ、ラインカードポートがＡＴＭセルの転送の受信態勢にあることを 示す。図７Ａは、二つのラインカードポートを支援するラインカードのＬＣ−Ｒ Ｒ信号タイミング線図である。フレーミングインディケータとポート状態情報を ラインカードからＬＳＭへ定期的に送信するために、ＬＣ−ＲＲ信号が変調され る。フレーミングインディケータが１クロックサイクルの間、例えば１６クロッ クサイクル間隔で、ＬＣ−ＲＲ信号をアサートすることで送られる。フレーミン グインディケータの後に続く各クロックサイクルの間に、ポート状態情報をライ ンカードからＬＳＭへ送ってもよい。ポート状態情報は、ラインカード上の各ポ ートに固有なクロック期間の間にＬＣ−ＲＲ信号をアサートする又はデアサート することで送られる。 図７Ａは代表的ＬＣ−ＲＲタイミング線図であり、低電圧状態でＬＣ−ＲＲ信 号がアサートされている。クロック１ではＬＣ−ＲＲ信号をアサートすることで フレーミングインディケータ「Ｆ」が送られる。クロック２ではＬＣ−ＲＲ信号 はデアサートされ第一ラインカードポート「Ｐ１」がデータの受信態勢にないこ とを示す。クロック３ではＬＣ−ＲＲ信号がアサートされ、第二ラインカードポ ート「Ｐ２」がデータの受信態勢にあることを示す。ポート状態情報とこれに続 くフレーミングインディケータ、即ち４から１６の期間、ＬＣ−ＲＲ信号はデア サートされたままである。クロック１７でフレーミングインディケータが再度ア サートされ、クロック１８、１９で更新されたポート情報が続く。 二つ以上の加入者ループを支援するラインカードは通常は追加のポートを有す る。例えば四つの加入者ループを支援するラインカードは四つのラインカードポ ートの個所でＬＳＭからデータを受信してもよい。三つ以上のポートを備えたラ インカードは、図７Ａに示された「Ｐ２」のインディケータ期間に続く追加ポー ト状態情報を運ぶことになる。代替ラインカード実行例では、ラインカードポー ト識別子よりもむしろＶＰＩ／ＶＣＩ情報を使って特定宛先加入者ループをを識 別してもよい。 ラインカードポートがＡＴＭセルの受信態勢にある場合、ＬＳＭ−ＳＲ、ＬＳ Ｍ−ＤＡＴＡ信号を使ってセルを転送してもよい。図７Ｂは、ＡＴＭセルをＬＳ Ｍからラインカードへ転送する間におけるＬＳＭ−ＳＲ、ＬＳＭ−ＤＡＴＡ信号 の状態を示す代表的な信号タイミング線図である。ＬＳＭが待機中のラインカー ドポートへセルを送る態勢になると、ＬＳＭは（低）ＬＳＭ−ＳＲ信号をアサー トし同時にＬＳＭ−ＤＡＴＡ信号を使って、インタフェイス６１１経由でデータ の変調を開始する。例えばクロック４で、ＬＳＭはＬＳＭ−ＳＲ信号をアサート し、ＬＳＭ−ＤＡＴＡ信号を変調することによりデータセルのシリアル転送を始 める。ビット値「１」を送るためにＬＳＭ−ＤＡＴＡ信号が１クロック期間に亘 つて（高）状態がアサートされ、ビット値「０」を送るためにＬＳＭ−ＤＡＴＡ 信号が１クロック期間に亘ってデアサートされる（低状態）。５３バイト（４２ ４ビット）のＡＴＭセルを送るためにはＬＳＭ−ＤＡＴＡ信号が４２４クロック 期間に亘って変調される。ＡＴＭセルの送信終了後、ＬＳＭ−ＳＲ信号はデアサ ートされる。ＬＳＭ−ＳＲ信号がデアサートされると、ＬＳＭ−ＤＡＴＡ信号は サンプリングされない。 ＡＴＭセルは、ラインカードからＬＳＭへのセル転送信号線６１２上でＬＣ− ＳＲ、ＬＳＭ−ＲＲ、ＬＣ−ＤＡＴＡ信号を交換することにより、ラインカード からＬＳＭへ転送される。図７ＣはラインカードからＬＳＭへのセル移送インタ フェイス信号タイミング線図である。信号タイミング線図７５０は、ラインカー ドからＬＳＭへのＡＴＭセル転送の間に交換されるＬＣ−ＳＲ、ＬＳＭ−ＲＲ、 ＬＣ−ＤＡＴＡ信号のタイミングと変調を示す。クロックサイクル２で、ライン カードは（低）ＬＣ−ＳＲ信号をアサートすることで、自分はデータセルをＬＳ Ｍへ転送する態勢にあることを示す。クロックサイクル３で、ＬＳＭは（低）Ｌ ＳＭ−ＲＲ信号をアサートすることで、自分はデータセルをラインカードから受 信する態勢にあることを示す。ＬＳＭはＬＣ−ＳＲ信号を受信後直ちにＬＳＭ− ＲＲをアサートする必要はなく、むしろデータ転送を受信する態勢ができるまで ＬＳＭ−ＲＲのアサートを遅らせてもよいことに注意されたい。ＬＳＭによるＬ ＳＭ−ＲＲ信号のアサートに続き、ラインカードはデータ転送の開始以前の２ク ロックサイクル（クロック３とクロック４）に間に亘って待機する。この２クロ ックサイクルの遅れでバックプレーン信号タイミングとＬＳＭをラインカードへ 同期させるのが容易になる。代替実行例ではこの２クロックサイクルの遅れ期間 を、例えばバックプレーン信号伝搬特性及び必要とされるＬＳＭとラインカード 回路の応答時間に左右されるが、増減させてもよい。２クロックサイクルの遅れ 期間に続いて、ラインカードはＬＣ−ＤＡＴＡ信号を変調することでデータの シリアル転送を開始する。例えば図７Ｃでは、クロックサイクル５、８、９、１ １、４２６、４２７、４２８で（高）ＬＣ−ＤＡＴＡ信号をアサートし、ビット 値「１」が転送され、クロックサイクル６、７、１０、１２でＬＣ−ＤＡＴＡ信 号をデアサートし、ビット値「０」が転送されていることを示す。代替実行例で は、セル転送が一旦始まったら例えば図７Ｂのクロックサイクル５におけるよう に、ＬＳＭ−ＳＲをデアサートしもよい。 図６、８で、ラインカードのメインＬＳＭインタフェイス６１０は制御リンク 信号線６１３を有する。ラインカードのオペレーション、アドミニストレーショ ン、メンテナンス、プロビジョニング（ＯＡＭＰ）に関する機能は、ラインカー ドとメインＬＳＭ間の制御リンク信号線６１３経由で送られるデータで制御可能 である。制御リンク信号線６１３は、クロック信号線、データ受信信号線、デー タ送信信号線を有する。ラインカードは信号を変調することでデータ送信信号線 経由でデータをＬＳＭへシリアルな形で送り、データ受信信号線経由でＬＳＭか ら変調されたデータを受信する。データ受信信号線とデータ送信信号線経由で交 換された信号は例えば、クロック受信信号線上で受信された６４キロヘルツ（Ｋ Ｈｚ）クロックパルスの下降端でアサート又はデアサートされ、受信されたクロ ックパルスの上昇端でサンプルされる。制御リンク信号線６１３上で交換された データに関するフォーマットは、オープンシステム相互接続（ＯＳＩ）高レベル データリンク制御（ＨＤＬＣ）プロトコルに合致していてもよい。ＨＤＬＣプロ トコルに関する記載はＩＳＯ／ＩＥＣ３３０９：１９９１（Ｅ）、情報技術−シ ステム間の電話通信と情報交換−高レベルデータリンク制御（ＨＤＬＣ）手順− フレーム構造、国際標準化機構、第４版、１９９１−０６−０１に見られる。ラ インカードのメインＬＳＭ６１０はクロック信号線６１４を含んでもよい。本ク ロック信号線は例えば１２．５ＭＨｚのクロック信号線とメインＬＳＭから受信 した８ＫＨｚの電話通信網基準タイミング信号線を有している。クロック信号線 ６１４経由で交換される信号を使って、信号線６１１、６１２経由のデータ送信 の基準調整をしてもよい。 ラインカードはバックアップＬＳＭインタフェイス６２０を有する。バックア ップＬＳＭインタフェイス６２０は、メインＬＳＭインタフェイス６１０の信 号線６１１−６１４を再現した信号線６２１−６２４を有する。インタフェイス ６２０は、メインインタフェイス６１０故障時にバックアップＬＳＭと通信する ために使われる。ラインカード６００は、ＬＳＭ状態インタフェイス６３１で受 信されたＬＳＭ状態信号に基づいて信号の送受信に適したインタフェイス６１０ 又は６２０を決定する。ＬＳＭ状態信号は例えば、ラインカードがメインＬＳＭ インタフェイス６１０を使うべきであることを示す高電圧状態と、ラインカード がバックアップＬＳＭインタフェイス６２０を使うべきであることを示す低電圧 状態とを有する２進数信号である。 代表的な実行例の場合、ラインカードとラインカードシェルフマルチプレクサ は、２４個のラインカードスロットと２個のＬＳＭスロットを有するラインカー ドシェルフバックプレーンで相互接続されてもよい。各ラインカードスロットは ＦＣＩ／バーンディが部品番号ＨＭ１Ｗ５３ＤＰＲ０００Ｈ９として製造する電 気コネクタを含んでいてもよい。ラインカードスロットは対応するラインカード の相手コネクタを受け入れる。各ＬＳＭスロットは２個のＨＭ１Ｗ５３ＤＰＲ０ ００Ｈ９コネクタと、１個のＨＭ１Ｗ５２ＤＰＲ０００Ｈ９コネクタと、３個の 対応する相手コネクタを有するＬＳＭカードを有していてもよい。本代表的実行 例のラインカードシェルフバックプレーン相互接続を表１に詳しく示す。表１の メインＬＳＭスロットはＬ３２５、Ｌ４２５、Ｌ５２５のラベルの付いたコネク タを有し、バックアップＬＳＭスロットはＬ３２６、Ｌ４２６、Ｌ５２６のラベ ルの付いたコネクタを有し、２４個のラインカードスロットはＬ２０１からＬ２ ２４のラベルの付いたコネクタを有する。コネクタＬ３２５、Ｌ４２５、Ｌ３２ ６、Ｌ４２６、Ｌ２０１からＬ２２４は例えば、１２０個の電気接触点（「ピン 」）と部品番号ＨＭ１Ｗ５３ＤＰＲ０００Ｈ９を持つＦＣＩ／バーンディのコネ クタ部品を有する。コネクタＬ５２５、Ｌ５２６は６０個のピンと部品番号ＨＭ １Ｗ５３ＤＰＲ０００Ｈ９を持つＦＣＩ／バーンディのコネクタ部品である。 表１で文字「Ｌ」に続く３桁数はラインカードシェルフコネクタを指定する。 コネクタピンはバックプレーン信号線により他のコネクタピンに電気的に連結す ることができる。表１はコネクタピン間での相互接続を示す。表１の「接続」欄 には一つ以上のピンを並べているが、これらのピンは後にハイフンとコンマで分 割されたコネクタピン識別子のリストが続くコネクタ名で識別される。ピンは「 Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」を先行させた２桁数で識別されるが、こ れはＦＣＩ／バーンディの標準的コネクタナンバリング慣習に合致する。「接続 」欄で識別されるピンはバックプレーン信号線により「接続相手」欄に指定され た対応するピンに接続される。種々の実行例では、代替コネクタを使ってもよく 、各コネクタは電源、信号接地、他のラインカードシェルフ部品のような追加相 互接続を有していてもよい。 ラインカードとのデータ交換に加え、ＬＳＭはマスタ制御シェルフ（ＭＣＳ） のマスタラインアダプタ（ＭＬＡ）とデータを交換してもよい。図５のＬＳＭ５ ００はＬＳＭＮ従ってラインカードシェルフ３００をマスタラインアダプタ（Ｍ ＬＡ）に接続するインタフェイス５３０を有する。図９は、ＬＳＭからＭＬＡへ の接続９５１−９５６によりＭＣＳ９００に接続される三つのラインカードシェ ルフ９２０、９３０、９４０を示す。接続９５１−９５６は例えば、ＳＯＮＥＴ ＯＣ−３ｃ光ファイバ接続である。ＭＣＳ９００は例えば６個のマスタラインア ダプタ（ＭＬＡ）カード９０１−９０６、メイントランクカード９１３、バック アップトランクカード９１４、メインマスタ制御プロセッサ（メインＭＣＰ）９ １５、バックアップマスタ制御プロセッサ（バックアップＭＣＰ）９１６を有す る。 マスタ制御シェルフ９００は、トランクカード９１３、９１４とＭＬＡ９０１ −９０６の間、ＭＬＡ９０１−９０６とラインカードシェルフ９２０、９３０、 ９４０のＬＳＭの間でＡＴＭセルをルートさせる。ＭＬＡからＬＳＭへの接続９ ５１−９５６の各々は例えば、ＭＬＡとＬＳＭの間でのＳＯＮＥＴ ＯＣ−３ｃ 光ファイバインタフェイスである。更に、ＭＣＳ９００の各トランクカード９１ ３、９１４は例えば、ＡＴＭ通信網へのＴ３インタフェイスである。ＭＣＳはメ インＭＣＰ９１５、バックアップＭＣＰ９１６を有する。メインＭＣＰ及びバッ クアップＭＣＰはトランクカード９１３と９１４、ＭＬＡ９０１−９０６、ＬＳ Ｍ、ラインカードへ構成と制御の情報を提供する。ＭＬＡ、トランクカード、Ｌ ＳＭ、ラインカードとＭＣＰとの間で交換される構成と制御の情報は、ＶＰＩ／ ＶＣＩヘッダ翻訳情報、ソフトウェア更新、システム試験データ、システム監視 データのようなＯＡＭＰに関するデータを有する。 トランクカード、ＭＬＡ、ＭＣＰはＭＣＳバックプレーンで相互接続される。 図１０はＭＣＳバックプレーンの線図である。バックプレーン１０００は、６個 のＭＬＡスロット、メイントランクカードスロット１０１３、バックアップトラ ンクカードスロット１０１４、メインＭＣＰスロット１０１５、バックアップＭ ＣＰスロット１０１６、トランクインタフェイス１０１７を有している。ＭＬＡ スロット１００１−１００６、トランクカードスロット１０１３と１０１４、Ｍ ＣＰスロット１０１５と１０１６はそれぞれの個所でバックプレーン信号パスに 連結される。トランクインタフェイス１０１７は外部トランク、例えば標準電話 Ｔ３トランク又はＳＯＮＥＴＯＣ−３ｃ光ファイバトランクがバックプレーンに 接続される点である。トランクインタフェイス１０１７は、電磁リレー、トラン ジスタ切換回路、光切換エレメント等の切換回路を有しており、トランクカード 状態信号をバックアップトランクカードから状態信号パス１０７６経由で受信す る。トランクインタフェイス１０１７は、状態信号パス１０７６上の状態信号に 基づいて、メイントランクカード又はバックアップトランクカードのどちらかを 外部トランクへ連結する。ＭＣＳバックプレーンは、メイン及びバックアップ通 信網管理プロセッサ（ＮＭＰ）に接続するスロットを有していてもよい（不図示 ）。ＭＣＳを外部通信網管理システムに接続するため、又ＬＳＭ、トランクカー ド、ＭＬＡの間でＯＡＭＰに関するデータを交換するために、ＮＭＰを使っても よい。追加的に、ＭＣＳはメイン及びバックアップ高品質クロック基準（ＨＱＲ ）信号生成装置のためのスロットを有していてもよい。このメイン及びバッ クアップＨＱＲは、外部通信網クロック基準に同期したクロック信号タイミング を提供する。メイン及びバックアップＨＱＲからの信号はバックプレーン信号パ ス経由で各ＬＳＭ、ＭＬＡ、トランクカードに送られてもよい。 各ＭＬＡスロットは信号パス１０２１−１０２６の内の一つでメイントランク カードスロット１０１３に、信号パス１０３１−１０３６の内の一つでバックア ップトランクカードスロット１０１４に、信号パス１０４１−１０４６の内の一 つでメインＭＣＰスロット１０１５に、信号パス１０５１−１０５６の内の一つ でバックアップＭＣＰスロット１０１６に接続される。例えばＭＬＡスロット１ ００１は信号パス１０２１でメイントランクカードスロット１０１３に、信号パ ス１０３１でバックアップトランクカードスロット１０１４に、信号パス１０４ １でメインＭＣＰに、信号パス１０５１でバックアップＭＣＰに接続される。同 様にＭＬＡスロット１００２は信号パス１０２２でメイントランクカードスロッ ト１０１３に、信号パス１０３２でバックアップトランクカードスロット１０１ ４に、信号パス１０４２でメインＭＣＰに、信号パス１０５２でバックアップＭ ＣＰに接続される。各信号パス１０２１−１０２６、１０３１−１０３６はＭＬ Ａとトランクカードの間でＡＭセルを並行に送信するための１２個の導電性信号 線と例えばトランクカードからＭＬＡへの２５ＭＨｚ、１９．４４ＭＨｚ、８Ｋ Ｈｚの信号線を有する。信号パス１０４１−１０４６と１０５１−１０５６の各 々は、ＭＬＡとＭＣＰの間で制御データをシリアル送信するための三つの導電性 信号線を有する。 図１１はトランクカードの機能線図である。トランクカード１１００は、セル 移送インタフェイス１１０１−１１０６、トランクインタフェイス１１３５、メ インＭＣＰインタフェイス１１２９、バックアップＭＣＰインタフェイス１１３ ０、メインＭＣＰ状態入力インタフェイス１１３１、バックアップＭＣＰ状態入 力インタフェイス１１３２、トランクカード状態出力インタフェイス１１３３、 トランクカード状態入力インタフェイス１１３４を有する。トランクカードのセ ル移送インタフェイス１１０１−１１０６の各々は、ＡＴＭセル転送用に２０個 の導電性信号線を有する。２０個のセル転送信号線の内の１０個はトランクカー ドからＭＬＡにＡＴＭセルを移送するのに使われ、残りの１０個はＭＬＡからト ランクカードにＡＴＭセルを移送するのに使われる。各セル移送インタフェイス １１０６−１１０６はタイミング回路１１２６への三つの信号線を有していても よい。タイミング回路１１２６はセル移送インタフェイス１１０１−１１０６経 由でクロック信号を送り、適当なタイミングでのデータ送受信を可能にする。 トランクカードのメインＭＣＰインタフェイス１１２９とバックアップＭＣＰ インタフェイス１１３０は、トランクカードのオペレーション、アドミニストレ ーション、メンテナンス、プロビジョニング（ＯＡＭＰ）に関するデータをそれ ぞれバックプレーンスロット中のメインＭＣＰ１Ｏ１５、バックプレーン中のス ロットバックアップＭＣＰスロット１０１６と交換するために使われる。トラン クカードプロセッサ１１２８は、メインＭＣＰ状態入力１１３１とバックアップ ＭＣＰ状態入力１１３２で受信されるＭＣＰ状態情報に基づいて、制御信号交換 用に適当なＭＣＰインタフェイス１１２９又は１１３０を決定する。メインＭＣ Ｐ状態入力インタフェイス１１３１は例えば、メインＭＣＰが作動状態にあるこ とを示す高電圧状態とメインＭＣＰが非作動であることを示す低電圧状態とを有 する２進数信号受信する。同様にバックアップＭＣＰ状態入力インタフェイス１ １３２は例えば、バックアップＭＣＰが作動状態にあることを示す高電圧状態と バックアップＭＣＰが非作動であることを示す低電圧状態とを有する２進数信号 受信する。 トランクカードは例えば、インタフェイス１１０１−１１０６とインタフェイ ス１１２９−１１３５上の信号を処理するための回路１１２２−１１２８を有す る。ＭＬＡインタフェイス制御回路１１２２は、インタフェイス１１０１−１１ ０６経由で交換されるＡＴＭセル転送信号を処理し、トランクカードとＭＬＡ間 のＡＴＭセル送信を制御する。インタフェイス制御回路１１２２は、インタフェ イス１１０１−１１０６経由でＭＬＡへ又はＭＬＡから送受信されるセルを一時 的に記憶するためのＡＴＭセルバッファーを有していてもよい。セルマルチプレ サ／デマルチプレサ回路１１２３はＡＴＭセルをＭＬＡインタフェイス制御回路 １１２２とで交換し、制御回路１１２２とヘッダ翻訳回路１１２４との間のＡＴ Ｍセルの流れを決定する。更に、マルチプレサ／デマルチプレサ回路１１２３は トランクインタフェイス回路１１２５から到着するＯＡＭＰセルを抽出し、それ らのセルをプロセッサ１１２８へ向かわせ、プロセッサ１１２８からトランクイ ンタフェイス回路１１２５に向かうことになっているＯＡＭＰセルを挿入しても よい。ヘッダ翻訳回路１１２４は、トランクインタフェイス回路１１２５から到 着する又はトランクインタフェイス回路１１２５に向かうことになっているＡＴ Ｍセル中のヘッダ情報を翻訳する。ヘッダ翻訳回路１１２４はＲＡＭ及びＲＯＭ メモリ１１２７中に記憶されたヘッダ翻訳プログアムとデータにアクセスする。 例えばプロセッサ１１２８は、メモリ１１２７中のＶＰＩ／ＶＣＩヘッダフィー ルド情報をヘッダ翻訳回路１１２４での使用のために記憶してもよい。ヘッダ翻 訳回路１１２４はＡＴＭセルをトランクインタフェイス回路１１２５とて交換す る。トランクインタフェイス回路１１２５はＡＴＭ通信網へのトランク接続を提 供する。トランク接続は例えば、標準４５メガビット／秒のＴ３トランク接続で ある。 図１０、１１で、トランクカード１１００がメイントランクカードスロット１ ０１３に接続されると、セル移送インタフェイス１１０１−１１０６がメイント ランクカード信号パス１０２１−１０２６に連結され、メインＭＣＰインタフェ イス１１２９はメインＭＣＰ信号パス１０７３に連結され、バックアップＭＣＰ インタフェイス１１３０はバックアップＭＣＰ信号パス１０７１に連結され、メ インＭＣＰ状態インタフェイス１１３１はメインＭＣＰ状態信号パス１０７８に 連結され、バックアップＭＣＰ状態インタフェイス１１３２はバックアップＭＣ Ｐ状態信号パス１０７７に連結され、トランクインタフェイス１１３５はトラン ク信号パス１０８０に連結される。トランクカード状態出力１１３３は信号パス １０７５に連結され、本信号パス経由で状態信号がバックアップトランクカード １０１４に送られ、トランク状態入力インタフェイス１１３４が信号パス１０７ ６に連結され、本信号パス経由し状態信号がバックアップトランクカードから受 信される。同様にトランクカード１１００がバックアップトランクカードスロッ ト１０１４に連結されると、トランクカードセル移送インタフェイス１１０１− １１０６かバックプレーン信号パス１０３１−１０３６に連結され、メインＭＣ Ｐインタフェイス１１２９はメインＭＣＰ信号パス１０７４に連結され、バック アップＭＣＰインタフェイス１１３０はバックアップＭＣＰ信号パス１０７２に 連結され、メインＭＣＰ状態入力１１３１はメインＭＣＰ状態信号パス１０７８ に連結され、バックアップＭＣＰ状態入力１１３２はバックアップＭＣＰ状態信 号パス１０７７に連結され、トランクカード状態出力１１３３は出力状態信号パ ス１０７６に連結され、トランクカード状態入力は信号パス１０７５上のメイン トランクカードの状態出力に連結され、トランクインタフェイス１１３５がトラ ンク信号パス１０８１連結される。 図１２はマスタ制御プロセッサ（ＭＣＰ）の機能線図である。ＭＣＰはＭＬＡ 制御インタフェイス１２０１−１２０６、メイントランクカードインタフェイス １２２９、バックアップトランクカードインタフェイス１２３０、ＭＣＰ状態入 力インタフェイス１２３１、ＭＣＰ状態出力インタフェイス１２３２、トランク 状態入力インタフェイス１２３４を有する。ＭＣＰはトランクカード、ＭＬＡ、 ＬＳＭ、ラインカードとデータを交換してそれらを制御する。例えばＭＣＰは、 ＭＬＡ、ＬＳＭ、ラインカードで必要なＶＰＩ／ＶＣＩ翻訳を決めてもよい。Ｍ ＣＰは、ＭＬＡ制御インタフェイス１２０１−１２０６経由でＭＬＡに翻訳情報 を送って、ＭＬＡのＶＰＩ／ＶＣＩ翻訳表を確立してもよい。ＭＣＰは、ＭＬＡ に制御情報を送り、引き続きＭＬＡからＬＳＭへ次いでＬＳＭからラインカード へ送り、ＬＳＭとラインカードにＶＰＩ／ＶＣＩ翻訳表を確立してもよい。代替 実行例でＭＣＰは、メインＮＭＰとバックアップＮＭＰへのインタフェイス１２ ３５有していてもよく、第二のＭＣＰとデータを通信するＭＣＰ同志のインタフ ェイス１２３６を有していてもよい。 ＭＣＰは、メイントランクカードインタフェイス１２２９経由でメイントラン クカードとデータを交換してもよく、バックアップトランクカードインタフェイ ス１２３０経由でバックアップトランクカードとデータを交換してもよい。イン タフェイス１２０１−１２０６と１２２９−１２３０経由で交換されるＯＡＭＰ データは、プログラムとメモリ１２２７に記憶されたデータで決めてもよく、又 はインタフェイス１２３３に連結された外部通信網管理システムからＭＣＰに届 けられてもよい。図８と１２で、インタフェイス１２０１−１２０６と１２２９ −１２３０はそれぞれ、データ送信信号線、データ受信信号線、クロック信号線 を有している。ＭＣＰはデータをシリアルに変調してデータ送信信号線経由で送 り変調されたデータをシリアルにデータ受信信号線経由で受信する。データ送信 信号線、データ受信信号線経由で送受信されたデータは、ＭＣＰで生成されたク ロック信号に対して時刻調整され、インタフェイス１２０１−１２０６と１２２ ９−１２３０経由で送られる。インタフェイス１２０１−１２０６と１２２９− １２３０のデータ送受信信号線上で交換された信号は、例えば１２８ＫＨｚクロ ックパルスの下降端でアサート状態からデアサート状態に移行することがあって もよく、又クロックパルスの上昇端でサンプルされてもよい。更に、データ送受 信信号線上で交換されたデータ信号は、ＯＳＩのＨＤＬＣプロトコルに合致して いてもよい。 インタフェイス１２０１−１２０６と１２２９−１２３６上の信号を処理する ためトランクカードは例えばＭＬＡインタフェイス回路１２２２、プロセッサ１ ２２８、メモリ１２２７を有している。ＭＬＡインタフェイス回路１２２０は、 ＭＬＡインタフェイス１２０１−１２０６経由で信号の交換を制御するが、デー タをマルチプレクス／デマルチプレクスしバッファリングする機能を有していて もよい。プロセッサ１２２８は、インタフェイス１２０１−１２０６と１２２９ −１２３６経由で交換される信号をプログラムとメモリ１２２７に記憶されたデ ータに基づいて制御する。プログラムとメモリ１２２７に記憶されるデータはイ ンタフェイス１２３３経由で外部通信網管理システムから到着する制御信号で決 められてもよい。 図１０、１２で、ＭＣＰ１２００がメインＭＣＰスロット１０１５に連結され ると、ＭＣＰの制御インタフェイス１２０１−１２０６はメインＭＣＰ信号パス １０４１−１０４６に連結され、ＭＣＰのメイントランクカードインタフェイス １２２９はメイントランクカード信号パス１０７３に連結され、ＭＣＰのバック アップトランクカードインタフェイス１２３０はバックアップトランクカード信 号パス１０７４に連結され、ＭＣＰの状態入力インタフェイス１２３１は状態信 号パス１０７７に連結され、ＭＣＰの状態出力インタフェイス１２３２は状態信 号パス１０７８に連結され、ＭＣＰのトランク状態インタフェイス１２３４は状 態信号パス１０７６に連結される。同様に、ＭＣＰがバックアップＭＣＰスロッ ト１０１６に連結されると、ＭＣＰの制御インタフェイス１２０１−１２０６は バックアップ信号パス１０５１−１０５６に連結され、トランクカードインタフ ェイス１２２９、１２３０はそれぞれトランクカード信号パス１０７１、１０７ ２に連結され、ＭＣＰ状態入力インタフェイス１０３１、ＭＣＰ状態出力インタ フェイス１０３２、トランク状態インタフェイス１２３４はそれぞれ状態信号パ ス１０７８、１０７７、１０７６に連結される。 トランクカード１１００とＭＣＰ１２００はＭＣＳバックプレーン１０００経 由でＭＬＡスロット１００１−１００６中のＭＬＡと通信する。図１３はＭＬＡ の機能線図である。ＭＬＡ１３００はメイントランクカードインタフェイス１３ １０、バックアップトランクカードインタフェイス１３１５、メインＭＣＰイン タフェイス１３２０、バックアップＭＣＰインタフェイス１３２５、トランクカ ード状態入力１３４０、メインＭＣＰ状態入力１３４１、バックアップＭＣＰ状 態入力１３４２、ＬＳＭへのインタフェイス１３３０を有する。ＭＬＡは例えば 、インタフェイス１３１０、１３１５、１３２０、１３２５、１３３０、１３４ ０−４２上の信号を処理する回路１３０１−１３０５を有する。 トランクカードインタフェイス制御回路１３０１は、メイントランクカードイ ンタフェイス１３１０とバックアップトランクカードインタフェイス１３１５経 由で交換されるＡＴＭセル転送信号を処理する。インタフェイス制御回路１３０ １は例えば、ＡＴＭセルのバッファリングとインタフェイス１３１０と１３１５ 経由で交換されるＡＴＭセルに関する制御を提供する。更にインタフェイス回路 １３０１は、プロセッサ１３０５とトランクカード間で交換されるべきＯＡＭＰ セルを抽出又は挿入してもよい。インタフェイス制御回路は、ＡＴＭセルをヘッ ダ翻訳回路１３０３へ送ってもよく、又翻訳回路１３０３から受信してもよい。 ヘッダ翻訳回路１３０３は、ＶＰＩ／ＶＣＩヘッダフィールド翻訳と他のＡＴＭ セルヘッダ操作機能を実行する。ヘッダ翻訳回路１３０３は例えばＲＡＭ及びＲ ＯＭメモリ１３０４に記憶されているプログラムと翻訳表に基づいて適当なヘッ ダ操作を決めてもよい。メモリ１３０４は、プログラムとプロセッサ１３０５に より記憶されたデータを有していてもよい。更にヘッダ翻訳回路１３０３は、Ｌ ＳＭインタフェイス制御回路１３０２とインタフェイスする。ＬＳＭインタフェ イス制御回路１３０２は、プロセッサ１３０５とＬＳＭの間で交換されるべきＯ ＡＭＰセルを抽出又は挿入してもよい。更にＬＳＭインタフェイス制御回路１３ ０２は、例えばＬＳＭへの光ファイバＳＯＮＥＴＯＣ−３ｃインタフェイス１３ ３０上でのＡＴＭセル移送を調整する。 図１０、１３で、ＭＬＡ１３００がＭＬＡスロット１００１−１００６に連結 されると、ＭＬＡのメイントランクカードインタフェイス１３１０はメイントラ ンクカード信号パス１０２１−１０２６の内の一つに連結され、ＭＬＡのバック アップトランクカードインタフェイス１３１５はバックアップトランクカード信 号パス１０３１−１０３６の内の一つに連結され、ＭＬＡのメインＭＣＰインタ フェイス１３２０は信号パス１０４１−１０４６の内の一つに連結され、ＭＬＡ のバックアップＭＣＰインタフェイス１３２５は信号パス１０５１−１０５６の 内の一つに連結され、ＭＬＡのトランクカード状態入力インタフェイス１３４０ は信号パス１０７６に連結され、ＭＬＡのメインＭＣＰ状態入力インタフェイス １３４１は信号パス１０７８に連結され、ＭＬＡのバックアップＭＣＰ状態入力 インタフェイス１３４２は信号パス１０７７に連結される。 ＭＬＡ、トランクカード、ＭＣＰ、ＭＣＳバックプレーン信号パスの間での上 記連結は、各ＭＬＡに二つのトランクカードへの専用接続と二つのＭＣＰへの専 用接続を提供する。例えばＭＬＡ１３００がＭＬＡスロット１００１に挿入され ると、ＭＬＡのメイントランクカードインタフェイス１３１０はメイントランク カードのセル移送インタフェイス１１０１へバックプレーン信号パス１０２１に より連結され、ＭＬＡのバックアップトランクカードインタフェイス１３１５は バックアップトランクカードのセル移送インタフェイス１１０１へバックプレー ン信号パス１０３１により連結され、ＭＬＡのメインＭＣＰインタフェイス１３ ２０はメインＭＣＰの制御インタフェイス１２０１へバックプレーン信号パス１ ０４１により連結され、ＭＬＡのバックアップＭＣＰインタフェイス１３２５は バックアップＭＣＰのＭＬＡ制御インタフェイス１２０１へバックプレーン信号 パス１０５１により連結され、ＭＬＡのトランクカード状態インタフェイス１３ ４０はバックアップトランクカードの状態出力インタフェイス１１３３へ信号パ ス１０７６により連結され、ＭＬＡのメインＭＣＰ状態インタフェイス１３４１ はメインＭＣＰの状態出力インタフェイス１２３２へ信号パス１０７８により連 結され、ＭＬＡのバックアップＭＣＰ状態インタフェイス１３４２はバックアッ プＭＣＰの状態出力インタフェイス１２３２へ信号パス１０７７により連結され る。同様に、ＭＬＡがＭＬＡスロット１００２に挿入されると、ＭＬＡのメイン トランクカードインタフェイス１３１０はメイントランクカードのセル移送イン タフェイス１１０２へバックプレーン信号パス１０２２により連結され、ＭＬＡ のバックアップトランクカードインタフェイス１３１５はバックアップトランク カードのセル移送インタフェイス１１０２へバックプレーン信号パス１０３２に より連結され、ＭＬＡのメインＭＣＰインタフェイス１３２０はメインＭＣＰの ＭＬＡ制御インタフェイス１２０２へバックプレーン信号パス１０４２により連 結され、ＭＬＡのバックアップＭＣＰインタフェイス１３２５はバックアップＭ ＣＰの制御インタフェイス１２０２へバックプレーン信号パス１０５２により連 結され、ＭＬＡのトランクカード状態インタフェイス１３４０はバックアップト ランクカードの状態出力インタフェイス１１３３へ信号パス１０７６により連結 され、メインＭＣＰ状態インタフェイス１３４１はメインＭＣＰの状態出力イン タフェイス１２３２へバックプレーン信号パス１０７８により連結され、バック アップＭＣＰ状態インタフェイス１３４２はバックアップＭＣＰの状態出力イン タフェイス１２３２へバックプレーン信号パス１０７７により連結される。ＭＬ Ａスロット１００３−１００６に挿入されたＭＬＡは同様に、メイン及びバック アップのトランクカードとメイン及びバックアップのＭＣＰへバックプレーン信 号パスにより接続される。 ＭＬＡのメイントランクカードインタフェイス１３１０は、ＭＬＡからトラン クカードへのセル移送信号線１３１１、トランクカードからＭＬＡへのセル移送 信号線１３１２、タイミング信号線１３１３を有する。信号線１３１１、１３１ ２、１３１３は補足信号線へトランクカードのセル移送インタフェイス１１０１ −１１０６（図１１）の個所でＭＣＳバックプレーン信号パス１０２１−１０２ ６により連結される（図１０）。信号線１３１１を経由して変調された信号はＭ ＬＡからトランクカードへＡＴＭセルを送るのに使われる。信号線１３１２経由 して変調された信号はトランクカードからＡＴＭセルを受信するのに使われる。 信号線１３１１、１３１２を経由して交換された信号は、タイミング信号線１３ １３を上のクロック信号を基準に変調される。 ＭＬＡからトランクカードへの信号線１３１１はＭＬＡ送信準備（ＭＬＡ−Ｓ Ｒ）信号線、トランクカード受信準備（ＴＣ−ＲＲ）信号線、８個のＭＬＡデー タ（ＭＬＡ−ＤＡＴＡ）信号線を有し、これらの線を経由しＭＬＡ−ＳＲ、ＴＣ −ＲＲ、８個のＭＬＡ−ＤＡＴＡの各信号は変調される。トランクカードからＭ ＬＡへのセル移送信号線１３１２は、トランクカード送信準備（ＴＣ−ＳＲ）信 号線、ＭＬＡ受信準備（ＭＬＡ−ＲＲ）信号線、８個のトランクカードデータ（ ＴＣ−ＤＡＴＡ）信号線を有し、これらの線を経由しＴＣ−ＳＲＮＭＬＡ−ＲＲ 、８個のＴＣ−ＤＡＴＡの各信号が変調される。タイミング信号線１３１３は１ ９．４４ＭＨｚと８ＫＨｚの通信網基準タイミング信号と２５ＭＨｚのデータ送 信タイミング信号を受信する信号線を有する。 ＡＴＭセルは、ＭＬＡ−ＳＲ、ＴＣ−ＲＲ、ＭＬＡ−ＤＡＴＡをＭＬＡからト ランクカードへの信号線１３１１経由で交換することでＭＬＡからトランクカー ドへ転送される。図１４はＭＬＡ−ＳＲ信号のタイミングを示す。ＭＬＡ−ＳＲ 信号は、ＭＬＡがＡＴＭセルをトランクカードへ送る態勢にあることを示すのに 使われる。ＭＬＡとトランクカードの間で転送されるＡＴＭセルは、例えば低「 Ｌ」、中「Ｍ」、高「Ｈ」の優先度セル転送に分類することができる。ＭＬＡ− ＳＲ信号はトランクカードへの送信に利用できる種々の優先度セルを示す。ＭＬ Ａ−ＳＲ信号は、フレーミングインディケータの後に続くパルス変調信号により 待機セルの優先度を示す。フレーミングインディケータは例えば１６クロックサ イクル間隔で定期的に送られる。 代表的なＭＬＡ−ＳＲ信号タイミング線図１４００で、フレーミングインディ ケータ「Ｆ」は１６クロックサイクル間隔で送られる。フレーミングインディケ ータの後には、トランクカードへの移送を待つ種々の優先度セルを示すパルス変 調信号が続く。例えばクロックサイクル１ではフレーミング信号は、（高）ＭＬ Ａ−ＳＲ信号をアサートすることで送られる。例えば低優先度セルのみが待機し ている場合、フレーミングインディケータに続く１クロックサイクル（クロック ２）の間に亘りＭＬＡ−ＳＲ信号はアサートされたままとなり、次にクロック３ でデアサートされ、次のフレーミングインディケータがクロック１７で送られ るまでの間、デアサートされたままとなる。例えば低優先度セルと高優先度セル を示すべき場合、ＭＬＡ−ＳＲ信号がフレーミングインディケータの後に続く第 一クロックサイクルと第三クロックサイクルの間にアサートされ、これをタイミ ング線図１４００に示すと、クロック１７のフレーミングインディケータの後に 続くクロック期間１８と２０でアサートされたＭＬＡ−ＳＲ信号となる。追加の セル優先度インディケータを同様に定義してもよい。 ＡＴＭセルがトランクカードへの転送に利用できることをＭＬＡが示した後、 トランクカードは（低）ＴＣ−ＲＲ信号をアサートすることにより、自分がセル の受信態勢にあることを表示する。次に８個のＭＬＡ−ＤＡＴＡ信号（ＭＬＡ− ＤＡＴＡ−１からＭＬＡ−ＤＡＴＡ−８まで）を変調することで、データがＭＬ ＡからトランクカードへＭＬＡデータ信号線経由で転送される。図１４ＢはＭＬ ＡからトランクカードへのＡＴＭセル転送の間におけるＴＣ−ＲＲ信号とＭＬＡ −ＤＡＴＡ信号の状態を示す信号タイミング線図である。トランクカードがＭＬ Ａからセルを受信する態勢にあると、トランクカードはＴＣ−ＲＲ信号をアサー トする。ＴＣ−ＲＲ信号は全セル転送期間に亘りアサートされたままとなる。ト ランクカードによるＴＣ−ＲＲ信号のアサートに続く２クロックサイクルの間は 、８個のＭＬＡ−ＤＡＴＡ信号は受信トランクカードでサンプルされず、８個の ＭＬＡ−ＤＡＴＡ値は未定義の状態となる。次にＭＬＡは、クロック信号の上昇 端で８個のＭＬＡ−ＤＡＴＡ信号の各々を変調することでデータの並行転送を開 始する。ＭＬＡ−ＤＡＴＡ信号の本並行変調は、各クロックサイクルの間で１バ イトのデータ転送を提供する。例えば図１４Ｂは、クロック６の間での「０１０ １０１０１」バイト値の転送、クロック７の間での「００００１１１１」バイト 値の転送、クロック８の間での「００１１００１１」バイト値の転送を示す。Ｍ ＬＡ−ＤＡＴＡ信号の変調はＡＴＭセルの転送が完了するまで続く。例えば５３ バイトのＡＴＭセルを転送するには、ＭＬＡ−ＤＡＴＡ信号は５３クロックサイ クルの期間に亘って変調されることになる。 ＡＴＭセルはトランクカードからＭＬＡへ転送されてもよい。データはＭＬＡ −ＲＲ、ＴＣ−ＳＲ、ＴＣ−ＤＡＴＡ信号を交換することでトランクカードから ＭＬＡへセル移送信号線１３１２経由で転送される。図１５ＡはＭＬＡ−ＲＲ信 号のタイミングと変調を示す。ＭＬＡ−ＲＲ信号は、ＭＬＡがＡＴＭセルの受信 態勢にあることを示す。ＭＬＡは例えば単−ＭＬＡポートアドレス「Ｐ１」でセ ルを受信できる。ＭＬＡ−ＲＲ信号を定期的に（高）にアサートしフレーミング インディケータを送信する。フレーミングインディケータの後には、ＭＬＡポー トがセル転送の受信態勢にあるか否かを表示する情報が続く。フレーミングイン ディケータ「Ｆ」は例えば、１６クロックサイクル間隔で送られる。フレーミン グインディケータに続き、ＭＬＡポートがセル転送の受信態勢にあることを示す ためＭＬＡ−ＲＲ信号はアサートされ、又はＭＬＡポートがＡＴＭセルの受信態 勢にないことを示すためＭＬＡ−ＲＲ信号はデアサートされる。例えば図１５Ａ ではクロックサイクル１で、ＭＬＡ−ＲＲ信号をアサートすることで、フレーミ ングインディケータが送られる。フレーミングインディケータに続き、ＭＬＡポ ートがセル転送の受信態勢にあることを示すため、クロックサイクル２でＭＬＡ −ＲＲ信号がアサートされる。次にＭＬＡ−ＲＲ信号はデアサートされ、次のフ レーミングインディケータがクロック１７で送られるまでデアサートされたまま となる。クロック１７でのフレーミングインディケータに続き、ＭＬＡ−ＲＲ信 号はデアサートされ、ＭＬＡが追加セル転送の受信態勢にないことを示す。 ＡＴＭセルがトランクカードからＭＬＡへ転送されることになると、ＴＣ−Ｓ Ｒはデータ転送の開始を示し、８個のＴＣ−ＤＡＴＡ信号（ＴＣ−ＤＡＴＡ−１ からＴＣ−ＤＡＴＡ−８）が、ＡＴＭセルの転送に使われる。図１５Ｂはトラン クカードからＭＬＡへのデータ転送の間におけるＴＣ−ＳＲ信号とＴＣ−ＤＡＴ Ａ信号のタイミングと変調を示す。ＭＬＡが自分はＡＴＭセルの受信態勢にある ことを示した後、トランクカードはセルを前記ＭＬＡへ送ってもよい。セルをＭ ＬＡへ送るため、トランクカードはＴＣ−ＳＲ信号（低）をアサートし、８個の ＴＣ−ＤＡＴＡ信号を変調することでセル転送を開始する。ＴＣ−ＳＲはデータ 転送の全期間に亘りアサートされたままである。信号例えば図１５Ｂに示すトラ ンクカードは、クロック４でＴＣ−ＳＲ信号をアサートし同時にデータの転送を 始めている。各クロックサイクルの間、フルバイトのデータが転送される。例え ば図１５Ｂはクロック４の間で「１０１１０１００」バイト値の転送、クロック ５の間で「１００１１１０１」バイト値の転送、クロック６の間で「０１０１０ １０１」バイト値の転送を示している。ＴＣ−ＤＡＴＡ信号の変調はＡＴＭセル の転送が完了するまで続く。例えば５３バイトのＡＴＭセルを転送するには、Ｔ Ｃ−ＤＡＴＡ信号は３クロックサイクルの全期間に亘って変調される。 トランクカードとＡＴＭセルを交換することに加え、ＭＬＡはＭＣＰとＯＡＭ Ｐデータを交換することができる。図８、１３のＭＬＡはメインＭＣＰインタフ ェイス１３２０とバックアップＭＣＰインタフェイス１３２５を有する。メイン ＭＣＰインタフェイス１３２０は、データをＭＣＰに送るデータ送信信号線１３ ２１とデータとクロック信号をＭＣＰから受信する２個の信号線１３２２を有す る。ＭＬＡは信号を変調することによりデータをＭＣＰにシリアル形式でデータ 送信信号線経由で送り、同様に変調されたデータをＭＣＰからデータ受信信号線 経由で受信する。データ送受信信号線経由で交換されたデータは、ＭＣＰがクロ ック信号線経由でＭＬＡに送ったクロックパルスに対して時刻調整される。デー タ送受信信号線上で交換された信号は、例えば１２８ＫＨｚクロックパルスの下 降端でアサート状態からデアサート状態に移行することがあってもよく、又クロ ックパルスの上昇端でサンプルされてもよい。更にデータ送受信信号線上で交換 されたデータ信号は、ＯＳＩのＨＤＬＣプロトコルに合致していてもよい。 代表的な実行例のＭＬＡ、トランクカード、ＭＣＰは、１２個のＭＬＡスロッ ト、２個のＭＣＰスロット、２個のトランクカードを有するマスタ制御シェルフ バックプレーンで相互接続されていてもよい。各ＭＬＡスロットはＦＣＩ／バー ンディが部品番号ＨＭ１Ｗ５３ＤＰＲ０００Ｈ９として製造する電気コネクタを 含んでいてもよい。ＭＬＡスロットは対応するＭＬＡの相手コネクタを受け入れ る。各トランクカードスロットは３個のＨＭ１Ｗ５３ＤＰＲ０００Ｈ９コネクタ と、１個のＨＭ１Ｗ５２ＤＰＲ０００Ｈ９コネクタを有していてもよく、対応す る相手コネクタを有するトランクカードを受け入れてもよい。各ＭＣＰスロット は２個のＨＭ１Ｗ５３ＤＰＲ０００Ｈ９コネクタを有してもよく、対応する相手 コネクタを有するＭＣＰを受け入れてもよい。本代表的実行例のマスタ制御シェ ルフバックプレーン相互接続を表２に詳しく示す。表２でバックアップトランク カードスロットは、Ｊ２０７、Ｊ３０７、Ｊ４０７、Ｊ５０７のラベルが付いた コネクタを有し、メイントランクカードスロットはＪ２０８、Ｊ３０８、Ｊ４０ ８、Ｊ５０８のラベルが付いたコネクタを有し、１２個のＭＬＡはＪ２０９から Ｊ２２０までのラベルが付いたコネクタを有し、バックアップＭＣＰスロットは Ｊ２０５とＪ３０５のラベルが付いたコネクタを有し、メインＭＣＰスロットは Ｊ２０６とＪ３０６のラベルが付いたコネクタを有する。 表２で、文字「Ｊ」に続く３桁数はマスタ制御シェルフコネクタを指定する。 コネクタピンはバックプレーン信号線により他のコネクタピンに電気的に連結す ることができる。表２はコネクタピン間での相互接続を示す。表２の「接続」欄 には一つ以上のピンを並べているが、これらのピンは後にハイフンとコンマで分 割されたコネクタピン識別子のリストが続くコネクタ名で識別される。ピンは「 Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」を先行させた２桁数で識別されるが、こ れはＦＣＩ／バーンディの標準的コネクタナンバリング慣習に合致する。「接続 」欄で識別されるピンはバックプレーン信号線により「接続相手」欄に指定され た対応するピンに接続される。種々の実行例では、代替コネクタを使ってもよく 、各コネクタは電源、信号接地、他のラインカードシェルフ部品への信号のよう な追加相互接続を有していてもよい。 前記のラインカードシェルフとマスタ制御シェルフに関する記述は例示的なも のである。代替実行例の場合、ラインカードシェルフはＸ個までのラインカード を保持するように構成されてもよく、Ｘはここに述べたラインカードスロットの 個数に比べ等しい、大きい、小さいの何れでもよい。ラインカードスロットの数 がより多い又は少ないラインカードシェルフの場合、これに対応して増減する数 のＬＳＭ信号パスをメインＬＳＭとラインカードスロットの間、バックアップＬ ＳＭとラインカードスロットの間に有することになる。同様にＬＳＭは、ライン カードシェルフ中のラインカードスロットの数の増滅に応じ、より多い又は少な い数のラインカードインタフェイスを有する。同様にラインカードシェルフは、 Ｙ個までのＬＳＭを保持するように構成されてもよい。 ラインカードは一つ以上の加入者ループを支援するように実行されてもよい。 例えばラインカードは二個、四個、又は八個の加入者ループを支援してもよい。 より多い又は少ない加入者ループを支援するラインカードはこれに応じて、ライ ンカードが支援するポートアドレスの数に増減があってもよく、又これに応じ、 表示されてもよいポート数が増減するＬＣ−ＲＲ信号を実行してもよい。 マスタ制御シェルフは、Ｘ個までのＭＬＡ装置を保持するよう構成されてもよ く、Ｘはここに述べたＭＬＡスロットの個数に比べ等しい、大きい、小さいの何 れでもよい。ＭＬＡスロットの数がより多い又は少ないＭＣＳはこれに対応して 、ＭＬＡスロットをトランクカードへ又ＭＬＡスロットをＭＣＰへ接続するＭＣ Ｓバックプレーン信号パスの数が増減することになる。ＭＬＡスロットの数が増 減するＭＣＳ中で使われるトランクカードＬＳＭは、これに対応してセル移送イ ンタフェイスの数が増減する。ＭＬＡスロットの数が増減するＭＣＳ中で使われ るＭＣＰは、これに対応してＭＬＡ制御インタフェイスの数が増減する。例えば ＭＣＳは１２個のＭＬＡスロットを有して、１２個のセル移送インタフェイスを 有するトランクカードを受け入れ、１２個のＭＬＡ制御インタフェイスを有する ＭＣＰを受け入れてもよい。同様にマスタ制御シェルフは、Ｙ個までのトランク カードとＺ個までのマスタ制御プロセッサを有してよく、Ｙ、Ｚは実行例により 変化する。 ラインカード、ラインカードシェルフ、ＬＳＭ、ＭＬＡ、ＭＣＰ、トランクカ ード、ＭＣＳは本仕様書に述べたものに加えインタフェイスと機能を有していて もよい。例えばラインカード、ラインカードシェルフ、ＬＳＭ、ＭＬＡ、ＭＣＰ 、トランクカード、ＭＣＳは追加電源、信号接地、データ転送のインタフェイス を有していてもよい。 実行例では、信号に関してアサートされる又はデアサートされる状態をここに 述べた状態から変えてもよい。例えば（高く）アサートされる信号（即ち高電圧 アサート状態）は代替実行例で低電圧アサート状態を有してもよい。同様に（低 く）アサートされる信号（即ち低電圧アサート状態）は代替実行例では高電圧で アサートされてもよい。更にクロックパルスの上昇端でアサート又はデアサート されている信号は代替実行例で、例えばクロックパルスの下降端でアサート又は デアサートされてもよい。 ラインカード、ＬＳＭ、ＭＬＡ、トランクカード、ＭＣＰインタフェイスでの クロック周波数は、ここに述べたものと異なっていてもよい。例えばＭＣＳは、 ＭＣＳとＭＬＡ間で２５６Ｋビット／秒のデータ転送を可能にする２５６ＫＨｚ クロック周波数を有するＭＬＡ制御インタフェイスを含んでいてもよく、トラン クカードは、トランクカードとＭＬＡ間で５０Ｍバイト／秒のデータ転送を可能 にする５０ＭＨｚクロック周波数を有するセル移送インタフェイスを含んでいて もよい。クロック周波数は、例えば所望のデータ転送速度、信号伝搬制約、応答 時間次第で変えてもよい。 種々の実行例で、ＩＴＵ−標準の５３バイトＡＴＭセルと非標準ＡＴＭセルの どちらか一方、又は両方のＡＴＭセルを使ってもよい。例えば、標準の５３バイ トＡＴＭセルに追加パリティビットを追加し、非標準５４バイトＡＴＭセルを形 成してもよい。この追加のパリティビットは先行する５３バイトＩＴＵ−標準Ａ ＴＭセルに関するパリティチェックを提供する。この５４バイトセルは例えば、 トランクカードとＭＬＡの間、ＭＬＡとＬＳＭの間、ＬＳＭと各ラインカードの 間、で送られてもよく、一方でＩＴＵ−標準の５３バイトＡＴＭセルはトランク カードとＡＴＭ通信網の間、ラインカードと顧客の構内にある通信網アクセス装 置の間で送られてもよい。更にＡＴＭセルは非標準ヘッダフィールドを含んでい てもよい。例えばＡＴＭセルの５番目バイトは、ＩＴＵ−標準ＡＴＭセルのヘッ ダエラー制御情報に使われているが、ＬＳＭとラインカード間で送信されるセル 中のラインカードポート識別情報として使うことができる。 他の実施態様も以下の請求の範囲に含まれる

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ， ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，Ｌ Ｖ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ， ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，Ｕ Ｚ，ＶＮ，ＹＵ，ＺＷ (72)発明者 ニッパー ロナルド エル アメリカ合衆国 カリフォルニア州 94931 コターティ チャードウィック ウェイ 129 (72)発明者 イン ミン アメリカ合衆国 カリフォルニア州 94941 ミル ヴァリー ドーセット レ ーン 32 (72)発明者 ミーセット ショーン ノエル アメリカ合衆国 カリフォルニア州 94928 ローナート パーク ジェネシス コート 1513 (72)発明者 マーティン ジェームズ トーマス アメリカ合衆国 カリフォルニア州 94931 コターティ ピーオーボックス 7018 (72)発明者 マーロン フランク ピーター アメリカ合衆国 カリフォルニア州 95441 ゲイザーヴィル ウォルデン ア ベニュー 90 (72)発明者 ヘーラム スタンリー ヒュー アメリカ合衆国 カリフォルニア州 95472 セバストポール コフィー レー ン 2020 (72)発明者 ホートン フレッド クレーマー アメリカ合衆国 カリフォルニア州 95409 サンタ ローザ ペッパーウッド ロード 5467 (72)発明者 ブランディス ダーク カート アメリカ合衆国 カリフォルニア州 94947 ノヴァート シダーウッド レー ン ９ (72)発明者 フレッチャー ジョン アントニー アメリカ合衆国 カリフォルニア州 94949 ノヴァート メリット ドライヴ 1610 【要約の続き】 動データ信号端子経由で送受信する。

Claims (1)

1. 【特許請求の範囲】 １．データリンクとバックプレーンの間でデータセルを通信するための装置にお いて、データリンク経由でデータセルを送受信するよう作動する送受信回路と 、バックプレーンに物理的相互接続を提供するよう構成されたメインバックプ レーンインタフェイスであって、前記メインバックプレーンインタフェイスは 少なくとも一つのセル信号端子と少なくとも一つの作動データ信号端子とを有 し、各作動データ信号端子はセル信号端子から独立しており、作動データ信号 端子とセル信号端子はバックプレーン上の相手コネクタと接続するように構成 されている、そのようなメインバックプレーンインタフェイスと、データセル の送信用に前記送受信回路と前記メインバックプレーンインタフェイスを互い に作動的に連結するバックプレーン相互接続回路であって、前記バックプレー ン相互接続回路はデータセルを前記送受信回路から受信しセル信号端子経由で 送信し、データセルをセル信号端子から受信し送信用の送受信回路に第一デー タリンク経由で提供し、作動データを作動データ信号端子経由で送受信するよ う作動できる、そのようなバックプレーン相互接続回路とから成ることを特徴 とする装置。 ２．前記バックプレーン相互接続回路と前記送受信回路の間で交換されるセルの ヘッダフィールドデータを変更するように作動できるデータセルヘッダ翻訳回 路を更に含み、データセルヘッダ翻訳回路によるデータセルヘッダの変更が、 前記作動データ信号端子経由で受信された作動データに基づいて決められるこ とを特徴とする、上記請求項１に記載の装置。 ３．オペレーション、アドミニストレーション、メンテナンス、プロビジョニン グ（ＯＡＭＰ）に関するデータを高レベルデータリンク制御（ＨＤＬＣ）プロ トコルを使用して、前記作動データ信号端子経由で送受信するために前記バッ クプレーン相互接続回路に作動的に連結されている作動プロセッサを更に含む ことを特徴とする、上記請求項１に記載の装置。 ４．前記バックプレーン相互接続回路と前記送受信回路に作動的に連結されて、 可変長データ送信を前記作動データ信号端子経由で受信し、前記可変長データ を固定長セルに変換し、前記固定長セルを送信用の前記送受信回路にデータリ ンク経由で提供するように構成されているプロセッサを更に含むことを特徴と する、上記請求項１に記載の装置。 ５．前記独立した端子コネクタに対応するバックプレーン相手コネクタを有する バックプレーンに差し込まれるように構成されたカード上で装置が実行される ことを特徴とする、上記請求項１に記載の装置。 ６．前記送受信回路に連結され、同期光通信網（ＳＯＮＥＴ）データリンクに連 結されるように構成された光ファイバデータリンクインタフェイスを更に含む ことを特徴とする、上記請求項１に記載の装置。 ７．前記送受信回路に連結され、高ビット速度のデジタル加入者ライン（ＨＤＳ Ｌ）データリンクに連結されるよう構成された第一データリンクインタフェイ スを更に含むことを特徴とする装置。 ８．前記送受信回路に連結され、二芯線データリンクに連結されるよう構成され た第一データリンクインタフェイスを更に含むことを特徴とする、上記請求項 １に記載の装置。 ９．前記セル信号端子はセルを受信するための独立した端子とセルを送信するた めの独立した端子とから成り、前記セルを受信する端子は第一兼第二制御端子 と少なくとも一つの入力セルデータ端子とから成り、前記バックプレーン相互 接続回路は装置がセルの受信態勢にある旨を示す信号を第一制御端子上でア サートし、セルが装置へ現に送られている旨の表示として信号を第二制御端子 上で受け入れ、セルのデータビットを入力セルデータ端子上で受信することを 特徴とする、上記請求項１に記載の装置。 10．単一の入力セルデータ端子を含み、セルの各ビットが前記単一の入力セル データ端子経由でシリアルに受信されることを特徴とする、上記請求項９に記 載の装置。 11．８個の入力セルデータ端子を含み、セルのビットが前記８個の入力セルデー タ端子経由でパラレルに受信されることを特徴とする、上記請求項９に記載の 装置。 12．前記セル信号端子がセルを受信するための独立した端子とセルを送信するた めの独立した端子から成り、前記セルを送信するための端子は第一兼第二制御 端子と少なくとも一つの出力セルデータ端子とから成り、前記バックプレーン 相互接続回路は装置がセルの送信態勢にある旨を示す信号を第一制御端子上で アサートし、装置がセルの転送を始めてもよい旨の表示として信号を第二制御 端子上で受け入れ、セルのデータビットを出力セルデータ端子上で送信するこ とを特徴とする、上記請求項１に記載の装置。 13．単一の出力セルデータ端子を含み、セルの各ビットが単一の出力セルデータ 端子経由でシリアルに送信されることを特徴とする、上記請求項１２に記載の 装置。 14．８個の出力セルデータ端子を含み、セルのビットが前記８個の出力セルデー タ端子経由でパラレルに送信されることを特徴とする、上記請求項１２に記載 の装置。 15．装置がセルの送信態勢にある旨を示す信号が、セル優先度インディケータを ふくむことを特徴とする、上記請求項１２に記載の装置。 16．第二データリンクと、データセルを第二データリンク経由で送受信するよう に作動し、データセルを前記バックプレーン相互接続回路に提供し前記バック プレーン相互接続回路からデータセルを受信するように作動的に連結される第 二送受信回路とを更に含むことを特徴とする、上記請求項１に記載の装置。 17．前記第一送受信機は第一ポートアドレスを有し、前記第二送受信機は第二 ポートアドレスを有し、前記第一ポートアドレスと前記第二ポートアドレスは 異なり、セルヘッダデータはポートアドレス識別子を含み、前記バックプレー ン相互接続回路はセル信号端子からデータセルを受信し、第一ポートアドレス を含むデータセルを第一送受信機に提供するが第二送受信機には提供せず、第 二ポートアドレスを含むデータセルを第二送受信機に提供するが第一送受信機 には提供しないよう作動することを特徴とする、上記請求項１６に記載の装置 。 18．各セルが５バイトヘッダフィールドと４８バイトペイロードフィールドとか ら成り、前記ヘッダフィールドの５番目のバイトがポートアドレス識別子を含 むことを特徴とする、上記請求項１７に記載の装置。 19．前記バックプレーンに物理的相互接続を提供するように構成されたバック アップバックプレーンインタフェイスであって、前記バックアップバックプ レーンインタフェイスは少なくとも一つのセル信号端子と、少なくとも一つの 作動データ信号端子を有し、前記作動データ信号端子の各々は前記セル信号端 子から独立しており、前記作動データ信号端子と前記セル信号端子はバックプ レーン上の相手コネクタと接続するよう構成されている、そのようなバック アップバックプレーンインタフェイスと、バックプレーン上の対応するコネク タから状態信号を受信するように構成され前記状態信号をバックプレーン相互 接続回路へ作動的に連結するよう構成された状態端子コネクタを更に含み、前 記バックプレーン相互接続回路は、状態信号が第一状態の間は、前記メイン バックプレーンインタフェイス経由でデータセルを送受信するが前記バック アップバックプレーンインタフェイス経由では送受信せず、状態信号が第二状 態の間は、前記バックアップバックプレーンインタフェイス経由でデータセル を送受信するが前記メインバックプレーンインタフェイス経由では送受信しな いよう構成されていることを特徴とする、上記請求項１に記載の装置。 20．前記バックプレーン相互接続回路は、状態信号が第一状態の間は、作動デー タを前記メインバックプレーンインタフェイス経由で送受信するが前記バック アップバックプレーンインタフェイス経由では送受信せず、状態信号が第二状 態の間は、前記バックアップバックプレーンインタフェイス経由で作動データ を送受信するが前記メインバックプレーンインタフェイス経由では送受信しな いように構成されていることを特徴とする、上記請求項１９に記載の装置。 21．前記バックプレーン上の対応するコネクタから第二状態信号を受信するため の第二状態端子コネクタを更に含み、前記バックプレーン相互接続回路は、第 二状態信号が第一状態の間は、作動データを前記メインバックプレーンインタ フェイス経由で送受信するが前記バックアップバックプレーンインタフェイス 経由では送受信せず、第二状態信号が第二状態の間は、前記バックアップバッ クプレーンインタフェイス経由で作動データを送受信するが前記メインバック プレーンインタフェイス経由では送受信しないように構成されていることを特 徴とする、上記請求項１９に記載の装置。 22．データリンクとバックプレーンの間でデータセルを通信するための装置にお いて、データリンク経由でデータセルを送受信するよう作動する送受信回路と 、 メインバックプレーン及びバックアップバックブレーンインタフェイスであっ て、各々は前記バックプレーンに物理的相互接続を提供するよう構成されてお り、メインバックプレーン及びバックアップバックプレーンインタフェイスの 各々は少なくとも一つのセル信号端子と少なくとも一つの作動データ信号端子 を有し、各作動データ信号端子はセル信号端子から独立しており、作動データ 信号端子とセル信号端子はバックプレーン上の相手コネクタと接続するように 構成されている、そのようなメインバックプレーン及びバックアップバックプ レーンインタフェイスと、前記送受信回路を前記メインバックプレーンインタ フェイスと前記バックアップバックプレーンインタフェイスに作動的に連結す るバックプレーン相互接続回路であって、前記相互接続回路はデータセルを前 記送受信回路から受信しメイン及びバックアップインタフェイスのセル信号端 子経由で送信し、メイン及びバックアップバックプレーンインタフェイスのセ ル信号端子からデータセルを受信し、送信用の送受信回路に第一データリンク 経由でセルを提供し、作動データを作動データ信号端子経由で送受信するよう 作動できる、そのようなバックプレーン相互接続回路と、バックプレーン上の 対応するコネクタからの状態信号を受信するように構成され、状態信号をバッ クプレーン相互接続回路へ作動的に連結するよう構成された状態端子コネクタ とから成り、前記バックプレーン相互接続回路は、状態信号が第一状態の間は 、 前記メインバックプレーンインタフェイス経由でデータセルを送受信するが前 記バックアップバックプレーンインタフェイス経由では送受信せず、状態信号 が第二状態の間は、前記バックアップバックプレーンインタフェイス経由で データセルを送受信するが前記メインバックプレーンインタフェイス経由では 送受信しないよう構成されていることを特徴とする装置。 23．前記セル信号端子はセルを受信するための独立した端子とセルを送信する独 立した端子とから成り、前記セルを受信する端子は第一兼第二制御端子と少な くとも一つの入力セルデータ端子とから成り、前記バックプレーン相互接続回 路は装置がセルの受信態勢にある旨を示す信号を第一制御端子上でアサートし 、 セルが装置へ現に送られている旨の表示として信号を第二制御端子上で受け入 れ、セルのデータビットを入力セルデータ端子上で受信し、前記セルを送信す る端子は第三兼第四制御端子と少なくとも一つの出力セルデータ端子とから成 り、前記バックプレーン相互接続回路は装置がセルの送信態勢にある旨を示す 信号を第三制御端子上でアサートし、装置がセルの転送を始めてもよい旨の表 示として信号を第四制御端子上で受け入れ、セルのデータビットを出力セル データ端子上で送信することを特徴とする、上記請求項２２に記載の装置。 24．データリンクとバックプレーンの間でデータセルを通信するための装置にお いて、バックプレーン信号線経由でデータセルを送る方法であって、バックプ レーン経由で送信されるべきセルに関する優先度を示す信号を第一バックプ レーン信号線上でアサートする段階と、データセルの転送を装置が始めてもよ い旨の信号を第二バックプレーン信号線上で受信する段階と、データセルの送 信を装置が始めてもよい旨の信号を受信後にデータセルのビットを第三バック プレーン信号線上で送信する段階とから成ることを特徴とする方法。 25．データリンクとバックプレーンの間でデータセルを通信するための装置にお いて、データセルを受信する方法であって、データセルの受信態勢にあるアド レス可能な装置のポートを識別する信号を第一バックプレーン信号線上でア サートする段階と、データセルが現に装置へ転送されている旨を示す信号を第 二信号線上で受信する段階と、装置へ現に転送されているデータセルのビット を第三信号線上で受信する段階とから成ることを特徴とする方法。 26．データリンクとバックプレーンの間でデータセルを通信するための装置にお いて、データリンク経由でデータセルを送受信するよう作動する送受信回路と 、 複数のバックプレーンインタフェイスであって、各々は少なくとも一つのセル 信号端子を含み、各バックプレーンインタフェイスはバックプレーン相互接続 回路に接続され、各バックプレーン相互接続回路は関係するバックプレーンイ ンタフェイスのセル信号端子経由でセルを送受信するよう作動する、そのよう な複数のバックプレーンインタフェイスと、前記送受信回路を各バックプレー ン相互接続回路に作動的に連結するデマルチプレキシング回路であって、前記 デマルチプレキシング回路は送受信回路からデータセルを受信し、データセル に関係するバックプレーン相互接続回路を選択し、関係するバックプレーンイ ンタフェイスのセル信号端子経由で送信用に選択されたバックプレーン相互接 続回路にデータセルを提供するように作動できる、そのようなデマルチプレキ シング回路と、前記複数のバックプレーン相互接続回路を前記送受信回路に作 動的に連結するマルチプレキシング回路であって、前記マルチプレキシング回 路は各バックプレーン相互接続回路からデータセルを受信し、受信したデータ セルを前記送受信回路に提供するように作動できる、そのようなマルチプレキ シング回路とから成ることを特徴とする装置。 27．前記バックプレーン相互接続回路が前記複数のバックプレーンインタフェイ ス経由でデータセルを独立して送受信できるよう構成されていることを特徴と する、上記請求項２６に記載の装置。 28．前記デマルチプレキシング回路が、データセルのヘッダフィールド中のデー タに基づいてバックプレーンインタフェイスを選択するよう構成されているこ とを特徴とする、上記請求項２６に記載の装置。 29．前記複数のバックプレーンインタフェイスと前記送受信回路の間で送られる セル中のヘッダデータを変更するように構成されているヘッダ翻訳回路を更に 含むことを特徴とする、上記請求項２６に記載の装置。 30．前記複数のバックプレーンインタフェイスの各々が、セルを受信するための 独立した端子とセルを送信するための独立した端子とから成り、前記セルを送 信するための端子が第一兼第二制御端子と少なくとも一つの出力セルデータ端 子とから成り、バックプレーンインタフェイスのバックプレーン相互接続回路 は、インタフェイス経由でセルが送られてもよい旨を示す信号を第一制御端子 上で受け入れ、セルが現に送信されている旨を示す信号を第二制御端子上でア サートし、セルのデータビットを出力セルデータ端子上で送信することを特徴 とする、上記請求項２６に記載の装置。 31．前記バックプレーンインタフェイスの各々は、単一の出力セルデータ端子か ら成り、セルの各ビットが単一の出力セルデータ端子経由でシリアルに送信さ れることを特徴とする、上記請求項３０に記載の装置。 32．前記バックプレーンインタフェイスの各々は、８個の出力セルデータ端子か ら成り、セルのビットは前記８個の出力セルデータ端子経由でパラレルに送信 されることを特徴とする、上記請求項３０に記載の装置。 33．前記複数のバックプレーンインタフェイスの各々が、セルを受信するための 独立した端子とセルを送信するための独立した端子とから成り、前記セルを受 信するための端子が第一兼第二制御端子と少なくとも一つの入力セルデータ端 子とから成り、バックプレーンインタフェイスのバックプレーン相互接続回路 は、セルが装置に送られる態勢にある旨を示す信号を第一制御端子上で受け入 れ、装置がセルの受信態勢にある旨を示す信号を第二制御端子上でアサートし 、セルのデータビットを入力セルデータ端子上で受信することを特徴とする上 記請求項２６に記載の装置。 34．前記バックプレーンインタフェイスの各々は、単一の入力セルデータ端子か ら成り、セルの各ビットが単一の入力セルデータ端子経由でシリアルに受信さ れることを特徴とする、上記請求項３３に記載の装置。 35．前記バックプレーンインタフェイスの各々は、８個の入力セルデータ端子か ら成り、セルの各ビットが前記８個の入力セルデータ端子経由でパラレルに受 信されることを特徴とする、上記請求項３３に記載の装置。 36．前記バックプレーンからの状態信号を前記複数バックプレーン相互接続回路 の各々に連結するよう構成された状態端子コネクタを更に含み、前記複数の バックプレーン相互接続回路はデータセルを、状態信号が第一状態の間は送受 信するが、状態信号が第二状態の間は送受信しないように作動することを特徴 とする、上記請求項３３に記載の装置。 37．データリンクと複数のバックプレーンセルインタフェイスの間でデータセル を通信するための装置において、データセルを送信する方法であって、データ リンクインタフェイス経由でデータセルを受信する段階と、受信されたデータ セル中のヘッダ情報を調べる段階と、複数のバックプレーンセルインタフェイ スの内の一つを選択する段階と、データセルがインタフェイス上で送信されて もよい旨を表示する信号を選択されたインタフェイスの第一信号線上で受信す る段階と、前記データセルの転送が起っている旨を表示する信号を選択された インタフェイスの第二信号線上で送信する段階と、データセルのビットを選択 されたインタフェイスの第三信号線上で送信する段階とから成ることを特徴と する方法。 38．前記選択する段階が、データセルヘッダ中のポートアドレスに基づいて選択 する段階から成ることを特徴とする、上記請求項３７に記載の方法。