JP2000511002A - Ｉｄｄｑ試験できるプログラム可能論理アレイ及びそのような回路を試験するための方法 - Google Patents

Abstract

(57)【要約】 本発明はAND平面とOR平面とを有するダイナミックCMOSプログラム可能論理アレイ(PLA)を具えている集積回路に関するものである。本発明はそのような回路を試験するための方法にも関係している。本発明によるPLAは橋絡欠陥の検出を可能にする手段を設けられている。隣接するラインが相補的論理レベルへ駆動され得る。交差点トランジスタはスイッチオフされ得る。この方法において、ライン間の橋絡欠陥は観察できる高められた静止電源電流(IDDQ)を生じる。

Description

【発明の詳細な説明】 ＩＤＤＱ試験できるプログラム可能論理アレイ及びそのような回路を試験するた めの方法 本発明はAND平面とOR平面とを有するダイナミックCMOSプログラム可能論理ア レイを具えている集積回路に関するもので、前記のAND平面は第１行ラインと第 １列ラインとの第１マトリックスを具え、第１列ラインはｎ個の入力端子から引 き出される2n個のビットラインを具え、且つ第１行ラインはｍ個の製品ラインを 具え、各製品ラインは対応する隣接する第１評価ラインを伴い、ビットラインが 対応する第１評価ラインへ製品ラインを接続する第１交差点トランジスタを制御 し、前記のORラインは第２行ラインと第２列ラインとの第２マトリックスを具え 、第２行ラインはｍ個の製品項ラインを具え且つ第２列ラインはｋ個の出力を供 給するｋ個の和ラインを具え、各和ラインは対応する隣接する第２評価ラインを 伴い、製品項ラインが対応する第２評価ラインへ和ラインを接続する第２交差点 トランジスタを制御し、各製品項ラインが各自の製品ラインと対応し、製品ライ ンと和ラインとが予備充電ラインの組を形成している。 本発明は更にAND平面とOR平面とを有するダイナミックCMOSプログラム可能論 理アレイを具えている集積回路を試験するための方法に関係している。 プログラム可能論理アレイ（PLA；Programmable Logic Array）はVLSI回路の ために重要な組立用ブロックである。それはマイクロプロセッサの命令デコーダ ー及び有限状態機械の組合せ回路の設計に普通に用いられる。PLAの広範囲にわ たる使用はそれの簡単な構造と合成過程を自動化するためにプログラムの有効性 による。ダイナミックPLAは、小さい面積、低電量消費及び増大する材料処理量 に対する処理を導管で送るための能力により、それらの静的な補い合うものと好 適に比較される。 それらの長所にもかかわらず、PLAは貧弱な試験可能性のために悪名が高い。 組み込み自己試験(BIST；Built In Self Test)体系がPLAの機能的試験のために 案出された。しかしながら、これらの試験体系は多数の特別ゲートと試験ベク トルとを普通に必要とする。第２の欠点は、これらの試験体系の実施がしばしば PLA内に敷設された機能におびただしく依存し、それが設計過程における特別ス テップへ導く。第３の欠点は、既知の試験体系が結合点間の橋絡欠陥に対する明 確な試験を可能にしないことである。橋絡欠陥は低抵抗の意図されない導電性橋 絡により形成される。冒頭に指定された回路に対して、橋絡欠陥が多数の相互接 続と濃く詰め込まれたラインとの故に特に関連している。試験の特別の環境の下 で、相当量のそのような欠陥が機能的試験により検出されないことが見出された 。 結合点間の橋絡欠陥に対する明確な試験を可能にする冒頭文節に指定されたよ うな集積回路を提供することが、なかんずく本発明の目的である。 この目的のために、本発明は冒頭文節に指定されたような電子回路を提供し、 それはその回路が、試験モードの間、相補的論理レベルへ隣接する第１行ライン と第２列ラインとの双方又はいずれか一方の対のラインを同時に駆動し、且つ前 記の対へ接続された交差点トランジスタをオフ状態に維持するために配置されて いることを特徴としている。この方法において、前記の対のライン間の橋絡欠陥 は、高められた電力供給電流に対して起こるだろう。電力供給電流を監視するこ とは（それはIDDQ試験として知られている）その時橋絡欠陥の存在を示す。この IDDQ試験できる回路の利点は、交差点トランジスタ漏洩が同様に検出され得るこ とである。更にその上、冒頭文節において指定されたような回路において本発明 を実施するために、機能依存測定が行われる必要がない。後者はPLAの設計過程 が特別設計ステップにより煩わされないことを意味している。その上、本発明は 集積回路領域によって非常に効率的に実行され得る。 本発明による試験のための方法は、 (1) AND平面内の隣接する行ラインの対と、OR平面内の隣接する列ラインの対と のラインを相補的論理レベルへ駆動し、一方同時に前記のラインに供給する交 差点トランジスタをオフ状態に維持し且つ静止電力供給電流を測定するステッ プ； (2) AND平面内の隣接する列ラインの対と、OR平面内の隣接する行ラインの対と のラインを相補的論理レベルへ駆動し、一方静止電力供給電流を測定するステ ップ； を具えている。そのような方法は既知の機能的試験体系を置き換えるか又は補充 するかのいずれかであろう。静止電力供給電流は組み込み型電流センサ（BISC； Built-in Current Sensor）により、又は試験中にその集積回路へ接続されたオ フチップ電流センサにより測定され得る。本発明による試験のための方法は試験 時間によって非常に効率的に実行され得る。 本発明の一態様によると、集積回路が、ビットラインと製品項ラインとが論理 ゲートの各自の出力端子へ接続され、各論理ゲートの入力端子が第１試験制御ラ インへ接続されており、その装置は前記の論理ゲートが、第１試験制御ラインの 制御の下で、ビットラインと製品項ラインとをそれへ接続された交差点トランジ スタのスイッチオフレベルへの駆動を可能にするようなものであることを特徴と している。これが、入力と製品ラインの状態と関係なく、信号制御信号の制御の 下で、交差点トランジスタをスイッチングオフすることを可能にし、その方法に おいて交差点トランジスタを通る電流漏洩を無能にし、それがさもなければ橋絡 欠陥を通る電流漏洩を隠す。 本発明の一実施例によれば、その集積回路が、予備充電ラインが各自の予備充 電トランジスタへ接続されること、及び評価ラインが各自の評価トランジスタへ 接続され、その装置が隣接する第１行ラインと隣接する第２列ラインとが相補的 論理レベルへ切り換えるようなものであることを特徴としている。これが予備充 電ラインと対応する評価ラインとから成るラインの各対に対して、可能な論理レ ベルのいずれか一方へ予備充電するため（及び相補的論理レベルへ評価するため ）の選択する自由を有していると言う知識を表現している。特定の対に対して手 予備充電レベルと評価レベルとを選択する場合にこの知識を適用することにより 、たとえどの予備充電ライン及び評価ラインのレイアウトがあるとしても、隣接 ラインが相補的論理レベルへ切り換える装置を有することが常に可能である。予 備充電ラインと評価ラインとが交互に並ぶPLAにおいて、予備充電が第１レベル までなされ且つ評価が第２レベルまでなされた場合にその制限が自動的に満たさ れる。しかしながら、しばしば、製品ラインと和ラインとが集積回路領域に対し て最良にするために評価ラインに対して再配置される。その時、本発明によると 、前記の知識がIDDQ試験できるダイナミックPLAへ到達するために適用され得る 。 本発明のもう一つの実施例によると、その集積回路は、予備充電ラインが正常 モードにおいて予備充電ラインを第１レベルへ切り換える各自の予備充電トラン ジスタへ接続され、且つ評価ラインが正常モードにおいて評価ラインを、前記の 第１レベルに対して相補的な、第２レベルへ切り換える各自の評価トランジスタ へ接続され、対応する予備充電トランジスタと評価トランジスタとの対が、第２ 試験制御ラインの制御の下で前記のレベルを反転するために配置されており、前 記の対は試験モードにおいて隣接する第１行ラインと隣接する第２列ラインとが 相補的論理レベルへ切り換えるように選ばれる。そのような回路はIDDQ試験でき るけれども、正常モードにおいてそれは特定のラインに対して好適な論理レベル を使用する。例えば、正常モードにおいてNMOS交差点トランジスタが論理高へ予 備充電ラインを切り換えることは、しきい電圧降下のせいで許容できない。その 場合には、これらの交差点トランジスタが対応する予備充電ラインを、正常モー ドにおいては論理低へ切り換え、且つ試験モードにおいては論理高へ切り換える 。同じことが評価ラインにも適合する。 本発明の一態様によると、その集積回路は、該回路が試験モード中に予備充電 トランジスタと評価トランジスタとを同時にオン状態に維持するために配置され たことを特徴としている。これが隣接する第１行ラインと段２列ラインとの全部 の可能な対が同時に橋絡欠陥に対して試験されることを許容する。それ故に、そ のような回路は非常に少しだけの時間で試験され得る。 本発明の一態様によると、その集積回路は、該回路が試験モードの間予備充電 トランジスタをオフ状態に且つ評価トランジスタをオン状態に同時に維持するた めに配置されていることを特徴としている。この方法で、オン状態における交差 点トランジスタが電流を漏洩しない。かくして、隣接するビットライン又は隣接 する製品項ラインを相補的論理レベルへ駆動することにより、隣接するビットラ イン及び隣接する製品項ライン間の橋絡欠陥がIDDQ試験により検出され得る。勿 論、同じことが反対に配置された回路により達成され得て、すなわちそこでは予 備充電トランジスタと評価トランジスタとが同時に、それぞれオン状態とオフ状 態とに維持され得る。 本発明は添付の図面を参照して、実例により以下に更に説明され、その図面に おいては類似の参照符号は同じか又は対応する部分を表している。 図１は幾らかの代表的な橋絡欠陥を有する、典型的な既知のダイナミックPLA （プログラム可能論理アレイ）の構成図であり、 図２は本発明の第１実施例によるIDDQ試験できるダイナミックPLAの構成図で あり、 図３は本発明の第２実施例によるIDDQ試験できるダイナミックPLAの構成図で ある。 図１は幾らかの代表的な橋絡欠陥を有する、典型的な既知のダイナミックPLA の構成図である。それは入力デコーダー20、AND平面22、OR平面24及び出力緩衝 器26を具えている。その装置は３個の入力端子X1〜X3、４個の製品ラインP1〜P4 及び３個の出力端子Z1〜Z3を有している。 ダイナミックPLAの独特の特徴は、AND平面及びOR平面内の予備充電及び評価ラ インの存在である。AND平面22の予備充電ラインは製品ラインP1〜P4である。AND 平面22は更に、入力デコーダー20により入力端子X1〜X3から引き出される６本の ビットライン30、それぞれ製品ラインP1〜P4へ対にされた第１評価ラインE1〜E4 、及び第１交差点トランジスタ40を具えている。第１交差点トランジスタ40の各 自のゲートはそれらのビットラインへ接続され、且つ各自のソース及びドレイン は製品ラインP1〜P4と対応する第１評価ラインE1〜E4との対へ接続されている。 PLA内のプログラムされるべき機能の製品項は、第１交差点トランジスタ40がAND 平面22内の特定の位置に挿入されているか否かに従って実現される。図において は、AND平面22内の６個の第１交差点トランジスタ40のうちの一つだけが、その 回路の明確さを維持するために参照番号を設けられている。 OR平面24の予備充電ラインは和ラインP5〜P7である。そのOR平面24は更に、各 々１個が２個の反転バッファとトランジスタとを具えているダイナミックラッチ 28を介して４本の製品ラインP1〜P4へ結合された４本の製品項ラインT1〜T4、そ れぞれ和ラインP5〜P7へ対にされた第２評価ラインE5〜E7、及び第２交差点トラ ンジスタ42を具えている。第２交差点トランジスタ42の各自のゲートは製品項ラ インへ接続され、且つ各自のソース及びドレインは和ラインP5〜P7と対応する第 ２評価ラインE5〜E7との対へ接続されている。PLA内のプログラムされるべき機 能の和項は、第２交差点トランジスタ42がOR平面24内の特定の位置へ挿入されて いるか否かに従って実現される。図においては、４個のダイナミックラッチ28の うちの１個だけが、その回路の明確さを維持するために参照番号を設けられてい る。 ２相非重複クロック体系が一般に用いられる。φ₁位相中にAND平面22が評価さ れ且つOR平面24が予備充電される。第１交差点トランジスタ40が、製品ラインP1 〜P4が、入力端子X1〜X3の状態に依存して、条件次第で放電されることを可能に する。φ₂位相中は、OR平面24が評価され且つAND平面22が予備充電される。第２ 交差点トランジスタ42が、和ラインP5〜P7が、製品項ラインT1〜T4の状態に依存 して、条件次第で放電されることを可能にする。ダイナミックラッチ28はAND平 面22出力を緩衝するためにAND平面22とOR平面24との間へ置かれている。 ダイナミックPLA内の予備充電及び評価ラインは面積の充分な使用をするため のレイアウト中に普通は再配置される。それ故に、図１に示されたように、AND 平面22においてはしばしば２本の製品ラインが互いに隣接し、且つしばしば２本 の第１評価ラインが互いに隣接している。同様に、OR平面24においてはしばしば 和ラインが互いに隣接し、且つしばしば２本の第２評価ラインが互いに隣接して いる。 ダイナミックPLAには、３級の装置、すなわち交差点トランジスタ40及び42、 プルアップトランジスタ44及びプルダウントランジスタ46がある。これらのトラ ンジスタはスタックオン動作又はスタックオープン動作を有してもよい。更にそ の上、PLAはそれらの中で橋絡欠陥に対して敏感である多数の相互接続を有して いる。一般に、図１に図解されているAND及びOR平面において起こり得る、４種 の基本的な型の橋絡欠陥がある。これらの橋絡欠陥は、(1)二つの隣接する予備 充電ライン間の導電性橋絡、(2)二つの隣接するビットラインかあるいは二つの 隣接する製品項ラインかのいずれかの間の導電性橋絡、(3)二つの隣接する評価 ライン間の導電性橋絡、(4)予備充電ラインと隣接する評価ラインとの間の導電 性橋絡である。 図２は本発明の第１実施例によるIDDQ試験できるダイナミックPLAの構成図で ある。図２の回路は、強調された範囲を除いて図１の回路と大部分同じである。 特に、図１と比較して、図２の回路は、変形された入力デコーダー21A、各々が バッファ、トランジスタ及びNORゲートを具えている変形されたダイナミックラ ッチ29A、変形された出力緩衝器27、及び変形された予備充電装置202、206と変 形された評価装置204、208とを具えている。 ダイナミックPLAにおいては、対応する予備充電ラインと評価ラインとは補足 的でなくてはならない。例えば、製品ラインがＶddへ予備充電された場合には、 評価はＶss（図１）へなされねばならず、又はその逆でなくてはならない。本発 明の一態様によると、相補的論理レベル抑制に対して予備充電と評価とが満たさ れた場合には、予備充電（評価）のための個別の製品又は和ラインに対してＶdd 又はＶssを選ぶための自由を有している。この知識が図２に利用された。AND平 面22内の奇数製品ラインP1及びP3とOR平面24内の奇数和ラインP5及びP7とが前の ようにＶddへ予備充電される。しかしながら、AND平面22内の偶数製品ラインP2 及びP4とOR平面24内の偶数和ラインP6とがＶddへ予備充電される(それぞれ、予 備充電装置202及び206)。同様に、偶数評価ラインE2、E4及びE6もまた変形され る。これらのラインはＶddへ評価される(評価装置204及び208)。ダイナミックラ ッチ29Aと出力緩衝器27とにおいては、偶数製品ラインP2及びP4と偶数和ラインP 6とが、正しい論理動作を維持するように非反転バッファにより緩衝される。試 験制御ラインCP-testが設けられている。正常モードにおけるCP-testは正常PLA 動作を保証する論理低に保持される。CP-testが高である瞬間において、入力検 出器21AはAND平面22内の全部のビットラインとOR平面24内の全部の製品項ライン とを引き下げ、交差点トランジスタ40、42がオンでないことを保証する。 上述の橋絡欠陥の４つの範疇を考えよう。第１IDDQ測定に対して、クロック位 相φ₁及びφ₂の双方が高を維持され、それが双方の平面内の全部の予備充電ライ ンP1〜P7及び全部の評価ラインE1〜E7が同時に活性であることを保証する。今や 、入力刺激条件に依存して、幾つかの交差点トランジスタ40、42がオンとなり得 てそれがこの測定を無効にする。それ故に、CP-testもまた全部の交差点トラン ジスタ40、42がオフ状態にあるように高に維持される。全部の隣接する予備充電 ラインP1〜P7と評価ラインE1〜E7とが相補的論理レベルへ駆動されるので、それ らの中であらゆる橋絡欠陥が高められた静止電流となる。それ故に、全部の交 差点トランジスタ40、42における漏洩欠陥と同時に全型１、３、４欠陥がこの測 定により検出されるだろう。この試験はPLAにおいて実施される機能には無関係 である。幾つかの特別トランジスタ／ゲートがこの試験を促進するために必要と される。しかしながら、図１の既知の集積回路と比較して、提案された形態は非 常に少ししか特別ゲートを必要としない。動作への特別ハードウエアの衝撃は取 るに足らない。 第２IDDQ測定はAND平面22における型２欠陥に対する試験に対して必要とされ る。この測定中に、クロック位相φ₁が低に保持され、且つクロックφ₂は高に保 持され、且つ試験信号CP-testは低に保持される。これらの条件が、第１交差点 トランジスタ40がAND平面22においてオンであることを保証する。今や、隣接す る入力端子X1〜X3は、全型２欠陥がAND平面22内で刺激され、且つ評価された静 止電流により検出されるように相補的論理レベルへ駆動される。この試験もまた PLA内で実行される機能とは無関係である。同様に、OR平面24内の型２欠陥もま た相補的論理レベルへ隣接する製品項ラインT1〜T4を保持することにより検出さ れ得る。しかしながら、それを実現することは実行される機能に依存する。言い 換えれば、試験有効性はAND平面22において実行された機能に依存している。表 １は試験条件と各測定により検出された欠陥とにより、第１実施例に対してこれ ら３個のIDDQ測定を示している。 表１；第２実施例における欠陥とそれらの検出条件 この実施例においては、偶数予備充電ラインP2、P4、P6がNMOS交差点トランジ スタ40、42を通して論理高へ評価される。そのような体系が、偶数予備充電ライ ンP2、P4、P6上のＶdd−Ｖtp電圧に対する評価に帰着し、そこでＶtpはNMOSトラ ンジスタを特徴付ける、しきい電圧降下を示す。それ故に、次のラッチ29A及び 出力緩衝器27の設計において、それらがこれらのラインに対するしきい電圧降下 を考慮するように配慮がされねばならない。偶数予備充電ラインP2、P4、P6上の しきい電圧降下は頑健な設計に対する結果であり得る。それがまたダイナミック ラッチ29A及び出力緩衝器27における直流電力消費に帰着し得て、それは増大す る電力消費高に帰着する。最後に、低電圧応用において、それは受け入れがたく 低減された雑音局限に帰着し得る。偶数予備充電ラインP2、P4、P6上のしきい電 圧降下の問題を解決するために幾つかの可能な解答がある。偶数予備充電ライン P2、P4、P6用にNMOS交差点トランジスタ40、42をPMOS交差点トランジスタで置き 換えることが多分最も簡単な解答である。そのような装置はしきい電圧降下に帰 着しないだろう。しかしながら、それは他の望まない結果を有している。例えば 、論理零を強制することは、PMOS交差点トランジスタをスイッチオフしないので 、型４の橋絡欠陥の試験が精密な装置を必要とする。更にその上、AND平面22及 びOR平面24における論理実行に抑制があるだろう。論理レベルを復元するための インバータ（バッファ）の代わりにラッチ又はセンス増幅器の適用が更にもう一 つの解答である。しかしながら、それはPLAの複雑性を増加し、且つ重要な利益 を真に与えることなく動作を低減し得る。 図３は本発明の第２実施例によるIDDQ試験できるダイナミックPLAの構成図で ある。図３の回路は、強調された範囲を除いて図１の回路と大部分同じである。 特に、図１と比較して、図３の回路は、変形された入力デコーダー21B、各々が 反転するバッファ、トランジスタ及びNORゲートを具えている変形されたダイナ ミックラッチ29B、及び変形された予備充電装置203、207と変形された評価装置2 05、209とを具えている。 それは、種々の体系の欠陥補填を保持し、しきい電圧降下の問題を緩和し、且 つ極端な面積と動作不利益とに帰着しない第１実施例の変形版を図解している。 しかしながら、この体系は二つの付加的な試験制御信号を必要とする。第２試験 制御ラインBr-testが試験モードにおいて偶数予備充電ラインP2、P4、P6及び偶 数評価ラインE2、E4、E6を制御するために設けられている。同様に、第３試験制 御ラインOR-testが試験モードにおいてOR平面24内の評価ラインE5〜E7を制御す るために設けられている。正常モードにおいては、OR-testと同時にBr-testが平 常通り論理低及びPLA機能を維持し、すなわち製品ラインP1〜P4及び和ラインP5 〜P7が論理高へ予備充電され且つ論理低へ評価される。しかしながら、試験条件 の下ではこれらのラインが欠陥の異なる型を刺激するために論理高へ駆動される 。これらの条件は次の文節で説明されるだろう。 このPLAにおける橋絡欠陥の検出は先のものと類似している。双方の平面にお ける型１、３及び４橋絡欠陥の検出のために下記の条件が必要である。CP-test は論理低に維持されるので、このPLA内の全交差点トランジスタ40、42は非導通 状態にある。クロック位相φ₁が高に維持され、それが奇数第１評価ラインE1、E 3及び奇数予備充電ラインP5、P7上で論理低へ駆動する。クロック位相φ₂も高に 維持され、それが奇数製品ラインP1、P3が論理高であることを可能にする。更に その上、Br-testが論理高に維持され且つOR-testが論理低に維持され、それが奇 数評価ラインE5、E7が論理高へ駆動されることを可能にし、偶数予備充電ライン P2、P4、P6が論理低へ駆動されることを可能にし且つ偶数評価ラインE2、E4、E6 が論理高へ駆動されることを可能にする。これらの条件の下で、全交差点トラン ジスタ40、42における漏洩欠陥と同時に、双方の平面における上述の範疇のあら ゆる橋絡欠陥がこの測定により検出されるだろう。この測定はそのPLAにおいて 実行される機能と無関係である。 AND平面22における型２橋絡欠陥の検出は付加的なIDDQ測定を必要とする。こ の測定においては、クロック位相φ₁が論理高に維持され且つクロック位相φ₂は 論理低に維持される。更に、全試験制御ライン（CP-test、Br-test及びOR-test ）もまた論理低に維持される。この条件が、交差点トランジスタ40がAND平面22 においてオンでないことを保証する。今や、隣接する入力端子X1〜X3が、ビット ライン30間の全型２橋絡欠陥が刺激され且つ高められた静止電流により検出され 得るように、相補的論理レベルへ駆動される。第１測定と同様に、この測定はそ のPLAにおいて実行される機能と無関係である。 実行される機能と無関係にOR平面24内の型２欠陥を検出するために、以下の体 系が適用される。クロック位相φ₂が高に維持され、それが奇数製品項ラインT1 T3が論理高であることを可能にする。Br-testもまた高に維持され、それが偶数 製品項ラインT2、T4が論理低へ駆動されることを保証する。今や、クロック位相 φ₁が高に維持され且つCP-testが低に維持される。そのような装置がOR平面24内 の隣接する製品項ラインT1〜T4が相補的論理レベルへ駆動されることを保証する 。運悪く、双方のクロック位相を高に維持することが相補的論理レベルへ和ライ ンP5〜P7及び評価ラインE5〜E7を刺激し、それが製品ラインP1〜P4の論理状態に 依存して第２交差点トランジスタ42を通って漏洩を生じ得る。それ故に、試験の 無効化を回避するために、第３試験制御信号OR-testが、高インピーダンス状態 における評価ラインE5〜E7を制御するために設けられている。普通は論理低に維 持されているOR-test信号が、この試験のために論理高に維持される。これらの 条件の下で、隣接する製品項ラインT1〜T4間の型２橋絡欠陥が高められたIDDQレ ベルを生じるだろう。表２が、試験条件及び各測定により検出される欠陥と共に 、第２実施例に対するこれら三つのIDDQ測定を示している。 表２ 第２実施例における欠陥及びそれらの検出条件 先の文節に記載されたような本発明の第１及び第２実施例の双方に関して、試 験目的のために多くの特別入力端子を有することが不可能である状況であり得る ことは注意するために時間をかける価値がある。そのような場合には、ボード上 状態機械が１個又は２個の入力端子だけで設計され得て、それの出力端子はこれ らの信号を引き出すためにデコードされ得る。代わりに、CP-testが双方のクロ ック位相からデコードされてもよい。表１及び２から明らかなように、双方のク ロック位相が高である場合にのみ高CP-testが必要である。

【手続補正書】 【提出日】平成１０年１１月２６日（１９９８．１１．２６） 【補正内容】 【図１】

Claims (1)

1. 【特許請求の範囲】 １．AND平面とOR平面とを有するダイナミックCMOSプログラム可能論理アレイを 具えている集積回路であって、前記のAND平面は第１行ラインと第１列ライン との第１マトリックスを具え、第１列ラインはｎ個の入力端子から引き出され る2n個のビットラインを具え、且つ第１行ラインはｍ個の製品ラインを具え、 各製品ラインは対応する隣接する第１評価ラインを伴い、ビットラインが対応 する第１評価ラインへ製品ラインを接続する第１交差点トランジスタを制御し 、前記のORラインは第２行ラインと第２列ラインとの第２マトリックスを具え 、第２行ラインはｍ個の製品項ラインを具え且つ第２列ラインはｋ個の出力を 供給するｋ個の和ラインを具え、各和ラインは対応する隣接する第２評価ライ ンを伴い、製品項ラインが対応する第２評価ラインへ和ラインを接続する第２ 交差点トランジスタを制御し、各製品項ラインが各自の製品ラインと対応し、 製品ラインと和ラインとが予備充電ラインの組を形成している集積回路におい て、 前記回路が、試験モードの間、相補的論理レベルへ隣接する第１行ラインと 第２列ラインとの双方又はいずれか一方の対のラインを同時に駆動し、且つ前 記の対へ接続された交差点トランジスタをオフ状態に維持するために配置され ていることを特徴とする集積回路。 ２．請求項１記載の集積回路において、ビットラインと製品項ラインとが論理ゲ ートの各自の出力端子へ接続され、各論理ゲートの入力端子が第１試験制御ラ インへ接続されており、その装置は前記の論理ゲートが、第１試験制御ライン の制御の下で、ビットラインと製品項ラインとをそれへ接続された交差点トラ ンジスタのスイッチオフレベルへの駆動を可能にするようなものであることを 特徴とする集積回路。 ３．請求項２記載の集積回路において、予備充電ラインが各自の予備充電トラン ジスタヘ接続されること、及び評価ラインが各自の評価トランジスタへ接続さ れ、その装置が隣接する第１行ラインと隣接する第２列ラインとが相補的論理 レベルへ切り換えるようなものであることを特徴とする集積回路。 ４．請求項２記載の集積回路において、予備充電ラインが正常モードにおいて予 備充電ラインを第１レベルへ切り換える各自の予備充電トランジスタへ接続さ れ、且つ評価ラインが正常モードにおいて評価ラインを、前記の第１レベルに 対して相補的な、第２レベルへ切り換える各自の評価トランジスタへ接続され 、対応する予備充電トランジスタと評価トランジスタとの対が、第２試験制御 ラインの制御の下で前記のレベルを反転するために配置されており、前記の対 は試験モードにおいて隣接する第１行ラインと隣接する第２列ラインとが相補 的論理レベルへ切り換えるように選ばれることを特徴とする集積回路。 ５．請求項３又は４記載の集積回路において、該回路が試験モード中に予備充電 トランジスタと評価トランジスタとを同時にオン状態に維持するために配置さ れていることを特徴とする集積回路。 ６．請求項３又は４記載の集積回路において、該回路が試験モードの間予備充電 トランジスタをオフ状態に且つ評価トランジスタをオン状態に同時に維持する ために配置されていることを特徴とする集積回路。 ７．AND平面とOR平面とを有するダイナミックCMOSプログラム可能論理アレイを 具えている集積回路を試験するための方法において、 該方法が、 (1) AND平面内の隣接する行ラインの対と、OR平面内の隣接する列ラインの対 とのラインを相補的論理レベルへ駆動し、一方同時に前記のラインに供給す る交差点トランジスタをオフ状態に維持し且つ静止電力供給電流を測定する ステップ； (2) AND平面内の隣接する列ラインの対と、OR平面内の隣接する行ラインの対 とのラインを相補的論理レベルへ駆動し、一方静止電力供給電流を測定する ステップ； を具えていることを特徴とする集積回路を試験するための方法。