JP2000509814A

JP2000509814A - デジタル方向探知受信装置

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Publication number: JP2000509814A
Application number: JP10530008A
Authority: JP
Inventors: コラネック、ジェームス・シー
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 1997-01-02
Filing date: 1997-11-25
Publication date: 2000-08-02
Anticipated expiration: 2017-11-25
Also published as: WO1998029756A1; EP1021732B1; EP1021732A1; KR20000062371A; AU5458698A; JP3210349B2; TW390065B; KR100338006B1; US5815117A

Abstract

(57)【要約】本発明は、受信装置の周波数帯域にわたって広がっているＮ個の周波数チャンネル（50ａ、50ｅ）を有し、１つの基準位置アンテナを含む互いに間隔を隔てて配置されている複数のアンテナ（30ａ、30ｅ）から同時に信号を受信することのできるデジタル方向探知受信装置で実施される。本発明の受信装置は、アンテナのそれぞれ１つに接続されたアナログ入力を有する複数のアナログデジタル変換器（32ａ、32ｅ）と、Ｎ個の周波数チャンネルの選択された１つにおいて少なくとも局部周波数成分を含む基準デジタル信号を出力することのできる基準信号源（58）と、それぞれ基準信号源に接続された基準入力とアナログデジタル変換器の各デジタル出力に接続された信号入力とを有し、その出力において基準信号とアンテナのそれぞれ１つからの信号との積を生成する乗算器（56ａ、56ｅ）をそれぞれ具備する複数のデジタル下方変換器モジュール（50ａ、50ｅ）と、デジタル下方変換器の残りのものの出力に接続された信号入力を有し、基準アンテナにおいて受信された対応する信号に関して各位相検出器信号入力における信号の位相角度を検出するデジタル位相検出器（35）とを備えている。

Description

【発明の詳細な説明】デジタル方向探知受信装置［技術分野］本発明は、無線方向探知受信装置に関し、とくに、無線周波数（ＲＦ）帯域において動作するデジタル方向探知受信装置に関する。［背景技術］ＲＦ方向探知受信装置は通常ＲＦアンテナの線形アレイを使用し、各アンテナはそれ自身の受信回路を備え、点信号源からの無線信号の到来角度を測定するように構成されている。長距離においては、点信号源からの無線信号は比較的小さい長さの線形アレイに対する平面波フロントとして現れる。方向探知受信装置は線形アレイの各アンテナで測定された入来信号の位相から到来角度を推定する。到来角度は線形のアンテナアレイの異なったアンテナ間の分離距離、入来信号の周波数、および２つの異なったアンテナにおいて測定された入来信号の位相差の関数である。典型的なアンテナアレイは隣接する多数のアンテナ対を有しているから、到来角度の異なった観察が相関されて到来角度の非常に信頼性の高い平均測定値を生成する。方向探知の問題は、実際に使用する場合には、方向探知受信装置で受信される前には一般的に入来信号の周波数は知られていないから、困難である。事実、方向探知受信装置は非常に広い周波数帯域にわたって動作する必要があり、入来信号は帯域内の任意のは位置にある可能性がある。そのような場合の最良の方法は、方向探知受信装置をデジタル装置として構成し、各アンテナにおける広い周波数帯域をＭ個の複数の周波数チャンネル（それぞれ前記広い周波数帯域よりも狭い）に分割して個々に処理するデジタルチャンネル化装置を使用することである。ここでＭは任意の適当な整数である。図１はこの形式のデジタル方向探知受信装置を示している。図１の例を参照すると、アンテナの線形アレイは適当な数のアンテナ30a〜30e から構成される（例えば図１の例ではそのような５個のアンテナがある）。アンテナの出力はそれぞれＲＦ回路31a〜31eにおいて検出され、検出されたＲＦ信号はサンプリングされ、それぞれアナログデジタル変換器32a〜32eによってデジタル信号に変換される。デジタルチャンネル化装置34a〜34eはアナログデジタル変換器32a〜32eからのデジタル信号を均一な帯域幅のＮ個の狭い周波数チャンネルに分割する。アンテナ30eは図１の例では基準点として扱われる。位相検出器35は各アンテナ30a〜30eからの選択されたチャンネルの位相を基準アンテナ 30eからの対応するチャンネルの位相と比較する。この比較によって各アンテナ3 0a〜30dの選択されたチャンネルにおける入来信号の到着における測定角度が生成される。位相検出器35は乗算器36a〜36dを含み、それらは対応するアンテナ30a〜30dからの選択されたチャンネル信号を基準アンテナ30eからの同じチャンネル信号と乗算する。各乗算器36からの出力信号は高次の項と共に２つの乗算された信号間の位相角度を含んでいる。乗算器36a〜36dの出力においてローパスフィルタ38a 〜38dは高次の項を瀘波して除去し、最低の周波数成分だけを各座標回転コンピュータ40a〜40dへ送る。この座標回転コンピュータ40a〜40dはローパスフィルタ 38a〜38dの出力における信号の位相を計算する。座標回転コンピュータ40a〜40d はそれらの受信した信号を極座標、すなわち振幅と位相角度に変換し、位相角度を出力し、それは通常のように選択されたチャンネルにおける信号の到来角度を推定するために使用される。デジタル方向探知受信装置はパラメータエンコーダシステム43と組合わされることもでき、それは入来信号の種々のパラメータ（例えば周波数、パルス幅等）を測定する。図１のデジタル方向探知受信装置による主な問題は、比較的多数のチャンネル化装置が必要であり、すなわち、複数のアンテナ30のそれぞれに対して１個必要であることである。これはハードウエアコストが大きくなることを意味し、望ましくない。［発明の概要］本発明は、受信装置の周波数帯域にわたって広がっているＮ個の周波数チャンネルを有し、１つの基準位置アンテナを含む互いに間隔を隔てて配置されている複数のアンテナから同時に信号を受信することのできる。本発明の受信装置は、アンテナのそれぞれ１つに接続されたアナログ入力を有する複数のアナログデジタル変換器と、Ｎ個の周波数チャンネルの選択された１つにおいて少なくとも局部周波数成分を含む基準デジタル信号を出力することのできる基準信号源と、それぞれ基準信号源に接続された基準入力とアナログデジタル変換器の各デジタル出力に接続された信号入力とを有する複数のデジタル下方変換器とを具備し、このデジタル下方変換器モジュールはその出力において基準信号とアンテナのそれぞれからの信号との積を生成する乗算器と、デジタル下方変換器の残りのものの出力に接続された信号入力を有する複数の位相検出器を有するデジタル位相検出器とを備え、この位相検出器は、基準アンテナにおいて受信された対応する信号に関して各位相検出器信号入力における信号の位相角度を検出する。基準信号源は、Ｎ個の周波数チャンネルの選択された１つ内の局部発振周波数を有するデジタル基準信号としてデジタル局部発振信号を出力することのできるデジタル局部発振器であってもよい。局部発振周波数はＮ個の周波数チャンネルの選択された１つの中心周波数であることが好ましい。位相検出器は、基準アンテナに対応するデジタル下方変換器出力に接続された位相検出器基準入力を備え、基準入力とその各信号入力との間の位相差を感知する。基準信号源は、Ｎ個の周波数チャンネルのＮ個の並列なチャンネル化された信号の連続するサンプルのデジタル信号を受信し、記憶することのできるメモリ装置と、選択された周波数チャンネルの１つに対応する１つのデジタル信号をメモリ装置から選択して各デジタル下方変換器モジュールの局部発振器入力に基準信号として供給することのできるスイッチ装置とを具備している。各デジタル下方変換器は基準アンテナを除くアンテナの１つに対応する。位相検出器は、各デジタル下方変換器の出力における位相角度を抽出することのできる座標変換器を構成している。各メモリ装置は先入れ先出しメモリでよい。各デジタル下方変換器モジュールは、対応するアナログデジタル変換器からの信号を記憶し、基準信号源からの基準信号と同期して記憶された信号を出力するメモリ装置を含んでいる。この各メモリ装置は先入れ先出しメモリでよい。本発明はさらに、Ｎ個の周波数チャンネルの１以上の識別に応答し、１以上の周波数チャンネルの識別子を記憶し、連続的に対応する基準信号を基準信号源から出力させ、各デジタル下方変換器のメモリに対応する基準信号の連続と同期して記憶された信号を反復させ、それによって位相検出器が各チャンネルに同時に到来する各信号に対して位相角度を測定する制御装置を備えている。受信装置はさらに、デジタル入力が基準アンテナのアナログデジタル変換器のデジタル出力に接続されたデジタル入力と、Ｎ個の周波数チャンネルに対応するＮ個のチャンネル化されたデジタル出力を有し、Ｎ個のチャンネル化された信号を有するデジタルチャンネル化装置を具備している。各デジタル下方変換器はさらにデジタル下方変換器の乗算器の出力においてローパスフィルタを具備している。位相検出器は、位相検出器基準入力および位相検出器信号入力の対応するものに接続された位相検出器乗算器と、位相検出器乗算器の出力に配置されたローパスフィルタと、ローパスフィルタの出力から位相角度を抽出する座標変換装置とを具備している。受信装置はさらに、どのチャンネルが有効な信号を含んでいるかを決定することにより１以上のチャンネルを選択するための検出および調停論理装置を具備している。この検出および調停論理装置は、前縁検出器とチャンネル間の曖昧性を解消するためのチャンネル調停装置を備えている。［図面の簡単な説明］図１は、線形アンテナアレイ中の各アンテナに対して１個のデジタルチャンネル化装置を使用するデジタル方向探知受信装置の概略ブロック図である。図２は、本発明の第１の実施形態によるデジタル方向探知受信装置の概略ブロック図である。図３は、本発明の第２の実施形態によるデジタル方向探知受信装置の概略ブロック図である。図４は、チャンネル処理モジュールのアレイを含むパラメータエンコーダのブロック図である。図５Ａおよび５Ｂは、図４のパラメータエンコーダ中のデジタルチャンネル化装置の周波数トメインの応答特性を示し、図５Ｂは図５Ａの一部の拡大図である。図６は、図４のパラメータエンコーダのチャンネル処理モジュールのブロック図である。図７は、図６のチャンネル処理モジュール中の遅延ライン周波数弁別装置のブロック図である。図８は、図６のチャンネル処理モジュール中で使用されるしきい値検出回路のブロック図である。図９は、図８のしきい値検出回路の動作を示す入来パルスの時間ドメインの波形を含むグラフである。図１０は、図６のチャンネル処理モジュール中で使用される前縁／後縁検出器のブロック図である。図１１は、図６のチャンネル処理モジュールの調停論理装置のチャンネル調停機能を定める真値表である。図１２は、図６のチャンネル処理モジュールの調停論理装置の周波数調停機能を定める真値表である。図１３は、入来パルスの時間ドメインの波形およびいくつかの重要な事象および図６のチャンネル処理モジュール中の状態シーケンサを制御する時間インターバルを示す。図１４は、図６のチャンネル処理モジュール中の状態シーケンサの動作を示す状態転移図である。図１５は、図６のチャンネル処理モジュール中の到着時間エンコーダのブロック図である。図１６は、図６のチャンネル処理モジュール中のパルス幅エンコーダのブロック図である。図１７は、図６のチャンネル処理モジュール中の振幅平均装置のブロック図である。図１８は、図６のチャンネル処理モジュール中の最小自乗周波数推定装置のトップレベルのブロック図である。図１９は、図１８の最小自乗周波数推定装置のラップ防止回路のブロック図である。図２０は、図１８の最小自乗周波数推定装置の最小自乗回路のブロック図である。図２１は、図６のチャンネル処理モジュール中のパルス変調識別装置のブロック図である。図２２は、位相変調（実線）および周波数変調またはＦＭチャーピング（破線）の存在における時間の関数として測定された周波数特性を示すグラフである。［好ましい実施形態の詳細な説明］図２は、本発明の第１の好ましい実施形態を示す。図２において、デジタルチャンネル化装置34は、基準アンテナのデジタルチャンネル化装置34eを除いて、デジタル下方変換器モジュール50a〜50eによって置換されている。これらのデジタル下方変換器モジュールはそれらが置換したデジタルチャンネル化装置に比較してはるかに簡単でコストが廉価であり、したがって効果がある。例えば、各デジタルチャンネル化装置34は多位相のフィルタバンクを含んでいるが、各デジタル下方変換器モジュール50は単一段の論理回路である。各デジタル下方変換器モジュール50は、対応するアナログデジタル変換器32の出力に接続された時間遅延素子52と、この遅延素子52の出力されるデータを受取る先入れ先出し（ＦＩＦＯ）バッファ54から構成される。乗算器56はその入力の一方がＦＩＦＯバッファ54の出力に接続され、他方の入力がデジタル局部発振器 58に接続されている。デジタル局部発振器58の出力は各デジタル下方変換器モジュール50a〜50eの乗算器56a〜56eに接続されている。デジタル局部発振器58は、デジタルチャンネル化装置34のＮ個の周波数チャンネルの選択された１つの中心の単一の周波数を有するデジタル信号を発生し、その選択は有効な信号を含むのがＮ個の周波数チャンネルのどれであるかに依存する。このためデジタル局部発振器58はＮ個のチャンネルのそれぞれの中心周波数を記憶し、対応するチャンネルを識別する信号を受信したとき中心周波数の選択されたものを再生する。どのチャンネルが有効な信号を含んでいるかの決定は以下説明するように調停論理回路によって行われる。それ故、各乗算器56（例えば乗算器56c）は局部発振器信号と、対応するアンテナにより（例えばアンテナ30c による）受信された全てのＮ個の周波数チャンネル中の信号との積を形成する。しかしながら、１つの選択された周波数チャンネルにある受信された信号だけが最小の周波数差を有する積を生成し、それはローパスフィルタ60を通過した信号だけである。したがって、アンテナ30a〜30dのそれぞれからの信号のチャンネル化は各アンテナに対してデジタルチャンネル化装置なしに行われる。ローパスフィルタ60は全てのＮ個のチャンネルの共通の帯域幅に対応する通過帯域を有する。ローパスフィルタ60を通過する信号の帯域幅は受信した信号の１／Ｎであり、それ故、ローパスフィルタ60から出力されたデジタル信号出力はデシメータ62によって係数Ｎでデシメートされることが好ましい。デシメータ62はＮ番目毎のビットだけを通過させてデジタル下方変換器50から出力させる。位相検出器35中の各乗算器36a〜36dは一方の入力が対応するデジタル下方変換器50a 〜50dに接続され、他方の入力が基準デジタル下方変換器50eに接続されている。図１に示すように、各乗算器36の出力は基準アンテナ30eで受信した信号のバージョンと他のアンテナ30a〜30dで受信した信号との間の位相角度を含んでいる。本発明の利点の１つは、上述したように図１のデジタルチャンネル化装置34a 〜34eの全部は不必要で１つだけしか必要がないことである。別の利点は、ＦＩＦＯバッファ54a〜54eが高速メモリで構成されることが可能であり、そのためそこに記憶された信号がメモリから反復して複製され、一方局部発振器58により異なった局部発振器周波数が出力されることである。したがって、異なったチャンネルで同時に受信された多数の有効な信号が処理速度を増加させる必要なく、処理されることができる。このため、アドレス発生器64は制御信号（またはメモリアドレス）を各アドレス可能なメモリ54a〜54eに出力して各場合に信号と混合される異なった局部発振器周波数の前に記憶された信号を取出し、または複製する。図２の実施形態は、検出および調停論理回路130aおよびチャンネル化装置34により出力される各チャンネルに対するパラメータ符号化論理回路130bからなるパラメータエンコーダ130と組合わされている。パラメータデジタルワードインターフェイス150は、全てのチャンネルのパラメータエンコーダ130の出力と到着角度エンコーダ42の出力を組合わせることができる。デジタル局部発振器58に対する周波数チャンネルの選択は、各チャンネルと関連する検出および調停論理回路 130aにより自動的に行われ、そのような選択はデジタル局部発振器58とアドレス発生器64へ出力される。検出および調停論理回路130aを含むパラメータエンコーダ130については後述する。Ｎ個のチャンネルの特定の１つの検出および調停論理回路130aが有効な信号を含むチャンネルを識別すると、アドレス発生器64は対応するチャンネル番号をそのとき同様に識別された他のチャンネル番号と共に記憶する。異なった周波数チャンネル中の異なった信号は同時に受信されることができる。そのような場合に、Ｎ個のチャンネルの１以上の検出および調停論理回路130aはそれらのチャンネル番号を断定する。アドレス発生器64は、識別された、或いは選択された全てのチャンネルの番号を記憶する。それから、アドレス発生器64は、識別されたチャンネル番号の第１のものを選択して対応する識別子をデジタル局部発振器58に送り、それによりそれは対応するチャンネル中心周波数を生成する。同様に、アドレス発生器64は、乗算器56の対応するものにその内容のコピーを出力するように各ＦＩＦＯメモリ54に命令する。その後、アドレス発生器64は、識別された次のチャンネル番号に移動し、同じ動作を繰返す。このようにして、特定のサンプリング時間にＦＩＦＯメモリ54a〜d中で捕捉された信号は反復的に乗算器56a〜dに再生されて戻され、一方、デジタル局部発振器58は識別されたチャンネルの次のものの周波数を生成する。その結果として、異なった信号が同時に受信された場合でも、異なった周波数チャンネルで受信された異なった信号の到来角度は全てのアンテナからの入力を独立に使用して計算される顕著な効果が得られる。アドレス発生器64の上記のような機能は通常の論理回路設計技術を使用して当業者により容易に構成されることができる。図３のの実施形態では、デジタル局部発振器58の出力は、選択されたチャンネルの基準信号、すなわち基準アンテナ30eからの信号によって置換される（したがって、図３のの実施形態では局部発振器58は除去される）。このため基準アンテナ30eからの全てのＮ個のチャンネルの信号はチャンネル化装置34の各周波数チャンネルに対して１個のＮ個の各遅延素子70-1乃至70-Nで遅延され、Ｎ個のＦＩＦＯメモリ72-1乃至72-N中に記憶される。Ｎ：１のスイッチ74は検出および調停論理回路130aにより選択されたチャンネルの識別に応答して対応するＦＩＦＯメモリの出力をデジタル上方変換器76に接続する。デジタル上方変換器76は、デジタル補間装置78および平滑化フィルタ80によりアナログデジタル変換器32のサンプリング速度までの選択された信号の速度を再サンプリングする。上方変換器 76からの上方変換された基準信号は乗算器56a〜d（図２の局部発振器58の位置）のそれぞれの一方の入力に供給される。したがって、図２のデジタル局部発振器 58は、Ｎ個の遅延素子70-1乃至70-N、Ｎ個のＦＩＦＯメモリ72-1乃至72-N、Ｎ：１のスイッチ74、およびデジタル上方変換器76を含む基準信号源によって置換される。デジタル下方変換器50a〜dの出力は対応するアンテナ30a〜dと基準アンテナ30 eとの間の位相差を含む信号である。これは乗算器35a〜dおよびローパスフィルタ38a〜dを不要にする。座標回転コンピュータ40a〜dは図２の実施形態と同様にデジタル下方変換器50a〜dの出力から位相座標を抽出する。時間遅延素子52（図２）および70（図３）は、例えば検出および調停論理回路 130aにおける信号処理遅延を補償するためのものである。時間遅延素子52および 70により与えられる実際の時間遅延は、特定のハードウエアおよび論理回路設計構成に応じて変化し、通常よく知られている技術によって当業者により容易に決定されることができる。検出および調停論理回路：パラメータエンコーダ130の優れた形態については説明する。それは図２および３の方向探知受信装置により使用される検出および調停論理回路130aを構成しているからである。パラメータエンコーダ130は米国特許出願第８７７８９５４号（１９９７年１月２日出願）に記載されている。以下の説明において、しきい値検出器335、前縁／後縁検出器355、および調停論理回路340は図２および３のＮ個の周波数チャンネルのそれぞれに対する検出および調停論理回路130aを構成している。図４を参照すると、デジタルＲＦ受信装置はアナログＲＦ入力を受信し、アナログデジタル変換器110により非常に高いサンプリング速度でデジタルワード流Ｕ（ｎ）に変換される。指数ｎはデジタルワード流中の個々のワードに対するものである。各デジタルワードは実数部と虚数部からなる複素数である。デジタルチャンネル化装置120は入来信号Ｕ（ｎ）を受信装置のＲＦ帯域をカバーする予め定められたビン（ｂｉｎ）範囲のＮ個の周波数ビンに対応するＮ個のチャンネルに分割し、Ｎ個のチャンネル化された信号ｘ_k（ｎ）を生成する。ここで、ｋは１乃至Ｎの指数でありＮ個のチャンネルの１つを特定する。チャンネル化された各信号は実数部と虚数部からなるデジタルワード流により表わされる複素数である。デジタルチャンネル化装置は多相フィルタのバンクから構成され、各フィルタがＮ個の周波数ビンまたはチャンネルのそれぞれ１つに対応する通過帯域を有することが好ましい。受信装置の全帯域にわたるアナログ周波数の関数として全てのＮ個のチャンネル化された信号について組合わされたデジタルチャンネル化装置の応答特性は図５のグラフに示されている。図５のグラフはチャンネル化装置120を構成するフィルタのバンクの個々の通過帯域特性を実際に重畳したものである。各チャンネルは図２に１乃至Ｎとして表示された１つの通過帯域に対応する。ピーク特性から６ｄＢ下で各チャンネルの特性は隣接するチャンネルと重なっている。この中に入る周波数は重なっており、エイリアシングエラーの確率は高い。図５Ｂは２つの隣接するチャンネルの特性の重なった部分を拡大して示している。図５Ｂの陰のない部分では重なりはなく、それ故エイリアシングエラーの生じる機会は少ない。再び図４を参照すると、パラメータエンコーダ130はデジタルチャンネル化装置120の出力を受ける。パラメータエンコーダ130においては、デジタルチャンネル化装置120のＮ個のチャンネル化された信号ｘ_k（ｎ）は各チャンネル処理モジュール140により個別に処理される。チャンネル処理モジュール140は各チャンネル化された信号に割当てられ、したがってＮ個のチャンネル処理モジュールが存在する。各チャンネル処理モジュール140はそのチャンネル化された信号を解析し、最も遅いサンプリング時間に対するそれぞれの予め定められたパラメータ（例えば周波数、振幅、到着時間変調形式等）の値を特定するパラメータデジタルワード（ＰＷＤ）を出力する。Ｎ個のチャンネル処理モジュール140の出力はＰＤＷインターフェイス150においてデジタルワードの単一出力流160に多重化される。チャンネル処理モジュール140の概要：図６は典型的なチャンネル処理モジュール140の内部構成を示している。それはこの実施例では、第２のチャンネル処理モジュール140-2である。図６の実施例は、パルス信号、連続波（ＣＷ）信号およびＦＭチャープパルス信号の到着時間、周波数、振幅の特徴化を容易に行うように構成されている。さらに、ＦＭチャープパルス信号に対して、周波数の時間的な変化率およびチャープの開始周波数の特徴化を容易に行うように構成されている。しかしながら、パラメータエンコーダはそれらの特定された形式の信号の処理に限定されるものではない。図６において、ｋ番目のチャンネルで検出された複素数信号ｘ_k（ｎ）のｎ番目のサンプルの実数および虚数成分はそれぞれ遅延ライン乗算器310の入力に供給される（図６の例ではチャンネル指数ｋは２に等しい）。遅延ライン乗算器31 0は２個のＭビット入力（ここでＭは各デジタル化されたサンプルのビット数である）を有し、その一方は実数成分に対するもので、他方は虚数成分に対するものであり、その直ぐ前のものｘ_k（ｎ−１）の共役複素数によって信号サンプルｘ_k（ｎ）の複素数平面で乗算される（共役複素数である２つのサンプルの１つの選択は関係ない）。その結果得られた複素数の積のＭビットの実数部とＭビットの虚数部は１対の通常の縦続された集積されたコム（ＣＩＣ）平滑化フィルタ（図６では共に素子315として示されている）において平滑化され、平滑化されたＭビットの実数部とＭビットの虚数部は通常の座標回転デジタルコンピュータ 320により共に処理される。座標回転コンピュータは実数部と虚数部の合計による複素数信号ｘ_k（ｎ）の表示をＡｅⁱ ^Φの形態の極座標表示に変換する。ここで、Ａは振幅であり、ｉは（−１）^1/2であり、Φは複素数平面における角度である。そのような座標回転デジタルコンピュータは１９５９年にJ．E．Voldnerにより最初に開発され、技術的に良く知られている。一般に、Φ＝ωｔ＋φであり、ここで、ωはサンプルされた信号の角周波数であり、ｔは時間であり、φはサンプルされた信号ｘ_k（ｎ）の位相である。しかしながら、遅延ライン乗算器310 により行われた周波数弁別のために角度Φは正規化されたサンプルインターバル時間により乗算された信号の角周波数のみを含んでおり、位相に無関係であり、それ故、Φはサンプルインターバル時間により正規化された角周波数ωに等しくされてもよい。それ故、遅延ライン乗算器315と座標回転コンピュータ320の組合わされた動作は各サンプル時間に対して複素数信号の振幅Ａと周波数Ｆを抽出する。したがって、各サンプル時間に対して入来複素数信号のフーリエ変換成分、周波数および振幅が与えられる。以後の説明において、チャンネル化された信号ｘ_k（ｎ）に対応して、ｋ番目のチャンネルに対する振幅Ａのｎ番目のサンプルは、Ａ_k（ｎ）として示され、対応する周波数サンプルはＦ_k（ｎ）として示される。座標回転コンピュータ320は出力バス325a上にＭビットの周波数サンプルＦ_k（ｎ）を出力し、対数振幅エンコーダ330を通ってＭビット出力バス325b上に振幅Ａ_k（ｎ）の対数を出力する。対数振幅エンコーダ330の効果は、データ圧縮と類似しており、技術的によく知られている。しきい値検出器335は対数振幅エンコーダ330のＭビット出力を受信し、予め定められたしきい値と振幅Ａ_k（ｎ）とを比較して出力バス325c上に１ビットのしきい値論理信号Ｌ_DKを生成する。調停論理回路340は、出力バス345a，325b，325cを介してＭビット振幅サンプルＡ_k（ｎ）、Ｍビットの周波数サンプルＦ_k（ｎ）、およびしきい値論理信号Ｌ_DK を受信し、２つの隣接するチャンネル処理モジュールから３個の対応する出力を受取る。特に、調停論理回路340は１つの隣接装置から入力バス345a，345b，3 45cを介してＡ_k-1（ｎ）、Ｆ_k-1（ｎ）、およびＬ_DK-1を受取り、他の隣接装置から入力バス350a，350b，350cを介してＡ_k+1（ｎ）、F_k+1（ｎ）、およびＬ_DK+ ₁ を受取る。調停論理回路340は必要なときには２つの可能なチャンネル間の選択を調停し、必要なときには周波数間の調停を行う。調停論理回路は１ビットのチャンネル調停論理信号Ｌ_CAおよび３ビットの周波数調停論理信号Ｆ_PDWを出力する。残りの説明において、信号の実数部、虚数部、周波数、および振幅のような各サンプルは、対数振幅エンコーダ330の出力がＭより少ないＭ’ビットデジタルワードであってもよいことを除いて、Ｍビットデジタルワードであると仮定されている。さらに、以下で説明する論理信号は特に特定されていなければ、一般に単一ビットの誤／真論理信号である。しかしながら、当業者は実質的に機能を変更することなく、システムの異なった段において前述のものとは異なったビット数のパラメータエンコーダを構成することができる。所定の変数のビット数に関するこの明細書中の詳細な説明は単により厳密な説明を行うためであり、本発明を限定するものではない。前縁／後縁（ＬＥ／ＴＥ）検出器355は、対数振幅エンコーダ330からのＭ’ビットの振幅サンプルＡ_k（ｎ）を監視し、それはチャンネル化された信号の前縁が到着したことを特定する１ビット論理信号（ここではＬ_LEという）およびチャンネル化された信号ｘ_k（ｎ）の後縁が到着したことを特定する１ビット論理信号（ここではＬ_TEという）を出力する。状態シーケンサ360はＬＥ／ＴＥ検出器355の両論理出力信号、しきい値検出器335の論理出力信号、および調停論理回路340の出力信号を受信し、それらを処理して信号ｘ_k（ｎ）からパラメータを抽出するときに使用される多数の信号を生成する。詳細に後述するように、状態シーケンサ360は、チャンネル化された信号ｘ_k（ｎ）中の受信されたパルスの前縁または後縁の転移が定常状態またはピークパルス振幅のある予め定められた割合であるときを特定する論理信号を生成する。予め定められたパラメータは状態シーケンサ360からの信号およびクロックカウンタ365からのカウントに応答して以下の素子により信号から抽出される。：到着時間エンコーダ370は信号ｘ_k（ｎ）中で検出されたパルスの到着時間を符号化する。；パルス幅エンコーダ375はそのパルスのパルス幅を符号化する。；振幅適応平均回路380はそのパルス振幅の平均値を符号化する。；最小自乗推定装置385は周波数の推定を符号化する。；パルスの変調エンコーダ390は検出されたパルスが存在する場合に変調のタイプを分類する。ＦＩＦＯデータバッファ395 は種々のエンコーダ370，375，380，385，390の出力を単一のデータ流に多重化する。遅延ライン乗算器：図７を参照すると、遅延ライン乗算器310は、１サンプル時間遅延ライン素子4 10を具備し、それは信号ｘ_k（ｎ）の実数部と虚数部とを並列に遅延させる。共役複素数乗算器420は技術的によく知られている機能を行なう。すなわち、１つの複素数を別の共役複素数と乗算する。この明細書から明らかなように、複素数は実数部と虚数部との２つの成分から構成された数である。乗算器420の一方の入力は遅延ライン素子410の出力であり、すなわちｘ_k（ｎ−１）の実数部と虚数部である。一方、乗算器420の他方の入力は遅延されない信号サンプルｘ_k（ｎ）である。しきい値検出器325：図８を参照すると、しきい値検出器325は、＋および−の符号を付けられた１対の差動入力と論理信号Ｌ_DKのための出力とを有する通常のレベル比較器510を含んでいる。レベル比較器510の＋入力は対数エンコーダ330から対数振幅Ａ_k（ｎ）を受取り、一方、−（負）入力はスイッチ520により決定された２つのしきい値Ｖ_T1，Ｖ_T2の１つを受取る。スイッチ520は比較器510の出力からその制御入力520aに供給される論理レベルにしたがって２つのしきい値の一方を選択する。スイッチ520は、振幅Ａ_k（ｎ）が比較器の−入力に供給されたしきい値より下であることを示している論理信号Ｌ_DKを出力しているときには高いしきい値Ｖ_T1を選択し、そうでなければ低いしきい値Ｖ_T2を選択する。図９はしきい値検出器32 5がどのように機能するかを示している。：受信パルスの前縁は検出器出力を高くするために高いしきい値を必要とし、一方後縁は検出器出力が論理０に戻る前に低いしきい値より下にならなければならない。受信されたパルスが前縁の発生後にその最初の振幅より下に低下でき（図９の破線で示されたように）、しかも全体の幅を検出することができる点で有効である。典型的に雑音の多いパルスに対して、前縁および後縁の両者はスパイクによって特徴付けられ、一方パルス振幅は前縁と後縁の間で抑制される。図９に示されるように、高いしきい値Ｖ_T1 は典型的なパルスの予想されるピーク振幅の約２／３であり、一方低いしきい値Ｖ_T2は予想されるピーク振幅の約１／３である。前縁および後縁検出器355：図１０を参照すると、ＬＥ／ＴＥ（前縁および後縁）検出器355はチャンネル化された信号ｘ_k（ｎ）の検出されたパルスの前縁の発生において論理信号Ｌ_LE をトリガーし、パルスの後縁の発生において論理信号Ｌ_TEをトリガーする。前縁の時間は、パルスの１回遅延されたものの前縁がパルスの遅延されない減衰されたものの前縁と振幅が一致したときとして定義される。同様に、後縁の時間は、パルスの後縁がパルスの２回遅延されて減衰されたものの後縁と振幅が一致したときとして定義される。１回の遅延インターバル（Ｄ）は予期されるパルスの適当な範囲の立上り時間を少し越えたものとして予め決定される。２回の遅延インターバル（２Ｄ）はその時間の２倍である。両方の場合に減衰は係数２であることが好ましい。図１０においてこの機能の実行は２つの連続する遅延ライン710 ，720で振幅信号Ａ_k（ｎ）を遅延させ、それにより３つの振幅信号Ａ_k（ｎ），Ａ_k （ｎ−１Ｄ），Ａ_k（ｎ−２Ｄ）が同時に得られる。最初と最後の信号Ａ_k （ｎ）とＡ_k（ｎ−２Ｄ）は減衰器730，740によって係数２で減衰され（１／２に減衰される）、比較器750，760が中間の信号Ａ_k（ｎ−１Ｄ）をそれぞれ最初と最後の信号Ａ_k（ｎ）とＡ_k（ｎ−２Ｄ）と比較する。比較器750の出力（中間の信号と最初の信号との比較）は２つの入力がほぼ等しいときには常に前縁論理信号Ｌ_LE（ｎ）をトリガーし、一方、比較器760の出力（中間の信号と最後の信号との比較）は２つの入力がほぼ等しいときには常に後縁論理信号Ｌ_LE（ｎ）をトリガーする。調停論理回路340：調停論理回路340は通常の論理素子により任意の適当な方法で構成されることができ、当業者により構成されることのできる真値表により最良に定められることができる。調停論理回路は必要に応じてチャンネルの調停と、周波数の調停の両方を行なうことができる。チャンネルの調停と周波数の調停は、信号の周波数が隣接する周波数ビンまたはチャンネル間の周波数境界に近い位置にある場合に必要である。チャンネル調停：チャンネル調停論理回路340のチャンネル調停論理および機能は図１１の真値表に定められている。チャンネル調停は、信号が有限のチャンネルフィルタスカート特性により隣接チャンネルで検出されたとき生じる曖昧性を解決するために必要である。チャンネル調停論理回路340は、図１１の真値表で定められた８個の論理テストのいずれかが得られたとき検出パルスまたは信号の有効なチャンネルとして論理出力Ｌ_CAを上昇させることにより、以下のように現在のチャンネル（すなわちチャンネルｋ）を主張する。（１）第１のテスト条件（図１１の真値表のＰ₁で示された列）は、現在のチャンネル（チャンネルｋ）の振幅がしきい値Ｖ_T2を越えており、その隣接チャンネル（チャンネルｋ＋１およびｋ−１）の振幅がいずれもそのしきい値を越えないときに常に得られる。これは検出されたパルスを含むｋ番目のチャンネルの選択に対して最小の曖昧状態である可能性が高い。（２）第２のテスト条件（図１１の真値表のＰ₂で示された列）は、現在のチャンネル（チャンネルｋ）およびその隣接チャンネル（チャンネルｋ＋１）の振幅がそれぞれしきい値Ｖ_T2を越えており、一方、隣接チャンネルの他のもの（チャンネルｋ−１）がそのしきい値を越えず（それ故チャンネルｋとｋ＋１が候補である）、現在のチャンネルの振幅が隣接チャンネルｋ＋１の振幅を越える（したがって、最高尤度の選択として、チャンネルｋはチャンネルｋ＋１より好ましい）ときに常に得られる。（３）第３のテスト条件（図１１の真値表のＰ₃で示された列）は、２つの隣接チャンネルの役割が第２のテスト条件と逆であることを除いて第２のテスト条件と等価である。この条件は、現在のチャンネル（チャンネルｋ）およびその隣接チャンネル（チャンネルｋ−１）の振幅がそれぞれしきい値Ｖ_T2を越えており、一方、隣接チャンネルの他のもの（チャンネルｋ＋１）がそのしきい値を越えず現在のチャンネルの振幅が隣接チャンネルｋ−１の振幅を越えるときに常に得られる。（４）第４のテスト条件（図１１の真値表のＰ₄で示された列）は、３つのチャンネル（チャンネルｋ−１，ｋ，ｋ＋１）の振幅がそれぞれしきい値Ｖ_T2を越えており、現在のチャンネル（チャンネルｋ）の振幅が隣接チャンネル（ｋ−１およびｋ＋１）の振幅を越えるときに常に得られる。（５）第５のテスト条件（図１１の真値表のＰ₅で示された列）は、有効なパルスが隣接する２つのチャンネルｋおよび隣接チャンネルｋ＋１でそれぞれで発生する場合に対応する。この条件は現在のチャンネル（チャンネルｋ）および隣接チャンネル（ｋ＋１）の振幅がそれぞれしきい値Ｖ_T2を越え、一方隣接チャンネルの他のもの（チャンネルｋ−１）の振幅はそのしきい値を越えず（それ故、チャンネルｋおよびｋ＋１は候補である）、現在のチャンネル（チャンネルｋ）の振幅が隣接チャンネル（ｋ＋１）の振幅を越えない（したがって、最高尤度の選択として、チャンネルｋはチャンネルｋ＋１より好ましくない）ときに得られる。隣接チャンネルｋ＋１で検出された周波数（すなわち、周波数Ｆ_k+1）はチャンネルｋで検出された周波数と異なって、しきい値より大きい。この後者の条件は２つの隣接チャンネルにおける強い振幅の存在がエイリアシングによるものではないことを示すものである。周波数差のしきい値はフィルタまたは周波数ビン幅の或る割合、例えば１０％である。（６）第６のテスト条件（図１１の真値表のＰ₆で示された列）は、２つの隣接チャンネルｋ＋１とｋ−１の役割が第５のテスト条件と逆である場合に対応する。（７）第７のテスト条件（図１１の真値表のＰ₇で示された列）は、第４のテスト条件の要求が隣接チャンネルの１つ（ｋ＋１）に関して合致し、一方、第５のテスト条件の要求が他方の隣接チャンネル（ｋ−１）に関して合致する混合状態である。（８）第８のテスト条件（図１１の真値表のＰ₈で示された列）は、２つの隣接チャンネルｋ＋１とｋ−１の役割が第７のテスト条件と逆であることを除いて等価である。（９）第９のテスト条件（図１１の真値表のＰ₉で示された列）は、有効なパルスが隣接する３つのチャンネルでそれぞれで発生する場合に対応する。この条件は、３つのチャンネル全ての振幅がそれぞれしきい値Ｖ_T2を越え、現在のチャンネル（チャンネルｋ）の振幅が２つの隣接チャンネル（ｋ−１およびｋ＋１）の振幅を越えない状態に該当し、それ故、第４のテスト条件を使用することはできず、各隣接で検出された周波数（Ｆ_k-1およびＦ_k+1）は現在のチャンネルで検出された周波数（Ｆ_k）と異なって、しきい値より大きい。このしきい値は典型的にフィルタまたは周波数ビン幅の或る割合、例えば１０％である。９つのテスト条件のいずれかに該当した場合には、調停論理回路は340はその論理出力ビットＬ_CAを高レベルに上昇させ、有効なパルスを含むものとして現在のチャンネル（チャンネルｋ）を主張する。それでない場合には論理出力ビットＬ_CAは高レベルに上昇しない。周波数調停：周波数調停は、サンプリング速度デシメートおよびデジタルチャンネル化装置中で発生するスペクトル折曲げ（folding）から生じる周波数測定の曖昧性を解決するために必要である。そのような補正は、フィルタ帯域の一端において生じたエイリアシング周波数を反対端に移動する。周波数は検出された周波数の位置に応じてチャンネル帯域幅に対応する周波数を加算または減算することによって補正される。図１２は、周波数調停の論理機能を定める真値表を示している。３つの可能な結果が存在する。すなわち：（ａ）周波数は補正を必要としない。（ｂ）１チャンネル帯域幅が検出された周波数に加算される。（ｃ）１チャンネル帯域幅が検出された周波数から減算される。この結果は３つの論理ビットにより曖昧性なく特定することができる。その代りに、出力は単に補正された周波数を表す全体のバイトであることもできる。図１２の真値表中には２つのテストケースが有り、それにおいてＰ₁，Ｐ₂で示された列に対応して周波数が補正される。これらのテストケースは２つの定められた量、すなわちＦ_LOおよびＦ_HIを使用し、それらはそれぞれフィルタ特性が予め定められた量（例えばゼロ）の下方にロールオフしないチャンネルの最低および最高周波数である。図５はチャンネル周波数帯域中のＦ_LOおよびＦ_HIの位置を例示している。第１のテストケースＰ₁において、検出された周波数はＦ_LOより下ではなく、Ｆ_HIより上であり、両側の隣接チャンネル（ｋ−１およびｋ＋１チャンネル）の振幅はしきい値より上であり、チャンネルｋ−１の振幅はチャンネルｋ＋１の振幅より上である。この場合に、周波数がそのチャンネルの帯域の下端から上端へエイリアシングされていることは明らかで、それ故、１チャンネル帯域幅が検出された周波数から減算され、チャンネル帯域の下端付近に戻される。第２のテストケースＰ₂において、検出された周波数はＦ_LOより下で、（それ故）Ｆ_HIより上ではなく、両側の隣接チャンネル（ｋ−１およびｋ＋１チャンネル）の振幅はしきい値より上であり、チャンネルｋ＋１の振幅はチャンネルｋ− １の振幅に等しいか、それより上である。この場合に、周波数がそのチャンネルの帯域の上端から下端へエイリアシングされていることは明らかで、それ故、１チャンネル帯域幅が検出された周波数に加算され、チャンネル帯域の上端付近に戻される。これら２つの場合のいずれでもない場合には、検出された周波数に対して補正は行われない。当業者は、図１１および１２の真値表の動作を実行する論理回路を容易に構成することが可能であり、それらの機能を実行する特定の論理回路とは関係ない。それ故、そのような構成についてはここでは説明しない。状態シーケンサ360：状態シーケンサ360はある事象の発生に応答し、それは図１３に示されている。図１３はチャンネル化された信号中で検出された典型的なパルスの時間ドメインの波形を示している。第１の事象は、パルス振幅がしきい値検出器の高い方のしきい値Ｖ_T1の値に到達した時間Ｔ_D1に発生する。この事象は、しきい値検出器の論理出力Ｌ_Dを論理０から論理１に転移させることによって通知される。次の事象は、ＬＥ／ＴＥ検出器355がパルスの前縁を検出した時間Ｔ_LEに発生する。この事象は、ＬＥ／ＴＥ検出器355の前縁の論理信号Ｌ_LEを論理０から論理１に転移させることによって認識される。その後、パルスは時間Ｔ_M2においてピーク振幅の９９％に達し、それは論理信号Ｌ_M2の論理０から論理１への転移によって認識される。この論理信号はパラメータエンコーダ、最小自乗周波数推定装置および振幅平均装置のシーケンス動作を制御する。時間Ｔ_M1Ｔ_D1との時間間隔はＭ１であり、時間Ｔ_M2とＴ_D1との時間間隔はＭ2である。上記の事象は前縁付近で生じるが、残りの事象は後縁付近で生じる。時間Ｔ_M3 において、パルス振幅はそのピーク値の９５％より下に低下する。時間Ｔ_TEにおいて、ＬＥ／ＴＥ検出器355は後縁を検出し、それ故、ＬＥ／ＴＥ検出器により出力された論理信号は論理０から論理１へ転移する。時間Ｔ_M3とＴ_TEとの時間間隔はＭ_TEである。最後の事象は時間Ｔ_D2において生じ、そのとき振幅は低いほうのしきい値Ｖ_T2より下に低下し、それによって論理信号Ｌ_Dは論理１から論理０へ転移する。図１４を参照すると、状態シーケンサ360による状態のシーケンスはある論理信号の転移を特徴付ける。特に、論理信号Ｌ_DおよびＬ_LEの転移は静的グラウンド状態０から状態１へのシステムの転移である。状態１において、システムはクロック信号をストローブしてパルス到着時間およびパルスの始点（本明細書中で後述する）をマークし、時間Ｔ_M1とＴ_M2に対してタイマーの動作を開始させる。論理信号Ｌ_M2の転移は状態１から状態２へのシステムの転移である。状態２において、システムは調停論理回路340のチャンネル調停論理機能を付勢し、振幅および周波数を測定する。論理信号Ｌ_CAの真の論理レベルへの転移は状態２から状態３への転移である。論理信号Ｌ_CAの真の論理レベルへの転移の失敗は、検出されたパルスが現在のチャンネルにはなく、システムは代りに状態５へジャンプし、そこから状態０に戻ることを示す。他方、論理信号Ｌ_M2は状態３の期間中に転移する。状態３において、振幅および周波数測定が行われる。検出されたパルスの終りにおいて、論理信号Ｌ_LEは論理１へ転移し、一方、論理信号Ｌ_Dは論理０に戻る。これらの転移はシステムを状態３から状態４へ移動させる。しかしながら、もしも予め定められたタイマー期間（少なくとも予測される最長の有効なパルス幅に等しい）前にパルスの終了がないならば、状態シーケンサ360は論理信号Ｌ_CWをトリガーし、受信された信号がパルス列ではなく、連続波（ＣＷ）信号である可能性が高いことを示す。その場合にはシステムはグラウンド状態（状態０）へ戻る。他方、システムが状態４に到達するならば、クロックがストローブされてパルスの終りをマークし、パラメータデジタル動作の転送が開始される。その後システムはグラウンド状態０に戻る。他のコンポーネントによって生成されない上述の論理信号は、よく知られている論理機能を含む通常の技術を使用して上述のように状態シーケンサ360によって生成される。到着時間エンコーダ370：図１５を参照すると、到着時間エンコーダ370はラッチ1210により構成されている。ラッチ1210はクロック365に接続されたデータ入力と、ＬＥ／ＴＥ検出器3 55からの論理信号Ｌ_LEに接続されたラッチ制御入力と、ＬＥ／ＴＥ検出器によって検出されたパルスの到着時間を与えるデータ出力とを有している。論理信号Ｌ_LE の前縁力慎になると、クロック信号の現在の値が到着時間エンコーダ370の出力でラッチされる。パルス幅エンコーダ375：図１６を参照すると、パルス幅エンコーダ375はラッチ1310と減算器1320により構成されている。ラッチのデータ入力はクロック365からクロック信号を受信し、ラッチ1310のデータ出力は減算器1320の正の入力に供給される。ラツチ1310 はＬＥ／ＴＥ検出器355からの後縁論理信号Ｌ_TEに接続されたラッチ制御入力を有する。減算器1320は到着時間エンコーダ365の出力から到着時間を受信するように接続された負の入力を有している。減算器1320は到着時間エンコーダ365から受信された到着時間から後縁の時間にラッチされたクロック信号の値から到着時間を減算する。その差はパルス幅であり、パルス幅エンコーダ375からの出力である。適応平均回路380：図１７を参照すると、振幅適応平均回路380は、各サンプリング時間ｎにおいて対数振幅エンコーダ330から信号振幅Ａ（ｎ）を受取る。加算器1410は連続してＡ（ｎ）を受信するように接続された入力を有する。加算器1410の出力は遅延素子1420によって１サンプリング時間遅延される。遅延素子1420の出力はバッファ1430を通って加算器1410の他方の入力にフィードバックとして供給され、それにより累積和が計算される。バッファ1430は状態シーケンサ360からの論理信号Ｌ_M2により制御され、論理信号Ｌ_M2の各転移によりフィードバックを真の論理値に対してゼロにリセットする。したがって、加算器1410により行われた合計は振幅値がピーク値の９５％に到達した後にのみ開始される。ラッチ1440は遅延素子 1420からの遅延された和をラッチし、カウンタ1450はその出力が２の累乗に到達したときラッチされる。カウンタ1450は合計ループ1410，1420，1430の動作と同期するように論理信号Ｌ_M2によりリセットされる。動作において、ラッチ1440は、２の累乗、すなわち２^Nに設定された論理回路であり、Ｎは整数であり、ラッチはカウンタ1450からの出力が２^Nに到達するまで待ち、そこに到達した時点で出力で遅延素子1420からの遅延された和をラッチする。その後ラッチ1440は、次に高い整数値にＮを更新し、動作を繰り返す。Ｎの各現在値はラッチ1440によって２^Nにより除算する回路1460に出力され、それは２^Nによりラッチされた合計値を除算し、その結果を適応平均回路380の出力において出力する。この除算結果は２^N個のサンプルについての合計を２^Nにより除算したものであり、それは所望する平均値である。適応平均回路380の主要な利点は、この回路により得られる振幅サンプルの数が２の累乗（２^N）に到達するときのみ平均振幅を計算しようとし、それによって２^Nにより除算する演算を簡単な２進シフトにし、そのため、浮動少数点演算の必要がないことである。最小自乗周波数推定装置385：図１８を参照すると、周波数推定装置385は、座標回転コンピュータ320から入って来た極座標または周波数を含む信号ωｔ＋φ（ここで、ωは角周波数であり、φは位相である）を処理するラップ防止回路1510を含んでいる。周波数推定装置は、ラップ防止回路1510の出力に接続された最小自乗回路1520をさらに含んでいる。周波数を含む信号（ωｔ＋φ）は、（ωｔ＋φ）が±ρに近い場合、エイリアシングを発生させ、不安定さを生む可能性が高い。ラップ防止回路1510は、このような不安定さを除去する。図１９を参照すると、ラップ防止回路1510は、論理信号Ｌ_M2が真である（すなわち、入って来たパルスがそのピーク値の９５％に達する）たびに入って来た周波数を含む信号をラッチし、ラッチされた信号を減算器1620の負の入力に供給するラッチ1610から構成される。ラッチされない周波数を含む信号は、減算器1620 の正の入力に供給される。周波数を含む信号ωｔ＋φの連続したサンプルの減算によって、比較的一定した位相φが除去され、周波数ωの連続したサンプルだけが残され、これによってその周波数の遅延ラインの弁別が行われる。減算器1620 の出力はモジュロ２回路1630によってモジュロ２だけ減少され、このモジュロ２回路1630の出力は１サンプル遅延素子1640を通って加算器1650の一方の入力に供給される。加算器1650の他方の入力は、ラッチされた周波数を含む信号をラッチ 1610から受信する。加算器1650の出力は、ラップされていない周波数の連続したサンプルの関数である信号であり、最小自乗回路1520の入力に供給される。最小自乗回路1520：図２０を参照すると、最小自乗回路1520は、高速セクション1710および単一実行セクション1715から構成されている。図２０の実施形態は、とくに、ＦＭチャープパルス信号の周波数を推定するように構成されている。ＦＭチャープの場合、図１９の弁別部分1610,1620によって行われた減算から、ｎ番目のサンプルに対して以下の弁別された周波数ｚ（ｎ）が求められる（雑音項を無視する）：ｚ（ｎ）＝Ｆ_OＴ＋（ｄＦ／ｄｔ）／２＋（ｄＦ／ｄｔ）Ｔ²ｎ²／２（１）ここで、Ｆ_Oは、ＦＭチャープの開始周波数であり、ｄＦ／ｄｔはＦＭチャープ中の周波数の変化率であり、Ｔはサンプルインターバル、すなわち、サンプリング速度の逆数であり、ｎはサンプルインデックスである。処理されるべき所定のパルスのＳ個の連続したサンプルが存在する場合、ｚ（ｋ）はＳ個の要素の列ベクトルとして表されてもよく、このベクトルの要素はサンプル番号ｎが下がっていく順序でのｚ（ｎ）のそれぞれである。この場合、上記の式の右側は形態Ｈｘであり、ここでＨは、２×Ｓマトリクスであり、ｘは、以下のような２要素の列ベクトルである：通常の技術に従って、ｎ個のサンプルに対する推定値と真の（しかし、推測的にな知られていない）値との間の偏差の自乗を最小にするＳ個のサンプルに対するｚの推定値ｚ_LSが、以下の演算を行うことによって得られる：ここで、上付き文字^Tは転置行列を示し、上付き文字^-1は逆関数を示す。項Ｈ^Tｚは、以下のように表してもよい２要素ベクトルである：項（Ｈ^TＨ）^-1は、次のような要素がサンプルｎの数の関数である２×２マトリクスである：したがって、Ｓ個のサンプルに対するｚの最小自乗推定値は、ここで、シンボルΣはｎ＝１からｎ＝Ｓまでのインデックスｎに対する合計を示す。図２０の回路は、以下説明するように、状態シーケンサ360からの論理シーケンス信号と同期して上記の式の右側の演算を行う。図２０の高速セクション1710 は式（５）の２要素ベクトルを形成し、単一実行セクション1715は式（６）のマトリクス演算子を形成し、その後式（７）のマトリクス乗算演算を行う。項Σｚ（ｎ）（式（５）によって規定される２要素ベクトルの上の要素）は、周波数サンプルＦ_k（ｎ）（式５乃至７のｚ（ｎ）に対応する）を受信する１つの入力を有する加算器1725と、加算器1725の出力とこの加算器1725の他方の入力の間に接続された１サンプル時間遅延素子1730と、遅延素子1730の出力とラッチ 1740との間に接続された時間期間Ｍ_TE（図１３において規定され、状態シーケンサ360によって出力される）の遅延素子1735とから構成された第１のブランチ172 0によって高速セクション1710において計算される。加算器1725と遅延素子1730 とによって形成されたループは合計演算Σｚ（ｎ）を行う。１サンプル時間遅延素子またはバッファ1730の内容は、合計プロセスを始めるために論理信号Ｌ_M2によって（すなわち、パルス振幅が最初にそのピーク振幅の９９％に達したとき）ゼロに初期化される。合計プロセスは、論理信号Ｌ_TEで（すなわち、パルスの終わりで）遅延された和をラッチするラッチ1740によって終了される。遅延素子17 35によって与えられたＭ_TEの遅延は、和が後縁によって歪まされないように、パルスの後縁の前にサンプルを記憶する。ラッチ1740の出力は、式（５）の項Σｚ（ｎ）である。項Σｎｚ（ｎ）（式５によって規定される２要素ベクトルの下の要素）は、高速セクション1710において第２のブランチ1745によって計算され、この第２のブランチ1745は第１のブランチ1720に類似しており、ｎによって乗算された（乗算器1750によって）周波数サンプルＦ_k（ｎ）（すなわち、式５乃至７のｚ（ｎ））を受信する１つの入力を有する加算器1725’から構成され、ここでｎはカウンタ 1755の出力である。さらに、この第２のブランチ1745は、加算器1725’の出力とこの加算器1725’の別の入力との間に接続された１サンプル時間遅延1730’と、遅延素子1730’の出力とラッチ1740’との間に接続された時間期間Ｍ_TE（図１３において規定され、状態シーケンサ360によって出力される）の遅延素子1735’ とを含んでいる。乗算器1755は、各周波数サンプルｚ（ｎ）をカウンタ1750の出力と乗算し、この積は加算器1725’の入力に供給される。カウンタ1750は論理信号Ｌ_M2によって初期化され、加算器1725’と遅延素子1730’とから成るループによって行われた合計プロセスΣｎｚ（ｎ）によりカウンタ1750からのサンプルインデックスｎを同期する。１サンプル時間遅延素子またはバッファ1730’の内容は、合計プロセスを始めるために論理信号Ｌ_M2によって（すなわち、パルス振幅が最初にそのピーク振幅の９９％に達したとき）ゼロに初期化される。合計プロセスは、論理信号Ｌ_TEで（すなわち、パルスの終わりで）遅延された和をラッチするラッチ1740’によって終了される。遅延素子1735’によって与えられたＭ_TE の遅延は、和が後縁によって歪まされないように、パルスの後縁の前にサンプルを記憶する。ラッチ1740’の出力は、式（５）の項Σｎｚ（ｎ）である。式（６）のマトリクス演算子を形成する際、単一実行セクション1715は最初にＳの値（すなわち、合計Σｚ（ｎ）およびΣｎｚ（ｎ）が高速セクション1710の上および下のブランチ1720および1745によって実行されたサンプルの数）を知っていなければならない。Ｓの値は、パルス後縁において論理信号Ｌ_TEによってラッチ1740，1740’で同時にカウンタ1750の出力をラッチするラッチ1760によって得られる。さらに、減算器は、時間遅延Ｍ_TEをラッチ1760の出力から減算し、この減算は２つのブランチの時間遅延1735，1735’に対応する。差はＳの値であり、単一実行セクション1715の１つの入力に供給される。単一実行セクション1715 は、このＳの値を式（６）中に代入し、式（６）のマトリクス演算子を生成する。その後、論理信号Ｌ_TEの転移（真への）時に（すなわち、高速セクション1710 における合計プロセスの終了時において）、単一実行セクション1715は、式（６）のマトリクス演算子を式（５）のベクトルと乗算し、式（７）によって規定された２要素ベクトルを生成する。ベクトルの上方の要素は、周波数の最小自乗推定値であり、一方ベクトルの下方の要素は、周波数の時間変化率ｄＦ／ｄｔの最小自乗推定値である。受信されたパルスがＦＭ変調またはチャープを有しない場合、この第２のベクトル要素はゼロである。パルス変調エンコーダ390：パルス変調エンコーダ390の主な役割は、受信された信号に存在する変調を特徴付けることである。パルス変調エンコーダが識別可能な変調のタイプは、周波数変調（ＦＭ）、位相変調およびＦＭチャープを含んでいる。ＦＭチャープは、一定して変化する周波数を含むパルスである。パルス変調エンコーダ390は、受信された信号の周波数での“チップ”の長さに基づいて位相変調と周波数変調とを区別する。信号の周波数対時間のグラフにおけるチップは、信号の振幅対時間のグラフにおけるパルスと類似している。主に比較的短いチップによって特徴付けられる信号は、位相変調を含み、一方比較的長い期間のチップを有する信号は、ＦＭまたはＦＭチャープのいずれかである。推定装置1520によって出力されたｄＦ／ｄｔ項は、ＦＭとＦＭチャープとの間を区分する。図２１は、パルス変調エンコーダ390を示す。上述した周波数変調（ＦＭ）、ＦＭチャープと位相変調とを弁別するために、周波数情報が遅延ライン周波数弁別器1810によって抽出される。この弁別器1810は、遅延素子1815および減算器18 20から構成されている。周波数弁別器1810に対する入力は、図６を参照して上述した座標変換コンピュータ320と同一の座標変換コンピュータ321の角極座標（φ ）出力であることが好ましい。しかしながら、変換コンピュータ321への実数および虚数入力は、乗算器310によって処理されておらず平滑化フィルタ315によって処理されていないチャンネル化された信号の実数および虚数部分である。減算器1820の一方の入力は現在の信号サンプルを受信し、また、他方の入力は遅延時間Ｍｘだけ遅延された信号サンプルを受信する。Ｍｘは、関心の対象となっている周波数範囲における位相変調を示すチップの最も短い時間期間であり、特定の用途のユーザによって最も良好に判断される。減算器1820の出力は、受信された信号の周波数を供給する。弁別器1810によって出力される周波数サンプルの不安定さを軽減または除去するために、ラップ防止回路1825が弁別器1810の出力に設けられていることが好ましい。ラップ防止回路はこの明細書中で図１９を参照して上述されており、図２１のラップ防止回路1825は図１９のラップ防止回路の素子のいくつかを有している。図２１のラップ防止回路1825は、減算器1835 の負の入力に供給された周波数サンプルを遅延する１サンプル時問遅延素子1830 を含んでいる。ラッチ1840は、論理信号Ｌ_M2の時間に（すなわち、パルスのピーク値のほぼ９９％が最初に安定したときに）周波数サンプルをラッチする。減算器1835は、この最初の“安定した”サンプルと連続した各サンプルとの間の差を出力する。サンプル周波数は、ρおよび１サンプル時間期間に対して正規化されたラジアンの角周波数であると仮定すると、周波数ラッピングは、周波数が係数２だけ変化したときに発生する可能性が高い。したがって、モジュロ２素子1845 によって減算器1835の出力を減少することにより、周波数ラッピングが防止される。ジャンプ検出回路1850は、絶対値と、ラップ防止回路1825によって出力された差の値と、絶対値回路の絶対値出力が周波数チャープを示す定常状態値から予め定められた量（たとえば、１／４）だけジャンプする各サンプル時間中真である論理信号を出力するしきい値回路とを計算する通常の絶対値回路1855を有している。各チップの時間期間または幅は、しきい値回路1860の出力が真である場合を除いて、一定してゼロにリセットするカウンタ1865によって決定される。このために、ノット（ＮＯＴ）ゲート1870がカウンタの入力リセット端子との間に接続されることができる。Ｍｘを越える期間のチップの数は、第１のブランチ1870において決定され、一方長時間Ｍｘｐを越える期間のチップの数は第２のブランチ1875において決定される。第１のブランチ1870において、カウントしきい値装置1880は、カウンタ18 65の出力がＭｘを越えている限り、その出力を高レベル状態に保持する。しきい値装置の出力における転移の数は、カウンタ1885によってカウントされる。カウンタ1885の出力は、シーケンサ360によって規定された時間インターバルＭ_TEだけ遅延素子1890において遅延される。遅延素子1890の出力は、パルス論理信号Ｌ_TE の終わりによってパルス後縁でラッチ1895においてラッチされる。ラッチ1895 の出力は、Ｍｘを越えた期間の周波数チップの数である。第２のブランチ1875において、カウントしきい値装置1880’は、カウンタ1865 の出力が長い時間期間Ｍｘｐを越えている限り、その出力を高レベル状態に保持する。しきい値装置1880’の出力における転移の数は、カウンタ1885’によってカウントされる。カウンタ1885’の出力は、シーケンサ360によって規定された時間インターバルＭ_TEだけ遅延素子1890’において遅延される。遅延素子1890’ の出力は、パルス論理信号Ｌ_TEの終わりによってパルス後縁でラッチ1895’においてラッチされる。ラッチ1895’の出力は、Ｍｘｐを越えた期間の周波数チップの数である。図２２のグラフは、サンプリングされた周波数が位相変調（実線曲線）の存在時およびＦＭチャープ変調（破線）の存在時に時間の関数としてどのようにして動作するかを示す。位相変調は短い期間の多数の周波数チップ（周波数でのパルス）を生じさせ、一方、ＦＭ変調およびＦＭチャープ変調は長いチップを生じさせる。図６のパラメータデジタルワードデータバッファ395と図４のパラメータデジタルワードインターフェース150とが一緒になって、Ｍｘより長いチップの数ＣｘとＭｘｐより長いチップの数Ｃｘｐとを比較し、位相変調が存在するか否変調またはＦＭチャープ変調のいずれかが存在する。それがＦＭであるか、またはＦＭチャープであるかは、推定装置385の出力においてｄＦ／ｄｔ項を調べるインターフェースは、上述したように状態シーケンサ360による論理信号Ｌ_CWの断定時に、受信された信号が持続波信号であることを示す。要約すると、システムは、論理信号Ｌ_CWの状態によって受信された信号をＣＷかまたは非ＣＷ（すなわち、パルス）かに分類する。それがＣＷである場合、システムは周波数、振幅および到着時間の推定値を供給する。それがパルスならば、システムはパルス幅をさらに供給し、パルスに含まれている変調のタイプを識別する（変調が存在するならば）。システムが識別できる変調のタイプには、周波数変調、位相変調およびＦＭチャープ変調が含まれる。パルスがＦＭチャープ変調を有している場合、システムはチャープ周波数の時間変化率およびそのチャープの開始周波数をさらに供給する。本発明は、好ましい実施形態をとくに参照して詳細に説明されているが、本発明の技術的範囲を逸脱することなくその変形および修正を行ってもよいことが理解されるであろう。

【手続補正書】【提出日】平成１１年８月１２日（１９９９．８．１２）【補正内容】請求の範囲１．前記受信装置の周波数帯域にわたって広がっているＮ個の周波数チャンネルを有し、１つの基準位置アンテナを含む互いに間隔を隔てて配置されている複数のアンテナから同時に信号を受信することのできるデジタル方向探知受信装置において、アンテナのそれぞれ１つに接続されたアナログ入力を有する複数のアナログデジタル変換器と、前記Ｎ個の周波数チャンネルの選択された１つにおいて少なくとも局部周波数成分を含む基準デジタル信号を出力することのできる基準信号源と、それぞれの前記基準信号源に接続された基準入力と各アナログデジタル変換器のデジタル出力に接続された信号入力とを有し、その出力において前記基準信号と前記アンテナのそれぞれ１つからの信号との積を生成する乗算器をそれぞれ具備する複数のデジタル下方変換器モジュールと、デジタル位相検出器とを具備し、このデジタル位相検出器は前記デジタル下方変換器の残りのものの出力に接続された入力を有する複数の位相検出器を有し、前記基準アンテナにおいて受信された対応する信号に関して前記各位相検出器信号入力における信号の位相角度を検出することを特徴とするデジタル方向探知受信装置。２．前記基準信号源は、前記Ｎ個の周波数チャンネルの選択された１つ内の局部発振周波数を有する前記デジタル基準信号としてデジタル局部発振信号を出力することのできるデジタル局部発振器を具備している請求項１記載の受信装置。３．前記局部発振器の周波数は前記Ｎ個の周波数チャンネルの選択された１つの中心周波数である請求項２記載の受信装置。４．前記位相検出器は、基準アンテナに対応するデジタル下方変換器出力に接続された位相検出器基準入力をさらに備え、基準入力とその各信号入力との間の位相差を感知する請求項２記載の受信装置。５．前記基準信号源は、前記Ｎ個の周波数チャンネルのＮ個の並列なチャンネル化された信号の連続するサンプルのデジタル信号を受信し、記憶することのできるメモリ装置と、前記周波数チャンネルの選択された１つに対応する１つのデジタル信号を前記メモリ装置から選択して前記各デジタル下方変換器モジュールの前記局部発振器入力に前記基準信号として供給することのできるスイッチ装置とを具備している請求項１記載の受信装置。６．各前記デジタル下方変換器モジュールは、対応するアナログデジタル変換器からの信号を記憶し、前記基準信号源からの前記基準信号と同期して記憶された信号を出力するメモリ装置を具備している請求項１記載の受信装置。７．前記各メモリ装置は先入れ先出しメモリを具備している請求項６記載の受信装置。８．前記Ｎ個の周波数チャンネルの１以上の識別に応答し、１以上の周波数チャンネルの識別子を記憶し、連続的に対応する基準信号を前記基準信号源から出力させ、前記各デジタル下方変換器の前記メモリに対応する基準信号の前記連続と同期して記憶された信号を反復させ、それによって前記位相検出器が各チャンネルに同時に到来する各信号に対して位相角度を測定する制御装置をさらに具備している請求項６記載の受信装置。９．基準位置アンテナを含む互いに間隔を隔てて配置され、１つの基準位置アンテナを含んでいる複数のアンテナから同時に信号を受信することのできるデジタル方向探知受信装置を含み、受信機帯域幅内にあるデジタル的に抽出された入来信号の到着角度を含む選択されたパラメータを識別し、前記受信機帯域幅は複数の隣接する周波数チャンネルに分離され、各チャンネルはチャンネル帯域幅を有し、前記入来信号は前記複数のうち１つの周波数チャンネルにそれぞれ存在する複数のチャンネル化された信号に分離され、それぞれの前記チャンネル化された信号を受信するために接続されている複数のチャンネルプロセッサを具備しているパラメータエンコーダシステムにおいて、前記各チャンネルプロセッサは、それぞれチャンネル化された信号の各サンプルの周波数値および振幅値を生成するフーリエ変換手段と、チャンネル調停装置とを具備し、このチャンネル調停装置は、前記振幅値を予め定められたしきい値と比較し、前記振幅値を前記チャンネル中の隣接するチャンネルの対応する振幅値と比較し、前記周波数値を、前記チャンネルのうちの隣接するチャンネルの対応する周波数値と比較する比較手段と、プロセッサ手段とを備え、このプロセッサ手段は、（ａ）前記予め定められたしきい値に関して前記それぞれのチャンネルとそれに隣接する近傍チャンネルとの対応する振幅値の決定と、（ｂ）隣接する近傍チャンネルの対応する周波数値にわたる前記周波数値の支配度の決定と、（ｃ）前記周波数値と、予め定められた周波数しきい値を越える隣接する近傍チャンネルの周波数値との差の決定の少なくとも１つに基づいて、検出された信号が前記それぞれのチャンネルに位置するか否かを感知し、前記各チャンネルプロセッサはさらに、アンテナのそれぞれ１つに接続されたアナログ入力を有する複数のアナログデジタル変換器と、前記チャンネル調停装置のプロセッサ手段により識別された前記Ｎ個の周波数チャンネルの１つにおける少なくとも局部周波数成分を含む基準デジタル信号を出力することのできる基準信号源と、それぞれの前記基準信号源に接続された基準入力とアナログデジタル変換器の各デジタル出力に接続された信号入力とを有し、その出力において前記基準信号と前記アンテナのそれぞれ１つの信号との積を生成する乗算器をそれぞれ具備する複数のデジタル下方変換器モジュールと、前記デジタル下方変換器の残りのものの出力に接続された信号入力を有し、前記基準アンテナにおいて受信された対応する信号に関して前記各位相検出器信号入力における信号の位相角度を検出するデジタル位相検出器とを具備していることを特徴とするパラメータエンコーダシステム。

───────────────────────────────────────────────────── 【要約の続き】デジタル位相検出器（35）とを備えている。

Claims

【特許請求の範囲】１．前記受信装置の周波数帯域にわたって広がっているＮ個の周波数チャンネルを有し、１つの基準位置アンテナを含む互いに間隔を隔てて配置されている複数のアンテナから同時に信号を受信することのできるデジタル方向探知受信装置において、アンテナのそれぞれ１つに接続されたアナログ入力を有する複数のアナログデジタル変換器と、前記Ｎ個の周波数チャンネルの選択された１つにおいて少なくとも局部周波数成分を含む基準デジタル信号を出力することのできる基準信号源と、それぞれの前記基準信号源に接続された基準入力と各アナログデジタル変換器のデジタル出力に接続された信号入力とを有し、その出力において前記基準信号と前記アンテナのそれぞれ１つからの信号との積を生成する乗算器をそれぞれ具備する複数のデジタル下方変換器モジュールと、デジタル位相検出器とを具備し、このデジタル位相検出器は前記デジタル下方変換器の残りのものの出力に接続された入力を有する複数の位相検出器を有し、前記基準アンテナにおいて受信された対応する信号に関して前記各位相検出器信号入力における信号の位相角度を検出することを特徴とするデジタル方向探知受信装置。２．前記基準信号源は、前記Ｎ個の周波数チャンネルの選択された１つ内の局部発振周波数を有する前記デジタル基準信号としてデジタル局部発振信号を出力することのできるデジタル局部発振器を具備している請求項１記載の受信装置。３．前記局部発振器の周波数は前記Ｎ個の周波数チャンネルの選択された１つの中心周波数である請求項２記載の受信装置。４．前記位相検出器は、基準アンテナに対応するデジタル下方変換器出力に接続された位相検出器基準入力をさらに備え、基準入力とその各信号入力との間の位相差を感知する請求項２記載の受信装置。５．前記基準信号源は、前記Ｎ個の周波数チャンネルのＮ個の並列なチャンネル化された信号の連続するサンプルのデジタル信号を受信し、記憶することのできるメモリ装置と、前記周波数チャンネルの選択された１つに対応する１つのデジタル信号を前記メモリ装置から選択して前記各デジタル下方変換器モジュールの前記局部発振器入力に前記基準信号として供給することのできるスイッチ装置とを具備している請求項１記載の受信装置。６．前記各デジタル下方変換器は前記基準アンテナを除く前記アンテナの１つに対応する請求項５記載の受信装置。７．前記位相検出器は、前記各デジタル下方変換器の出力における位相角度を抽出することのできる座標変換器を構成している請求項５記載の受信装置。８．前記各メモリ装置は先入れ先出しメモリを具備している請求項５記載の受信装置。９．各前記デジタル下方変換器モジュールは、対応するアナログデジタル変換器からの信号を記憶し、前記基準信号源からの前記基準信号と同期して記憶された信号を出力するメモリ装置を具備している請求項１記載の受信装置。１０．前記各メモリ装置は先入れ先出しメモリを具備している請求項９記載の受信装置。１１．前記Ｎ個の周波数チャンネルの１以上の識別に応答し、１以上の周波数チャンネルの識別子を記憶し、連続的に対応する基準信号を前記基準信号源から出力させ、前記各デジタル下方変換器の前記メモリに対応する基準信号の前記連続と同期して記憶された信号を反復させ、それによって前記位相検出器が各チャンネルに同時に到来する各信号に対して位相角度を測定する制御装置をさらに具備している請求項９記載の受信装置。１２．前記基準アンテナのアナログデジタル変換器のデジタル出力に接続されたデジタル入力と、前記Ｎ個の周波数チャンネルに対応するＮ個のチャンネル化されたデジタル出力を有し、前記Ｎ個のチャンネル化された信号を有するデジタルチャンネル化装置をさらに具備している請求項５記載の受信装置。１３．前記各デジタル下方変換器はさらにデジタル下方変換器の乗算器の出力においてローパスフィルタを具備している請求項１記載の受信装置。１４．前記位相検出器は、位相検出器の基準入力および信号入力の対応するものに接続された位相検出器乗算器と、前記位相検出器乗算器の出力に配置されたローパスフィルタと、前記ローパスフィルタの出力から位相角度を抽出する座標変換装置とを具備している請求項４記載の受信装置。１５．前記チャンネルのどれが有効な信号を含んでいるかを決定することにより１以上のチャンネルを選択する検出および調停論理装置をさらに具備している請求項１記載の受信装置。１６．前記検出および調停論理装置は、前縁検出器と、チャンネル間の曖昧性を解消するチャンネル調停装置とを具備している請求項１５記載の受信装置。１７．基準位置アンテナを含む互いに間隔を隔てて配置され、１つの基準位置アンテナを含んでいる複数のアンテナから同時に信号を受信することのできるデジタル方向探知受信装置を含み、受信機帯域幅内にあるデジタル的に抽出された入来信号の到着角度を含む選択されたパラメータを識別し、前記受信機帯域幅は複数の隣接する周波数チャンネルに分離され、各チャンネルはチャンネル帯域幅を有し、前記入来信号は前記複数のうち１つの周波数チャンネルにそれぞれ存在する複数のチャンネル化された信号に分離され、それぞれの前記チャンネル化された信号を受信するために接続されている複数のチャンネルプロセッサを具備しているパラメータエンコーダシステムにおいて、前記各チャンネルプロセッサは、それぞれチャンネル化された信号の各サンプルの周波数値および振幅値を生成するフーリエ変換手段と、チャンネル調停装置とを具備し、このチャンネル調停装置は、前記振幅値を予め定められたしきい値と比較し、前記振幅値を前記チャンネル中の隣接するチャンネルの対応する振幅値と比較し、前記周波数値を、前記チャンネルのうちの隣接するチャンネルの対応する周波数値と比較する比較手段と、プロセッサ手段とを備え、このプロセッサ手段は、（ａ）前記予め定められたしきい値に関して前記それぞれのチャンネルとそれに隣接する近傍チャンネルとの対応する振幅値の決定と、（ｂ）隣接する近傍チャンネルの対応する周波数値にわたる前記周波数値の支配度の決定と、（ｃ）前記周波数値と、予め定められた周波数しきい値を越える隣接する近傍チャンネルの周波数値との差の決定の少なくとも１つに基づいて、検出された信号が前記それぞれのチャンネルに位置するか否かを感知し、前記各チャンネルプロセッサはさらに、アンテナのそれぞれ１つに接続されたアナログ入力を有する複数のアナログデジタル変換器と、前記チャンネル調停装置のプロセッサ手段により識別された前記Ｎ個の周波数チャンネルの１つにおける少なくとも局部周波数成分を含む基準デジタル信号を出力することのできる基準信号源と、それぞれの前記基準信号源に接続された基準入力とアナログデジタル変換器の各デジタル出力に接続された信号入力とを有し、その出力において前記基準信号と前記アンテナのそれぞれ１つの信号との積を生成する乗算器をそれぞれ具備する複数のデジタル下方変換器モジュールと、前記デジタル下方変換器の残りのものの出力に接続された信号入力を有し、前記基準アンテナにおいて受信された対応する信号に関して前記各位相検出器信号入力における信号の位相角度を検出するデジタル位相検出器とを具備していることを特徴とするパラメータエンコーダシステム。１８．前記基準信号源は、前記Ｎ個の周波数チャンネルの選択された１つにおける局部発振周波数を有する前記デジタル基準信号としてデジタル局部発振信号を出力することのできるデジタル局部発振器を具備している請求項１７記載の受信装置。１９．前記基準信号源は、前記Ｎ個の周波数チャンネルのＮ個の並列なチャンネル化された信号の連続するサンプルのデジタル信号を受信し、記憶することのできるメモリ装置と、１つの前記周波数チャンネルの選択された１つに対応する１つのデジタル信号を前記メモリ装置から選択して前記各デジタル下方変換器モジュールの前記局部発振器入力に前記基準信号として供給することのできるスイッチ装置とを具備している請求項１７記載の受信装置。