JP2000508836A - 感光性画素のアレイ - Google Patents

Abstract

(57)【要約】 本発明のアレイは絶縁性の基板を具え、この基板上の導体上に形成したダイオード−キャパシタの画素を有する。単一のマスクを用いて画素積層構造体をエッチング形成し、各画素積層構造体は下側の導体よりも幅を広くする。この結果、マスクの整列性が画素の特性に影響を与えることがなくなる。

Description

【発明の詳細な説明】 感光性画素のアレイ 本発明は、例えばイメージセンサに用いられる感光性画素のアレイに関するも のである。特に、本発明はイメージセンサの画素の大きさを小さくでき解像力の 増大したイメージセンサを製造できるアレイ構造形態に関するものである。 大面積の感光性アレイを形成するために用いられる種々の画素形態が既知であ る。一般的に、大面積アレイの感光性画素はフォトダイオードのような集光素子 及び遮光されているダイオードのようなスイッチング素子を具える。この装置に おいて、フォトダイオードのキャパシタに蓄積された電荷を用いて感光性画素に 以前に入射した光のレベルが指示される。 別の既知の画素形態はフォトダイオードがスイッチング素子として作用するも のであり、電荷を蓄積するために個別のキャパシタを必要としている。米国特許 第４７９７５６０号は、直列に接続したフォトダイオード及びキャパシタを具え 、基板上で一方が他方の上側に形成されている感光性画素アレイを開示している 。各画素のキャパシタ及びフォトダイオードは共通の基板上に形成した複数の薄 膜層で構成されている。米国特許第４７９７５６０号の各画素は薄膜層の単一の 積層体を具え、これら積層体は微小な面積を占めることができ（この理由は、フ ォトダイオードが画素のほぼ全面積を占めるからである）、この画素形態を用い てイメージセンサの解像度を増大させることができる。一方、前の工程で形成し た導体上の画素のアラインメントが厳格であり、各画素の容量がこのアラインメ ントに依存してしまう。 本発明においては、 絶縁性基板と、 前記基板上に形成され、各々が１個又はそれ以上の画素と関連するコンタクト 領域を規定し、予め定めた第１の幅を有する複数の導体と、 各々が関連する導体の上側に形成した画素積層構造体を具え、この画素積層構 造体が、互いに直列に接続され基板に対して一方が他方の上側に形成されている キャパシタ及びフォトダイオードを有し、これらキャパシタ及びフォトダイオー ドが基板のほぼ同一の面積を占め、前記キャパシタが金属のコンタクト層及び誘 電体層を含み、前記金属のコンタクト層が前記フォトダイオードに対して前記誘 電体の反対側に形成されている複数の画素とを具え、 前記画素積層構造体の幅を前記関連する導体の第１の幅よりも大きくした感光 性画素アレイを提供する。 本発明による画素形態においては、キャパシタの金属コンタクト層は画素積層 構造体の周辺コンタクト領域を形成し、この画素積層構造体はその残りの部分と 同一の形状を有する。結果として、画素積層構造体のアラインメントは各画素の 容量に対して影響を及ぼすことはない。画素積層構造体は導体の幅よりも広い幅 を有するので、導体に対する各画素積層構造体の横方向の位置決めが重要ではな くなる。さらに、画素積層構造体の層は単一のマスクを用いて全てエッチングし 、基板上に形成された層から画素積層構造体を形成することができるので、各画 素積層構造体の形成は異なるエッチングマスクを用いる際に必要なアラインメン トが不要になる。 各画素積層構造体のキャパシタは関連する導体の上側に形成し、フォトダイオ ードはキャパシタの上側に形成することができる。このように、金属のコンタク ト層は画素積層構造体のベースを形成するので、（幅の狭い）導体に対する積層 構造体のアラインメントは画素の特性に影響を及ぼすことはない。 変形例として、各画素積層構造体のフォトダイオードを関連する導体の上側に 形成し、キャパシタをフォトダイオードの上側に形成することもできる。このよ うに、金属のコンタクト層は画素積層構造体の頂部コンタクト層を形成する。 各画素積層構造体のフォトダイオードは、好ましくはキャパシタについて用い られるドライエッチングプロセスと同一のエッチングプロセスを利用してエッチ ングすることができる一連のアモルファス半導体層を具える。 画素は関連する行及び列導体をそれぞれ有する行及び列状に配置することがで き、基板上に形成された導体は列導体を規定することができる。従って、画素ア レイは大面積の２次元イメージセンサの感光性アレイを構成することができる。 本発明は、共通の絶縁性基板上に感光性画素アレイを形成するに当たり、 各々が予め定めた幅を有する複数の導体を前記基板に形成する工程と、 前記基板に複数の層を堆積する工程であって、これらの層が、一方の組が他方 の組の上側に形成されているキャパシタ層の組及びフォトダイオード層の組を構 成し、前記キャパシタ層が少なくとも１個の金属のコンタクト層及び誘電体層を 有し、前記金属のコンタクト層を前記フォトダイオード層の組に対して前記誘電 体層の反対側に形成する層堆積工程と、 前記キャパシタ層及びフォトダイオード層を単一のマスクを用いてエッチング し、フォトダイオード層により規定されるフォトダイオード及びキャパシタ層に より規定されるキャパシタをそれぞれ有し、これらキャパシタ及びフォトダイオ ードが互いに直列に接続されると共に前記基板に対して同一の面積を占める画素 積層構造体を形成し、各画素積層構造体が各導体の上側に形成され、画素積層構 造体のベースが各導体と電気的に接触するようにするエッチング工程と、 前記画素積層構造体の上側に、各画素積層構造体の頂部と電気的に接触する第 ２のコンタクト層を形成する工程とを具え、 前記各画素積層構造体の幅を前記各導体の幅よりも大きくした感光性画素アレ イの製造方法を提供する。 上述したように、各画素積層構造体を形成するために単一のマスクを用いるこ とは、個別の複数のマスクを用いる際の厳格にアラインメントする必要性が回避 される。 キャパシタ誘電体層は、残りの層を形成する前に例えばドライエッチング技術 を用いて基板の感光性画素アレイの外側の領域から除去することができる。或い は、マスクを用いることにより、基板のこの領域にキャパシタ誘電体層が堆積す るのを防止することができる。この場合、感光性画素アレイの外側に形成された 積層構造体はダイオード層だけを有するので、このダイオードから周辺回路を構 成することができる。 キャパシタ層はフォトダイオード層の組と隣接する第２の金属層を有すること ができ、この第２の金属層は周辺回路の第のベースコンタクトを規定することが でき、これは周辺回路のダイオードの性能を改善することができ、特にダイオー ドの周辺回路のトラックへの接続の抵抗を改善することができる。 導体は、クロミウム層を基板上に堆積しウエットエッチング技術を用いて予め 定めた幅の導体を形成することにより形成することができる。 以下添付図面を参照しながら一例として本発明を説明する。ここで、 図１は既知の形態の感光性画素アレイを用いるイメージセンサを簡単化した形 態として示す。 図２は本発明による第１の画素形態を断面図として示す。 図３は図２の画素形態を平面図として示す。 図４は本発明による第２の画素形態を断面図として示す。 図５は図４の画素形態を平面図として示す。 図６は図２の形態に基づく画素アレイを平面図として示す。 図７は図４に示す形態に基づく画素アレイを平面図として示す。 図８は本発明による第３の画素形態を断面図として示す。 図１は感光性画素アレイを用いるイメージセンサの基本構成要素を簡単化した 形態として示す。センサ１０は関連する行及び列導体１４，１６を有する行及び 列の画素１２を具える。画素１２は行駆動回路１８により行導体１４に供給され る行パルスによりアドレスされる。信号は、列読出回路２０を用いて列導体１６ により画素１２から読み出される。当業者はイメージセンサを動作させる種々の 技術を理解しているので、可能な動作スキムの詳細な説明は省略する。 画素１２は共通の基板上に形成され全体として画素アレイ２２を構成する。さ らに、行駆動回路１８及び列読出回路２０の一部分も共通の基板上に形成する。 例えば、いずれかの回路はマルチプレクサ、静電的保護ダイオード又は変調回路 を含むことができ、これらの回路は画素アレイ２２の基板に集積化することがで きる。マルチプレクサ回路の場合、このマルチプレクサ回路により共通基板への 接続部の数を低減することができる。 図１に示す画素１２は、感光性ダイオードＰ及び各行導体１４と列導体１６と の間に直列に接続したキャパシタＣをそれぞれ具える。列導体１６は列読出回路 ２０により一定電位に維持することができるので、行導体１４に供給される信号 はフォトダイオードＰが順方向バイアスされている又は逆方向バイアスされてい るかを決定する。フォトダイオードＰが逆方向バイアスされている場合、フォト ダイオードに入射したいかなる光もキャパシタＣを放電する電流を増大する。次 に、行パルスが行導体１４に供給されてフォトダイオードＰを順方向バイアスす ると、各行導体１４と列導体１６との間に電流が流れてキャパシタＣを再充電す る。この電流は列読出回路２０により測定され、この画素に入射した以前の光強 度の測定値を与える。 図２は、図１に示すフォトダイオードとキャパシタの回路を実施するための本 発明による第１の画素構造体を断面として示す。 画素１２を例えばガラス基板のような共通基板上に形成する。列導体１４を基 板３０上にクロミウムのトラック３２の形態として形成する。トラック３２は、 後述する各画素積層構造体の幅よりも狭い幅Ｗを有する。図２の実施例において 、各画素のキャパシタＣはクロミウムのトラック３２の上側に形成され、ベース コンタクト、誘電体層３６及び金属のトップコンタクト３８を規定する金属コン タクト層３４を有する。この誘電体層は、例えば水素処理した窒化シリコン層で 構成することができる。各画素のフォトダイオードＰはキャパシタＣの上側に形 成され、フォトダイオード構造体を規定するアモルファスシリコン層を有する。 例えば、フォトダイオードは、キャパシタＣの上側に形成したｎ型半導体層、こ のｎ型半導体層上に形成した真性半導体層及び真性半導体層上に形成したｐ型半 導体層で構成することができる。これらの半導体層は図２においては詳細に図示 しないことにする。 図２に示す実施例において、画素は上方からの光を受光するように配置され、 このため例えばＩＴＯ（インジウム錫酸化物）層のような透明電極層４０をフォ トダイオードＰの上側に形成する。この観点より、（より薄い）ｐ型層をフォト ダイオードの受光面に有する上述したｎ−ｉ−ｐ形態は好適である。最後に、各 行導体１４として作用する金属のコンタクト層４２をＩＴＯ層４０上に堆積する 。 行導体１４は、不動化層４６中の開口５２を経てコンタクト層４２と接触する 金属層４４により規定される。 後述するように、画素積層構造体の外側の寸法は単一のマスクにより規定され るので、積層体の形成はマスクの整列誤差による影響を受けない。さらに、積層 体の金属のベース層３４により、キャパシタは一定の有効接触面積を有し、これ によりキャパシタは一定の容量を有し、金属トラック３２の上側の画素積層構造 体の整列誤差による影響を受けることはない。この結果、マスクは厳格な精度で 高価な投影光学系ではなくコンタクト又は近接するアライナを用いてアラインさ せることができる。積層した画素構造体を用いることにより、各画素のフォトダ イオード及びキャパシタが画素内で最大の面積を占めるようにすることができ、 これにより画素サイズ（例えば、所定のフォトダイオードの面積）を小さくする ことができ、従って本発明の画素アレイを用いることによりイメージセンサの解 像度を増大することができる。 基板に対してフォトダイオードの上側にキャパシタＣを形成することもできる 。この場合、キャパシタの金属のコンタクト層は画素積層構造体の上側に位置し 、これにより画素の頂部への接続はマスクの整列誤差に影響を与えず、容量は一 定に維持される。この変形された画素形態は、背面照明システムについて好適で ある。この場合、ｐ−ｉ−ｎダイオード構造が好適であるので、ｐ型のアモルフ ァスシリコンが基板と隣接することになる。列導体とフォトダイオードとの間に 透明なベースコンタクトを設けることもできる。 図２に示す画素形態をう製造するプロセス及び用いる材料について説明する。 尚、以下に説明する基本の処理に加えて、例えば繰り返し洗浄、リンス及び乾燥 工程のような種々の通常のプロセスが必要であることを当業者は理解しているの で、プロセス全体について詳細に説明しないことにする。 初めに、例えばスパッタリング処理によりクロミウム層を基板３０の全体に堆 積し、次にウエットエッチングにより列導体１６を規定するトラック３２を形成 する。勿論、このトラックを形成するためにいかなる導体層も用いることができ 、クロミウムは好適な金属層の一例である。 列導体は、画素積層構造体の幅よりも狭い幅（同一の横方向において）を有す るように規定する。従って、画素積層構造体に僅かな横方向の整列誤差が生じて もキャパシタとトラックとの間の接続に影響を与えることはない。さらに、列導 体を直線状のトラックとして形成する場合、画素積層構造体の長手方向トラック の方向）の整列誤差も画素の導体に対する正確な電気的な接続に影響を与えない 。これらの導体はトラックを堆積するために用いられる処理技術に依存する最小 幅 を有し、トラック幅が小さくなれはなるほど、画素積層構造体の横方向の位置決 めは重要でなくなる。勿論、行及び列の機能は相互に交換することができるので 、基板上に導体は行導体を構成することもできる。或いは、このアレイは、例え ば画素のリニァアレイのような別のものとして構成することもでき、従ってトラ ック３２は上側に画素を整列させるべき単なるベースコンタクトとして考えるこ とができる。 次に、キャパシタベース層及び誘電体層をトラックの上側に形成する。これら の層は、タングステンのベース層３４（スパッタされる）及び窒化シリコンの誘 電体層（プラズマエンハンスド化学気相堆積処理、ＰＥＣＶＤ）により形成する ことができる）により構成することができ、これらの層は基板３０の全面に堆積 する。同様に、他の誘電体層に及び他のベース層を考えることもできる。ベース 層３４についてはトラック３２の金属とは異なる金属で構成することが好ましい ので、画素積層構造体の金属ベース層３４についてはトラック３２の金属に対し て比較的感度の低いエッチャントを選択することができる。これは、エッチング プロセスについての以下の説明から明らかになる。 この段階において、基板の画素アレイ２２の外側の領域についてエッチング処 理を行うことが望ましい。例えば、これらの領域は、画素アレイ２２の外側に位 置する行駆動１８又は列読出カード２０の部分（図１）に割り当てることができ る。従って、乾燥及びウエットエッチング処理を行って基板３０の周辺領域から 誘電体層３６及び選択的るベース層３４をを除去すると共にトラック３２を基板 ３０のこれらの領域にそのまま残存させることができる。上述したように、トラ ック３２に損傷を与えないエッチャントが必要であり、従ってこのエッチャント はトラックの金属に比較的作用しないものとする。勿論、これらのトラックは金 属ベース層とは異なる金属で構成する必要がある。これらの層を除去する代わり に、機械的なマスクを用いて少なくとも誘電体層３６が周辺の回路上に堆積する のを防止することができる。機械的なマスクは、誘電体層３６（及び選択的には ベース層３４）の堆積中に行駆動回路及び／又は列読出回路２０を単にシールド する。 次に、例えばスパッタリングにより第２の金属層３８を堆積する。この金属は 、 好ましくは例えばタングステンのような第１の層３４と同一の金属とする。この 層はキャパシタとフォトダイオードとの間で電気的なコンタクトを構成する。し かしながら、この層３８は選択的なものであり、誘電体層３６とアモルファスシ リコンのフォトダイオード層との間で直接コンタクトすることが好適な場合省略 することができる。特に、キャパシタ構造体内でのラテラルな導通は不要であり 、従って誘電体層とアモルファスシリコンとの間の直接なコンタクトはキャパシ タとフォトダイオードとの間で十分な導通を与えることができる。 次に、例えばＰＥＣＶＤプロセスを用いて、フォトダイオードＰのアモルファ スシリコン層を第２の金属層（存在する場合）上に堆積する。 画素構造体の最終の層は透明ＩＴＯ層４０及びコンタクト層４２であり、これ らの層はスパッタリングにより堆積することができる。ＩＴＯ層は反射防止層を 構成する。好ましくはクロミウム層のコンタクト層４２は、次の窒化シリコン層 ４６を堆積するために用いられるプラズマによりＩＴＯ層が減少するのを防止す るために必要である。透明層が適切な電気的コンタクトを構成する場合、コンタ クト層４２は省略することができる。 この段階において、画素積層構造体を規定する層により画素アレイ全体が覆わ れ、基板３０の画素アレイ２２の外側の領域はダイオード層だけにより覆われる 。 画素積層構造体を形成するため、矢印５０で示すように、画素積層構造体と対 応する画素アレイ２２の領域をシールドする単一のマスクを用いることができる 。このマスクは、画素積層構造体に対応する領域上に堆積した通常のフォトレジ スト層で構成することができる。フォトレジスト層は、フォトレジスト層の不所 望な領域を紫外光で露光し露光された領域をエッチングすることにより形成され る。 マスクが一旦形成されると、このアレイはウエットエッチング処理を受け、上 側のクロミウムコンタクト層４２及びＩＴＯ層４０が除去される。これらのウエ ットエッチング処理中、トラック３２のクロミウムは影響を受けない。この理由 は、トラック３２はフォトダイオードダイオードのアモルファスシリコンにより 覆われているからである。次に、このアレイは同一のマスクを用いてドライエッ チング処理を受け、アモルファスシリコン層及びキャパシタ層が除去され、これ により画素アレイ２２に画素積層構造体が形成される。ドライエッチング処理は 画素積層構造体間のクロミウムトラック３２にほとんど作用しないので、列接続 部は損傷を受けない。これを可能にするため、トラック３２はキャパシタ層に対 して異なる金属で形成する。例えば、クロミウムに対してよりも一層早いエッチ ング速度でタングステンに浸透するエッチング処理を選択することができる。こ のエッチングプロセスは、行駆動回路１８の一部及び／又は列読出回路２０の一 部を構成する回路を基板３０上に形成するために用いることができる個別のダイ オードを基板の画素アレイ２２の外側の領域に構成することもできる。 これら２個のエッチング処理工程（単一のマスクを用いる）の代わりに、画素 積層構造体を規定する全ての層を除去するための適当なエッチャントが利用でき る場合画素積層構造体について単一のドライエッチング処理を行うことができる 。単一のエッチング工程を行おうとする場合、トラック３２の金属は単一のエッ チャントに対して作用を受けないようにする必要があり、従ってトラック３２の 金属については画素積層構造体内の他の全ての金属層とは異なる金属を用いる必 要がある。従って、キャパシタ及びフォトダイオード層についての材料の選択は エッチング要件を重視して選択する。 画素積層構造体をエッチングした後、不動化層４６を画素アレイ２２の全体に ついて堆積し、この不動化層はいかなる適切な絶縁性保護層を用いることができ るが、水素処理した窒化シリコンで構成することができる。 各画素積層構造体に開口５２をエッチング形成してコンタクト層４２を露出さ せる開口を各画素積層構造体に形成することができる。この目的のために、通常 のマスキングプロセスを用いる。開口５２は、行導体１４を各画素積層構造体の 頂部に接触させると共に光を画素に入射させるように作用する。 最終的に、上側の金属層４４をアレイ上に堆積し、別のマスクを用いてエッチ ングして行導体１４を規定する。金属層４２，４４を除去するエッチャントが選 択されるが、このエッチャントはＩＴＯ層４０又は不動化層４６に対してほとん ど作用しないエッチャントとする。従って、この最終的なエッチング工程を利用 して、行導体１４を規定すると共に、透明なＩＴＯ層４０を経てフォトダイオー ド構造体に至る光路を形成できる開口を金属（クロミウム）のコンタクト層４２ に形成することができる。 図３に示す画素の平面図から明らかなように、この行及び列導体の配置構成は 最良のものである。上側の金属層４４は画素に沿って延在する行導体１４を規定 する。上側の金属層をエッチングする際、不動化層は各画素積層構造体の縁部を 保護するシールドとして作用し、不動化層の窓５２においてコンタクト層４２が エッチングされるのでＩＴＯ層４０が露出する。図３のハッチングが施された区 域はＩＴＯ層４０の露出した部分を示す。不動化層４６はアレイを覆い、窓５２ により規定される開口からだけ除去される。光は図３のハッチングが施された区 域を経て入射することができる。 図２及び図３に示す画素の構成は、層３２，４４により規定される導体１４， １６が画素にわたって重なり合うだけである利点を有する。従って、行と列との 間の容量性結合が最小になる。さらに、この形態とすることにより、画素積層構 造体が画素の最大面積を占め、画素積層構造体間の間隔ｄは、画素積層構造体を 正確な位置に形成する際に達成できる取り得る最小の間隔となる。 列に対する行の交差容量を低減することにより、列読出回路に対する全体の容 量性負荷を低減することができ、取り得るノイズ対信号比が改善される。 同一の層が画素積層構造体を構成する別の画素形態を図４に示す。よって、図 ２で用いた参照符号と同一の参照符号を用い、画素積層構造体の層を堆積する方 法については説明しないことにする。画素積層構造体を形成した後、コンタクト 層４２とタングステンのベースコンタクト３４との間の全ての層をエッチングす ることにより図２の構造体と同様に窒化シリコンの不動化層４６を被着する。不 動化層４６に窓５２を開口し、コンタクト層４２はそのまま残存させる。これは 図２の画素形態について用いられる方法に対応する。もう一度、画素アレイをク ロミウム及び／又はアルミニウムの上側金属層４４で覆い、次にエッチングして 行導体１４を形成する。図４の例において、行導体４０の配置構成は、各画素積 層構造体を帯状に接続する直線の行を規定する。図４に示す導体４４のこの部分 は画素積層構造体に対するタイを示し、これは図５に基づいて明確に説明する。 ハッチングを施した領域は画素積層構造体の光を入射させるためにＩＴＯ層４０ が露出した部分を示し、図５の行導体１４の帯状部分のいずれかの側の露出した 領域は図４の断面として示される。 図４に示す画素形態の利点は、タイの領域において層４４に不連続な部分が生 じた場合関連する画素の動作だけが影響を受けるにすぎないことである。画素積 層構造体の頂部に対する層４４の接続部分は、導体４４が重なり合う段差形状に より機械的な欠陥が最も生じやすい領域であり、ステップカバリッジの問題が生 じてしまう。図２の画素の構成において、導体の破損により行全体の画素が不能 になってしまう。 図５の画素形態は、より大きな交差容量を有し画素積層構造体は基板面積のよ り小さい比率を占める。 図６及び図７は、アレイ状に配置した図２及び３の画素の配置構成及び図４及 び５の画素配置構成をそれぞれ示す。４個の画素全体だけを示すが、いずれの画 素形態を用いても数１００個又は数１０００個の多数の画素のアレイを製造する ことができる。例えば、画素は３２μｍの画素ピッチに対応する８００ｄｐｉ（ １インチ当たり）の解像度を有するアレイとして製造される。各画素の垂直方向 の積層形成及び画素積層構造体間の間隔の低減により、この解像度を達成するこ とができる。 上述詳細な説明は基板の上方からの光を受光するように構成したイメージセン サに関連する。上述したように、本発明は背面側から照明される画素アレイにつ いても適用することができ、その取り得る形態を図８に示す。 図８の画素積層構造体は、行導体３２上にわたる例えばＩＴＯのような透明金 属の金属ベースコンタクト層６０を具える。フォトダイオード層Ｐをベースコン タクト層６０上に形成し、キャパシタ誘電体層３６がフォトダイオードＰと重な り合う。選択的に、フォトダイオードＰと誘電体層３６との間に金属層を形成す ることができ、この誘電体層（及び選択的に形成した金属層）は周辺回路の部分 からは除去する。キャパシタは画素積層構造体の頂部コンタクトを形成する金属 のコンタクト層６２を具える。コンタクト層６２により画素の容量は、例えばコ ンタクト開口５２を規定するマスクの整列誤差のようなマスクの整列誤差による 影響を受けない。図８の画素形態を製造するために用いるプロセスは、図２の実 施例の前述した説明から導かれるので、説明しないことにする。 本開示内容を読むことにより、当業者にとって別の変形例が想到される。この ような変形はこの設計において既知の他の構成及び電気的又は電子的回路及びそ の構成要素並びに本明細書において説明した構成に代わりに又はこれに加えて用 いることができる他の構成を含むものである。本願において請求の範囲は特定の 構成の組み合わせとして定型化されているが、本願の開示の範囲は、本願におい て明確に開示された新規な構成及び新規な構成の組み合わせ又は当業者にとって 自明な一般的な構成を含む。

Claims (1)

1. 【特許請求の範囲】 １．絶縁性基板と、 前記基板上に形成され、各々が１個又はそれ以上の画素と関連するコンタク ト領域を規定し、予め定めた第１の幅を有する複数の導体と、 各々が関連する導体の上側に形成した画素積層構造体を具え、この画素積層 構造体が、互いに直列に接続され基板に対して一方が他方の上側に形成されて いるキャパシタ及びフォトダイオードを有し、これらキャパシタ及びフォトダ イオードが基板のほぼ同一の面積を占め、前記キャパシタが金属のコンタクト 層及び誘電体層を含み、前記金属のコンタクト層が前記フォトダイオードに対 して前記誘電体の反対側に形成されている複数の画素とを具え、 前記画素積層構造体の幅を前記関連する導体の第１の幅よりも大きくした感 光性画素アレイ。 ２．請求項１に記載のアレイにおいて、前記各画素積層構造体のキャパシタが関 連する導体の上側に形成され、前記フォトダイオードがキャパシタの上側に形 成され、前記金属コンタクト層が画素積層構造体のベース金属層を形成するア レイ。 ３．請求項１に記載のアレイにおいて、前記各画素積層構造体のフォトダイオー ドが関連する導体の上側に形成され、前記キャパシタがフォトダイオードの上 側に形成され、前記金属のコンタクト層が画素積層構造体の上側コンタクト層 を形成するアレイ。 ４．請求項１から３までのいずれか１項に記載のアレイにおいて、前記各画素積 層構造体のキャパシタが、前記誘電体層とフォトダイオードとの間に形成した 第２の金属層を有するアレイ。 ５．請求項１から４までのいずれか１項に記載の感光性画素アレイを有するイメ ージセンサ。 ６．共通の絶縁性基板上に感光性画素アレイを形成するに当たり、 各々が予め定めた幅を有する複数の導体を前記基板に形成する工程と、 前記基板に複数の層を堆積する工程であって、これらの層が、一方の組が他 方の組の上側に形成されているキャパシタ層の組及びフォトダイオード層の組 を構成し、前記キャパシタ層が少なくとも１個の金属のコンタクト層及び誘電 体層を有し、前記金属のコンタクト層を前記フォトダイオード層の組に対して 前記誘電体層の反対側に形成する層堆積工程と、 前記キャパシタ層及びフォトダイオード層を単一のマスクを用いてエッチン グし、フォトダイオード層により規定されるフォトダイオード及びキャパシタ 層により規定されるキャパシタをそれぞれ有し、これらキャパシタ及びフォト ダイオードが互いに直列に接続されると共に前記基板に対して同一の面積を占 める画素積層構造体を形成し、各画素積層構造体が各導体の上側に形成され、 画素積層構造体のベースが各導体と電気的に接触するようにするエッチング工 程と、 前記画素積層構造体の上側に、各画素積層構造体の頂部と電気的に接触する 第２のコンタクト層を形成する工程とを具え、 前記各画素積層構造体の幅を前記各導体の幅よりも大きくした感光性画素ア レイの製造方法。 ７．請求項６に記載の方法において、前記キャパシタ層が、前記フォトダイオー ド層の組と隣接する第２の金属層をさらに有する方法。 ８．請求項６又は７に記載の方法において、前記キャパシタ層を前記導体の上側 に形成し、前記フォトダイオード層をキャパシタ層の上側に形成し、第１の金 属のコンタクト層が前記導体と接触する方法。 ９．請求項６又は７に記載の方法において、前記フォトダイオード層を前記導体 の上側に形成し、前記キャパシタ層をフォトダイオード層の上側に形成し、前 記第１の金属のコンタクト層が前記第２のコンタクト層と接触する方法。 10．請求項６から９までのいずれか１項に記載の方法において、さらに、基板の 感光性画素アレイの領域への前記キャパシタ誘電体層の堆積を阻止し、又は基 板の感光性画素アレイの領域に堆積したキャパシタ誘電体層を除去する工程を 具える方法。