KR20000064895A - 감광 픽셀 어레이 - Google Patents
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Abstract
어레이는 기판상에 도전체들 상부에 배치된 다이오드-캐패시터 픽셀들과 절연 기판으로 구성한다. 단일 마스크가 픽셀 적층들을 식각하는데 사용되며, 각 픽셀 적층은 도전체 하부보다 넓다. 결과적으로 마스크 정렬은 픽셀 특성들에 영향을 주지 않는다.
Description
여러 가지 픽셀 구성들은 큰 면적의 감광 어레이를 형성하는데 사용된다는 것이 알려져 있다. 일반적으로, 큰 면적 어레이를 갖는 감광 픽셀은 광 다이오드와 같은 광-집속 장치 및 차광 다이오드와 같은 스위칭 장치를 구성한다. 이러한 장치에서, 광 다이오드의 캐패시턴스로 저장된 전하가 감광 픽셀상에 앞서 입사되도록 광 레벨의 표시를 제공하는데 사용된다.
다음으로 알려진 픽셀 구성은 스위칭 장치와 같은 역할을 하는 광 다이오드중 하나와 전하 저장을 위해 필요로 되는 분리 캐패시터중 하나이다. 미국 특허 제 4,797,560호는 각 픽셀이 공통 기판상에 다른 하나 위에 하나가 배열되어 광 다이오드 및 캐패시터가 직렬로 구성되는 감광 픽셀 어레이를 보여준다. 각 픽셀의 캐패시터 및 광 다이오드는 공통 기판상에 배열된 박막층들을 구성한다. 미국 특허 제 4,797,560호에서 각 픽셀은 박막층들의 단일 적층을 구성하며, 이것은 픽셀 구성을 이용하여 영상 센서의 증가된 해상도를 가능하게 하기 위하여 그 적층이 작은 면적을 차지하도록 한다(그 이유는 광 다이오드가 픽셀의 거의 전 영역을 차지할 수 있기 때문이다). 그러나, 이전에 형성된 도전체들 상부에 적층된 픽셀의 정렬은 결정적이며, 각 픽셀의 캐패시턴스는 이러한 정렬에 의존한다.
본 발명은 예컨대 영상 센서들에 사용되는 감광 픽셀(photosensitive pixel) 어레이에 관한 것이다. 본 발명은 특히 영상 센서 픽셀들의 크기 감소를 가능하게 하는 어레이 구성에 관한 것이며, 따라서 증가된 해상도를 갖는 영상 센서가 생산될 수 있다.
도 1은 공지된 구성의 감광 픽셀 어레이를 사용한 영상 센서를 단순화된 형태로 보이는 도면.
도 2는 본 발명에 따른 제 1 픽셀 구성의 단면도.
도 3은 도 2의 픽셀 구성의 평면도.
도 4는 본 발명에 따른 제 2 픽셀 구성의 단면도.
도 5는 도 4의 픽셀 구성의 평면도.
도 6은 도 2의 구성에 기초한 픽셀 어레이의 평면도.
도 7은 도 4에 보인 구성에 기초한 픽셀 어레이의 평면도.
도 8은 본 발명에 따른 제 3 픽셀 구성의 단면도.
본 발명에 따르면:
감광 픽셀 어레이에 있어서,
절연 기판;
상기 기판상에 제공되며, 각각이 하나 또는 그 이상의 픽셀군과 관련된 접촉영역을 정의하고, 미리 설정된 제 1 폭을 갖는 복수개의 도전체들; 및
관련된 도전체 상부에 배치되는 픽셀 적층을 각각 구비하는 복수개의 픽셀들을 구비하며, 상기 픽셀 적층은 상호 직렬로된 캐패시터 및 광 다이오드를 구성하며, 상기 기판에 대하여 상기 캐패시터 및 광 다이오드층 중 하나가 다른 하나의 상부에 배치되고, 상기 캐패시터 및 상기 광 다이오드는 실질적으로 상기 기판 상부에 동일한 영역을 차지하며, 상기 캐패시터는 금속 접촉층 및 유전체층을 포함하고, 상기 금속 접촉층은 광 다이오드에 대해 상기 유전체층의 반대면상에 배치되며, 상기 픽셀 적층의 폭은 상기 관련된 도전체의 폭보다 더 큰 감광 픽셀 어레이를 제공하는 데 있다.
본 발명에 따른 픽셀 구성에서, 캐패시터의 금속 접촉층은 픽셀 적층의 남아있는 부분들과 동일한 형태를 갖는 픽셀 적층에 대한 주변 접촉 영역을 제공한다. 결과적으로, 픽셀 적층의 정렬은 각 픽셀의 캐패시턴스상에 영향을 미치지 않는다. 픽셀 적층은 도전체의 폭보다 더 큰 폭을 가지며, 따라서 도전체들 상부의 각각의 픽셀 적층의 횡 위치가 중요하지 않다. 게다가, 픽셀 적층내 상기 층들은 기판을 덮는 층들로부터 상기 픽셀 적층들을 형성하기 위하여 단일 마스크를 사용하여 모두 식각될 수 있으며, 따라서, 각 픽셀 적층의 형성은 상이한 식각 마스크의 정렬을 필요로 하지 않는다.
각 픽셀 적층의 캐패시터는 캐패시터 상부에 배치된 광 다이오드와 함께 그 관련된 도전체 상부에 배치된다. 이러한 방법으로, 금속 접촉층은 픽셀 적층의 베이스를 형성하며, 따라서 (더욱 작은)도전체들 상부에 적층의 정렬이 픽셀 특성들에 영향을 미치지 않는다.
다른 방법으로, 각 픽셀 적층의 광 다이오드는 광 다이오드 상부에 배치된 캐패시터와 함께 그 관련된 도전체 상부에 배치될 수 있다. 이러한 방법으로, 금속 접촉층은 픽셀 적층의 상부 접촉층을 형성한다.
각 픽셀 적층내 광 다이오드는 가급적이면 일련의 비정질 실리콘 반도체층들로 구성하며 상기 캐패시터에서 사용된 것과 동일한 건식 식각 공정을 이용하여 식각된다.
픽셀들은 행들 및 열들로 배열되며, 각각은 행 및 열 도전체들에 관련되고, 기판 상부에 제공된 도전체들은 열 도전체들을 정의한다. 그러므로, 픽셀 어레이는 큰 두 개의 치수를 갖는 영상 센서의 감광 어레이를 형성한다.
본 발명은 또한,
각각이 미리 설정된 폭을 가지는 상기 기판상의 복수개의 도전체들을 규정하는 단계;
캐패시터층들의 세트와 광 다이오드층들의 세트를 가지며 하나의 세트가 다른 하나의 세트 상부에 배치되고 상기 캐패시터층들이 적어도 제 1 금속 접촉층 및 유전체 절연층을 포함하며 상기 금속 접촉층이 상기 광 다이오드층들의 세트에 대해 상기 유전체 절연층의 반대편에 배치되는, 상기 기판 상부에 복수개의 층들을 침적하는 단계;
픽셀 적층을 형성하기 위해 단일 마스크를 이용하여 상기 캐패시터층과 광 다이오드층을 식각하는 단계로서, 각 적층은 상기 기판 상부에 동일한 영역을 차지하고 상기 광 다이오드층들에 의해 규정된 광 다이오드와 상기 캐패시터층들에 의해 규정된 캐패시터를 직렬로 구비하며, 각 픽셀 적층들이 각기 도전체 상부에 제공되며 상기 픽셀 적층의 베이스가 상기 각각의 도전체와 전기적으로 접촉되어있는, 상기 캐패시터층과 광 다이오드층들을 식각하는 단계; 및
각 픽셀 적층의 상부와 전기적으로 접촉이 이루어지도록 상기 픽셀 적층들 상부에 제 2 접촉층을 제공하는 단계를 구비하며, 각 픽셀 적층의 폭이 각 도전체의 폭보다 큰 감광 픽셀 어레이 제조 방법을 제공한다.
전술한 바와 같이, 각 픽셀 적층을 형성하기 위하여 단일 마스크의 사용은 개개별의 마스크들의 정확한 정렬을 위한 필요성이 없어진다.
캐패시터 유전체층은 남아있는 층들의 적용전에 감광 픽셀 어레이 바깥쪽 기판 영역들로부터 예컨대 식각 기술을 사용하여 제거된다. 다른 방법으로, 마스크는 기판의 그들 영역들에서 캐패시터 유전체의 침적을 방지한다. 이러한 방법으로, 감광 픽셀 어레이 바깥쪽에 형성된 적층들은, 주변회로가 다이오드들로부터 형성되도록 가능케하며 단지 다이오드층으로 구성한다.
캐패시터층들은 광 다이오드층들의 세트와 인접하는 제 2 금속층을 더 구성하며, 이러한 제 2 금속층은 주변 회로내 다이오드들을 위한 베이스 콘택들을 정의하고, 주변 회로 다이오드들의 수행도 특히, 주변 회로의 트랙들에 다이오드들의 연결 저항을 향상시킬 수 있다.
도전체들은 기판 상부에 크롬층을 침적함으로써 형성되며 습식 식각 기술을 사용하여 미리 설정된 폭의 도전체들을 형성한다.
도 1은 감광 픽셀 어레이를 사용한 영상 센서의 기본 구성요소들을 단순화된 형태로 보인다. 센서(10)는 행 및 열 도전체들(14,16)에 관련된 픽셀들(12)의 행들과 열들을 구성한다. 픽셀(12)은 행 드라이버 회로(18)에 의해 행 도전체들(14)에 인가된 행 펄스들에 의해서 어드레스된다. 신호들은 열 판독 회로(20)를 사용하여 열 도전체들(16)에 의하여 픽셀(12)로부터 독출된다. 본 기술분야에서 숙련된 자들은 영상 센서를 동작하기 위한 상이한 기술들을 인식할 것이며 가능한 동작 방식들의 상세한 기술을 생략할 것이다.
픽셀(12)은 공통 기판상에 형성되며 픽셀 어레이(22)를 함께 형성한다. 게다가, 행 드라이버 회로(18) 및 열 판독 회로(20)의 부분들도 또한 공통 기판상에 형성된다. 예컨대, 둘중의 어느 한쪽 회로는 멀티플렉서들, 정전기 방지 다이오드들 또는 변조 회로들을 포함하며, 그것은 픽셀 어레이(22)의 기판상에 집적될 수도 있다. 멀티플렉서 회로들의 경우에, 이것은 공통 기판에 다수개의 접속을 감소시키는 것을 가능케 한다.
도 1에 보인 픽셀(12)은 각각의 행 도전체(14) 및 열 도전체(16) 사이에서 직렬로 연결된 광 다이오드(P) 및 캐패시터(C)로 각각 구성한다. 열 도전체(16)는 열 판독 회로(20)에 의해 일정한 전위에서 유지되며, 따라서 열 도전체(14)에 인가된 신호들은 광 다이오드(P)가 순방향 바이어스되거나 또는 역방향 바이어스되는지를 결정한다. 광 다이오드(P)가 역방향 바이어스될 때, 광 다이오드상의 소정의 광 입사는 캐패시턴스(C) 방전 효과를 가지는 전류를 발생시킨다. 행 펄스가 광 다이오드(P)를 순방향 바이어스로 행 도전체(14)에 연속적으로 인가될 때, 전류는 각 행 도전체(14) 및 열 도전체(16) 사이에서 캐패시턴스(C)를 충전하도록 흐른다. 이러한 전류는 측정된 픽셀상에서 이전의 입사 광 세기 값을 구하기 위하여 열 판독 회로들(20)에 의해 측정된다.
도 2는 도 1에서 보인 광 다이오드 및 캐패시터 배치를 수행하기 위한 본 발명에 따른 제 1 픽셀 구조의 단면도를 보인다.
픽셀(12)는 공통 기판(30) 예컨대, 유리 기판상에 제공된다. 열 도전체들(14)은 크롬 트랙들(32)의 형태로 기판(30) 상부에 제공된다. 트랙들(32)은 후술되는 것과 같은 각 픽셀 적층의 폭보다 작은 폭(W)을 갖는다. 도 2의 실시예에서, 각 픽셀의 캐패시터(C)는 크롬 트랙(32)상에 배치되며 베이스 접촉, 유전체층(36) 및 금속 상부 접촉(38)으로 정의하는 금속 접촉층(34)으로 구성한다. 유전체층은 예컨대, 수소화 실리콘 질화층을 구성한다. 각 픽셀의 광 다이오드(P)는 캐패시터(C) 상부에 배치되며 광 다이오드 구조를 정의하는 비정질 실리콘층을 구성한다. 예컨대, 광 다이오드는 캐패시터(C) 상부에 배치된 n 형 반도체층, n 형층 상부에 배치된 진성 반도체층 및 진성 반도체층 상부에 배치된 p 형 반도체층으로 구성한다. 이들 층들은 도 2에서는 상세히 나타나지 않는다.
도 2에서 보여진 예에서, 픽셀은 픽셀 상부로부터 광을 수신하도록 배치되며, 이러한 목적 때문에 투명 전극층(40) 예컨대, ITO(Indium Tin Oxide)은 광 다이오드(P) 상부에 제공된다. 이러한 이유로, 전술한 n-i-p 구조는 광 다이오드의 광 수신면에서 (더욱 얇은) p-층이 오히려 좋다. 결과적으로, 금속 접촉층(42)은 ITO 층(40) 상부에 침적되며 각 행 도전체(14)에 대한 접촉으로써 역할을 한다.
행 도전체(14)는 보호층(46)내 개구(52)를 통하여 접촉층(42)과 접촉으로 이루어진 금속층(44)에 의하여 정의된다.
다음에 기술되는 바와 같이, 픽셀 적층의 외부 치수들은 단일 마스크에 의해 정의되며, 따라서 적층의 형성은 어떤 마스크들의 부정합에 민감하지 않다. 더욱이, 적층의 금속 베이스층(34)는 캐패시터(C)가 일정한 유효 접촉 면적을 갖는 것을 보장하며 그것에 의해 일정한 캐패시턴스도 역시 금속 트랙(32) 상부에 픽셀 적층의 부정합에 민감하지 않다. 결과적으로, 마스크는 좀더 정확하고 값비싼 투사 시스템들보다 차라리 접촉 또는 근접 정렬자들을 사용하여 정렬할 수 있다. 적층된 픽셀 구조의 사용도 역시 각 픽셀의 광 다이오드 및 캐패시터가 픽셀내에서 최대의 면적을 차지하는 것을 가능케하며, 그것에 의해 픽셀의 크기 감소(주어진 광 다이오드 면적에 대한)와 그 픽셀 어레이를 사용하여 그 결과로서 영상 센서의 해상도 증가를 가능케 한다.
기판에 관련하여 광 다이오드(P) 상부에 캐패시터(C)를 배치하는 것도 역시 가능하다. 이러한 경우에, 캐패시터의 금속 접촉층은 픽셀 적층의 상부에 있으며, 픽셀의 상부에서 접촉이 마스크 부정합에 민감하지 않으며 캐패시턴스가 일정하게 유지되는 것이 보장된다. 이 다른 픽셀 구조는 후방 조도 시스템에 적합하다. 이때 p-i-n 다이오드 구조가 적절하며 따라서 p-형 비정질 실리콘이 기판에 인접한다. 투명 베이스 접촉도 역시 열 도전체 및 광 다이오드 사이에 제공된다.
도 2에 보여진 픽셀 구조에 의한 공정들은 생성될 수 있으며, 사용 가능한 재료들이 지금 기술될 것이다.
본 기술분야에서 숙련된 자들이 아래에 기술된 기본 동작들에 부가하여 다양한 종래 공정들 예를들면 반복되는 세정, 린싱 및 건조 단계들에 대한 필요성을 인식할 수 있기 때문에, 공정 단계들 전체가 상세히 기술되지는 않는다.
초기에, 크롬층이 예컨대 스퍼터링 공정에 의해 전체 기판(30)상에 침적되며, 수반하는 습식 식각으로 열 도전체들(16)을 정의하는 트랙들(32)을 형성한다. 물론, 임의의 도전층이 트랙들을 형성하는데 사용될 수 있으며, 크롬은 단지 적절한 금속층의 한 예일 뿐이다.
열 도전체들은 픽셀 적층들의 폭(동일한 횡 방향에서)보다 작은 폭을 가지도록 정의된다. 그러므로, 픽셀 적층들의 약간의 횡 부정합이 캐패시터와 트랙들 사이 연결에 영향을 미치지는 못한다. 더욱이, 열 도전체들이 선형 트랙들로서 제공되며, 픽셀 적층들의 세로 부정합(트랙들 방향에 따라서)도 역시 도전체들과 픽셀들의 올바른 전기적 연결에 영향을 미치지는 못한다. 도전체들은 트랙들을 침적하는데 사용된 공정 기술들에 의존하여 최소 폭을 가지며, 트랙 폭이 더욱 작아지면 질수록, 픽셀 적층들의 횡적 위치는 더욱 더 결정적이지 않게 된다. 물론, 행들 및 열들의 기능들은 상호 교환될 수 있으며, 따라서 기판상의 도전체들은 행 도전체들을 정의할 수 있다. 다른 방도로, 그 어레이는 별도로 예를들면 픽셀 선형 어레이로서 구성될 수 있으며, 그러므로 트랙들(32)은 틀림없이 정렬되어진 픽셀 상부의 베이스 접촉들로서만 단지 고려되어져야 한다.
그 다음에 캐패시터 베이스층 및 유전체는 트랙들 상부에 형성된다. 이들 층들은 텅스텐 베이스층(34)(스퍼터되어진) 및 실리콘 질화 유전체층(플라즈마 강화된 화학 기상 침적 공정, PECVD 에 의해 형성되는)으로 구성하며, 그들은 전체 기판(30) 상부에 침적된다. 게다가 또, 다른 유전체층들 뿐만아니라 다른 베이스층들이 고려될 수 있다. 베이스층(34)이 트랙(32)의 금속과 상이한 금속으로 형성되는 것 바람직하며, 따라서 에천트(etchant)가 트랙(32)의 재료에 각각 민감하지 않으며 픽셀 적층의 금속 베이스층(34)에 대해 선택될 수 있다. 이것은 식각 공정의 다음 서술로부터 명백할 것이다.
이 단계에서, 픽셀 어레이(22) 바깥측면에서 기판(30)의 영역상에 식각 단계를 수행하는 것이 바람직하다. 예컨대, 이들 영역들은 픽셀 어레이(22) 바깥측면에 떨어진 행 드라이버 회로(18) 또는 열 판독 회로(20)(도 1)의 부분들에 위치될 수 있다. 그러므로, 건식 또는 습식 식각 공정은 기판(30)의 그들 영역들상의 트랙들(32)을 실질적으로 그대로 두고서 기판(30)의 주변 영역들로부터 유전체층(36)을 제거하도록 그리고 선택적으로 베이스층(34)를 제거하도록 수행된다. 전술한 바와 같이, 에천트는 트랙들(32)에 손상을 주지 않는 것이 필요로 되며, 그러므로 트랙들의 재료에 상대적으로 영향을 주지 않는다. 물론, 트랙들이 금속 베이스층과 상이한 재료로 형성되어져야 한다. 이들 층들을 제거하는 대신에, 기계적 마스크는 주변 회로 상부에 적어도 유전체층(36)의 침적을 방지하는데 사용된다. 기계적 마스크는 유전체층(36)(그리고 선택적으로 베이스층(34))의 침적 동안에 행 드라이버 회로 및/또는 열 판독 회로(20)을 단순히 차폐한다.
그 다음에 제 2 금속층(38)은 예컨대 스퍼터링에 의해 침적된다. 그 금속은 예컨대 텅스텐과 같은 제 1의 금속층(34)과 오히려 동일하다. 이 층은 캐패시터 및 광 다이오드 사이에 전기적 접촉을 제공한다. 그러나, 그 층(38)은 선택적이며 만일 유전체층(36) 및 비정질 실리콘 광 다이오드층들 사이의 직접 접촉이 적절하게 된다면 생략할 수도 있다. 특히, 캐패시터 구조내 횡 도전은 필요치 않으며, 따라서 유전체 및 비정질 실리콘 사이의 직접 접촉은 캐패시터 및 광 다이오드 사이에 충분한 도전을 줄 수 있다.
그 다음, 광 다이오드(P)의 비정질 실리콘층들이 예컨대 PECVD 공정들을 사용하여 제 2 금속층 상부에 침적된다.
픽셀 적층의 최종 층들은 투명 ITO 층(40) 및 접촉층(42)이며, 스퍼터링에 의해 침적된다. ITO 층은 반사 방지층을 제공한다. 가급적이면 크롬층인 접촉층(42)은 이어지는 실리콘 질화층(46)을 침적하는데 사용되는 플라즈마에 의해 ITO의 감소를 막는데 필요로 된다. 접촉층(42)은 만일 투명 층이 적절한 전기적 접촉을 제공한다면 생략될 수 있다.
이 단계에서, 전체 픽셀 어레이(22)는 픽셀 적층들을 정의하는 층들에 의하여 덮혀지며, 픽셀 어레이(22)의 바깥쪽에 기판(30)의 영역들은 다이오드층들에 의해서만 덮혀진다.
픽셀 적층들을 형성하기 위하여, 단일 마스크가 적용되어 화살표(50)로 표시된 바와 같이 픽셀 적층들에 대응하는 픽셀 어레이(22)의 영역들을 차폐한다. 이 마스크는 픽셀 적층들에 대응하는 영역들상에 침적된 종래의 포토레지스트층을 구성한다. 포토레지스트층은 자외선으로 레지스트층의 불필요한 영역을 노출시키고 노출된 영역들을 식각함으로써 형성된다.
단 하나의 마스크로 적절하며, 어레이는 처음에 상부 크롬 접촉층(42) 및 ITO 층(40)을 제거하는 습식 식각 공정이 쉽다. 이들 습식 식각 공정들 동안에, 트랙들(32)의 크롬은 영향을 받지 않는다. 그 이유는 그것이 광 다이오드층들의 비정질 실리콘으로 덮혀 있기 때문이다. 그 후, 어레이는 동일한 마스크를 사용하여 비정질 실리콘층들과 캐패시터층들을 제거하는 건식 식각이 쉬우며, 그것에 의해 픽셀 어레이(22)내에 픽셀 적층들이 남는다. 건식 식각 공정은 픽셀 적층들간 크롬 트랙들(32)상에 상대적으로 거의 영향을 주지 않으며, 따라서 열 커넥터들은 손상되지 않는다. 이것이 가능케 하기 위하여, 트랙들(32)은 캐패시터층들과 상이한 금속으로 형성된다. 예컨대, 크롬보다 매우 높은 비율로 텅스텐을 투과하는 식각 공정이 선택될 수 있다. 그 식각 공정은 또한 픽셀 어레이(22) 바깥측 영역들내에서 기판상에 개개별 다이오드들을 제공하며, 행 드라이버 회로(18) 및/또는 열 판독 회로(20)의 부분을 형성하도록 기판(30)상에 회로군을 형성하는데 사용될 수 있다.
이 두 단계 식각 공정(단일 마스크를 사용) 대신에, 적절한 에천트가 픽셀 적층들을 정의하는 모든 층들을 제거하는 데 이용가능하다면 픽셀 적층들은 단일 건식 식각 공정이 쉽다. 단일 식각 단계가 수행될 것이라면, 트랙(32)의 금속은 단일 에천트에 민감하지 않아야 하며, 따라서 상이한 금속은 픽셀 적층들내 모든 다른 금속층들에 대하여 트랙(32)으로 사용되어져야 한다. 그러므로, 캐패시터 및 광 다이오드층들을 위한 재료의 선택은 식각 필요성으로 선택될 것이다.
픽셀 적층의 식각 이후, 비록 어떤 적절한 절연 보호층이 적용될 수 있지만, 보호층(46)이 전체 픽셀 어레이(22) 상부에 침적되며, 수소화 실리콘 질화막을 구성한다.
개구(52)들은 접촉층(42)을 노출하는 각 픽셀 적층 상부에 구멍을 형성하기 위하여 각 픽셀 적층내부로 식각된다. 종래 마스킹 공정은 이러한 목적을 위하여 다시 이용된다. 개구(52)들은 행 도전체들(14)이 각 픽셀 적층의 상부와 접촉하도록 하고 광이 픽셀들로 진입하도록 하기 위하여 사용된다.
최종적으로, 상부 금속층(44)이 어레이 상부에 침적되며 행 도전체들(14)을 정의하기 위하여 뒤따르는 마스크를 사용하여 식각된다. 에천트는 선택되어 금속층들(42, 44)을 제거하지만, ITO 층(40) 또는 보호층(46) 상에는 상대적으로 거의 영향을 주지 않는다. 따라서, 이러한 최종 식각 단계는 행 도전체들(14)을 정의하고 투명 ITO 층(40)을 통한 광 통과가 광 다이오드 구조로 통과 가능케하는 금속(크롬) 접촉층(42)내에 개구들을 형성하는데 모두 사용된다.
행 및 열 도전체들의 정렬이 도 3에서 보이는 바와 같은 픽셀의 평면도로부터 가장 잘보여진다. 상부 금속층(44)은 픽셀을 가로질러 신장하는 행 도전체(14)를 정의한다. 상부 금속층이 식각될 때, 보호층은 각 픽셀 적층의 엣지를 보호하기 위한 차폐부로서 역할을 하며, 반면에 윈도우(52)내 보호층에서, 접촉층(42)은 식각되어 없어져 버리므로 ITO 층(40)은 노출된다. 도 3에서 해치된(hatched) 영역은 ITO 층(40)의 노출된 부분들을 가리킨다. 보호층(46)은 어레이를 덮으며, 윈도우(52)에 의해 정의된 개구들에서만 단지 제거된다. 광(light)은 도 3에서 해치된 영역을 통하여 픽셀 적층으로 입사될 수 있다.
도 2 및 도 3에서 보이는 픽셀 정렬은 상기 층들(32,44)에 의해 정의된 도전체들(14,16)이 픽셀 적층을 통하여 단지 오버랩(overlap)된다는 이점을 가진다. 따라서, 행들 및 열들간의 캐패시터 연결이 최소로 유지된다. 더욱이, 이러한 구성은 픽셀 적층이 픽셀 적층들간의 간격 d로 픽셀의 최소 면적을 차지하도록 하며, 올바른 위치 및 픽셀 적층들의 형성과 동시에 달성될 수 있는 최소 가능 간격으로 축소될 수 있다.
열 교차(cross-over) 캐패시턴스에 대한 행의 축소는 열 판독 회로상의 전체 용량성 부하에서 감소를 가능케하며, 가능한 신호 대 잡음비를 향상시킨다.
도 4에 보이는 다른 픽셀 구성은 동일한 층들이 픽셀 적층을 구성하는 것이다. 이러한 이유 때문에, 동일한 참조부호들은 도 2에서 사용되었던 것이며, 픽셀 적층들을 침적하기 위한 과정은 기술되지 않는다. 접촉층(42)과 텅스텐 베이스된 접촉들(34) 사이에 모든 층들을 식각함으로써, 픽셀 적층이 형성된 후, 도 2의 구조에서와 같이 실리콘 질화 보호층(46)이 다시 적용된다. 윈도우(52)는 접촉층(42)를 그대로 두고서 보호층(46)내에서 개방된다. 다시, 이것은 도 2의 픽셀 구성을 위해 사용된 과정과 일치한다. 한번 더, 픽셀 어레이는 크롬 및/또는 알루미늄으로 이루어진 상부 금속층(44)으로 덮히며, 이어서 행 도전체들(14)을 형성하도록 식각된다. 도 4의 예로, 행 도전체들(40)의 정렬은 각 픽셀 적층에 선형 행이 스트랩(strap) 연결들로 정의한다. 도 4에서 보여진 도전체(44)의 부분이 픽셀 적층에 매듭(tie)으로 나타나며, 이것은 도 5를 참조하여 더욱 명확하게 보여진다. 다시, ITO 층(40)이 광을 입사하기 위하여 노출되는 이유로 해치된 영역은 픽셀 적층의 부분으로 나타나며, 도 5에서 행 도전체(14)의 스트랩 양쪽중 하나의 측면상에서 그 노출된 영역들이 도 4의 횡단면도에서 보여질 수 있다.
도 4에 보여진 픽셀 구성의 이점은, 만일 매듭 영역내 층(44)에서 불연속성이 발생한다면, 그 관련된 픽셀만의 동작이 영향을 받게 된다는 것이다. 도전체(44)가 계단형의 윤곽위에 놓이기 때문에 픽셀 적층의 상부에 층(44)의 연결은 기계적 결함들로 가장 손상을 입기 쉬운 영역이며, 스텝 커버리지(step coverage) 문제들을 일으킨다. 도 2의 픽셀 배열에서, 디세이블되는 픽셀들의 전체 행에서 도전체내에 어떤 파괴가 초래될 수 있다.
도 5의 픽셀 구성은 더욱 높은 교차 캐패시턴스를 가지며 픽셀 적층들이 기판 영역의 더욱 작은 부분들로 차지한다.
도 6 및 7은 각각 도 2 및 3, 도 4 및 5의 어레이내에 배열된 픽셀 배열을 보인다. 단지 비록 4개의 완전한 픽셀들이 보여지지만, 수백 또는 수천의 픽셀 어레이가 상기 둘중 하나의 픽셀 구성을 사용하여 제조될 수 있다는 것은 쉽게 알 수 있을 것이다. 예를들면, 픽셀들은 32 마이크로미터의 픽셀 피치에 상응하는 800 dpi(인치당 점들)의 해상도를 갖는 어레이내에서 제조되고 있다. 각 픽셀의 수직 적층, 그리고 픽셀 적층들간 공간 d의 감소는 이러한 해상도를 달성할 수 있도록 한다.
앞서 상세한 서술은 기판 상부로부터 광을 수신하도록 적용된 영상 센서 픽셀에 관한 것이다. 전술한 바와 같이, 본 발명은 또한 백-조명 픽셀 어레이에 적용될 수도 있으며, 하나의 가능한 구성이 도 8에 보여진다.
도 8내 픽셀 적층은 열 도전체들(32) 상부의 투명 금속 예컨대 ITO로 된 금속 베이스 접촉층(60)을 구성한다. 광 다이오드층들(P)은 베이스 접촉층(60) 상부에 제공되며, 캐패시터 유전체층(36)은 그 광 다이오드(P)의 상부에 놓여진다. 선택적으로, 금속층은 광 다이오드(P) 및 유전체(36) 사이에 제공되며, 유전체( 및 임의의 금속층)는 주변 회로에서 제거된다. 다시, 캐패시터는 픽셀 적층의 상부 접촉을 형성하는 금속층(62)을 구성한다. 다시 접촉층(62)은 픽셀의 캐패시턴스가 마스크 부정합 예컨대 접촉 개구들(52)을 정의하는 마스크의 부정합에 영향을 받지 않도록 보장한다. 도 8의 픽셀 구성의 제조에 사용된 공정들은 도 2의 실시예에서의 전술한 것으로 쉽게 도출할 수 있기 때문에 기술되지 않을 것이다.
다른 변경들이 본 발명의 발현으로부터 읽을 수 있다는 것은 본 기술분야에서 숙련된 자들에는 명백할 것이다. 그러한 변경들은 설계에서, 전기 또는 전자 회로 및 그의 성분 부분들에서 이미 기술된 특징들 대신 또는 부가하여 사용될 수 있는 이미 공지된 다른 특징들을 포함한다. 비록 청구항들이 특징들의 특별한 조합들로 이러한 응용내에서 공식화되었을 지라도, 그것은 본 응용의 발현의 범위가 어떠한 새로운 특징 또는 여기에서 기술된 명백하거나 암시적인 특징들의 어떠한 새로운 조합들 또는 본 기술분야에서 숙련된 자들에게 명백한 상기 특징들의 하나 또는 그 이상의 어떠한 총체를 포함하며, 그것이 현재 청구된 어느 청구항과 동일한 발명에 관련되는 지 아닌지와 그것이 본 발명에서 해결하려는 것과 동일한 모든 또는 임의의 기술적 문제들이 완화되는지 어떤지를 이해하여야 할 것이다. 여기서 출원인들은 새로운 청구항들이 본원 또는 그로부터 도출된 더 이상의 출원을 수행하는 동안 그러한 특징들 및/또는 그러한 특징들의 조합들로 공식화될 수 있다는 것을 주지시킨다.
본 발명은 영상 센서 장치에서 사용이 적합하다.
Claims (10)
- 감광 픽셀 어레이에 있어서,절연 기판;상기 기판상에 제공되며, 각각이 하나 또는 그 이상의 픽셀군과 관련된 접촉영역을 정의하고, 미리 설정된 제 1 폭을 갖는 복수개의 도전체들; 및관련된 도전체 상부에 배치되는 픽셀 적층을 각각 구비하는 복수개의 픽셀들을 구비하며, 상기 픽셀 적층은 상호 직렬로된 캐패시터 및 광 다이오드를 구성하며, 상기 기판에 대하여 상기 캐패시터 및 광 다이오드층 중 하나가 다른 하나의 상부에 배치되고, 상기 캐패시터 및 상기 광 다이오드는 실질적으로 상기 기판 상부에 동일한 영역을 차지하며, 상기 캐패시터는 금속 접촉층 및 유전체층을 포함하고, 상기 금속 접촉층은 광 다이오드에 대해 상기 유전체층의 반대면상에 배치되며, 상기 픽셀 적층의 폭은 상기 관련된 도전체의 폭보다 더 큰 감광 픽셀 어레이.
- 제 1 항에 있어서,각 픽셀 적층의 캐패시터는 상기 관련된 도전체 상부에 배치되며 상기 광 다이오드는 상기 캐패시터 상부에 배치되고, 상기 금속 접촉층은 상기 픽셀 적층의 베이스 금속층을 형성하는 감광 픽셀 어레이.
- 제 1 항에 있어서,각 픽셀 적층의 광 다이오드는 상기 관련된 도전체 상부에 배치되며 상기 캐패시터는 상기 광 다이오드 상부에 배치되고, 상기 금속 접촉층은 상기 픽셀 적층의 상부 접촉층을 형성하는 감광 픽셀 어레이.
- 제 1 항 내지 제 3 항중 어느 한 항에 있어서,각 픽셀 적층의 상기 캐패시터가 상기 유전체층 및 상기 광 다이오드 사이에 배치된 제 2 금속층을 더 포함하는 감광 픽셀 어레이.
- 선행하는 청구항들 중 어느 하나의 청구항의 감광 픽셀 어레이를 구비하는 영상 센서.
- 공통 절연 기판상 감광 픽셀 어레이 제조 방법에 있어서,각각이 미리 설정된 폭을 가지는 상기 기판상의 복수개의 도전체들을 규정하는 단계;캐패시터층들의 세트와 광 다이오드층들의 세트를 가지며 하나의 세트가 다른 하나의 세트 상부에 배치되고 상기 캐패시터층들이 적어도 제 1 금속 접촉층 및 유전체 절연층을 포함하며 상기 금속 접촉층이 상기 광 다이오드층들의 세트에 대해 상기 유전체 절연층의 반대편에 배치되는, 상기 기판 상부에 복수개의 층들을 침적하는 단계;픽셀 적층을 형성하기 위해 단일 마스크를 이용하여 상기 캐패시터층과 광 다이오드층을 식각하는 단계로서, 각 적층은 상기 기판 상부에 동일한 영역을 차지하고 상기 광 다이오드층들에 의해 규정된 광 다이오드와 상기 캐패시터층들에 의해 규정된 캐패시터를 직렬로 구비하며, 각 픽셀 적층들이 각기 도전체 상부에 제공되며 상기 픽셀 적층의 베이스가 상기 각각의 도전체와 전기적으로 접촉되어있는, 상기 캐패시터층과 광 다이오드층들을 식각하는 단계; 및각 픽셀 적층의 상부와 전기적으로 접촉이 이루어지도록 상기 픽셀 적층들 상부에 제 2 접촉층을 제공하는 단계를 구비하며, 각 픽셀 적층의 폭이 각 도전체의 폭보다 큰 감광 픽셀 어레이 제조 방법.
- 제 6 항에 있어서,상기 캐패시터층들은 광 다이오드층들의 세트에 인접하는 제 2 금속층을 더 구비하는 감광 픽셀 어레이 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 캐패시터층들은 상기 도전체들 상부에 제공되며, 상기 광 다이오드층들은 상기 캐패시터층들 상부에 제공되고, 그에 의해 상기 제 1 금속 접촉층은 상기 도전체와 접촉되는 감광 픽셀 어레이 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 광 다이오드층들은 상기 도전체들 상부에 제공되며, 상기 캐패시터층들은 상기 광 다이오드층들 상부에 제공되고, 그에 의해 상기 제 1 금속 접촉층은 상기 제 2 접촉층과 접촉되는 감광 픽셀 어레이 제조 방법.
- 제 6 항 내지 제 9 항중 어느 한 항에 있어서,상기 감광 픽셀 어레이 바깥쪽 기판 영역들로의 상기 캐패시터 유전체층의 침적을 방지하거나 제거하는 단계를 더 구비하는 감광 픽셀 어레이 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |