JP2000508475A - 極広帯域で低インピーダンスのフローティングプレートキャパシタ - Google Patents

極広帯域で低インピーダンスのフローティングプレートキャパシタ

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Abstract

(57)【要約】 フローティングプレート形状の電極（１６）、フローティングプレート形状の電極（１６）と重なる少なくとも２つのプレート電極（２０、２２）、及びそれらの間に設ける誘電体層（２４）を含むキャパシタ。結果として得られる構造は、１０ＧＨｚ程度の高さの周波数で高い２系統の挿入損失を示す。顕著に、キャパシタは、１ＧＨｚから１０ＧＨｚの範囲で−４０ｄＢ以上の挿入損失を示す。

Description

【発明の詳細な説明】 発明の名称 極広帯域で低インピーダンスのフローティングプレートキャパシタ 発明の背景 本発明は、半導体に適用される平行平板キャパシタに関し同様に減結合キャパ シタに関する。さらに詳しくは、本発明は、典型的には減結合に応用されるディ スクリートで低インダクタンスのキャパシタに関する。 パワー（電力）分配システムでは、集積回路（ＩＣｓ）及び他のデバイス（装 置）に安定したノイズのない電力を引き渡すことが目的となる。このことを定量 的に実現する１つの方法は、電力分配インピーダンスが、チップから見て、ある 値以下でなければならず、何にもまして周波数範囲が重大である。その値は、最 大の電流を取り出したときのチップの電圧降下或いはノイズ許容度によって決定 される。例えば、５Ｖ電源から５Ａを取り出すチップで５％の電圧許容度である ものに対して許容されるＤＣ降下を単純に考えると、チップ側から見た全パワー 分配インピーダンスは、５０ミリオーム以下でなければならない。ＡＣノイズに ついては、タイムドメイン等価回路シミュレーションが通常行われるが、これは デジタル回路構造体では広帯域の周波数が発生されているからである。同時スイ ッチングドライバはｄｉ／ｄｔノイズを発生し、どこかで、Ｈ．Ｂ．バコグル(B acogle)、「ＶＬＳＩの回路、相互接続、及びパッケージング」、第７章、アデ ィソン・ウェズレイ(Addison-Wesley)、１９ ９０年において徹底的に記述されており、ここに引用することによって説明にか える。 キャパシタは、減結合、またはＤＣ電力供給回路上のＡＣノイズのバイパスの ために幾年も使用されてきている。これらのキャパシタは、参考までにいうと、 回路構造体、典型的には半導体回路の変動する電流要求に対する局在エネルギー 蓄積を供給し、従ってＤＣ電力を安定させるものと考えることができる。 低周波数において、ほとんど全部のキャパシタはＡＣ信号の減結合に有効であ る。通常多くのキャパシタがプリント回路板上で使用され、ＡＣ信号に対して極 低インピーダンスの経路となり、一方でＤＣ分離を維持する。例えば、１０から １００μＦのタンタル電界コンデンサは、全回路基板に対して最大エネルギー蓄 積でかつ低周波減結合を提供し、一方０．１μＦのセラミックチップキャパシタ は、全ての集積回路で高周波ノイズを接地する局在経路（ローカルパス）を提供 する。 このような分配容量の構成は、デジタルシステムのクロック周波数が１０から ２０ＭＨｚのような比較的低い場合に良く動作する。しかし、クロック周波数が １００ＭＨｚを超えて増加すると、従来のキャパシタでは限界がある。問題は、 実はキャパシタがインダクタンス及び抵抗成分をも示し、このインダクタンスは 高周波で問題を起こす。 この点については、キャパシタは一連のＲＣＬ回路に変更することができる。 インダクタンスは、平板であるプレートの有限の寸法とプレートが残りの回路に 接続されている通り道とによって存在し、後者は高周波周において大きな影響を 及ぼす。残りの回路にプレートを接続する導電体の制限された寸法は、小さいが 有限のインダク タンスを与える。適当なサイズのキャパシタにおいてさえも、結果として生じる インダクタンス・キャパシタンス（ＬＣ）の組み合わせは、相当低い数周波数で 共鳴を起こす。例えば、典型的な０．１μＦのセラミックチップキャパシタ（寸 法０．１２ｉｎｃｈ×０．０６ｉｎｃｈ）は、約５００ｐＨの自己インダクタン スを有し、２０ＭＨｚあたりで自己共振する。ＤＣから２０ＭＨｚあたりまでは 、インピーダンスが１５０ミリオームのレベルまで減少すが、２０ＭＨｚを超え ると、インピーダンスが増加し、キャパシタは減結合の効率が失われてしまう。 このことから分かるように、キャパシタは４端子デバイスと考えることができ、 その機能は、一組の端子に課されるＡＣ攪乱が他の組の端子から結合されること を除去するというものである。マイクロ波の用語において、この２ポートネット ワークは、２ポート間の高い挿入損失（Ｓ12）を有効なものとしなければならな い。 また、有効な減結合に有害なのは、減結合キャパシタが接続される減結合キャ パシタが接続されるＩＣ（集積回路）チップ自身とプリント回路配線板の分配面 との間のインダクタンスである。このインダクタンスは、チップパッケージのリ ード線から生じる。電源と接地（グランド）に多くの並列のリード線を接続する ことでは、全体としてこの効果を除去することができない。 大きな電流ふれ幅がＩＣ回路構造体によって要求されている場合、この残留イ ンダクタンスは許容範囲を超える電圧降下及びＡＣノイズを引き起こす。この効 果を相殺するため、減結合キャパシタは、ＩＣ回路パッケージに、しばしばディ スクリートなチップ構成部品として、しかし時として間に誘電体フィルムを挟ん だ多数の平面として含まれており、これは事実上集積キャパシタを形成する。こ の 後者の装置は、ピングリッドアレイ（ＰＧＡｓ）、クワッドフラットパッケージ （ＱＦＰｓ）及びボールグリッドアレイ（ＢＧＡｓ）のような多層セラミックパ ッケージにおいて特に有効である。 マルチプルモールド（ＭＣＭｓ）において、チップと基板との相互接続のイン ダクタンスの効果は、多数の相互接続と細心の設計をワイヤーボンドとフリップ チップ環境との両者において行うことによって最小限とすることができる。同様 に、電力分配平面、中実、穴あき、または新しいＩＭＰＳ（相互結合メッシュパ ワーシステム）のいずれかの電力分配平面の固有のインダクタンスと抵抗とは、 極めて低く、電力分配の効率を測定することができない。本発明者の米国特許第 ５，４１０，１０７号には、ＩＭＰＳについて記載されている。 従って、ディスクリートな減結合キャパシタは、電力分配ノイズを減少させる ために決定的な要素である。 ＭＣＭの応用において、以下の３つのインダクタンスを考慮しなければならな い。チップと基板との間の相互接続、基板の電力及び接地面、キャパシタ自身の インダクタンスでこれを電力及び接地面に接続することを含む。 最小のインダクタンスのキャパシタは、大面積の平行平板キャパシタ（コンデ ンサ）であると久しく考えられてきた。ＭＣＭ基板において究極の低インピーダ ンスキャパシタは、電力及び接地面間にサンドイッチされた高誘電率定数の材料 の薄膜層からなる平行平板キャパシタである。しかしながら、これらのキャパシ タは、製造が高価なものとなり、基板欠陥に著しく寄与する。多数の電圧（例え ば、３．３Ｖ、５．５Ｖ等）を分配することに対する要求は、多くの応用分野に おいてその使用を手が出ないものとしている。 本発明者の早い時期の特許、米国特許第４，６７５，７１７号において、ウェ ハスケールの集積（ＷＳＩ）組立体の状態で、シリコン基板上に組上げられ、 これにおいて導電性のシリコン基板はキャパシタの接地プレートを形成し、２酸 化シリコンの誘電体層の簡単な成長を許容するようなキャパシタが記載されてい る。誘電体層の上に形成された他の金属層は、電力分配平面として役立つことに 加えて、キャパシタの他のプレートとして役立つ。このような、集積された電力 分配及び減結合のキャパシタの組み合わせは、１０ギガヘルツの桁での誘導共振 を発生させることない低インピーダンス特性を示すことが実証されている。しか し再び、このような構造は、製造が高価なものとなり、パッケージ材料の多くの 組み合わせとうまく動作しない。ディスクリートなキャパシタは、減結合への応 用の非常に多数を取り扱うために未だ必要である。 様々な製造業者は、デスクリートなキャパシタのインダクタンスを減少させる ことに進歩を遂げてきている。 そのような製造業者の１つは、ＶＡＸ社（VAX Corporation）であり、ＩＢＭ と合同で設計して、低インピーダンスのキャパシタアレイを製造しており、この キャパシタアレイでは、プレートへの多数の接続がユニットまたは部分の一方向 に沿って形成されており、半田隆起部または熱圧縮した金ボールの接着を用いる 。Ｊ．ガルバニ（J.Galvagni）「デジタルコンピュータのための低インピーダン スキャパシタ」、ＶＡＸ技術情報小冊子（VAX Technical Information brochure ）、及びＶＡＸ社製造製品小冊子(VAX Corporation product brochure）の「低 インダクタンスのキャパシタアレイ」を参照のこと。このようなキャパシタは、 ＩＢＭ社のＤＣＡＰ（商標）減結合 キャパシタを延長したものとして、「ＶＡＸ 1ＬＩＣＡ−低インダクタンス減 結合キャパシタアレイ」と指定することによって得られる。「ＶＡＸ ＬＩＣＡ 」は、３０から１５０ｎＦの値で得られる。多数のセクションを内蔵するカスタ ム設計がなされ得る。これらのデバイスの試験では、全インダクタンスが６０ｐ Ｈ以下であるとの結果が得られている。 他の製造業者の１つは、ムラタ（Murata）であり、１０または２．２ｎＦの容 量を有する極小キャパシタ（２０×２０×１３ｍｉｌ）を製造している。接続は 、２０ｍｉｌ四方の表面の対向位置にある。一方の表面を下側にして他方の表面 にワイヤーボンディングを施すような当初の設計となってが、両端子が基板の平 面に垂直となるように部分を載置することによって低インダクタンスも得られる ようになっている。 Ｈ．ハシミ（H.Hashimi）とＰ．サンドボーン（P.Sandborn）は、近接取付キ ャパシタ（ＣＡＣ）と称するものを記述しており、これはＩＣチップの活性領域 上に直接載置され、チップの電力及び接地パッドにワイヤーボンディングされる ユニットであり、ユニットのインダクタンスを克服している。Ｈ．ハシミとＰ． サンドボーン、「近接取付キャパシタ、スイッチングノイズの問題の解決」、第 ４２ ＥＣＴＣ会報、１９９２年、ｐｐ．５７３−５８２を参照のこと。本文献 は、本明細書に引用することによって説明にかえる。不幸にも、ワイヤーボンド 接続は、まだ非常に誘導的であり、シリコンベースのキャパシタは高価である。 他の線に沿っては、プリント配線板のための集積キャパシタ層が発展中であり 、ディスクリートなチップ構成要素に置き換わるものとして高周波（ＲＦ）回路 への応用のためのいくつかのキャパシタ が同時に生まれている。この層は、パターン処理した金属をフローティングプレ ートの組として用いており、これらはパターニングされていない堆積誘電体の下 側にあり、その上側には、端子パッドを含むパターン処理した金属プレートの組 が形成されている。 発明の概要 本発明は、新規なキャパシタ構造及びその製造方法を提供することを目的とす る。このキャパシタ（コンデンサ）は、極低インピーダンスのフローティングプ レートキャパシタであって１回程度で済むパターンニングステップで製造するこ とができるものからなる。これらのデバイスは、シート状ないしロール状の材料 上に大量に製造することができるとともに、続いてカッティングや打抜きで切り 取られる。 これらのキャパシタは、好ましくは減結合（デカップリング）への応用に用い られ、この応用は、フローティングプレートタイプのキャパシタの低インダクタ ンスな性質と、その取付け方法とを都合よく利用したものである。これらのキャ パシタの極端に大きな挿入損失、つまり減結合効率は、１ＧＨｚを超える周波数 で維持され、約１ＧＨｚから１０ＧＨｚの広帯域であっても同様である。 一実施形態において、本発明は、誘導共振を示した後に周波数の増加に伴うイ ンピーダンスの顕著な増加が認められないキャパシタを提供する。 一実施形態において、本発明は、１ＧＨｚを超える周波数で少なくとも−４０ ｄＢの平均挿入損失を示すキャパシタを提供する。 一実施形態において、本発明は、フローティングプレート電極と、フローティ ングプレート電極に重なる、少なくとも２つのパターン 処理したプレート電極と、それらの間にある誘電体層とを備えるキャパシタを提 供する。 一実施形態において、キャパシタは、１ＧＨｚから約１０ＧＨｚの周波数で少 なくとも−４０ｄＢの挿入損失を示す効果がある。 一実施形態において、フローティングプレート電極は、約１０００オングスト ロームから１μｍの厚さの金属フィルム（好ましくは、アルミニウムまたはＴｉ −Ｃｕ）からなる。 一実施形態において、誘電体層は、チタン酸バリウム、タンタル酸化物、アル ミニウム酸化物、有機誘電材料、および無機誘電材料からなるグループから選ば れるものである。 一実施形態において、誘電体層は、約２０００オングストロームから約１μｍ の厚さである。 一実施形態において、少なくとも２つのパターン処理したプレートは、金属、 導電性のインク、および導電性のペーストからなるグループから選ばれるもので ある。 一実施形態において、パターン処理したプレートは、電鋳体を備える。 一実施形態において、本発明は、フローティングプレート電極の少なくとも２ つのパターン処理したプレート電極とは反対側の表面上に、絶縁層を設ける。 一実施形態において、絶縁基板は、酸化金属、セラミック、シリコン、ガラス 、およびポリマーを含むグループから選ばれるものである。 一実施形態において、本発明は、キャパシタの製造方法であって以下のステッ プ、 a) フローティングプレート電極を形成するステップ、 b) フローティングプレート電極上に誘電体層を形成するステップ、および c) 誘電体層上に、フローティングプレート電極と重なる関係で少なくとも２ つのパターン処理したプレート電極を形成するステップ を備えるものを提供する。 一実施形態において、本発明は、キャパシタの製造方法であって以下のステッ プ、 a) 金属層を設けるステップ、 b) 金属層の一方の表面上に誘電体層を設けるステップ、および c) 誘電体層上であって、誘電体層の金属層とは反対側の一側面上に少なくと も一対のパターン処理した電極を設けるステップ を備えるものを提供する。 一実施形態において、本発明は、金属層の誘電体層とは反対側の一表面上に絶 縁層を設けるステップをさらに提供する。 一実施形態において、絶縁層を備える金属層を設けるステップは、金属層を設 けることと、そして十分な電気的絶縁層が形成されるまで金属層の一方側を酸化 することを備える。 一実施形態において、金属層は、アルミニウムである。 一実施形態において、金属層は、アルミニウム箔のシートである。 一実施形態において、誘電体層は、チタン酸バリウム、タンタル酸化物、アル ミニウム酸化物、有機物の誘電体層、または無機物の誘電体層を備える。 一実施形態において、パターン処理したプレートを設けるステップは、誘電体 層上にプレートをスパッタリングすることと、誘電体層上において銅のような金 属をフォトグラフィ技術によって領域画 定することと、誘電体層上に導電性インクまたはペーストをスクリーン印刷し、 或いは誘電体層に電鋳体を電気メッキすることとを含む。 一実施形態において、金属層を設けるステップは、ロール状の金属材料を備え る。 一実施形態において、絶縁層を設けるステップは、例えば積層、酸化、または 他の適当な付与形成方法によって、ロール状の金属材料に絶縁層を付与すること を備える。 一実施形態において、ポリマーシートが金属層に被覆されて絶縁層と金属層と がそれぞれ設けられる。 本発明のこれら及び他の特徴及び態様は、ここで触れた実施形態の後の詳細な 説明において、図面を参照して、以下に説明される。 図面の簡単な説明 図１は、本発明の原理を具体化するキャパシタの断面図を示す。 図２は、図１のキャパシタの平面図を示す。 図３は、多数組のパターン処理したプレートを備えるキャパシタの平面図を示 す。 図４は、本発明の原理を具体化するキャパシタを含むＢＧＡパッケージの平面 図を示す。 図５は、図４の本発明の原理を具体化するキャパシタを含むＢＧＡパッケージ の断面図を示す。 図６は、試験用の装置であり、これを用いることによって図７に示す結果が得 られる。 図７は、種々の従来キャパシタと本発明の原理を具体化したキャパシタについ ての、０から２０ＧＨｚの周波数範囲での挿入損失曲 線を示す。 図８は、本発明の原理を具体化したキャパシタについての、０から１０ＧＨｚ での挿入損失曲線を示し、測定が異なる接続点で行われている。 図９は、本発明の原理を具体化した３５ｎＦのキャパシタと５５ｎＦのＶＡＸ キャパシタとについての、０から１０ＧＨｚの周波数範囲での挿入損失曲線を示 す。 好ましい実施形態の詳細な説明 上記のように、本発明は、ディスクリートなフローティングプレートタイプの キャパシタであって、１回程度のパターニングステップで製造され、好適には、 発明のキャパシタの低インダクタンス性が利点となるように使用できる減結合に 応用するためのものである。 図１及び図２に、本発明の原理を具体化したフローティングプレートキャパシ タ１０が示されている。ここに、フローティングプレートキャパシタ１０は、並 んで配置された２つの平行平板キャパシタ１２および１４を基本として備えるこ とが分かる。キャパシタ１２および１４は、絶縁基板１８上に支持された共通の フローティングプレート１６と、間に挟む誘電体層２４上に並んで配置された、 分離状態のパターン処理したプレート２０および２２とを備える。キャパシタ１ ０への接続は、図２に示すように、プレート２０および２２上に形成された任意 に選択できる要素である端子パッド２６を介して行われる。 ２つのキャパシタ１２および１４の全面積がＡであるとすると、直列に接続さ れている２つのキャパシタが有効に存在し、それぞれが面積Ａ／２を有すること になる。従って、面積Ａ／２内にどんな 容量Ｃが形成されても、一対のキャパシタの直列接続の結果として得られる容量 はＣ／２である。領域Ａの単一の平行平板キャパシタの容量が２Ｃとなるので、 フローティングプレートキャパシタ１０が同一面積の平行平板キャパシタのたっ た１／４の容量を作り出し得ることは明らかである。 しかしながら、本発明のフローティングプレートキャパシタは、その端子の双 方、すなわちパターン処理したプレート２０および２２がキャパシタの同じ側上 に現れている点で有利である。このことは、経済的な製造を可能にし、キャパシ タ外部の回路構造体への極低インピーダンスな接続を可能にする。 図１及び図２を続けて参照して、キャパシタ１０の製造の手順について説明す る。 図１に示すように、製造手順は、セラミック、シリコン、ガラスまたはポリマ ー（ポリイミドを含む）のような絶縁材料の大きなシートから始めることができ 、これは次いで絶縁性基板１８となる。アルミニウムのような金属の薄膜層が、 スパッタリング、蒸着、または積層によって、一側面に付与され、共通のフロー ティングプレート１６となるべきものを形成する。層１６は、より大きなキャパ シタで１−２μｍの厚さが要求となると思われるにも拘わらず、１０００から２ ０００オングストローム程度の薄さであり、なお十分に低い抵抗を有している。 次に、チタン酸バリウム、タンタル酸化物、アルミニウム酸化物、または他の 無機もしくは有機の誘電体のようなバリア層がスパッタリングのような適当な手 段によって付与され、誘電体層２４が形成される。この層２４は、典型的には２ ０００オングストロームから１μｍの厚さとなろう。 次に、パターン処理したプレート１８および２０の１つまたはそれ以上の組が 、誘電体２４の上部上に生成される。これらのプレート１８および２０は、スパ ッタリングによって形成されたプレート、銅または他の金属のフォトリソグラフ ィによって画定した領域、導電性インクまたはペーストからなるものとすること ができ、このようなものはポリマー厚膜回路構造体、または電気メッキされた形 成体で用いられる。任意であるキャパシタ端子パッド２６は、必要ならば、次い でプレート１８および２０上に設けられる。任意である絶縁性の被覆体が、キャ パシタ端子パッド２６の組のみを露出させるように残して同様に付与されるもの とすることができるが、多くの場合このような被覆体は必要でないだろう。 最後に、結果的に得られた大きなシート状の構造体は、環境に適合するように 、鋸で切り取られ、ダイ切断され、または打ち抜かれて個別のキャパシタ１０に なる。 或いは、製造工程は、リールからリールに受け渡すやり方でポリマーフィルム 上で実施される。そのような工程では、キャパシタは、ある供給リールから他の 取出リールに巻き上げられるポリマーフィルムの連続するリボン上に形成される 。このポリマーフィルムは、絶縁性基板１８として利用することができる。 さらに別の製造工程も行うことができ、ここでは、アルミニウムのような金属 シートまたは箔が用いられて１つまたはそれ以上のキャパシタのフローティング プレートを形成するために用いられる。金属シートも、例えばリールからリール に受け渡されるようなロール形成体として用意され得る。金属は、周知の化学的 処理によって陽極酸化されて誘電体層が形成され、このようにしていくつかの真 空処理ステップを除くことができる。もちろん、誘電体層は上記し たいくつかの他の処理によって設けることができる。絶縁層は、処理された金属 層の裏面に付与することができ、或いは誘電体層の形成の前後に金属層の裏面を 酸化することによって形成され、または誘電体層の形成の前後にＦＲ−４ボード のような支持絶縁体に金属層を積層することによって形成することもできる。そ の後、上で説明した方法（例えば、電気メッキされた、フォトリソグラフィ技術 によって形成された、ペーストやインクから形成された、等々）のいずれかに従 って誘電体層上にパターン処理したプレートが形成される。 いずれにしても、結果的に得られた構造は、相互接続する際には、その本来的 な性質として低いインダクタンスを有する。例えば、プレート１８および２０は 、各接続が５０ｐＨよりも少ないインダクタンスを示す状態で、電力分配システ ムに多数点で導電エポキシや半田で取り付けることができる。相互接続の幾何学 的形状によって記述するならば、２つのフローティングプレート１８および２０ は、図３に示すように、より小さなプレートに分解することができ、この際いく つかは各極性に対して使用され、インダクタンスがあまり増加しない。 前述の製造プロセスのいずれかにおいて、誘電体層のパターニングの必要性が 除かれることは都合がよいと考えられる。誘電体層のパターニングを行わないこ とは、弗酸（ＨＦ）、或いは他の環境的に危険な製造プロセスを使用しなければ ならないという心配を取り除く。 上記のキャパシタの改造として、キャパシタをこれらに適応させて設計された ＩＣチップ上に載置することができる。このような場合、キャパシタは、ワイヤ ボンドＩ／Ｏフレーム内に適合するとと もに、低インダクタンスのエネルギー蓄積と電力分配のノイズ低減とを提供する 。ワイヤボンドされる代わりに、ハシェミ（Hashemi）とサンドボーン(Sandborn )の手法にあるように、キャパシタは、はるかに低インダクタンスでチップ上の パッドにエポキシで取り付けられる。 このキャパシタにとって特に魅力的な応用は、図３、４および５に示すように 、ＰＧＡ、ＢＧＡまたはＱＦＰパッケージ上のリッド（蓋）に置き換えるという ものである。図３、４および５において、そのようなキャパシタ３０の１つが、 ＢＧＡパッケージへの応用製品３２中に示されている。見てのとおり、この応用 では、従来の金属リッドが適当に堅いフローティングプレートタイプのプレーナ キャパシタ３０に置き替えられている。この実施形態では、キャパシタ３０が、 パターン処理した２組のプレート（つまり、全４つ）３４ａ−３４ｄを有する。 これは、図３に最も良く示されている。 図５に断面図として示すように、一般のＢＧＡパッケージはすでに３つの空洞 平面つまり、ダイ取付け面４０、ワイヤーボンドシェルフ（棚部）４２、および リッド取付けシェルフ（棚部）４４を有する。図４に示す平面図において、エッ ジ３８のあたりに設置された長い接続パッド３６ａ−３６ｄは、電力及び接地面 （不図示）に接続されており、リッド取付けシェルフ４４上に設けられている。 図示した形状は、電力を分配し接地接続をより均等にする目的において、キャ パシタ３０上の４つのパターン処理したプレート３４ａ−３４ｄのためのもので あることが分かる。これらのパターンプレート３４ａ−３４ｄは、図３に示した 接続点５０を介して、それぞれ接続パッド３６ａ−３６ｄと接合している。接続 は、非等方的な接着材、導電性／非導電性の前駆体の前駆体、または導電性およ び非導電性のエポキシの吐出された断片部分の適当な量および堆積によってなる ものとすることができる。いずれにしても、導電性の接触が、接続パッド３６ａ −３６ｄとプレート３４ａ−３４ｄとの間に存在し、接続パッド３６ａ−３６ｄ を分離するリッド取付シェルフ４４の部分にはみ出さない。 キャパシタ３０がパッケージの空洞内にあるので、保護被膜は必要がない。多 数のバイアスキャパシタ取付パッド３６ａ−３６ｄから内部電源および接地面に 提供されるので、極端に低いインダクタンスの接続が結果として得られる。 上述のように、最良の現在入手できる低インダクタンスで数ｎＦのチップキャ パシタは、上記のような数百ＭＨｚを超えると効力がなくなる。すなわち、これ らのキャパシタは、数百ＭＨｚを超えると過大なインダクタンスを示し、従って この範囲を超える応用には適しない。これに対し、現在提示している、本発明の 原理を具体化するキャパシタは、数十ＧＨｚで５０ｎＦを超える効果があるもの を提供できる。 図６において、試験装置１００が示されており、これを用いることで、図７に 示すような結果を得る。見てのとおり、試験装置において、マイクロ波デバイス の試験において一般的なように、キャパシタは２ポートのネットワークとして試 験される。 試験装置１００において、キャパシタ１０８は、キャパシタ１０８のパターン 処理したプレート１１０および１１２の片側を横切るように可変周波数電力源１ ０２を印加することによって試験され、この際小さい５０オームの抵抗１０４が 適宜直列に配置され負荷を与える。キャパシタ１０８のパターン処理したプレー ト１１０および１１２の逆側を横切るように結合されているのは、適当な電圧測 定装置１０６である。 図７において、広い周波数帯域に亘って、上で触れた多くの従来技術のキャパ シタの挿入損失特性の測定結果が、本発明の原理を具体化したキャパシタのもの とともに示されている。これらのキャパシタは、従来の１０ｎＦのセラミックチ ップキャパシタ、ムラタ（Murata）の１０ｎＦの低インダクタンスキャパシタ、 ＡＶＸＬＩＣＡの５５ｎＦ、および本発明の原理を具体化したキャパシタであっ た。以下の表１には、従来技術のキャパシタの他の測定結果が提示されている。 これらの測定のため、低インピーダンスのプローブヘッドを備えるＨＰ ４２ ９１Ａ ＲＦインピーダンス／マテリアル アナライザ(HP 4291A RF Impedance /Material Analyzer)、アレシＲＭ−０６プローブステーション(Alessi RM-06 p robe station)、およびカスケードプローブ(Cascade probe)を用いてキャパシタ が測定された。図７のように測定されたキャパシタに対して、ＨＰ ８５１０Ｂ ネットワークアナライザ(HP 8510 network analyzer)がＧＳおよびＳＧプロー ブとともに用いられた。各システムは、テクトロニック ＣＡＬ９３(Tektronix CAL93)較正基板を備えるプローブ端で較正された。プローブは、微細な１５０ μｍ（６ｍｉｌ）ピッチ上に２つの端子を有する。 微細ピッチのプローブを接続するため、および相互接続によって付加的な寄生 誘導が導入されることを避けるため、新しいプローブ技術が考案された。この技 術において、キャパシタが非導電性エポキシでガラスプレート上に載置され、次 いで導電性エポキシが用いられて端子をキャパシタ本体の上部表面の中央に延在 させる。エポキシは、微細線で塗布されて硬化された後、アルミナの細片を用 いて磨くことによって滑らかにされた。エポキシは、キャパシタの上部表面の全 体に亘って延在し、結果として延在する端子間の狭いギャップのみが残る。１５ ０μｍ（６ｍｉｌ）ピッチのプローブが次いでエポキシ端子に設けられる。良好 な接続を確実にするため、プローブは圧力を加えて前後に駆動され、銀粒子への 接触を最小にする。 挿入損失は、これらのキャパシタに対して０から１０ＧＨｚの周波数範囲に亘 って測定された。さらに、他のデータは、以下に説明するように従来技術のキャ パシタに対して得られた。 従来技術のキャパシタに関しては、これらのキャパシタは、その他にも、１Ｍ Ｈｚから１．０ＧＨｚまでについても測定された。ＨＰ ４２９ １Ａ ＲＦイ ンピーダンス／マテリアル アナライザの内蔵モデリング性能は、直列ＲＬＣ回 路モデルを測定されるレスポンスに適合させるために用いられた。これらのキャ パシタに対して、キャパシタの共振周波数が測定された。減結合のためのキャパ シタの有用性の測定として、キャパシタが０．３オームより低いインピーダンス を有している範囲での周波数範囲が得られ、以下の表１に示される。 表１ キャパシタの測定のまとめ データは、減結合への応用で普通用いられる従来技術のキャパシタの限界を明 らかにしている。従来のチップキャパシタの全てが、プレートと端子の形状の故 に、高い内在的なインダクタンスを有する。０８０５および０６０３の試験され たデバイスは、高い直列抵抗を有する。これらの多数が並列にして用いられると すると、これは通常のことであるが、このことは論理的には問題を生じさせず、 一般に用いられる０．１μＦよりも高い範囲で周波数を減結合することになろう 。もちろん、複合型の０．１μＦデバイスは、高い周波数で低インピーダンスを 腕力で達成する努力において用いられているが、ＭＣＭ基板上では、高価な不動 産とともに、複合型のキャパシタは多数の空間を持つことになり、低インダクタ ンスのキャパシタを用いることには意味がある。 ムラタ(Murata)のデバイスに関しては、これらのデバイスは、対向する四角面 上に金の端子を有する。製造者は、一方の表面を導電性エポキシで基板パッドに 接着し、上部面を他方の基板端子にワイヤーボンディングすることを推奨する。 この方法は、ワイヤーボンディングのインダクタンスを導入することになり、て これらのデバイスの性能を劣化させる。このデバイスは、まず小量の非導電性の エポキシを用いてこれを留め、次いで基板パッドの面に導電性のエポキシを塗布 することによって、両端子面を垂直にして載置することができる。結果として得 られる低インダクタンスの接続は、上記の測定に対して得られたものと同様の結 果となり、これはデバイス製造者によって与えられた明細書よりも良好なものと なっている。 ＡＶＸ ＬＩＣＡキャパシタに関しては、かなり広い周波数範囲に亘って極端 に低インピーダンスで実質的な容量を与えている。しかし、載置が困難であり、 その端子は底部分にある。これは、ＩＢＭ のために、フリップチップの半田隆起で接着するように特別に設計されたもので ある。その変形は、金端子処理によって得られるが、このようなキャパシタをシ ョートさせることなく導電性エポキシでマウントすることは困難である。 図７に、ＨＰ ８５１０Ｂ ネットワークアナライザを用いて特定のキャパシ タに対して行われた測定の結果が示されている。これらの測定は、ＨＰ ４２９ １Ａの限界を考慮して１．８ＧＨｚを超えたところで正確な測定ができるように 行われた。ＨＰ ４２９１Ａのレンジは、１．８ＧＨｚになるまでのみであり、 測定精度は、１ＧＨｚを超え１．０オームより少ないインピーダンスでは実質的 に減少する。 １つのプローブで行われた測定は、プローブの力とふき取りとに敏感である。 従って、キャパシタは２ポートのネットワークとして、ちょうど４点プローブ抵 抗測定法のように取り扱われる。減結合キャパシタは、１つの回路からのノイズ を他の回路から切り離すために用いられているので、挿入損失（Ｓ12）の測定は 、適切であるものと考えることができる。 これらの後者の組の測定において、キャパシタは、プローブをキャパシタ本体 の上部に沿った２箇所に配置し、導電性エポキシを接触させることによって測定 される。キャパシタサイズが相違するので、それぞれの場合にブローブ間の距離 が変化する。各プローブは、端部から本体幅の約１／４のところに当てられた。 これらのデバイスがキャパシタとして実際に機能する周波数範囲は、この発明 のキャパシタについての場合を除き、図７に示された周波数範囲のほんの一部で あることは重要である。従って、１ＧＨｚを超えると、これらのキャパシタのイ ンピーダンスは、周波数の 増加に伴って増加し、キャパシタはどんどん抵抗体のように見えてくる。ＡＶＸ ＬＩＣＡキャパシタは、２ＧＨｚ以下で最良のレスポンスを示すが、応答特性 はフラットでなく、インピーダンス増加の効果は１ＧＨｚ以下から生じることが 分かる。 これに対し、本発明のキャパシタは、１ＧＨｚから少なくとも１０ＧＨｚにお いて少なくとも−４０ｄＢの挿入損失であることを示しこれによって特徴づけら れる。事実、グラフは、本発明のキャパシタがその周波数範囲に亘って少なくと も−５０ｄＢの挿入損失であることが示されこれによって特徴づけられることを 示している。明らかに、２ＧＨｚを超えると、本願発明のキャパシタは、従来技 術のキャパシタよりも高い挿入損失を示した。本願のキャパシタの新しい組み合 わせにより、誘導共振も観測されなかった。その代わり、高い周波数では、イン ピーダンスがＲ−Ｌ−Ｃ直列等価回路の抵抗成分によって支配的な状態となって いる。この低抵抗は、フローティングプレート電極と２つのパターン処理した電 極とに適当な厚みの金属を用いることにより、更にパターン処理した電極の幾何 形状および接続を適当な方法で調整することにより、最小化することができる。 本発明のキャパシタについての高い挿入損失は、キャパシタが１ＧＨｚと２０Ｇ Ｈｚの間でインピーダンスが著しい増加を示さないという証拠として説明される 。 図８において、本発明の原理を具体化した８ｎＦのキャパシタについての（低 周波数、つまり１ＧＨｚ以下で測定された）２つの異なる挿入損失曲線が示され ている。曲線ＡおよびＢは、異なる測定条件でプロットされたものである。本質 的には、曲線Ｂに対するプローブ間のピッチは曲線Ａに対するそれよりも大きか った(つまり、曲線Ｂではプローブがより離間していた)。問題のキャパシタは、 ２ｃｍ×２ｃｍの全面積を有する。誘電体層は、誘電定数Ｅｒ＝３．９のＳｉＯ 2から形成された。プレートは１μｍの厚さであった。 図９において、本発明のキャパシタを具体化した３５ｎＦのキャパシタと、５ ５ｎＦのＡＶＸキャパシタとの挿入損失の直接の比較がなされている。本発明の キャパシタは、２ｃｍ×２ｃｍの面積を有する。見てのとおり、本発明のキャパ シタを具体化したキャパシタは誘導共振を示さない。 再び、図８および図９中で、本発明のキャパシタを具体化したキャパシタに対 する曲線は、１ＧＨｚと１０ＧＨｚとの間でインピーダンスに何らの顕著な増加 も示さなかった。 先の実施形態の修正や改変は、本発明の思想および範囲から外れない限りにおい て可能であることが分かるであろう。そのような修正や改変は、以下のクレーム によって包囲されている。

Claims (1)

  1. 【特許請求の範囲】 １．１ＧＨｚから１０ＧＨｚの周波数でインピーダンスの著しい増加がないキャ パシタ。 ２．請求の範囲第１項のキャパシタであって、１ＧＨｚを超える周波数において 少なくとも−４０ｄＢの平均の挿入損失を示す。 ３．請求の範囲第２項のキャパシタであって、１ＧＨｚから約１０ＧＨｚの周波 数において少なくとも−５０ｄＢの挿入損失を示す機能を有する。 ４．請求の範囲第１項のキャパシタであって、フローティングプレート電極と、 フローティングプレート電極に重なるように設けられた少なくとも２つのパター ン処理したプレート電極と、それらの間に設けた誘電体層とを備える。 ５．請求の範囲第４項のキャパシタであって、フローティングプレート電極は、 約１０００オングストロームから約２μｍの厚さの金属フィルムからなる。 ６．請求の範囲第４項のキャパシタであって、フローティングプレート電極は、 アルミニウム、およびチタン銅合金からなるグループから選択される金属を備え る。 ７．請求の範囲第４項のキャパシタであって、誘電体層は、チタン 酸バリウム、タンタル酸化物、アルミニウム酸化物、有機誘電材料、および無機 誘電材料からなるグループから選択される。 ８．請求の範囲第４項のキャパシタであって、誘電体層は、約２０００オングス トロームから約１μｍの厚さである。 ９．請求の範囲第４項のキャパシタであって、少なくとも２つのパターン処理し たプレートは、金属、導電性のインクおよび導電性のペーストからなるグループ から選択される。 １０．請求の範囲第４項のキャパシタであって、少なくとも２つのパターン処理 したプレートは、電鋳体を備える。 １１．請求の範囲第４項のキャパシタであって、フローティングプレート電極の 、少なくとも２つのパターン処理したプレートとは反対側の一表面上に、絶縁層 をさらに備える。 １２．請求の範囲第１１項のキャパシタであって、絶縁基板は、酸化金属、セラ ミック、シリコン、ガラスおよびポリマーからなるグループから選択される。 １３．キャパシタの製造方法であって以下のステップ、 a)金属層を設けるステップ、 b)金属層の一方の表面上に誘電体層を設けるステップ、および c)誘電体層上であって、誘電体層の金属層とは反対側の一表面上の誘電体層上 に少なくとも一対のパターン処理した電極を設けるス テップを備える。 １４．請求の範囲第１３項の方法であって、金属層の誘電体層とは反対側の一表 面上に絶緑層を設けるステップをさらに備える。 １５．請求の範囲第１４項の方法であって、絶縁層を設けるステップは、金属層 の一方の側面を十分な電気的な絶縁層が形成されるまで酸化することを備える。 １６．請求の範囲第１３項の方法であって、金属層は、アルミニウムまたはチタ ン銅合金からなるグループから選択される。 １７．請求の範囲第１３項の方法であって、金属層は、アルミニウム箔のシート である。 １８．請求の範囲第１３項の方法であって、誘電体層は、チタン酸バリウム、タ ンタル酸化物、アルミニウム酸化物、有機誘電材料または無機誘電材料からなる グループから選択される。 １９．請求の範囲第１３項の方法であって、パターン処理したプレートを設ける ステップは、誘電体層上にフォトリソグラフィで領域画定する金属をスパッタす ることを備える。 ２０．請求の範囲第１３項の方法であって、パターン処理したプレート電極を設 けるステップは、導電性のインクまたはペーストを誘電体層上にスクリーン印刷 することを備える。 ２１．請求の範囲第１３項の方法であって、金属層を設けるステップは、ロール 状の金属材料を準備することを備える。 ２２．請求の範囲第２１項の方法であって、ロール状の金属材料に積層によって 絶縁層を付与することによって絶縁層を設けるステップをさらに備える。 ２３．請求の範囲第２１項の方法であって、絶縁層を設けるステップは、ロール 状の金属材料に酸化によって絶縁層を設けることによる。 ２４．請求の範囲第１３項の方法であって、ポリマーシートが金属層で被覆され て、絶縁層および金属層がそれぞれ設けられる。 ２５．請求の範囲第１項から第１２項の何れかの記載のキャパシタを備える集積 回路パッケージ。 ２６．約１ＧＨｚから約１０ＧＨｚで少なくとも−４０ｄＢの挿入損失を示す機 能がある減結合キャパシタであって、フローティングプレート電極と、フローテ ィングプレート電極と重なるように設けられた少なくとも２つのパターン処理し たプレート電極と、それらの間に設けられた誘電体層とを備える。 ２７．請求の範囲第２６項に記載の減結合キャパシタであって、フローティング プレート電極の、誘電体層とは反対側の一表面上に絶 縁層が設けられている。 ２８．請求の範囲第２７項に記載の減結合キャパシタであって、絶縁層は、セラ ミック、シリコン、ガラスおよびポリマーからなるグループから選択される。 ２９．請求の範囲第２６項に記載の減結合キャパシタであって、フローティング プレート電極は、約１０００オングストロームから２μｍの厚さを有する。 ３０．請求の範囲第２６項に記載の減結合キャパシタであって、誘電体層は、チ タン酸バリウム、タンタル酸化物、アルミニウム酸化物、有機誘電材料および無 機誘電材料からなるグループから選択される。 ３１．請求の範囲第２６項に記載の減結合キャパシタであって、誘電体層は、約 ２０００オングストロームから約１μｍの厚さを有する。 ３２．請求の範囲第２６項に記載の減結合キャパシタであって、少なくとも２つ のパターン処理したプレート電極は、金属、導電性インク、導電性ペーストおよ び電鋳体からなるグループから選択される。 ３３．約１ＧＨｚから約１０ＧＨｚでインピーダンスの著しい増加を示さない機 能を有するキャパシタの製造方法であって、以下のス テップ、 a) その一方の側面上に絶縁層が設けられている金属層を設けるステップ、 b) 金属層の絶縁層とは反対側の一側面上に誘電体層を設けるステップ、およ び c) 誘電体層上であって、誘電体層の金属層とは反対側の一側面上に少なくと も一対のパターン処理した電極を設けるステップを備える。 ３４．請求の範囲第３３項の方法であって、金属層の誘電体層とは反対側の表面 上に絶縁層を設けるステップをさらに備える。 ３５．請求の範囲第３４項の方法であって、絶縁層を設けるステップは、金属層 の一側面を十分な電気的な絶緑層が形成されるまで酸化することを備える。 ３６．請求の範囲第３３項の方法であって、金属層は、アルミニウムまたはチタ ン銅合金からなるグループから選択される。 ３７．請求の範囲第３３項の方法であって、金属層は、アルミニウム箔のシート である。 ３８．請求の範囲第３３項の方法であって、誘電体層は、チタン酸バリウム、タ ンタル酸化物、アルミニウム酸化物、有機誘電材料または無機誘電材料からなる グループから選択される。 ３９．請求の範囲第３３項の方法であって、パターン処理したプレートは、誘電 体層上にフォトリソグラフィで領域画定する金属をスパッタすることを備える。 ４０．請求の範囲第３３項の方法であって、パターン処理したプレート電極を設 けるステップは、導電性のインクまたはペーストを誘電体層上にスクリーン印刷 することを備える。 ４１．請求の範囲第３３項の方法であって、金属層を設けるステップは、ロール 状の金属材料を準備することを備える。 ４２．請求の範囲第４１項の方法であって、ロール状の金属材料に積層によって 絶縁層を付与することによって絶縁層を設けるステップをさらに備える。 ４３．請求の範囲第４１項の方法であって、絶縁層を設けるステップは、酸化に よってロール状の金属材料に絶縁層を付与することによる。 ４４．請求の範囲第３３項の方法であって、ポリマーシートが金属層で被覆され て絶緑層および金属層がそれぞれ設けられる。 ４５．電力および接地面と、２ＧＨｚ以上の周波数で電流を減結合する機能を有 するディスクリートな減結合キャパシタとを備える装置であって、 キャパシタは、フローティングプレートと、フローティングプレ ートに重なるように設けられた少なくとも２つのパターン処理された電極と、フ ローティングプレートとパターン処理された電極との間に設けた誘電体層と、パ ターン処理された電極に取り付けられたキャパシタの電気的付属物とを備える。 ４６．請求の範囲第４５項の装置であって、絶縁層は、フローティングプレート 電極の誘電体層とは反対側の一方の表面上に設けられる。 ４７．請求の範囲第４５項の装置であって、絶縁層は、セラミック、シリコン、 ガラスおよびポリマーからなるグループから選択される。 ４８．請求の範囲第４５項の装置であって、フローティングプレート電極は、約 １０００オングストロームから２μｍの厚さを有する。 ４９．請求の範囲第４５項の装置であって、誘電体層は、チタン酸バリウム、タ ンタル酸化物、アルミニウム酸化物、有機誘電材料および無機誘電材料からなる グループから選択される。 ５０．請求の範囲第４５項の装置であって、キャパシタの誘電体層は、約２００ ０オングストロームから約１μｍの厚さである。 ５１．請求の範囲第４５項の装置であって、キャパシタの少なくとも２つのパタ ーン処理したプレート電極は、金属、導電性インク、導電性ペーストおよび電鋳 体からなるグループから選択される。 ５２．請求の範囲第４５項の装置であって、キャパシタの金属層は、アルミニウ ムおよびＴｉ−Ｃｕ合金からなるグループから選択された金属から形成される。 ５３．キャパシタの製造方法であって、以下のステップ、 (a)フローティングプレート電極を設けるための金属材料のシートを準備する ステップ、 (b)金属シートの一側面上に誘電体層を形成するステップ、 (c)絶縁層とは反対側の一側面上に誘電体層を設けるステップ、 (c)誘電体層上であって、誘電体層の金属シートとは反対側の一側面上に少な くとも一対のパターン処理した電極を設けるステップ、および (d)パターン処理されたプレートを囲む結果的構造の領域を除去するステップ を備える。 ５４．請求の範囲第５３項の方法であって、除去するステップは、結果的構造か ら対象領域を打ち抜くことを備える。 ５５．請求の範囲第５３項の方法であって、除去するステップは、結果的構造か ら対象領域をダイシングすることを備える。 ５６．請求の範囲第５３項の方法であって、除去するステップは、結果的構造か ら対象領域を鋸引きすることを備える。 ５７．請求の範囲第５３項の方法であって、パターン処理されたプ レート電極上に端子パッドを形成するステップをさらに備える。 ５８．請求の範囲第５７項の方法であって、端子によって占有される領域を除い て、プレート電極を絶縁層によって保護被覆するステップをさらに備える。 ５９．キャパシタの製造方法であって、 (a)絶縁材料のシートを準備すること、 (b)絶縁層の一方の表面上に金属層を堆積すること、 (c)金属層上に誘電体層を設けること、 (d)誘電体層上に少なくとも一対のパターン処理した電極を形成すること、お よび (e)パターン処理されたプレートを囲む結果的構造の領域を除去すること を備える。 ６０．請求の範囲第５９項の方法であって、除去するステップは、結果的構造か ら対象領域を打ち抜くことを備える。 ６１．請求の範囲第５９項の方法であって、除去するステップは、結果的構造か ら対象領域をダイシングすることを備える。 ６２．請求の範囲第５９項の方法であって、除去するステップは、結果的構造か ら対象領域を鋸引きすることを備える。 ６３．請求の範囲第５９項の方法であって、パターン処理されたプ レート電極上に端子パッドを形成するステップをさらに備える。 ６４．請求の範囲第６３項の方法であって、端子によって占有される領域を除い て、プレート電極を絶縁層によって保護被覆するステップをさらに備える。
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