JP2000503505A - 集積半ブリッジタイミング制御回路 - Google Patents

Abstract

(57)【要約】 半ブリッジ出力段を駆動するための集積半ブリッジタイミング制御回路が、高電圧出力端子において共に結合された高電圧側パワートランジスタ及び低電圧側トランジスタと、高電圧側タイミング制御波形を発生する双安定回路とを有する。その双安定回路は２つの遅延回路により駆動され、それらの遅延回路のそれぞれは、関係するインタフェース回路により高圧側電圧から切り離される。そのインタフェース回路は、相互に遅延させられ、低電圧側（接地）を基準とする入力電圧により駆動される。このようにして、高周波数で動作可能で電力損失がほとんど無く、容易に集積化することができ、かつ、動作が正確で容易に調整することができる集積半ブリッジタイミング制御回路が得られる。

Description

【発明の詳細な説明】 集積半ブリッジタイミング制御回路 本発明は、 高電圧出力端子において共に結合された高電圧側パワートランジスタ及び低電 圧側トランジスタを有する半ブリッジ出力段を駆動するための集積半ブリッジタ イミング制御回路であって、 セット入力端子と、リセット入力端子と、前記高電圧側パワートランジスタの 制御端子に結合される出力端子とを有し、高電圧側タイミング制御波形を発生す る双安定回路と、 タイミング制御回路入力端子と、 前記タイミング制御回路入力端子に結合される入力端子と、出力端子とを有す る第１の遅延回路と、 を備える半ブリッジタイミング制御回路に関する。 そのような半ブリッジタイミング制御回路は日本特許出願ＪＰ−Ａ−０２／２ ８１８１３から知られている。 高輝度放電灯及び誘導灯のための電子式バラストにおける電力変換器としての 用途において、半ブリッジ駆動回路がパワートランジスタを駆動するために現在 用いられている。現在の電子式バラスト回路は比較的低い周波数、通常は数百Ｋ Ｈｚまで、で動作するが、高輝度放電灯のために現在開発中の電子式バラストは 、７００ＫＨｚより高い周波数で動作することを要求され、誘導灯用の電子式バ ラストは数ＭＨｚまでの周波数で動作することを要する。そのような用途におい ては、電子式バラストの電力変換器に既存の半ブリッジ駆動回路を使用すること は実用的ではない。その理由は、現在の集積回路設計は高周波数で大きな損失と 過 大な熱を生ずるからである。そのために実際には高電圧・高周波数での動作が制 限される。 代表的な先行技術の集積駆動回路は、インターナショナル・レクティファイア （International Rectifier）製のＩＲ２１１０である。この高電圧集積回路は 、ＩＣ内の浮遊ウェルに設けられる高電圧側のゲート駆動回路に電力を供給する ために、ブートストラップ・コンデンサを用いている。低電圧制御回路からのタ イミング情報は、レベルシフト段により、浮遊ウェル内の回路に伝達される。そ のレベルシフト段は高電圧なしで動作し、浮遊ウェル内のラッチ回路に電流パル スを送る。それにより、ラッチ回路の状態が、高電圧側パワートランジスタがオ ン及びオフになる時を決定する。しかし、高電圧なしで動作するレベルシフト段 を使用し、タイミング情報を高電圧側スイッチへ送ることは、高周波数では電力 損失の大きな原因であり、実際にはそのような回路の動作周波数を約１００ＫＨ ｚに制限する。 レベルシフト段における消費に起因する電力損失が非常に小さくされるか又は 排除され、かつ、現在得られる集積駆動回路の最高動作周波数より十分に高い周 波数で動作可能な集積半ブリッジ駆動回路が私の初期の米国特許第５，５４３， ７４０号に示されており、その米国特許の全体が参照されてここに含まれている 。 しかし、この先行技術の集積半ブリッジ駆動回路には、依然としていくつかの 欠点がある。減少するアナログ電圧の関数としてタイミング情報に変換されるア ナログ電圧を蓄積するためにブートストラップ・コンデンサを用いることによっ て、アナログ−デジタル変換過程において精度問題が起きることがある。また、 集積化が実際的でなくなるか、不可能にさえなるほどにブートストラップ・コン デンサが非常に大容量に形成されなければ、寄生容量が回路のタイミング精度に 悪影響を及ぼすことがある。 従って、高周波数でも電力損失がほとんど無い集積半ブリッジタイミング制御 回路を得ることが望ましい。また、容易に集積化できるように、駆動回路は大容 量のコンデンサ又は複雑なアナログ回路の使用を要求すべきでない。最後に、駆 動回路は、タイミング制御回路のデューティサイクルと周期とが選択できるよう に、動作に柔軟性を有するべきである。 そこで、本発明の目的は、高周波数でも電力損失が最小にされる集積半ブリッ ジタイミング制御回路を提供することである。本発明の他の目的は、容易に集積 化できるように、大容量のコンデンサ及び複雑なアナログ回路の使用を避けた集 積半ブリッジタイミング制御回路を提供することである。本発明のさらに他の目 的は、柔軟な動作のために、デューティサイクルと周期とを選択できる集積半ブ リッジタイミング制御回路を提供することである。 従って、最初の節で述べた集積半ブリッジタイミング制御回路は、本発明に従 って、前記第１の遅延回路が低電圧側を基準とし、前記タイミング制御回路が、 入力端子と、前記双安定回路のセット入力端子に結合される出力端子とを有する 第２の遅延回路と、 前記第１の遅延回路の出力端子を前記第２の遅延回路の入力端子に結合するた めの第１のインタフェース回路と、 入力端子と、前記双安定回路のリセット入力端子に結合される出力端子とを有 する第３の遅延回路と、 前記タイミング制御回路の入力端子を前記第３の遅延回路の入力端子に結合す るための第２のインタフェース回路と、 を備えることを特徴とするものである。 本発明の好適な実施例においては、第１の遅延回路は制御可能な遅延回路であ り、第２の遅延回路と第３の遅延回路とは固定遅延回路である。 本発明の他の好適な実施例においては、集積半ブリッジタイミング制御回路は 、セット入力端子と、リセット入力端子と、低電圧側パワートランジスタの制御 端 子に結合された出力端子とを有し、低電圧側タイミング制御波形を発生する他の 双安定回路をも備え、第１の遅延回路の出力端子が他の双安定回路のリセット入 力端子に結合され、他の遅延回路がタイミング制御回路の入力端子と他の双安定 回路のセット入力端子との間に結合される。 このようにして、高周波数で動作でき、電力損失が小さく、集積化が容易であ り、半ブリッジ回路のデューティサイクルと周期とを変更できる集積半ブリッジ タイミング制御回路が得られる。 本発明のこれらの観点及びその他の観点は以下に記載する本発明の実施例から 明確であり、かつ、それらの実施例を参照することで明らかになるであろう。 本発明は、添付図面と共に読むべき以下の説明を参照して一層完全に理解でき るであろう。 図１は、本発明に係る集積半ブリッジタイミング制御回路のブロック図を示す 。 図２は、図１に示す回路の動作中に発生された選択された電圧波形を示す。 図３は、図１の半ブリッジタイミング制御回路に使用するインタフェース及び 遅延回路の回路図を示す。 図４は、図１のタイミング制御回路と共に使用する低電圧側制御回路のブロッ ク図を示す。 図５は、図４に示す回路の動作中に発生された選択した電圧波形を示す。 本発明に係る集積半ブリッジタイミング回路１０をブロック図の形で図１に示 す。この回路は、高電圧側パワートランジスタ１４及び低電圧側パワートランジ スタ１６を有する半ブリッジ出力段１２を駆動するために用いられる。それらの パワートランジスタは、高電圧端子１８と共通ノード又は接地ノード２０との間 の高電圧出力端子２２において共に結合されている。 タイミング制御回路１０は低電圧側遅延回路２４も備えている。この遅延回路 は低電圧側（接地）を基準としており、タイミング制御回路入力端子２６と出力 端子２７とを有する。出力端子２７は浮遊ウェル３０内の第１のインタフェース 回路２８に結合されている。浮遊ウェル３０は、図１図において破線長方形で示 されている。ここで使用する「浮遊ウェル」という用語は、同じ集積回路の他の 部分に対して電気的に「浮遊している」集積回路の部分を示すこと、従って、そ の電圧源と共通又は接地接続とは、集積回路の残りの部分の電圧源と接地接続と に対して、この技術の当業者に周知の方法で、「浮遊」又は変化をすることがで きることを理解すべきである。従って、浮遊ウェル３０内のインタフェース回路 ２８などの回路は、浮遊電圧源線（簡単のため図示せず）と浮遊接地ノード（水 平破線３２として概略図示している）との間に結合されている。浮遊接地ノード は高電圧側出力端子２２に接続されている。浮遊ウェル３０内のインタフェース 回路２８などの回路は、ウェル内の回路に接続されている浮遊電圧源線と浮遊接 地ノード３２との間に結合されている浮遊電圧源により電力を供給される。 第１のインタフェース回路２８の出力端子は第２の遅延回路３４の入力端子に 結合される。この第２の遅延回路の出力端子はラッチ回路（又は他の適当な双安 定回路）３６のセット入力端子Ｓに結合される。ラッチ回路３６の出力端子Ｑは 、ゲートドライバ回路４０又は他の適当な結合手段により高電圧側パワートラン ジスタ１４のゲート端子に結合され、高電圧側タイミング制御波形を供給する。 タイミング制御回路入力端子２６は第２のインタフェース回路４２の入力端子 にも結合されている。第２のインタフェース回路４２の出力端子は第３の遅延回 路４４の入力端子に結合されている。遅延回路４４の出力端子はラッチ３６のリ セット入力端子Ｒに結合されている。浮遊ウェル３０内のラッチ回路３６などの 回路は、図１に破線３２により概略図示されている浮遊接地ノードを基準として いる浮遊低電圧源によって電力を供給されることが分かる。 図１の回路の動作は、図２のタイミング図を参照すると一層容易に理解するこ とができる。図２において、初めの２つの波形Ｖ26とＶ27とは、タイミング制御 入力端子２６とノード２７とにおける電圧をそれぞれ示し、時間間隔Ｄ24とＤ44 とは遅延回路２４と４４との遅延時間をそれぞれ示す。ラッチ回路３６の出力電 圧ＶQを発生するトリガ点は、波形Ｖ26の時刻ｔ1における立ち下がりエッジであ る。図２に示すように、Ｖ26とＶ27との立ち下がりエッジは遅延時間Ｄ24だけ隔 てられており、半ブリッジ回路の出力が低く、従って、浮遊ウェル３０が依然と して接地電位近くにある期間中に生ずる。接地を基準とする電圧Ｖ26とＶ27とは インタフェース回路２８と４２とによって、浮遊ウェル内の遅延回路３４と４４ とにそれぞれ結合されて、ラッチ３６へのセット（Ｓ）入力及びリセット（Ｒ） 入力になる。それらの入力はラッチ３６の出力ＶQを時刻ｔ3において上昇させる 。出力ＶQの上昇は時刻ｔ1の後の遅延時間Ｄ24とＤ34との和に等しい遅れで生じ 、この時刻ｔ1の後の遅延時間Ｄ44の時刻ｔ4において立ち下がる。従って、電圧 ＶQのパルス幅ＰＷの立ち上がりエッジと立ち下がりエッジとは遅延回路２４、 ３４及び４４の組合わせによる波形Ｖ26の単一の立ち下がりエッジから制御され る。さらに、遅延回路２４は接地を基準にしているので、その遅延は回路調整に よって容易に制御でき、そのために、遅延Ｄ24に適切な値を選択することにより 所望のパルス幅ＰＷを得ることができ、一方、浮遊ウェル内の、遅延回路３４と ４４とは一定の遅延を保持する。 多くの形態のインタフェース回路（２８、４２）と遅延回路（３４、４４）と を使用できることが分かるであろうが、それらの回路の１つの有利な実施例を図 ３に示す。図３において、図１における回路２８又は４２などのインタフェース 回路が、図１における遅延３４又は４４などの遅延回路に結合されている。イン タフェース回路と遅延回路とは浮遊接地３２と電源バス４６との間に接続されて いる。電源バス４６は、図３の回路のために望ましい電源電圧に等しい電圧にあ り、その電圧は浮遊接地３２の電位より上である。この回路のインタフェース部 分は、入力電圧ＶINを直列接続されている一対のダイオードＤ2及びＤ3に結合す るためのダイオードＤ1と、抵抗Ｒと、インバータＩＮＶ1とを含む。この回路の この部分は、接地を基準とする電圧ＶIN（この電圧は図１のノード２６又はノー ド２７における電圧とすることができる）を浮遊接地３２を基準とする浮遊ウェ ル内の遅延回路まで結合する。この目的のために、ダイオードＤ1は、回路の動 作サイクルの部分の期間中における接地と浮遊ウェルとの間に発生する高電圧に 耐えるため、高電圧ダイオードでなければなない。インタフェース回路２８、４ ２の特定の回路構成のために、遅延回路３４、４４に供給される論理入力の状態 は、浮遊ウェル内の電圧レベルの変化中も不変のまま保たれる。 図３は、遅延回路３４、４４の１つの特定の実施例を示しもするが、多くの異 なる遅延回路構成を採用できることがわかるであろう。この回路では、インバー タＩＮＶ1の出力が一対のＭＯＳＦＥＴトランジスタＴ1及びＴ2に供給される。 それらのトランジスタは電流源Ｉに直列接続されている。その電流源はコンデン サＣを充電する。充電の際の遅延時間は、電流源ＩによりコンデンサＣを零から 、後のインバータＩＮＶ2の閾値電圧まで充電するために必要とする時間である 。端子４８におけるインバータＩＮＶ2の出力は、図１のラッチ回路３６のセッ ト入力端子（遅延回路３４のための）又はリセット入力端子（遅延回路４４のた めの）に結合されている。 トランジスタ１４に供給される高電圧側ゲート信号をトランジスタ１６に供給 される低電圧側ゲート信号に同期させるために、図１の回路と共働するのに適当 な回路を図４に示す。図４にブロック図で示すこの追加の回路は、遅延回路２４ の入力端子（２６）と出力端子（２７）とに存在する信号を用いて、低電圧側ゲ ート５０のための低電圧側ゲートタイミング信号を発生する。その低電圧側ゲー トタイミング信号は、ラッチ３６出力Ｑから浮遊ウェル３０内のゲートドライバ ４０を通じて高電圧側ゲート３８に加えられる信号に同期させられる。これは、 遅延素子３４’の出力がラッチ３６’のセット入力端子Ｓ’に加えられると共に 、 端子２６におけるタイミング制御信号を、インバータ５２に接続されている一対 の遅延素子４４’と３４’とに加えることによって行われる。ラッチ３６’のリ セット入力端子Ｒ’は、遅延素子２４の出力端子２７から入力を受ける。前述の 回路と同様に、ラッチ３６’の出力端子Ｑ’がゲートドライバ４０’の出力端子 に結合されている。そのゲートドライバ４０’の出力端子はタイミング信号を低 電圧側トランジスタ１６のゲート５０に供給する。低電圧側のタイミングを高電 圧側のそれに同期させるために、遅延素子４４’と３４’との遅延は遅延回路４ ４と３４との遅延にそれぞれほぼ等しく設定されることに注意すべきである。 この同期は、高電圧側及び低電圧側トランジスタの動作が重なり合うことを避 けるために必要である。両者の動作が重なり合うと、高電圧側端子１８と接地端 子２０との間に望ましくない電流サージが生じて、回路を損傷させ得る。この同 期をどのようにしてとるかは図５を参照するとよく理解することができる。図５ は、図４の回路の動作に関係する選択された波形のタイミング図を示す。図５に おいて、初めの３つの波形（Ｖ26，Ｖ27及びＶQ）は、図２に示して説明した波 形に対応する。波形ＶQのうち、時刻ｔ3とｔ4との間に発生し、ＰＷと示されて いる部分は、高電圧側トランジスタ１４を活性化するようにゲートドライバ４０ を通じて加えられる信号のパルス幅を表す。図５の第４番目の線は、ラッチ３６ ’の出力ＶQ’を表す。その出力は低電圧側トランジスタ１６のゲートをゲート ドライバ４０’を通じて駆動する。電圧ＶQ’は時刻ｔ2において低くなり、その 時にラッチ３６’は遅延素子２４からの電圧Ｖ27の立ち下がりエッジによりリセ ットされる。すると、電圧ＶQ’は時刻ｔ5まで低く保たれる。その時刻ｔ5は、 図４の遅延回路４４’と34’とにより与えられる遅延の和に等しい遅延時間後の 時刻である。従って、図５に明確に示すように、高電圧側トランジスタ１４は、 時刻ｔ3とｔ4との間の持続時間「ＰＷ」の間はオンであり、一方低電圧側トラン ジスタ１６は、時刻ｔ2とｔ5との間の持続時間ＰＷ’の間はオフである。遅延Ｄ 34とＤ34’とによって決定されるように、ｔ2はｔ3より前に起こり、ｔ5はｔ4の 後で起こるので、高電圧側トランジスタがオンになる僅かに前から高電圧側トラ ンジスタがオフになる僅かに後まで、低電圧側トランジスタ１６は常にオフであ り、従って、両方のトランジスタが同時に導通する影響による望ましくない、潜 在的に損傷をひき起こすような状況が回避される。 上述の集積半ブリッジタイミング制御回路は、従って、半ブリッジ出力段を効 率的に駆動することができ、しかもより高い周波数においても電力損失を最小に する。これは、大容量のコンデンサと複雑なアナログ回路との使用を避ける回路 で行われるから、容易に集積化することができる。従って、出力段トランジスタ を駆動するために用いる波形のデューティサイクルと周期とを容易に選択するこ とができ、そのために柔軟な動作を達成する。 いくつかの好適な実施例について本発明を特に示して説明してきたが、本発明 の要旨及び範囲から逸脱することなく態様及び細部を種々に変更できることは当 業者には理解されるであろう。

Claims (1)

1. 【特許請求の範囲】 １． 高電圧出力端子において共に結合された高電圧側パワートランジスタ及 び低電圧側トランジスタを有する半ブリッジ出力段を駆動するための集積半ブリ ッジタイミング制御回路であって、 セット入力端子と、リセット入力端子と、前記高電圧側パワートランジスタの 制御端子に結合される出力端子とを有し、高電圧側タイミング制御波形を発生す る双安定回路と、 タイミング制御回路入力端子と、 前記タイミング制御回路入力端子に結合される入力端子と、出力端子とを有す る第１の遅延回路と、 を備える半ブリッジタイミング制御回路において、前記第１の遅延回路が低電圧 側を基準とし、前記タイミング制御回路が、 入力端子と、前記双安定回路のセット入力端子に結合される出力端子とを有す る第２の遅延回路と、 前記第１の遅延回路の出力端子を前記第２の遅延回路の入力端子に結合するた めの第１のインタフェース回路と、 入力端子と、前記双安定回路のリセット入力端子に結合される出力端子とを有 する第３の遅延回路と、 前記タイミング制御回路の入力端子を前記第３の遅延回路の入力端子に結合す るための第２のインタフェース回路と、 を備えたことを特徴とする集積半ブリッジタイミング制御回路。 ２． 請求の範囲１に記載の集積半ブリッジタイミング制御回路において、前 記第１の遅延回路は、制御可能な遅延回路であることを特徴とする集積半ブリッ ジタイミング制御回路。 ３． 請求の範囲１又は２のいずれかに記載の集積半ブリッジタイミング制御 回路において、前記第２の遅延回路と前記第３の遅延回路とは、固定遅延回路で あることを特徴とする集積半ブリッジタイミング制御回路。 ４． 請求の範囲１乃至３のいずれかに記載の集積半ブリッジタイミング制御 回路において、セット入力端子と、リセット入力端子と、前記低電圧側パワート ランジスタの制御端子に結合された出力端子とを有し、低電圧側タイミング制御 波形を発生する他の双安定回路をさらに備え、前記第１の遅延回路の出力端子が 前記他の双安定回路のリセット入力端子に結合され、他の遅延回路が前記タイミ ング制御回路の入力端子と前記他の双安定回路のセット入力端子との間に結合さ れたことを特徴とする集積半ブリッジタイミング制御回路。 ５． 請求の範囲４に記載の集積半ブリッジタイミング制御回路において、前 記他の遅延回路の遅延は、前記第２の遅延回路の遅延と前記第３の遅延回路の遅 延との和にほぼ等しいことを特徴とする集積半ブリッジタイミング制御回路。 ６． 請求の範囲１乃至５のいずれかに記載の集積半ブリッジタイミング制御 回路において、前記双安定回路の出力端子を前記高電圧側トランジスタの前記制 御端子に結合するためのゲートドライバ回路をさらに備えたことを特徴とする集 積半ブリッジタイミング制御回路。 ７． 請求の範囲１乃至６のいずれかに記載の集積半ブリッジタイミング制御 回路において、前記双安定回路はラッチ回路を備えたことを特徴とする集積半ブ リッジタイミング制御回路。 ８． 請求の範囲１乃至７のいずれかに記載の集積半ブリッジタイミング制御 回路において、前記第２の遅延回路と前記第３の遅延回路とは、デジタル遅延回 路を備えたことを特徴とする集積半ブリッジタイミング制御回路。 ９． 請求の範囲１乃至８のいずれかに記載の集積半ブリッジタイミング制御 回路において、セット入力端子と、リセット入力端子と、前記低電圧側パワート ランジスタの制御端子に結合された出力端子とを有し、低電圧側タイミング制御 波形を発生する他の双安定回路をさらに備え、前記第１の遅延回路の出力端子が 前記他の双安定回路のリセット入力端子に結合され、他の遅延回路が前記タイミ ング制御回路の入力端子と前記他の双安定回路のセット入力端子との間に結合さ れたことを特徴とする集積半ブリッジタイミング制御回路。 １０． 請求の範囲１乃至９のいずれかに記載の集積半ブリッジタイミング制 御回路において、前記第１のインタフェース回路と前記第２のインタフェース回 路とはインバータをそれぞれ備え、前記インバータは、前記インバータをタイミ ング制御回路の接地接続から切り離すためにダイオード結合された入力部を有す ることを特徴とする集積半ブリッジタイミング制御回路。