JP2000353033A - 電源制御装置 - Google Patents
電源制御装置Info
- Publication number
- JP2000353033A JP2000353033A JP2000065837A JP2000065837A JP2000353033A JP 2000353033 A JP2000353033 A JP 2000353033A JP 2000065837 A JP2000065837 A JP 2000065837A JP 2000065837 A JP2000065837 A JP 2000065837A JP 2000353033 A JP2000353033 A JP 2000353033A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- information
- execution
- voltage
- voltage drop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Power Sources (AREA)
- Charge And Discharge Circuits For Batteries Or The Like (AREA)
- Secondary Cells (AREA)
Abstract
(57)【要約】
【課題】 複数の周辺回路を有し電池等で駆動されるＬ
ＳＩについて、電源電圧が低下した場合に非実行状態の
周辺回路への電源供給を遮断し電力消費を抑制すること
により実行状態の周辺回路への電源供給を優先できる電
源制御回路を提供することを目的とする。 【解決手段】 実行状態フラグ２１は第１周辺回路３の
実行状態を保持する。判定回路２５は実行状態フラグ２
１より第１周辺回路３が非実行状態であり電源電圧低下
検出回路１が電源電圧の低下を検出した場合にスイッチ
トランジスタ２３を制御して第１周辺回路３への電源供
給を遮断するため、電源電圧低下時の非実行回路での電
力消費を抑制できる。
ＳＩについて、電源電圧が低下した場合に非実行状態の
周辺回路への電源供給を遮断し電力消費を抑制すること
により実行状態の周辺回路への電源供給を優先できる電
源制御回路を提供することを目的とする。 【解決手段】 実行状態フラグ２１は第１周辺回路３の
実行状態を保持する。判定回路２５は実行状態フラグ２
１より第１周辺回路３が非実行状態であり電源電圧低下
検出回路１が電源電圧の低下を検出した場合にスイッチ
トランジスタ２３を制御して第１周辺回路３への電源供
給を遮断するため、電源電圧低下時の非実行回路での電
力消費を抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数機能を実現す
る回路を内蔵し電源の電力供給が有限である電池などか
ら供給されるＬＳＩに関する。
る回路を内蔵し電源の電力供給が有限である電池などか
ら供給されるＬＳＩに関する。
【０００２】
【従来の技術】従来、機器の動作中に電源電圧が低下し
てきた場合の電源制御方法、電源制御装置としては、特
開平４−３０６７１６号で示されたものがある。
てきた場合の電源制御方法、電源制御装置としては、特
開平４−３０６７１６号で示されたものがある。
【０００３】
【発明が解決しようとする課題】しかしながら、特開平
４−３０６７１６号による従来の技術では、終了プログ
ラムの実行時に大電流を消費するユニットが実行中であ
って動作が必要な場合でも電源供給が停止するため、ユ
ニットの実行および終了プログラムの実行が正常に終了
できないという問題点がある。
４−３０６７１６号による従来の技術では、終了プログ
ラムの実行時に大電流を消費するユニットが実行中であ
って動作が必要な場合でも電源供給が停止するため、ユ
ニットの実行および終了プログラムの実行が正常に終了
できないという問題点がある。
【０００４】本発明は、複数の周辺回路を有し電池等で
駆動されるＬＳＩについて、電源電圧が低下した場合に
非実行状態の周辺回路への電源供給を遮断し電力消費を
抑制することにより実行状態の周辺回路への電源供給を
優先できる電源制御回路を提供することを目的とする。
駆動されるＬＳＩについて、電源電圧が低下した場合に
非実行状態の周辺回路への電源供給を遮断し電力消費を
抑制することにより実行状態の周辺回路への電源供給を
優先できる電源制御回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】この課題を解決するため
本発明の電源制御装置は、電源電圧低下を通知する情報
と実行手段の実行情報を通知する情報とから前記実行手
段への電源供給情報を検出する電源検出選択手段と、前
記電源検出選択手段の電源供給情報により前記実行手段
への電源供給を行なうか否かを選択する電源供給選択手
段とを備える電源供給制御手段を備えている。
本発明の電源制御装置は、電源電圧低下を通知する情報
と実行手段の実行情報を通知する情報とから前記実行手
段への電源供給情報を検出する電源検出選択手段と、前
記電源検出選択手段の電源供給情報により前記実行手段
への電源供給を行なうか否かを選択する電源供給選択手
段とを備える電源供給制御手段を備えている。
【０００６】本発明の電源制御装置は、電位の基準とな
る接地電位と、前記接地電位よりも高い電位を供給し前
記接地電位との間に電圧を発生させる電圧源と、電源電
圧低下検出手段と、前記電源電圧低下検出手段の電圧低
下情報を伝達する電圧低下伝達手段と、リセット時にリ
セット信号を出力し命令を解読しその実行としてアドレ
スを出力しデータを入出力するプロセッサと前記プロセ
ッサと接続し前記プロセッサからリセット信号を伝達す
るリセット信号伝達手段と、前記プロセッサと接続し前
記プロセッサからアドレスを伝達するアドレス伝達手段
と、前記プロセッサと接続し前記プロセッサからデータ
を伝達するデータ伝達手段と、Ｎ個（Ｎ≧１）の周辺実
行手段と、前記Ｎ個の周辺実行手段の実行情報を伝達す
る実行情報伝達手段と、電源供給制御手段とを備える電
源制御装置であって、前記電源電圧低下検出手段は、前
記電圧源から供給される電位が予め定めた電位値よりも
低下したことを検出する電圧低下検出手段と、前記電圧
低下検出手段の検出情報を前記電圧低下伝達手段に出力
する電圧低下情報出力手段とからなり、前記Ｎ個の周辺
実行手段は、前記アドレス伝達手段と前記データ伝達手
段に接続し周辺機能実行を行なう実行手段と、前記電圧
源に接続され実行手段に電源電位を供給する電圧源供給
部と、前記接地電位に接続され実行手段に接地電位を供
給する電圧源供給部と、前記実行手段の実行情報を前記
実行情報伝達手段に出力する実行情報出力手段とからな
り、前記電源供給制御手段は前記電圧低下伝達手段から
伝達される電圧低下情報と第Ｎ番目の前記実行情報伝達
手段から伝達される実行情報とから電源供給情報を検出
し電圧低下情報がありかつ第Ｎ番目の前記実行情報がな
い場合に電源切断情報を出力するＮ個（Ｎ≧１）の電源
検出選択手段と、第Ｎ番目の前記電源検出選択手段の電
源切断情報により前記電圧源と第Ｎ番目の前記実行手段
の前記電圧源供給部との接続／切り離しを選択するＮ個
の電源供給選択手段とからなり、第Ｎ番目の前記電源供
給選択手段は、前記電圧低下検出手段が電圧低下を検出
し前記電圧低下情報出力手段が検出情報を出力し、第Ｎ
番目の前記周辺実行手段の実行手段が実行中の場合、前
記電圧低下伝達手段は電圧低下情報を伝達し、前記実行
情報出力手段は実行情報を出力し、前記実行情報伝達手
段は実行情報を伝達し、第Ｎ番目の前記電源検出選択手
段は前記電圧低下伝達手段が電圧低下情報を伝達するこ
とと前記実行情報伝達手段が実行情報を伝達することに
より電源供給情報を検出し電源切断情報を出力せず、第
Ｎ番目の前記電源供給選択手段は電源切断情報を入力し
ないので前記電圧源と第Ｎ番目の前記実行手段の前記電
圧源供給部との接続を選択するように動作し、第Ｎ番目
の前記電源供給選択手段は、前記電圧低下検出手段が電
圧低下を検出し前記電圧低下情報出力手段が検出情報を
出力し第Ｎ番目の前記周辺実行手段が実行中でない場
合、前記電圧低下伝達手段は電圧低下情報を伝達し、前
記実行情報出力手段は実行情報を出力せず、前記実行情
報伝達手段は実行情報を伝達せず、第Ｎ番目の前記電源
検出選択手段は前記電圧低下伝達手段が電圧低下情報を
伝達することと前記実行情報伝達手段が実行情報を伝達
しないことにより電源供給情報を検出し電源切断情報を
出力し、第Ｎ番目の前記電源供給選択手段は電源切断情
報を入力するので前記電圧源と第Ｎ番目の前記実行手段
の前記電圧源供給部との切り離しを選択するように動作
する。
る接地電位と、前記接地電位よりも高い電位を供給し前
記接地電位との間に電圧を発生させる電圧源と、電源電
圧低下検出手段と、前記電源電圧低下検出手段の電圧低
下情報を伝達する電圧低下伝達手段と、リセット時にリ
セット信号を出力し命令を解読しその実行としてアドレ
スを出力しデータを入出力するプロセッサと前記プロセ
ッサと接続し前記プロセッサからリセット信号を伝達す
るリセット信号伝達手段と、前記プロセッサと接続し前
記プロセッサからアドレスを伝達するアドレス伝達手段
と、前記プロセッサと接続し前記プロセッサからデータ
を伝達するデータ伝達手段と、Ｎ個（Ｎ≧１）の周辺実
行手段と、前記Ｎ個の周辺実行手段の実行情報を伝達す
る実行情報伝達手段と、電源供給制御手段とを備える電
源制御装置であって、前記電源電圧低下検出手段は、前
記電圧源から供給される電位が予め定めた電位値よりも
低下したことを検出する電圧低下検出手段と、前記電圧
低下検出手段の検出情報を前記電圧低下伝達手段に出力
する電圧低下情報出力手段とからなり、前記Ｎ個の周辺
実行手段は、前記アドレス伝達手段と前記データ伝達手
段に接続し周辺機能実行を行なう実行手段と、前記電圧
源に接続され実行手段に電源電位を供給する電圧源供給
部と、前記接地電位に接続され実行手段に接地電位を供
給する電圧源供給部と、前記実行手段の実行情報を前記
実行情報伝達手段に出力する実行情報出力手段とからな
り、前記電源供給制御手段は前記電圧低下伝達手段から
伝達される電圧低下情報と第Ｎ番目の前記実行情報伝達
手段から伝達される実行情報とから電源供給情報を検出
し電圧低下情報がありかつ第Ｎ番目の前記実行情報がな
い場合に電源切断情報を出力するＮ個（Ｎ≧１）の電源
検出選択手段と、第Ｎ番目の前記電源検出選択手段の電
源切断情報により前記電圧源と第Ｎ番目の前記実行手段
の前記電圧源供給部との接続／切り離しを選択するＮ個
の電源供給選択手段とからなり、第Ｎ番目の前記電源供
給選択手段は、前記電圧低下検出手段が電圧低下を検出
し前記電圧低下情報出力手段が検出情報を出力し、第Ｎ
番目の前記周辺実行手段の実行手段が実行中の場合、前
記電圧低下伝達手段は電圧低下情報を伝達し、前記実行
情報出力手段は実行情報を出力し、前記実行情報伝達手
段は実行情報を伝達し、第Ｎ番目の前記電源検出選択手
段は前記電圧低下伝達手段が電圧低下情報を伝達するこ
とと前記実行情報伝達手段が実行情報を伝達することに
より電源供給情報を検出し電源切断情報を出力せず、第
Ｎ番目の前記電源供給選択手段は電源切断情報を入力し
ないので前記電圧源と第Ｎ番目の前記実行手段の前記電
圧源供給部との接続を選択するように動作し、第Ｎ番目
の前記電源供給選択手段は、前記電圧低下検出手段が電
圧低下を検出し前記電圧低下情報出力手段が検出情報を
出力し第Ｎ番目の前記周辺実行手段が実行中でない場
合、前記電圧低下伝達手段は電圧低下情報を伝達し、前
記実行情報出力手段は実行情報を出力せず、前記実行情
報伝達手段は実行情報を伝達せず、第Ｎ番目の前記電源
検出選択手段は前記電圧低下伝達手段が電圧低下情報を
伝達することと前記実行情報伝達手段が実行情報を伝達
しないことにより電源供給情報を検出し電源切断情報を
出力し、第Ｎ番目の前記電源供給選択手段は電源切断情
報を入力するので前記電圧源と第Ｎ番目の前記実行手段
の前記電圧源供給部との切り離しを選択するように動作
する。
【０００７】本発明の電源制御装置は、電位の基準とな
る接地電位と、前記接地電位よりも高い電位を供給し前
記接地電位との間に電圧を発生させる電圧源と、電源電
圧低下検出手段と、前記電源電圧低下検出手段の電圧低
下情報を伝達する電圧低下伝達手段と、リセット時にリ
セット信号を出力し命令を解読しその実行としてアドレ
スを出力しデータを入出力するプロセッサと前記プロセ
ッサと接続し前記プロセッサからリセット信号を伝達す
るリセット信号伝達手段と、前記プロセッサと接続し前
記プロセッサからアドレスを伝達するアドレス伝達手段
と、前記プロセッサと接続し前記プロセッサからデータ
を伝達するデータ伝達手段と、Ｎ個（Ｎ≧１）の周辺実
行手段と、前記Ｎ個の周辺実行手段の実行情報を伝達す
る実行情報伝達手段と、電源供給制御手段とを備える電
源制御装置であって、前記電源電圧低下検出手段は、前
記電圧源から供給される電位が予め定めた電位値よりも
低下したことを検出する電圧低下検出手段と、前記電圧
低下検出手段の検出情報を前記電圧低下伝達手段に出力
する電圧低下情報出力手段とからなり、前記Ｎ個の周辺
実行手段は、前記アドレス伝達手段と前記データ伝達手
段に接続し周辺機能実行を行なう実行手段と、前記電圧
源に接続され実行手段に電源電位を供給する電圧源供給
部と、前記接地電位に接続され実行手段に接地電位を供
給する電圧源供給部と、前記実行手段の実行情報を前記
実行情報伝達手段に出力する実行情報出力手段とからな
り、前記電源供給制御手段は前記電圧低下伝達手段から
伝達される電圧低下情報を入力し電圧低下情報を保持す
る電圧低下情報保持手段と、前記電圧低下情報保持手段
の保持する電圧低下情報と第Ｎ番目の前記実行情報伝達
手段から伝達される実行情報とから電源供給情報を検出
し電圧低下情報がありかつ第Ｎ番目の前記実行情報がな
い場合に電源切断情報を出力するＮ個（Ｎ≧１）の電源
検出選択手段と、第Ｎ番目の前記電源検出選択手段の電
源切断情報により前記電圧源と第Ｎ番目の前記実行手段
の前記電圧源供給部との接続／切り離しを選択するＮ個
の電源供給選択手段とからなり、第Ｎ番目の前記電源供
給選択手段は、前記電圧低下情報保持手段が電圧低下情
報を保持し、第Ｎ番目の前記周辺実行手段が実行中の場
合、前記電圧低下情報保持手段は電圧低下情報を保持
し、前記実行情報出力手段は実行情報を出力し、前記実
行情報伝達手段は実行情報を伝達し、第Ｎ番目の前記電
源検出選択手段は前記電圧低下情報保持手段が電圧低下
情報を伝達することと前記実行情報伝達手段が実行情報
を伝達することにより電源供給情報を検出し電源切断情
報を出力せず、第Ｎ番目の前記電源供給選択手段は電源
切断情報を入力しないので前記電圧源と第Ｎ番目の前記
実行手段の前記電圧源供給部との接続を選択するように
動作し、第Ｎ番目の前記電源供給選択手段は、前記電圧
低下情報保持手段が電圧低下情報を保持し、第Ｎ番目の
前記周辺実行手段が実行を停止した場合、前記電圧低下
情報保持手段は電圧低下情報を保持し、前記実行情報出
力手段は実行情報を出力せず、前記実行情報伝達手段は
実行情報を伝達せず、第Ｎ番目の前記電源検出選択手段
は前記電圧低下情報保持手段が電圧低下情報を伝達する
ことと前記実行情報伝達手段が実行情報を伝達しないこ
とにより電源供給情報を検出し電源切断情報を出力し、
第Ｎ番目の前記電源供給選択手段は電源切断情報を入力
するので前記電圧源と第Ｎ番目の前記実行手段の前記電
圧源供給部との切り離しを選択するように動作する。
る接地電位と、前記接地電位よりも高い電位を供給し前
記接地電位との間に電圧を発生させる電圧源と、電源電
圧低下検出手段と、前記電源電圧低下検出手段の電圧低
下情報を伝達する電圧低下伝達手段と、リセット時にリ
セット信号を出力し命令を解読しその実行としてアドレ
スを出力しデータを入出力するプロセッサと前記プロセ
ッサと接続し前記プロセッサからリセット信号を伝達す
るリセット信号伝達手段と、前記プロセッサと接続し前
記プロセッサからアドレスを伝達するアドレス伝達手段
と、前記プロセッサと接続し前記プロセッサからデータ
を伝達するデータ伝達手段と、Ｎ個（Ｎ≧１）の周辺実
行手段と、前記Ｎ個の周辺実行手段の実行情報を伝達す
る実行情報伝達手段と、電源供給制御手段とを備える電
源制御装置であって、前記電源電圧低下検出手段は、前
記電圧源から供給される電位が予め定めた電位値よりも
低下したことを検出する電圧低下検出手段と、前記電圧
低下検出手段の検出情報を前記電圧低下伝達手段に出力
する電圧低下情報出力手段とからなり、前記Ｎ個の周辺
実行手段は、前記アドレス伝達手段と前記データ伝達手
段に接続し周辺機能実行を行なう実行手段と、前記電圧
源に接続され実行手段に電源電位を供給する電圧源供給
部と、前記接地電位に接続され実行手段に接地電位を供
給する電圧源供給部と、前記実行手段の実行情報を前記
実行情報伝達手段に出力する実行情報出力手段とからな
り、前記電源供給制御手段は前記電圧低下伝達手段から
伝達される電圧低下情報を入力し電圧低下情報を保持す
る電圧低下情報保持手段と、前記電圧低下情報保持手段
の保持する電圧低下情報と第Ｎ番目の前記実行情報伝達
手段から伝達される実行情報とから電源供給情報を検出
し電圧低下情報がありかつ第Ｎ番目の前記実行情報がな
い場合に電源切断情報を出力するＮ個（Ｎ≧１）の電源
検出選択手段と、第Ｎ番目の前記電源検出選択手段の電
源切断情報により前記電圧源と第Ｎ番目の前記実行手段
の前記電圧源供給部との接続／切り離しを選択するＮ個
の電源供給選択手段とからなり、第Ｎ番目の前記電源供
給選択手段は、前記電圧低下情報保持手段が電圧低下情
報を保持し、第Ｎ番目の前記周辺実行手段が実行中の場
合、前記電圧低下情報保持手段は電圧低下情報を保持
し、前記実行情報出力手段は実行情報を出力し、前記実
行情報伝達手段は実行情報を伝達し、第Ｎ番目の前記電
源検出選択手段は前記電圧低下情報保持手段が電圧低下
情報を伝達することと前記実行情報伝達手段が実行情報
を伝達することにより電源供給情報を検出し電源切断情
報を出力せず、第Ｎ番目の前記電源供給選択手段は電源
切断情報を入力しないので前記電圧源と第Ｎ番目の前記
実行手段の前記電圧源供給部との接続を選択するように
動作し、第Ｎ番目の前記電源供給選択手段は、前記電圧
低下情報保持手段が電圧低下情報を保持し、第Ｎ番目の
前記周辺実行手段が実行を停止した場合、前記電圧低下
情報保持手段は電圧低下情報を保持し、前記実行情報出
力手段は実行情報を出力せず、前記実行情報伝達手段は
実行情報を伝達せず、第Ｎ番目の前記電源検出選択手段
は前記電圧低下情報保持手段が電圧低下情報を伝達する
ことと前記実行情報伝達手段が実行情報を伝達しないこ
とにより電源供給情報を検出し電源切断情報を出力し、
第Ｎ番目の前記電源供給選択手段は電源切断情報を入力
するので前記電圧源と第Ｎ番目の前記実行手段の前記電
圧源供給部との切り離しを選択するように動作する。
【０００８】本発明の電源制御装置は、電位の基準とな
る接地電位と、前記接地電位よりも高い電位を供給し前
記接地電位との間に電圧を発生させる電圧源と、電源電
圧低下検出手段と、前記電源電圧低下検出手段の電圧低
下情報を伝達する電圧低下伝達手段と、リセット時にリ
セット信号を出力し命令を解読しその実行としてアドレ
スを出力しデータを入出力するプロセッサと前記プロセ
ッサと接続し前記プロセッサからリセット信号を伝達す
るリセット信号伝達手段と、前記プロセッサと接続し前
記プロセッサからアドレスを伝達するアドレス伝達手段
と、前記プロセッサと接続し前記プロセッサからデータ
を伝達するデータ伝達手段と、Ｎ個（Ｎ≧１）の周辺実
行手段と、前記Ｎ個の周辺実行手段の実行情報を伝達す
る実行情報伝達手段と、電源供給制御手段とを備える電
源制御装置であって、前記電源電圧低下検出手段は、前
記電圧源から供給される電位が予め定めた電位値よりも
低下したことを検出する電圧低下検出手段と、前記電圧
低下検出手段の検出情報を前記電圧低下伝達手段に出力
する電圧低下情報出力手段とからなり、前記Ｎ個の周辺
実行手段は、前記アドレス伝達手段と前記データ伝達手
段に接続し周辺機能実行を行なう実行手段と、前記電圧
源に接続され実行手段に電源電位を供給する電圧源供給
部と、前記接地電位に接続され実行手段に接地電位を供
給する電圧源供給部と、前記実行手段の実行情報を前記
実行情報伝達手段に出力する実行情報出力手段とからな
り、前記電源供給制御手段は、前記電圧低下伝達手段か
ら伝達される電圧低下情報を入力し電圧低下情報を保持
する電圧低下情報保持手段と、前記アドレス伝達手段と
前記データ伝達手段に接続し前記Ｎ個の周辺実行手段の
再実行情報を保持するＮ個（Ｎ≧１）の電源電圧低下時
使用情報保持手段と、前記電圧低下情報保持手段の保持
する電圧低下情報と第Ｎ番目の前記電源電圧低下時使用
情報保持手段の保持する電源電圧低下時使用情報と第Ｎ
番目の前記実行情報伝達手段から伝達される実行情報と
から電源供給情報を検出し電圧低下情報がありかつ第Ｎ
番目の前記電源電圧低下時使用情報がなくかつ第Ｎ番目
の前記実行情報がない場合に電源切断情報を出力し前記
電圧低下情報保持手段の保持する電圧低下情報と第Ｎ番
目の前記電源電圧低下時使用情報保持手段の保持する電
源電圧低下時使用情報と第Ｎ番目の前記実行情報伝達手
段から伝達される実行情報とから電源供給情報を検出し
電圧低下情報がありかつ第Ｎ番目の前記電源電圧低下時
使用情報がありかつ第Ｎ番目の前記実行情報がない場合
に電源切断情報を出力しないＮ個（Ｎ≧１）の電源検出
選択手段と、第Ｎ番目の前記電源検出選択手段の電源切
断情報により前記電圧源と第Ｎ番目の前記実行手段の前
記電圧源供給部との接続／切り離しを選択するＮ個の電
源供給選択手段とからなり、第Ｎ番目の前記電源供給選
択手段は、前記電圧低下情報保持手段が電圧低下情報を
保持し、第Ｎ番目の前記電源電圧低下時使用情報保持手
段が電源電圧低下時使用情報を保持し、第Ｎ番目の前記
周辺実行手段が実行中である場合、前記電圧低下情報保
持手段は電圧低下情報を保持し、第Ｎ番目の前記電源電
圧低下時使用情報保持手段は電源電圧低下時使用情報を
保持し、前記実行情報出力手段は実行情報を出力し、前
記実行情報伝達手段は実行情報を伝達し、第Ｎ番目の前
記電源検出選択手段は前記電圧低下情報保持手段が電圧
低下情報を伝達することと前記電源電圧低下時使用情報
保持手段が電源電圧低下時使用情報を保持することと前
記実行情報伝達手段が実行情報を伝達することにより電
源供給情報を検出し電源切断情報を出力せず、第Ｎ番目
の前記電源供給選択手段は電源切断情報を入力しないの
で前記電圧源と第Ｎ番目の前記実行手段の前記電圧源供
給部との接続を選択するように動作し、第Ｎ番目の前記
電源供給選択手段は、前記電圧低下情報保持手段が電圧
低下情報を保持し、第Ｎ番目の前記電源電圧低下時使用
情報保持手段が電源電圧低下時使用情報を保持せず、第
Ｎ番目の前記周辺実行手段が実行を停止した場合、前記
電圧低下情報保持手段は電圧低下情報を保持し、第Ｎ番
目の前記電源電圧低下時使用情報保持手段は電源電圧低
下時使用情報を保持せず、前記実行情報出力手段は実行
情報を出力せず、前記実行情報伝達手段は実行情報を伝
達せず、第Ｎ番目の前記電源検出選択手段は前記電圧低
下情報保持手段が電圧低下情報を伝達することと前記電
源電圧低下時使用情報保持手段が電源電圧低下時使用情
報を保持しないことと前記実行情報伝達手段が実行情報
を伝達しないことにより電源供給情報を検出し電源切断
情報を出力し、第Ｎ番目の前記電源供給選択手段は電源
切断情報を入力するので前記電圧源と第Ｎ番目の前記実
行手段の前記電圧源供給部との切り離しを選択するよう
に動作し、第Ｎ番目の前記電源供給選択手段は、前記電
圧低下情報保持手段が電圧低下情報を保持し、前記プロ
セッサが前記電源制御装置のアドレスを出力し、前記プ
ロセッサが第Ｎ番目の前記周辺実行手段についての電源
電圧低下時使用情報を出力し、前記電圧源と第Ｎ番目の
前記周辺実行手段の前記電圧源供給部とが切り離されて
いる場合、前記電圧低下情報保持手段は電圧低下情報を
保持し、前記プロセッサは前記電源制御装置のアドレス
を出力し、前記アドレス伝達手段は前記電源制御装置の
アドレスを伝達し、前記プロセッサは第Ｎ番目の前記周
辺実行手段についての電源電圧低下時使用情報を出力
し、前記データ伝達手段は第Ｎ番目の前記周辺実行手段
についての電源電圧低下時使用情報を伝達し、第Ｎ番目
の前記電源電圧低下時使用情報保持手段は前記アドレス
伝達手段が前記電源制御装置のアドレスを伝達し前記デ
ータ伝達手段が第Ｎ番目の前記周辺実行手段についての
電源電圧低下時使用情報を伝達することにより第Ｎ番目
の前記周辺実行手段についての電源電圧低下時使用情報
を保持し、第Ｎ番目の前記電源検出選択手段は第Ｎ番目
の前記電源電圧低下時使用情報保持手段が電源電圧低下
時使用情報を保持することにより電源供給情報を検出し
電源切断情報を出力せず、第Ｎ番目の前記電源供給選択
手段は電源切断情報を入力しないので前記電圧源と第Ｎ
番目の前記実行手段の前記電圧源供給部との接続を選択
するように動作する。
る接地電位と、前記接地電位よりも高い電位を供給し前
記接地電位との間に電圧を発生させる電圧源と、電源電
圧低下検出手段と、前記電源電圧低下検出手段の電圧低
下情報を伝達する電圧低下伝達手段と、リセット時にリ
セット信号を出力し命令を解読しその実行としてアドレ
スを出力しデータを入出力するプロセッサと前記プロセ
ッサと接続し前記プロセッサからリセット信号を伝達す
るリセット信号伝達手段と、前記プロセッサと接続し前
記プロセッサからアドレスを伝達するアドレス伝達手段
と、前記プロセッサと接続し前記プロセッサからデータ
を伝達するデータ伝達手段と、Ｎ個（Ｎ≧１）の周辺実
行手段と、前記Ｎ個の周辺実行手段の実行情報を伝達す
る実行情報伝達手段と、電源供給制御手段とを備える電
源制御装置であって、前記電源電圧低下検出手段は、前
記電圧源から供給される電位が予め定めた電位値よりも
低下したことを検出する電圧低下検出手段と、前記電圧
低下検出手段の検出情報を前記電圧低下伝達手段に出力
する電圧低下情報出力手段とからなり、前記Ｎ個の周辺
実行手段は、前記アドレス伝達手段と前記データ伝達手
段に接続し周辺機能実行を行なう実行手段と、前記電圧
源に接続され実行手段に電源電位を供給する電圧源供給
部と、前記接地電位に接続され実行手段に接地電位を供
給する電圧源供給部と、前記実行手段の実行情報を前記
実行情報伝達手段に出力する実行情報出力手段とからな
り、前記電源供給制御手段は、前記電圧低下伝達手段か
ら伝達される電圧低下情報を入力し電圧低下情報を保持
する電圧低下情報保持手段と、前記アドレス伝達手段と
前記データ伝達手段に接続し前記Ｎ個の周辺実行手段の
再実行情報を保持するＮ個（Ｎ≧１）の電源電圧低下時
使用情報保持手段と、前記電圧低下情報保持手段の保持
する電圧低下情報と第Ｎ番目の前記電源電圧低下時使用
情報保持手段の保持する電源電圧低下時使用情報と第Ｎ
番目の前記実行情報伝達手段から伝達される実行情報と
から電源供給情報を検出し電圧低下情報がありかつ第Ｎ
番目の前記電源電圧低下時使用情報がなくかつ第Ｎ番目
の前記実行情報がない場合に電源切断情報を出力し前記
電圧低下情報保持手段の保持する電圧低下情報と第Ｎ番
目の前記電源電圧低下時使用情報保持手段の保持する電
源電圧低下時使用情報と第Ｎ番目の前記実行情報伝達手
段から伝達される実行情報とから電源供給情報を検出し
電圧低下情報がありかつ第Ｎ番目の前記電源電圧低下時
使用情報がありかつ第Ｎ番目の前記実行情報がない場合
に電源切断情報を出力しないＮ個（Ｎ≧１）の電源検出
選択手段と、第Ｎ番目の前記電源検出選択手段の電源切
断情報により前記電圧源と第Ｎ番目の前記実行手段の前
記電圧源供給部との接続／切り離しを選択するＮ個の電
源供給選択手段とからなり、第Ｎ番目の前記電源供給選
択手段は、前記電圧低下情報保持手段が電圧低下情報を
保持し、第Ｎ番目の前記電源電圧低下時使用情報保持手
段が電源電圧低下時使用情報を保持し、第Ｎ番目の前記
周辺実行手段が実行中である場合、前記電圧低下情報保
持手段は電圧低下情報を保持し、第Ｎ番目の前記電源電
圧低下時使用情報保持手段は電源電圧低下時使用情報を
保持し、前記実行情報出力手段は実行情報を出力し、前
記実行情報伝達手段は実行情報を伝達し、第Ｎ番目の前
記電源検出選択手段は前記電圧低下情報保持手段が電圧
低下情報を伝達することと前記電源電圧低下時使用情報
保持手段が電源電圧低下時使用情報を保持することと前
記実行情報伝達手段が実行情報を伝達することにより電
源供給情報を検出し電源切断情報を出力せず、第Ｎ番目
の前記電源供給選択手段は電源切断情報を入力しないの
で前記電圧源と第Ｎ番目の前記実行手段の前記電圧源供
給部との接続を選択するように動作し、第Ｎ番目の前記
電源供給選択手段は、前記電圧低下情報保持手段が電圧
低下情報を保持し、第Ｎ番目の前記電源電圧低下時使用
情報保持手段が電源電圧低下時使用情報を保持せず、第
Ｎ番目の前記周辺実行手段が実行を停止した場合、前記
電圧低下情報保持手段は電圧低下情報を保持し、第Ｎ番
目の前記電源電圧低下時使用情報保持手段は電源電圧低
下時使用情報を保持せず、前記実行情報出力手段は実行
情報を出力せず、前記実行情報伝達手段は実行情報を伝
達せず、第Ｎ番目の前記電源検出選択手段は前記電圧低
下情報保持手段が電圧低下情報を伝達することと前記電
源電圧低下時使用情報保持手段が電源電圧低下時使用情
報を保持しないことと前記実行情報伝達手段が実行情報
を伝達しないことにより電源供給情報を検出し電源切断
情報を出力し、第Ｎ番目の前記電源供給選択手段は電源
切断情報を入力するので前記電圧源と第Ｎ番目の前記実
行手段の前記電圧源供給部との切り離しを選択するよう
に動作し、第Ｎ番目の前記電源供給選択手段は、前記電
圧低下情報保持手段が電圧低下情報を保持し、前記プロ
セッサが前記電源制御装置のアドレスを出力し、前記プ
ロセッサが第Ｎ番目の前記周辺実行手段についての電源
電圧低下時使用情報を出力し、前記電圧源と第Ｎ番目の
前記周辺実行手段の前記電圧源供給部とが切り離されて
いる場合、前記電圧低下情報保持手段は電圧低下情報を
保持し、前記プロセッサは前記電源制御装置のアドレス
を出力し、前記アドレス伝達手段は前記電源制御装置の
アドレスを伝達し、前記プロセッサは第Ｎ番目の前記周
辺実行手段についての電源電圧低下時使用情報を出力
し、前記データ伝達手段は第Ｎ番目の前記周辺実行手段
についての電源電圧低下時使用情報を伝達し、第Ｎ番目
の前記電源電圧低下時使用情報保持手段は前記アドレス
伝達手段が前記電源制御装置のアドレスを伝達し前記デ
ータ伝達手段が第Ｎ番目の前記周辺実行手段についての
電源電圧低下時使用情報を伝達することにより第Ｎ番目
の前記周辺実行手段についての電源電圧低下時使用情報
を保持し、第Ｎ番目の前記電源検出選択手段は第Ｎ番目
の前記電源電圧低下時使用情報保持手段が電源電圧低下
時使用情報を保持することにより電源供給情報を検出し
電源切断情報を出力せず、第Ｎ番目の前記電源供給選択
手段は電源切断情報を入力しないので前記電圧源と第Ｎ
番目の前記実行手段の前記電圧源供給部との接続を選択
するように動作する。
【０００９】また、本発明の電源制御装置は、電位の基
準となる接地電位と前記接地電位よりも高い電位を供給
し前記接地電位との間に電圧を発生させる電圧源と、前
記電圧源から供給される電位が予め定めた電位値よりも
低下したことを検出した検出情報を出力する電源電圧低
下検出手段と、前記電源電圧低下検出手段の電圧低下情
報を伝達する電圧低下伝達手段と、リセット時にリセッ
ト信号を出力し命令を解読しその実行としてバスアクセ
ス開始信号を出力しバスアクセス終了信号を入力しアド
レスを出力しデータを入出力するプロセッサと、前記プ
ロセッサと接続し前記プロセッサからリセット信号を伝
達するリセット信号伝達手段と、前記プロセッサと接続
し前記プロセッサから前記バスアクセス開始信号を伝達
する第１のバスアクセス制御信号伝達手段と、前記プロ
セッサと接続し前記プロセッサへ前記バスアクセス終了
信号を伝達する第２のバスアクセス制御信号伝達手段
と、前記プロセッサと接続し前記プロセッサからアドレ
スを伝達するアドレス伝達手段と、前記プロセッサと接
続し前記プロセッサからデータを伝達するデータ伝達手
段と、Ｎ個（Ｎ≧１）の周辺実行手段と、前記Ｎ個の周
辺実行手段の実行情報を伝達する実行情報伝達手段と、
電源供給制御手段とを備える電源制御装置であって、前
記Ｎ個の周辺実行手段は、前記第１のバスアクセス制御
信号伝達手段と前記第２のバスアクセス制御信号伝達手
段と前記アドレス伝達手段と前記データ伝達手段に接続
し前記バスアクセス開始信号を入力し前記バスアクセス
終了信号を出力し周辺機能実行を行なう実行手段と、前
記電圧源に接続され実行手段に電源電位を供給する電圧
源供給部と、前記接地電位に接続され実行手段に接地電
位を供給する電圧源供給部と、前記実行手段の実行情報
を前記実行情報伝達手段に出力する実行情報出力手段と
からなり、前記電源供給制御手段は、前記第１のバスア
クセス制御信号伝達手段と前記第２のバスアクセス制御
信号伝達手段と前記アドレス伝達手段に接続し前記バス
アクセス開始信号を入力し前記バスアクセス終了信号を
出力するバスアクセス機能実行手段と、前記電圧低下伝
達手段から伝達される電圧低下情報と第Ｎ番目の前記実
行情報伝達手段から伝達される実行情報とから電源供給
情報を検出し電圧低下情報がありかつ第Ｎ番目の前記実
行情報がない場合に電源切断情報を出力するＮ個（Ｎ≧
１）の電源検出選択手段と、第Ｎ番目の前記電源検出選
択手段の電源切断情報により前記電圧源と第Ｎ番目の前
記実行手段の前記電圧源供給部との接続／切り離しを選
択するＮ個の電源供給選択手段とから構成したことを特
徴とする。
準となる接地電位と前記接地電位よりも高い電位を供給
し前記接地電位との間に電圧を発生させる電圧源と、前
記電圧源から供給される電位が予め定めた電位値よりも
低下したことを検出した検出情報を出力する電源電圧低
下検出手段と、前記電源電圧低下検出手段の電圧低下情
報を伝達する電圧低下伝達手段と、リセット時にリセッ
ト信号を出力し命令を解読しその実行としてバスアクセ
ス開始信号を出力しバスアクセス終了信号を入力しアド
レスを出力しデータを入出力するプロセッサと、前記プ
ロセッサと接続し前記プロセッサからリセット信号を伝
達するリセット信号伝達手段と、前記プロセッサと接続
し前記プロセッサから前記バスアクセス開始信号を伝達
する第１のバスアクセス制御信号伝達手段と、前記プロ
セッサと接続し前記プロセッサへ前記バスアクセス終了
信号を伝達する第２のバスアクセス制御信号伝達手段
と、前記プロセッサと接続し前記プロセッサからアドレ
スを伝達するアドレス伝達手段と、前記プロセッサと接
続し前記プロセッサからデータを伝達するデータ伝達手
段と、Ｎ個（Ｎ≧１）の周辺実行手段と、前記Ｎ個の周
辺実行手段の実行情報を伝達する実行情報伝達手段と、
電源供給制御手段とを備える電源制御装置であって、前
記Ｎ個の周辺実行手段は、前記第１のバスアクセス制御
信号伝達手段と前記第２のバスアクセス制御信号伝達手
段と前記アドレス伝達手段と前記データ伝達手段に接続
し前記バスアクセス開始信号を入力し前記バスアクセス
終了信号を出力し周辺機能実行を行なう実行手段と、前
記電圧源に接続され実行手段に電源電位を供給する電圧
源供給部と、前記接地電位に接続され実行手段に接地電
位を供給する電圧源供給部と、前記実行手段の実行情報
を前記実行情報伝達手段に出力する実行情報出力手段と
からなり、前記電源供給制御手段は、前記第１のバスア
クセス制御信号伝達手段と前記第２のバスアクセス制御
信号伝達手段と前記アドレス伝達手段に接続し前記バス
アクセス開始信号を入力し前記バスアクセス終了信号を
出力するバスアクセス機能実行手段と、前記電圧低下伝
達手段から伝達される電圧低下情報と第Ｎ番目の前記実
行情報伝達手段から伝達される実行情報とから電源供給
情報を検出し電圧低下情報がありかつ第Ｎ番目の前記実
行情報がない場合に電源切断情報を出力するＮ個（Ｎ≧
１）の電源検出選択手段と、第Ｎ番目の前記電源検出選
択手段の電源切断情報により前記電圧源と第Ｎ番目の前
記実行手段の前記電圧源供給部との接続／切り離しを選
択するＮ個の電源供給選択手段とから構成したことを特
徴とする。
【００１０】また、上記の電源供給制御手段は、前記Ｎ
番目の電源供給選択手段が前記電圧源と第Ｎ番目の前記
周辺実行手段の前記電圧源供給部との接続を選択し前記
プロセッサが第Ｎ番目の前記周辺実行手段へバスアクセ
スした場合、前記Ｎ番目の電源供給選択手段が前記電圧
源と第Ｎ番目の前記周辺実行手段の前記電圧源供給部と
の接続を選択し、前記プロセッサは前記バスアクセス開
始信号を出力し第Ｎ番目の前記周辺実行手段のアドレス
を出力し、前記第１のバスアクセス制御信号伝達手段は
前記バスアクセス開始信号を伝達し、前記アドレス伝達
手段は第Ｎ番目の前記周辺実行手段のアドレスを伝達
し、前記バスアクセス機能実行手段は前記Ｎ番目の電源
供給選択手段が前記電圧源と第Ｎ番目の前記周辺実行手
段の前記電圧源供給部との接続を選択し前記第１のバス
アクセス制御信号伝達手段が前記バスアクセス開始信号
を伝達し前記アドレス伝達手段が第Ｎ番目の前記周辺実
行手段のアドレスを伝達することによりバスアクセスが
電源供給されている周辺実行手段へのバスアクセスであ
ることを検出しバスアクセスに応答せず、電源供給制御
手段は前記バスアクセス機能実行手段がバスアクセスに
応答しないことにより前記第２のバスアクセス制御信号
伝達手段に前記バスアクセス終了信号を出力しないよう
に構成したことを特徴とする。
番目の電源供給選択手段が前記電圧源と第Ｎ番目の前記
周辺実行手段の前記電圧源供給部との接続を選択し前記
プロセッサが第Ｎ番目の前記周辺実行手段へバスアクセ
スした場合、前記Ｎ番目の電源供給選択手段が前記電圧
源と第Ｎ番目の前記周辺実行手段の前記電圧源供給部と
の接続を選択し、前記プロセッサは前記バスアクセス開
始信号を出力し第Ｎ番目の前記周辺実行手段のアドレス
を出力し、前記第１のバスアクセス制御信号伝達手段は
前記バスアクセス開始信号を伝達し、前記アドレス伝達
手段は第Ｎ番目の前記周辺実行手段のアドレスを伝達
し、前記バスアクセス機能実行手段は前記Ｎ番目の電源
供給選択手段が前記電圧源と第Ｎ番目の前記周辺実行手
段の前記電圧源供給部との接続を選択し前記第１のバス
アクセス制御信号伝達手段が前記バスアクセス開始信号
を伝達し前記アドレス伝達手段が第Ｎ番目の前記周辺実
行手段のアドレスを伝達することによりバスアクセスが
電源供給されている周辺実行手段へのバスアクセスであ
ることを検出しバスアクセスに応答せず、電源供給制御
手段は前記バスアクセス機能実行手段がバスアクセスに
応答しないことにより前記第２のバスアクセス制御信号
伝達手段に前記バスアクセス終了信号を出力しないよう
に構成したことを特徴とする。
【００１１】また、上記電源供給制御手段は、前記Ｎ番
目の電源供給選択手段が前記電圧源と第Ｎ番目の前記周
辺実行手段の前記電圧源供給部との切り離しを選択し前
記プロセッサが第Ｎ番目の前記周辺実行手段へバスアク
セスした場合、前記Ｎ番目の電源供給選択手段が前記電
圧源と第Ｎ番目の前記周辺実行手段の前記電圧源供給部
との切り離しを選択し、前記プロセッサは前記バスアク
セス開始信号を出力し第Ｎ番目の前記周辺実行手段のア
ドレスを出力し、前記第１のバスアクセス制御信号伝達
手段は前記バスアクセス開始信号を伝達し、前記アドレ
ス伝達手段は第Ｎ番目の前記周辺実行手段のアドレスを
伝達し、前記バスアクセス機能実行手段は前記Ｎ番目の
電源供給選択手段が前記電圧源と第Ｎ番目の前記周辺実
行手段の前記電圧源供給部との切り離しを選択し前記第
１のバスアクセス制御信号伝達手段が前記バスアクセス
開始信号を伝達し前記アドレス伝達手段が第Ｎ番目の前
記周辺実行手段のアドレスを伝達することによりバスア
クセスが電源供給されていない周辺実行手段へのバスア
クセスであることを検出しバスアクセスに応答し、電源
供給制御手段は前記バスアクセス機能実行手段がバスア
クセスに応答することにより前記第２のバスアクセス制
御信号伝達手段に前記バスアクセス終了信号を出力する
ように構成したことを特徴とする。
目の電源供給選択手段が前記電圧源と第Ｎ番目の前記周
辺実行手段の前記電圧源供給部との切り離しを選択し前
記プロセッサが第Ｎ番目の前記周辺実行手段へバスアク
セスした場合、前記Ｎ番目の電源供給選択手段が前記電
圧源と第Ｎ番目の前記周辺実行手段の前記電圧源供給部
との切り離しを選択し、前記プロセッサは前記バスアク
セス開始信号を出力し第Ｎ番目の前記周辺実行手段のア
ドレスを出力し、前記第１のバスアクセス制御信号伝達
手段は前記バスアクセス開始信号を伝達し、前記アドレ
ス伝達手段は第Ｎ番目の前記周辺実行手段のアドレスを
伝達し、前記バスアクセス機能実行手段は前記Ｎ番目の
電源供給選択手段が前記電圧源と第Ｎ番目の前記周辺実
行手段の前記電圧源供給部との切り離しを選択し前記第
１のバスアクセス制御信号伝達手段が前記バスアクセス
開始信号を伝達し前記アドレス伝達手段が第Ｎ番目の前
記周辺実行手段のアドレスを伝達することによりバスア
クセスが電源供給されていない周辺実行手段へのバスア
クセスであることを検出しバスアクセスに応答し、電源
供給制御手段は前記バスアクセス機能実行手段がバスア
クセスに応答することにより前記第２のバスアクセス制
御信号伝達手段に前記バスアクセス終了信号を出力する
ように構成したことを特徴とする。
【００１２】また、本発明の電源制御装置は、電位の基
準となる接地電位と前記接地電位よりも高い電位を供給
し前記接地電位との間に電圧を発生させる電圧源と、前
記電圧源から供給される電位が予め定めた電位値よりも
低下したことを検出した検出情報を出力する電源電圧低
下検出手段と、前記電源電圧低下検出手段の電圧低下情
報を伝達する電圧低下伝達手段と、リセット時にリセッ
ト信号を出力し命令を解読しその実行としてアドレスを
出力しデータを入出力し電源供給制御手段からの割り込
み発生時に割り込み処理起動信号を受け付けるプロセッ
サと、前記プロセッサと接続し前記プロセッサからリセ
ット信号を伝達するリセット信号伝達手段と、前記プロ
セッサと接続し前記プロセッサからアドレスを伝達する
アドレス伝達手段と、前記プロセッサと接続し前記プロ
セッサからデータを伝達するデータ伝達手段と、前記プ
ロセッサと電源供給制御手段とを接続し電源供給制御手
段から割り込み処理起動信号を伝達する割り込み信号伝
達手段と、Ｎ個（Ｎ≧１）の周辺実行手段と、前記Ｎ個
の周辺実行手段の実行情報を伝達する実行情報伝達手段
と、電源供給制御手段とを備える電源制御装置であっ
て、前記Ｎ個の周辺実行手段は、前記アドレス伝達手段
と前記データ伝達手段に接続し周辺機能実行を行なう実
行手段と、前記電圧源に接続され実行手段に電源電位を
供給する電圧源供給部と、前記接地電位に接続され実行
手段に接地電位を供給する電圧源供給部と、前記実行手
段の実行情報を前記実行情報伝達手段に出力する実行情
報出力手段とからなり、前記電源供給制御手段は、前記
アドレス伝達手段と前記割り込み信号伝達手段に接続し
アドレス判定と割り込み処理起動信号出力を行なうアド
レス判定手段と、前記電圧低下伝達手段から伝達される
電圧低下情報と第Ｎ番目の前記実行情報伝達手段から伝
達される実行情報とから電源供給情報を検出し電圧低下
情報がありかつ第Ｎ番目の前記実行情報がない場合に電
源切断情報を出力するＮ個（Ｎ≧１）の電源検出選択手
段と、第Ｎ番目の前記電源検出選択手段の電源切断情報
により前記電圧源と第Ｎ番目の前記実行手段の前記電圧
源供給部との接続／切り離しを選択するＮ個の電源供給
選択手段とからなることを特徴とする。
準となる接地電位と前記接地電位よりも高い電位を供給
し前記接地電位との間に電圧を発生させる電圧源と、前
記電圧源から供給される電位が予め定めた電位値よりも
低下したことを検出した検出情報を出力する電源電圧低
下検出手段と、前記電源電圧低下検出手段の電圧低下情
報を伝達する電圧低下伝達手段と、リセット時にリセッ
ト信号を出力し命令を解読しその実行としてアドレスを
出力しデータを入出力し電源供給制御手段からの割り込
み発生時に割り込み処理起動信号を受け付けるプロセッ
サと、前記プロセッサと接続し前記プロセッサからリセ
ット信号を伝達するリセット信号伝達手段と、前記プロ
セッサと接続し前記プロセッサからアドレスを伝達する
アドレス伝達手段と、前記プロセッサと接続し前記プロ
セッサからデータを伝達するデータ伝達手段と、前記プ
ロセッサと電源供給制御手段とを接続し電源供給制御手
段から割り込み処理起動信号を伝達する割り込み信号伝
達手段と、Ｎ個（Ｎ≧１）の周辺実行手段と、前記Ｎ個
の周辺実行手段の実行情報を伝達する実行情報伝達手段
と、電源供給制御手段とを備える電源制御装置であっ
て、前記Ｎ個の周辺実行手段は、前記アドレス伝達手段
と前記データ伝達手段に接続し周辺機能実行を行なう実
行手段と、前記電圧源に接続され実行手段に電源電位を
供給する電圧源供給部と、前記接地電位に接続され実行
手段に接地電位を供給する電圧源供給部と、前記実行手
段の実行情報を前記実行情報伝達手段に出力する実行情
報出力手段とからなり、前記電源供給制御手段は、前記
アドレス伝達手段と前記割り込み信号伝達手段に接続し
アドレス判定と割り込み処理起動信号出力を行なうアド
レス判定手段と、前記電圧低下伝達手段から伝達される
電圧低下情報と第Ｎ番目の前記実行情報伝達手段から伝
達される実行情報とから電源供給情報を検出し電圧低下
情報がありかつ第Ｎ番目の前記実行情報がない場合に電
源切断情報を出力するＮ個（Ｎ≧１）の電源検出選択手
段と、第Ｎ番目の前記電源検出選択手段の電源切断情報
により前記電圧源と第Ｎ番目の前記実行手段の前記電圧
源供給部との接続／切り離しを選択するＮ個の電源供給
選択手段とからなることを特徴とする。
【００１３】また、上記電源供給制御手段は、前記Ｎ番
目の電源供給選択手段が前記電圧源と第Ｎ番目の前記周
辺実行手段の前記電圧源供給部との接続を選択し前記プ
ロセッサが第Ｎ番目の前記周辺実行手段へバスアクセス
した場合、前記Ｎ番目の電源供給選択手段が前記電圧源
と第Ｎ番目の前記周辺実行手段の前記電圧源供給部との
接続を選択し、前記プロセッサは第Ｎ番目の前記周辺実
行手段のアドレスを出力し、前記アドレス伝達手段は第
Ｎ番目の前記周辺実行手段のアドレスを伝達し、前記ア
ドレス判定手段は前記Ｎ番目の電源供給選択手段が前記
電圧源と第Ｎ番目の前記周辺実行手段の前記電圧源供給
部との接続を選択し前記アドレス伝達手段が第Ｎ番目の
前記周辺実行手段のアドレスを伝達することにより電源
供給されている周辺実行手段へのバスアクセスであるこ
とを検出し、電源供給制御手段は前記アドレス判定手段
が電源供給されている周辺実行手段へのバスアクセスで
あることを検出しているので前記割り込み信号伝達手段
に割り込み処理起動信号を出力しないように構成したこ
とを特徴とする。
目の電源供給選択手段が前記電圧源と第Ｎ番目の前記周
辺実行手段の前記電圧源供給部との接続を選択し前記プ
ロセッサが第Ｎ番目の前記周辺実行手段へバスアクセス
した場合、前記Ｎ番目の電源供給選択手段が前記電圧源
と第Ｎ番目の前記周辺実行手段の前記電圧源供給部との
接続を選択し、前記プロセッサは第Ｎ番目の前記周辺実
行手段のアドレスを出力し、前記アドレス伝達手段は第
Ｎ番目の前記周辺実行手段のアドレスを伝達し、前記ア
ドレス判定手段は前記Ｎ番目の電源供給選択手段が前記
電圧源と第Ｎ番目の前記周辺実行手段の前記電圧源供給
部との接続を選択し前記アドレス伝達手段が第Ｎ番目の
前記周辺実行手段のアドレスを伝達することにより電源
供給されている周辺実行手段へのバスアクセスであるこ
とを検出し、電源供給制御手段は前記アドレス判定手段
が電源供給されている周辺実行手段へのバスアクセスで
あることを検出しているので前記割り込み信号伝達手段
に割り込み処理起動信号を出力しないように構成したこ
とを特徴とする。
【００１４】また、上記電源供給制御手段は、前記Ｎ番
目の電源供給選択手段が前記電圧源と第Ｎ番目の前記周
辺実行手段の前記電圧源供給部との切り離しを選択し前
記プロセッサが第Ｎ番目の前記周辺実行手段へバスアク
セスした場合、前記Ｎ番目の電源供給選択手段が前記電
圧源と第Ｎ番目の前記周辺実行手段の前記電圧源供給部
との切り離しを選択し、前記プロセッサは第Ｎ番目の前
記周辺実行手段のアドレスを出力し、前記アドレス伝達
手段は第Ｎ番目の前記周辺実行手段のアドレスを伝達
し、前記アドレス判定手段は前記Ｎ番目の電源供給選択
手段が前記電圧源と第Ｎ番目の前記周辺実行手段の前記
電圧源供給部との切り離しを選択し前記アドレス伝達手
段が第Ｎ番目の前記周辺実行手段のアドレスを伝達する
ことにより電源供給されていない周辺実行手段へのバス
アクセスであることを検出し、電源供給制御手段は前記
アドレス判定手段が電源供給されていない周辺実行手段
へのバスアクセスであることを検出しているので前記割
り込み信号伝達手段に割り込み処理起動信号を出力する
ように構成したことを特徴とする。
目の電源供給選択手段が前記電圧源と第Ｎ番目の前記周
辺実行手段の前記電圧源供給部との切り離しを選択し前
記プロセッサが第Ｎ番目の前記周辺実行手段へバスアク
セスした場合、前記Ｎ番目の電源供給選択手段が前記電
圧源と第Ｎ番目の前記周辺実行手段の前記電圧源供給部
との切り離しを選択し、前記プロセッサは第Ｎ番目の前
記周辺実行手段のアドレスを出力し、前記アドレス伝達
手段は第Ｎ番目の前記周辺実行手段のアドレスを伝達
し、前記アドレス判定手段は前記Ｎ番目の電源供給選択
手段が前記電圧源と第Ｎ番目の前記周辺実行手段の前記
電圧源供給部との切り離しを選択し前記アドレス伝達手
段が第Ｎ番目の前記周辺実行手段のアドレスを伝達する
ことにより電源供給されていない周辺実行手段へのバス
アクセスであることを検出し、電源供給制御手段は前記
アドレス判定手段が電源供給されていない周辺実行手段
へのバスアクセスであることを検出しているので前記割
り込み信号伝達手段に割り込み処理起動信号を出力する
ように構成したことを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１〜図６を用いて説明する。 （実施の形態１）図１は、本発明の第一の実施の形態に
おける電源制御装置の構成を表すブロック図を示す。
て、図１〜図６を用いて説明する。 （実施の形態１）図１は、本発明の第一の実施の形態に
おける電源制御装置の構成を表すブロック図を示す。
【００１６】本電源制御装置は、電圧源６の電圧を監視
して規定の閾電圧を下回ると一定時間０を出力（以下、
０パルスと称す）しこれ以外には１を出力する電源電圧
低下検出回路１と、電源制御回路２と、第１周辺回路３
と、第２周辺回路４と、アドレスバス１３とデータバス
１４を介し第１周辺回路３の制御レジスタ３１および第
２周辺回路４の制御レジスタ４１にデータを転送するこ
とで第１周辺回路３および第２周辺回路４を制御しまた
リセット信号を生成するＣＰＵ５と、前記１乃至５の各
ユニットの駆動用電源を供給する電圧源６と、電源電圧
低下検出回路１と電源制御回路２に電圧源６の電源を供
給する電源線１１と、電源電圧低下検出回路１と電源制
御回路２とを接続し電源電圧低下が検出された時に電源
電圧低下検出回路１が出力する電源電圧低下検出信号で
ある０パルスを電源制御回路２に転送する電源電圧低下
検出信号線１２と、ＣＰＵ５と第１周辺回路３および第
２周辺回路４とを接続しＣＰＵ５から第１周辺回路３お
よび第２周辺回路４へアドレスを転送するアドレスバス
１３と、ＣＰＵ５と第１周辺回路３および第２周辺回路
４とを接続しＣＰＵ５と第１周辺回路３および第２周辺
回路４との間で双方向へデータを転送するデータバス１
４と、第１周辺回路３と電源制御回路２を接続し第１周
辺回路３の実行もしくは非実行状態を出力する第１周辺
回路実行状態報知線１５と、第２周辺回路４と電源制御
回路２を接続し第２周辺回路４の実行もしくは非実行状
態を出力する第２周辺回路実行状態報知線１６と、ＣＰ
Ｕ５と電源制御回路２を接続しＣＰＵ５からのリセット
信号を出力するリセット信号線１７から構成される。
して規定の閾電圧を下回ると一定時間０を出力（以下、
０パルスと称す）しこれ以外には１を出力する電源電圧
低下検出回路１と、電源制御回路２と、第１周辺回路３
と、第２周辺回路４と、アドレスバス１３とデータバス
１４を介し第１周辺回路３の制御レジスタ３１および第
２周辺回路４の制御レジスタ４１にデータを転送するこ
とで第１周辺回路３および第２周辺回路４を制御しまた
リセット信号を生成するＣＰＵ５と、前記１乃至５の各
ユニットの駆動用電源を供給する電圧源６と、電源電圧
低下検出回路１と電源制御回路２に電圧源６の電源を供
給する電源線１１と、電源電圧低下検出回路１と電源制
御回路２とを接続し電源電圧低下が検出された時に電源
電圧低下検出回路１が出力する電源電圧低下検出信号で
ある０パルスを電源制御回路２に転送する電源電圧低下
検出信号線１２と、ＣＰＵ５と第１周辺回路３および第
２周辺回路４とを接続しＣＰＵ５から第１周辺回路３お
よび第２周辺回路４へアドレスを転送するアドレスバス
１３と、ＣＰＵ５と第１周辺回路３および第２周辺回路
４とを接続しＣＰＵ５と第１周辺回路３および第２周辺
回路４との間で双方向へデータを転送するデータバス１
４と、第１周辺回路３と電源制御回路２を接続し第１周
辺回路３の実行もしくは非実行状態を出力する第１周辺
回路実行状態報知線１５と、第２周辺回路４と電源制御
回路２を接続し第２周辺回路４の実行もしくは非実行状
態を出力する第２周辺回路実行状態報知線１６と、ＣＰ
Ｕ５と電源制御回路２を接続しＣＰＵ５からのリセット
信号を出力するリセット信号線１７から構成される。
【００１７】電源制御回路２は、リセット信号線１７に
よりリセット時に１が設定されリセット解除時には第１
周辺回路実行状態報知線１５により報知される第１周辺
回路３の実行もしくは非実行状態を保持する実行状態フ
ラグ２１と、リセット信号線１７によりリセット時に１
が設定されリセット解除時には第２周辺回路実行状態報
知線１６により報知される第２周辺回路４の実行もしく
は非実行状態を保持する実行状態フラグ２２と、第１周
辺回路３の電源接続もしくは切断を行なうスイッチトラ
ンジスタ２３と、第２周辺回路４の電源接続もしくは切
断を行なうスイッチトランジスタ２４と、リセット信号
線１７と第１周辺回路実行状態報知線１５と電源電圧低
下検出信号線１２により報知される電源電圧低下検出信
号によりスイッチトランジスタ２３の制御を行なう判定
回路２５と、リセット信号線１７と第２周辺回路実行状
態報知線１６と電源電圧低下検出信号線１２により報知
される電源電圧低下検出信号によりスイッチトランジス
タ２４の制御を行なう判定回路２６とから構成され、電
源電圧低下検出時に第１周辺回路３が非実行状態であれ
ばスイッチトランジスタ２３により第１周辺回路３の電
源接続を切断し、また電源電圧低下検出時に第２周辺回
路４が非実行状態であればスイッチトランジスタ２４に
より第２周辺回路４の電源接続を切断する。
よりリセット時に１が設定されリセット解除時には第１
周辺回路実行状態報知線１５により報知される第１周辺
回路３の実行もしくは非実行状態を保持する実行状態フ
ラグ２１と、リセット信号線１７によりリセット時に１
が設定されリセット解除時には第２周辺回路実行状態報
知線１６により報知される第２周辺回路４の実行もしく
は非実行状態を保持する実行状態フラグ２２と、第１周
辺回路３の電源接続もしくは切断を行なうスイッチトラ
ンジスタ２３と、第２周辺回路４の電源接続もしくは切
断を行なうスイッチトランジスタ２４と、リセット信号
線１７と第１周辺回路実行状態報知線１５と電源電圧低
下検出信号線１２により報知される電源電圧低下検出信
号によりスイッチトランジスタ２３の制御を行なう判定
回路２５と、リセット信号線１７と第２周辺回路実行状
態報知線１６と電源電圧低下検出信号線１２により報知
される電源電圧低下検出信号によりスイッチトランジス
タ２４の制御を行なう判定回路２６とから構成され、電
源電圧低下検出時に第１周辺回路３が非実行状態であれ
ばスイッチトランジスタ２３により第１周辺回路３の電
源接続を切断し、また電源電圧低下検出時に第２周辺回
路４が非実行状態であればスイッチトランジスタ２４に
より第２周辺回路４の電源接続を切断する。
【００１８】第１周辺回路３は、ＣＰＵ５からアドレス
バス１３およびデータバス１４により制御される制御レ
ジスタ３１と、制御レジスタ３１の制御情報に基づいて
周辺回路としての機能（例えばシリアルインターフェー
ス、ＤＭＡコントローラ、タイマなどが挙げられる）を
実行する実行回路３２と、制御レジスタ３１内に設けら
れ実行回路３２の実行もしくは非実行状態を示す実行状
態フラグ３３と、第１周辺回路３の駆動用電源を供給す
る電源端子３４と、電源の接地に接続される接地端子３
５とから構成され、実行状態フラグ３３の値を第１周辺
回路３の実行もしくは非実行状態として第１周辺回路実
行状態報知線１５により電源制御回路２に報知する。
バス１３およびデータバス１４により制御される制御レ
ジスタ３１と、制御レジスタ３１の制御情報に基づいて
周辺回路としての機能（例えばシリアルインターフェー
ス、ＤＭＡコントローラ、タイマなどが挙げられる）を
実行する実行回路３２と、制御レジスタ３１内に設けら
れ実行回路３２の実行もしくは非実行状態を示す実行状
態フラグ３３と、第１周辺回路３の駆動用電源を供給す
る電源端子３４と、電源の接地に接続される接地端子３
５とから構成され、実行状態フラグ３３の値を第１周辺
回路３の実行もしくは非実行状態として第１周辺回路実
行状態報知線１５により電源制御回路２に報知する。
【００１９】第２周辺回路４は、ＣＰＵ５からアドレス
バス１３およびデータバス１４により制御される制御レ
ジスタ４１と、制御レジスタ４１の制御情報に基づいて
周辺回路としての機能を実行する実行回路４２と、制御
レジスタ４１内に設けられ実行回路４２の実行もしくは
非実行状態を示す実行状態フラグ４３と、第２周辺回路
４の駆動用電源を供給する電源端子４４と、電源の接地
に接続される接地端子４５とから構成され、実行状態フ
ラグ４３の値を第２周辺回路４の実行もしくは非実行状
態として第２周辺回路実行状態報知線１６により電源制
御回路２に報知する。
バス１３およびデータバス１４により制御される制御レ
ジスタ４１と、制御レジスタ４１の制御情報に基づいて
周辺回路としての機能を実行する実行回路４２と、制御
レジスタ４１内に設けられ実行回路４２の実行もしくは
非実行状態を示す実行状態フラグ４３と、第２周辺回路
４の駆動用電源を供給する電源端子４４と、電源の接地
に接続される接地端子４５とから構成され、実行状態フ
ラグ４３の値を第２周辺回路４の実行もしくは非実行状
態として第２周辺回路実行状態報知線１６により電源制
御回路２に報知する。
【００２０】図２は、電源制御回路２内の判定回路２５
および判定回路２６の構成を示す。判定回路２５は、電
源電圧低下検出回路１の出力が０かつ実行状態フラグ２
１が０の時に０を出力するＯＲ回路８１と、リセット時
に１が設定されＯＲ回路８１の０パルス出力により０が
設定され以後０を保持する０パルス保持フラグ８２から
構成される。判定回路２６は、電源電圧低下検出回路１
の出力が０かつ実行状態フラグ２２が０の時に０を出力
するＯＲ回路９１と、リセット時に１が設定されＯＲ回
路９１の０パルス出力により０が設定され以後０を保持
する０パルス保持フラグ９２から構成される。
および判定回路２６の構成を示す。判定回路２５は、電
源電圧低下検出回路１の出力が０かつ実行状態フラグ２
１が０の時に０を出力するＯＲ回路８１と、リセット時
に１が設定されＯＲ回路８１の０パルス出力により０が
設定され以後０を保持する０パルス保持フラグ８２から
構成される。判定回路２６は、電源電圧低下検出回路１
の出力が０かつ実行状態フラグ２２が０の時に０を出力
するＯＲ回路９１と、リセット時に１が設定されＯＲ回
路９１の０パルス出力により０が設定され以後０を保持
する０パルス保持フラグ９２から構成される。
【００２１】以上のように構成された本発明の第一の実
施の形態による電源制御装置について、その動作を説明
する。ここでは電源投入時、電源電圧が既定の閾電圧以
上で周辺回路を実行させる時、電源電圧低下時の３つの
動作について述べる。
施の形態による電源制御装置について、その動作を説明
する。ここでは電源投入時、電源電圧が既定の閾電圧以
上で周辺回路を実行させる時、電源電圧低下時の３つの
動作について述べる。
【００２２】（１）電源投入時 ここでは電源投入時の動作について述べる。電源投入時
にはＣＰＵ５により発生するリセット信号により電源制
御回路２の実行状態フラグ２１と実行状態フラグ２２と
判定回路２５中の０パルス保持フラグ８２と判定回路２
６中の０パルス保持フラグ９２におのおの１が設定され
る。判定回路２５中の０パルス保持フラグ８２と判定回
路２６中の０パルス保持フラグ９２の値がおのおの１で
あるので、判定回路２５および判定回路２６は電源電圧
低下検出信号線１２の状態によらず１を出力する。スイ
ッチトランジスタ２３およびスイッチトランジスタ２４
は、判定回路２５および判定回路２６からの制御信号が
１のため第１周辺回路３の電源端子３４および第２周辺
回路４の電源端子４４をおのおの電圧源６と接続し電源
を供給する。
にはＣＰＵ５により発生するリセット信号により電源制
御回路２の実行状態フラグ２１と実行状態フラグ２２と
判定回路２５中の０パルス保持フラグ８２と判定回路２
６中の０パルス保持フラグ９２におのおの１が設定され
る。判定回路２５中の０パルス保持フラグ８２と判定回
路２６中の０パルス保持フラグ９２の値がおのおの１で
あるので、判定回路２５および判定回路２６は電源電圧
低下検出信号線１２の状態によらず１を出力する。スイ
ッチトランジスタ２３およびスイッチトランジスタ２４
は、判定回路２５および判定回路２６からの制御信号が
１のため第１周辺回路３の電源端子３４および第２周辺
回路４の電源端子４４をおのおの電圧源６と接続し電源
を供給する。
【００２３】（２）電源電圧が既定の閾電圧以上で周辺
回路を実行させる時 ここでは例として第１周辺回路３を実行させる時の動作
について述べる。ＣＰＵ５がアドレスバス１３およびデ
ータバス１４を介して第１周辺回路３の制御レジスタ３
１に制御データとして実行状態フラグ３３に１を書き込
むと、第１周辺回路３は電源端子３４および接地端子３
５から供給されている電源により周辺回路としての機能
を実行する。実行状態フラグ３３に書き込まれた値１は
第１周辺回路実行状態報知線１５により電源制御回路２
に報知され、電源制御回路２の実行状態フラグ２１に反
映される。第１周辺回路３の実行回路３２が実行を終了
すると制御レジスタ３１の実行状態フラグ３３に０を書
き込む。実行状態フラグ３３に書き込まれた値０は第１
周辺回路実行状態報知線１５により電源制御回路２に報
知され、電源制御回路２の実行状態フラグ２１に反映さ
れる。
回路を実行させる時 ここでは例として第１周辺回路３を実行させる時の動作
について述べる。ＣＰＵ５がアドレスバス１３およびデ
ータバス１４を介して第１周辺回路３の制御レジスタ３
１に制御データとして実行状態フラグ３３に１を書き込
むと、第１周辺回路３は電源端子３４および接地端子３
５から供給されている電源により周辺回路としての機能
を実行する。実行状態フラグ３３に書き込まれた値１は
第１周辺回路実行状態報知線１５により電源制御回路２
に報知され、電源制御回路２の実行状態フラグ２１に反
映される。第１周辺回路３の実行回路３２が実行を終了
すると制御レジスタ３１の実行状態フラグ３３に０を書
き込む。実行状態フラグ３３に書き込まれた値０は第１
周辺回路実行状態報知線１５により電源制御回路２に報
知され、電源制御回路２の実行状態フラグ２１に反映さ
れる。
【００２４】第２周辺回路４についても同様である。 （３）電源電圧低下時 ここでは電源電圧が低下した場合の動作について述べ
る。
る。
【００２５】例として、第１周辺回路３は周辺回路とし
ての機能を実行しており、第２周辺回路４は周辺回路と
しての機能実行を停止しているものとする。これより電
源制御回路２の実行状態フラグ２１には値１が保持され
ており、実行状態フラグ２２には値０が保持されてい
る。電源電圧低下検出回路１は、電圧源６の電圧低下を
検知すると電源電圧低下検出信号線１２を通じ０パルス
を出力する。電源制御回路２のＯＲ回路８１は、実行状
態フラグ２１の値が１のため電源電圧低下検出回路１の
出力に関わらず０パルス保持フラグ８２に１を出力す
る。判定回路２５は、０パルス保持フラグ８２が１のた
め１を出力する。スイッチトランジスタ２３は、判定回
路２５の出力が１のため第１周辺回路３の電源端子３４
と電圧源６との接続を継続する。第１周辺回路３は、電
源が供給されているため実行回路３２の実行を継続す
る。電源制御回路２のＯＲ回路９１は、実行状態フラグ
２２の値が０のため電源電圧低下検出回路１の０パルス
により０パルス保持フラグ９２に０を出力する。判定回
路２６は、０パルス保持フラグ９２が０のため０を出力
する。スイッチトランジスタ２４は、判定回路２６の出
力が０のため第２周辺回路４の電源端子４４と電圧源６
との接続を切断し電源供給を遮断する。
ての機能を実行しており、第２周辺回路４は周辺回路と
しての機能実行を停止しているものとする。これより電
源制御回路２の実行状態フラグ２１には値１が保持され
ており、実行状態フラグ２２には値０が保持されてい
る。電源電圧低下検出回路１は、電圧源６の電圧低下を
検知すると電源電圧低下検出信号線１２を通じ０パルス
を出力する。電源制御回路２のＯＲ回路８１は、実行状
態フラグ２１の値が１のため電源電圧低下検出回路１の
出力に関わらず０パルス保持フラグ８２に１を出力す
る。判定回路２５は、０パルス保持フラグ８２が１のた
め１を出力する。スイッチトランジスタ２３は、判定回
路２５の出力が１のため第１周辺回路３の電源端子３４
と電圧源６との接続を継続する。第１周辺回路３は、電
源が供給されているため実行回路３２の実行を継続す
る。電源制御回路２のＯＲ回路９１は、実行状態フラグ
２２の値が０のため電源電圧低下検出回路１の０パルス
により０パルス保持フラグ９２に０を出力する。判定回
路２６は、０パルス保持フラグ９２が０のため０を出力
する。スイッチトランジスタ２４は、判定回路２６の出
力が０のため第２周辺回路４の電源端子４４と電圧源６
との接続を切断し電源供給を遮断する。
【００２６】電圧源６が例えば電池であったときに、電
池の電圧が低下した時に非実行状態である周辺回路への
電源を遮断することにより、電池電圧が規定の閾電圧以
下であっても実行中の周辺回路が動作継続するための電
源供給を優先的に行なうことが可能である。また、ＣＰ
Ｕにおいて電池の容量低下時のデータ退避等の処理を実
施するのに十分な電源供給を行なうことが可能である。
池の電圧が低下した時に非実行状態である周辺回路への
電源を遮断することにより、電池電圧が規定の閾電圧以
下であっても実行中の周辺回路が動作継続するための電
源供給を優先的に行なうことが可能である。また、ＣＰ
Ｕにおいて電池の容量低下時のデータ退避等の処理を実
施するのに十分な電源供給を行なうことが可能である。
【００２７】なお、ここではスイッチトランジスタ２３
およびスイッチトランジスタ２４を電源端子と電源を接
続もしくは切断するよう構成したが、接地端子と接地を
接続もしくは切断するよう構成してもよい。またここで
はリセット時に電源制御回路２の０パルス保持フラグ８
２および９２に１を設定するよう構成したが、電源電圧
低下検出信号線１２側にフラグを持ちリセット時に１が
設定されるよう構成してもよい。さらにここでは電源電
圧低下検出時に非実行周辺回路への電源供給を遮断する
構成としたが、電源電圧低下検出時に非実行周辺回路へ
のクロック供給を停止する構成とすることにより非実行
回路での電流消費を抑制するようにしてもよい。
およびスイッチトランジスタ２４を電源端子と電源を接
続もしくは切断するよう構成したが、接地端子と接地を
接続もしくは切断するよう構成してもよい。またここで
はリセット時に電源制御回路２の０パルス保持フラグ８
２および９２に１を設定するよう構成したが、電源電圧
低下検出信号線１２側にフラグを持ちリセット時に１が
設定されるよう構成してもよい。さらにここでは電源電
圧低下検出時に非実行周辺回路への電源供給を遮断する
構成としたが、電源電圧低下検出時に非実行周辺回路へ
のクロック供給を停止する構成とすることにより非実行
回路での電流消費を抑制するようにしてもよい。
【００２８】（実施の形態２）しかし、本発明の第一の
実施の形態において電圧源の電圧が規定の閾電圧以下に
なった時に非実行状態である周辺回路への電源を遮断す
ることで、電池電圧が規定の閾電圧以下であっても実行
中の周辺回路が動作継続するための電源供給を優先的に
行なうことが可能となり、またＣＰＵにおいて電池の容
量低下時のデータ退避等の処理を実施するのに十分な電
源供給を行なうことが可能となったが、電圧源の電圧が
規定の閾電圧以下の時に動作継続していた周辺回路が実
行を終了した場合にこの周辺回路の電源を遮断し電流消
費を抑制することは不可能である。これを解決するの
が、実施の形態２である。
実施の形態において電圧源の電圧が規定の閾電圧以下に
なった時に非実行状態である周辺回路への電源を遮断す
ることで、電池電圧が規定の閾電圧以下であっても実行
中の周辺回路が動作継続するための電源供給を優先的に
行なうことが可能となり、またＣＰＵにおいて電池の容
量低下時のデータ退避等の処理を実施するのに十分な電
源供給を行なうことが可能となったが、電圧源の電圧が
規定の閾電圧以下の時に動作継続していた周辺回路が実
行を終了した場合にこの周辺回路の電源を遮断し電流消
費を抑制することは不可能である。これを解決するの
が、実施の形態２である。
【００２９】図３は、本発明の第二の実施の形態におけ
る電源制御装置の構成を表すブロック図を示す。本電源
制御装置は、電圧源１０６の電圧を監視して規定の閾電
圧を下回ると一定時間０を出力（以下、０パルスと称
す）しこれ以外には１を出力する電源電圧低下検出回路
１０１と、電源制御回路１０２と、第１周辺回路１０３
と、第２周辺回路１０４と、アドレスバス１１３とデー
タバス１１４を介し第１周辺回路１０３の制御レジスタ
１３１および第２周辺回路１０４の制御レジスタ１４１
にデータを転送することで第１周辺回路１０３および第
２周辺回路１０４を制御しまたリセット信号を生成する
ＣＰＵ１０５と、前記１０１乃至１０５の各ユニットの
駆動用電源を供給する電圧源１０６と、電源電圧低下検
出回路１０１と電源制御回路１０２に電圧源１０６の電
源を供給する電源線１１１と、電源電圧低下検出回路１
０１と電源制御回路１０２とを接続し電源電圧低下が検
出された時に電源電圧低下検出回路１０１が出力する電
源電圧低下検出信号である０パルスを電源制御回路１０
２に転送する電源電圧低下検出信号線１１２と、ＣＰＵ
１０５と第１周辺回路１０３および第２周辺回路１０４
とを接続しＣＰＵ１０５から第１周辺回路１０３および
第２周辺回路１０４へアドレスを転送するアドレスバス
１１３と、ＣＰＵ１０５と第１周辺回路１０３および第
２周辺回路１０４とを接続しＣＰＵ１０５と第１周辺回
路１０３および第２周辺回路１０４との間で双方向へデ
ータを転送するデータバス１１４と、第１周辺回路１０
３と電源制御回路１０２を接続し第１周辺回路１０３の
実行もしくは非実行状態を出力する第１周辺回路実行状
態報知線１１５と、第２周辺回路１０４と電源制御回路
１０２を接続し第２周辺回路１０４の実行もしくは非実
行状態を出力する第２周辺回路実行状態報知線１１６
と、ＣＰＵ１０５と電源制御回路１０２を接続しＣＰＵ
１０５からのリセット信号を出力するリセット信号線１
１７から構成される。
る電源制御装置の構成を表すブロック図を示す。本電源
制御装置は、電圧源１０６の電圧を監視して規定の閾電
圧を下回ると一定時間０を出力（以下、０パルスと称
す）しこれ以外には１を出力する電源電圧低下検出回路
１０１と、電源制御回路１０２と、第１周辺回路１０３
と、第２周辺回路１０４と、アドレスバス１１３とデー
タバス１１４を介し第１周辺回路１０３の制御レジスタ
１３１および第２周辺回路１０４の制御レジスタ１４１
にデータを転送することで第１周辺回路１０３および第
２周辺回路１０４を制御しまたリセット信号を生成する
ＣＰＵ１０５と、前記１０１乃至１０５の各ユニットの
駆動用電源を供給する電圧源１０６と、電源電圧低下検
出回路１０１と電源制御回路１０２に電圧源１０６の電
源を供給する電源線１１１と、電源電圧低下検出回路１
０１と電源制御回路１０２とを接続し電源電圧低下が検
出された時に電源電圧低下検出回路１０１が出力する電
源電圧低下検出信号である０パルスを電源制御回路１０
２に転送する電源電圧低下検出信号線１１２と、ＣＰＵ
１０５と第１周辺回路１０３および第２周辺回路１０４
とを接続しＣＰＵ１０５から第１周辺回路１０３および
第２周辺回路１０４へアドレスを転送するアドレスバス
１１３と、ＣＰＵ１０５と第１周辺回路１０３および第
２周辺回路１０４とを接続しＣＰＵ１０５と第１周辺回
路１０３および第２周辺回路１０４との間で双方向へデ
ータを転送するデータバス１１４と、第１周辺回路１０
３と電源制御回路１０２を接続し第１周辺回路１０３の
実行もしくは非実行状態を出力する第１周辺回路実行状
態報知線１１５と、第２周辺回路１０４と電源制御回路
１０２を接続し第２周辺回路１０４の実行もしくは非実
行状態を出力する第２周辺回路実行状態報知線１１６
と、ＣＰＵ１０５と電源制御回路１０２を接続しＣＰＵ
１０５からのリセット信号を出力するリセット信号線１
１７から構成される。
【００３０】電源制御回路１０２は、リセット信号線１
１７によりリセット時に１が設定されリセット解除時に
は第１周辺回路実行状態報知線１１５により報知される
第１周辺回路１０３の実行もしくは非実行状態を保持す
る実行状態フラグ１２１と、リセット信号線１１７によ
りリセット時に１が設定されリセット解除時には第２周
辺回路実行状態報知線１１６により報知される第２周辺
回路１０４の実行もしくは非実行状態を保持する実行状
態フラグ１２２と、第１周辺回路１０３の電源接続もし
くは切断を行なうスイッチトランジスタ１２３と、第２
周辺回路１０４の電源接続もしくは切断を行なうスイッ
チトランジスタ１２４と、第１周辺回路実行状態報知線
１１５と電源電圧低下検出フラグ１２７の値の論理和を
出力しスイッチトランジスタ１２３の制御を行なう判定
回路１２５と、第２周辺回路実行状態報知線１１６と電
源電圧低下検出フラグ１２７の値の論理和を出力しスイ
ッチトランジスタ１２４の制御を行なう判定回路１２６
と、リセット信号線１１７によりリセット時に１が設定
され電源電圧低下検出信号線１１２により報知される電
源電圧低下検出信号の０パルスにより０が設定され設定
値を保持する電源電圧低下検出フラグ１２７とから構成
され、電源電圧低下検出フラグ１２７の値が０であり第
１周辺回路１０３が非実行状態であればスイッチトラン
ジスタ１２３により第１周辺回路１０３の電源接続を切
断し、また電源電圧低下検出フラグ１２７の値が０であ
り第２周辺回路１０４が非実行状態であればスイッチト
ランジスタ１２４により第２周辺回路１０４の電源接続
を切断する。
１７によりリセット時に１が設定されリセット解除時に
は第１周辺回路実行状態報知線１１５により報知される
第１周辺回路１０３の実行もしくは非実行状態を保持す
る実行状態フラグ１２１と、リセット信号線１１７によ
りリセット時に１が設定されリセット解除時には第２周
辺回路実行状態報知線１１６により報知される第２周辺
回路１０４の実行もしくは非実行状態を保持する実行状
態フラグ１２２と、第１周辺回路１０３の電源接続もし
くは切断を行なうスイッチトランジスタ１２３と、第２
周辺回路１０４の電源接続もしくは切断を行なうスイッ
チトランジスタ１２４と、第１周辺回路実行状態報知線
１１５と電源電圧低下検出フラグ１２７の値の論理和を
出力しスイッチトランジスタ１２３の制御を行なう判定
回路１２５と、第２周辺回路実行状態報知線１１６と電
源電圧低下検出フラグ１２７の値の論理和を出力しスイ
ッチトランジスタ１２４の制御を行なう判定回路１２６
と、リセット信号線１１７によりリセット時に１が設定
され電源電圧低下検出信号線１１２により報知される電
源電圧低下検出信号の０パルスにより０が設定され設定
値を保持する電源電圧低下検出フラグ１２７とから構成
され、電源電圧低下検出フラグ１２７の値が０であり第
１周辺回路１０３が非実行状態であればスイッチトラン
ジスタ１２３により第１周辺回路１０３の電源接続を切
断し、また電源電圧低下検出フラグ１２７の値が０であ
り第２周辺回路１０４が非実行状態であればスイッチト
ランジスタ１２４により第２周辺回路１０４の電源接続
を切断する。
【００３１】第１周辺回路１０３は、ＣＰＵ１０５から
アドレスバス１１３およびデータバス１１４により制御
される制御レジスタ１３１と、制御レジスタ１３１の制
御情報に基づいて周辺回路としての機能を実行する実行
回路１３２と、制御レジスタ１３１内に設けられ実行回
路１３２の実行もしくは非実行状態を示す実行状態フラ
グ１３３と、第１周辺回路１０３の駆動用電源を供給す
る電源端子１３４と、電源の接地に接続される接地端子
１３５とから構成され、実行状態フラグ１３３の値を第
１周辺回路１０３の実行もしくは非実行状態として第１
周辺回路実行状態報知線１１５により電源制御回路１０
２に報知する。
アドレスバス１１３およびデータバス１１４により制御
される制御レジスタ１３１と、制御レジスタ１３１の制
御情報に基づいて周辺回路としての機能を実行する実行
回路１３２と、制御レジスタ１３１内に設けられ実行回
路１３２の実行もしくは非実行状態を示す実行状態フラ
グ１３３と、第１周辺回路１０３の駆動用電源を供給す
る電源端子１３４と、電源の接地に接続される接地端子
１３５とから構成され、実行状態フラグ１３３の値を第
１周辺回路１０３の実行もしくは非実行状態として第１
周辺回路実行状態報知線１１５により電源制御回路１０
２に報知する。
【００３２】第２周辺回路１０４は、ＣＰＵ１０５から
アドレスバス１１３およびデータバス１１４により制御
される制御レジスタ１４１と、制御レジスタ１４１の制
御情報に基づいて周辺回路としての機能を実行する実行
回路１４２と、制御レジスタ１４１内に設けられ実行回
路１４２の実行もしくは非実行状態を示す実行状態フラ
グ１４３と、第２周辺回路１０４の駆動用電源を供給す
る電源端子１４４と、電源の接地に接続される接地端子
１４５とから構成され、実行状態フラグ１４３の値を第
２周辺回路１０４の実行もしくは非実行状態として第２
周辺回路実行状態報知線１１６により電源制御回路１０
２に報知する。
アドレスバス１１３およびデータバス１１４により制御
される制御レジスタ１４１と、制御レジスタ１４１の制
御情報に基づいて周辺回路としての機能を実行する実行
回路１４２と、制御レジスタ１４１内に設けられ実行回
路１４２の実行もしくは非実行状態を示す実行状態フラ
グ１４３と、第２周辺回路１０４の駆動用電源を供給す
る電源端子１４４と、電源の接地に接続される接地端子
１４５とから構成され、実行状態フラグ１４３の値を第
２周辺回路１０４の実行もしくは非実行状態として第２
周辺回路実行状態報知線１１６により電源制御回路１０
２に報知する。
【００３３】以上のように構成された本発明の第二の実
施の形態による電源制御装置について、その動作を説明
する。ここでは電源投入時、電源電圧が既定の閾電圧以
上で周辺回路を実行させる時、電源電圧低下検出時、電
源電圧低下検出時以降に周辺回路が実行終了した時の４
つの動作について述べる。
施の形態による電源制御装置について、その動作を説明
する。ここでは電源投入時、電源電圧が既定の閾電圧以
上で周辺回路を実行させる時、電源電圧低下検出時、電
源電圧低下検出時以降に周辺回路が実行終了した時の４
つの動作について述べる。
【００３４】（１）電源投入時 ここでは電源投入時の動作について述べる。電源投入時
にはＣＰＵ１０５により発生するリセット信号により電
源制御回路１０２の実行状態フラグ１２１と実行状態フ
ラグ１２２と電源電圧低下検出フラグ１２７におのおの
１が設定される。実行状態フラグ１２１と実行状態フラ
グ１２２と電源電圧低下検出フラグ１２７がおのおの１
であるので、判定回路１２５および判定回路１２６は電
源電圧低下検出信号線１１２の状態によらず１を出力す
る。スイッチトランジスタ１２３およびスイッチトラン
ジスタ１２４は、判定回路１２５および判定回路１２６
からの制御信号が１のため第１周辺回路１０３の電源端
子１３４および第２周辺回路１０４の電源端子１４４を
おのおの電圧源１０６と接続し電源を供給する。
にはＣＰＵ１０５により発生するリセット信号により電
源制御回路１０２の実行状態フラグ１２１と実行状態フ
ラグ１２２と電源電圧低下検出フラグ１２７におのおの
１が設定される。実行状態フラグ１２１と実行状態フラ
グ１２２と電源電圧低下検出フラグ１２７がおのおの１
であるので、判定回路１２５および判定回路１２６は電
源電圧低下検出信号線１１２の状態によらず１を出力す
る。スイッチトランジスタ１２３およびスイッチトラン
ジスタ１２４は、判定回路１２５および判定回路１２６
からの制御信号が１のため第１周辺回路１０３の電源端
子１３４および第２周辺回路１０４の電源端子１４４を
おのおの電圧源１０６と接続し電源を供給する。
【００３５】（２）電源電圧が既定の閾電圧以上で周辺
回路を実行させる時 ここでは例として第１周辺回路１０３を実行させる時の
動作について述べる。ＣＰＵ１０５がアドレスバス１１
３およびデータバス１１４を介して第１周辺回路１０３
の制御レジスタ１３１に制御データとして実行状態フラ
グ１３３に１を書き込むと、第１周辺回路１０３は電源
端子１３４および接地端子１３５から供給されている電
源により周辺回路としての機能を実行する。実行状態フ
ラグ１３３に書き込まれた値１は第１周辺回路実行状態
報知線１１５により電源制御回路１０２に報知され、電
源制御回路１０２の実行状態フラグ１２１に反映され
る。第１周辺回路１０３の実行回路１３２が実行を終了
すると制御レジスタ１３１の実行状態フラグ１３３に０
を書き込む。実行状態フラグ１３３に書き込まれた値０
は第１周辺回路実行状態報知線１１５により電源制御回
路１０２に報知され、電源制御回路１０２の実行状態フ
ラグ１２１に反映される。
回路を実行させる時 ここでは例として第１周辺回路１０３を実行させる時の
動作について述べる。ＣＰＵ１０５がアドレスバス１１
３およびデータバス１１４を介して第１周辺回路１０３
の制御レジスタ１３１に制御データとして実行状態フラ
グ１３３に１を書き込むと、第１周辺回路１０３は電源
端子１３４および接地端子１３５から供給されている電
源により周辺回路としての機能を実行する。実行状態フ
ラグ１３３に書き込まれた値１は第１周辺回路実行状態
報知線１１５により電源制御回路１０２に報知され、電
源制御回路１０２の実行状態フラグ１２１に反映され
る。第１周辺回路１０３の実行回路１３２が実行を終了
すると制御レジスタ１３１の実行状態フラグ１３３に０
を書き込む。実行状態フラグ１３３に書き込まれた値０
は第１周辺回路実行状態報知線１１５により電源制御回
路１０２に報知され、電源制御回路１０２の実行状態フ
ラグ１２１に反映される。
【００３６】第２周辺回路１０４についても同様であ
る。 （３）電源電圧低下時 ここでは電源電圧が低下した場合の動作について述べ
る。
る。 （３）電源電圧低下時 ここでは電源電圧が低下した場合の動作について述べ
る。
【００３７】例として、第１周辺回路１０３は周辺回路
としての機能を実行しており、第２周辺回路１０４は周
辺回路としての機能実行を停止しているものとする。こ
れより電源制御回路１０２の実行状態フラグ１２１には
値１が保持されており、実行状態フラグ１２２には値０
が保持されている。電源電圧低下検出回路１０１は、電
圧源１０６の電圧低下を検知すると電源電圧低下検出信
号線１１２を通じ０パルスを出力する。電源電圧低下検
出回路１０１の０パルス出力により電源電圧低下検出フ
ラグ１２７は値０となる。電源制御回路１０２の判定回
路１２５は、実行状態フラグ１２１の値が１のため電源
電圧低下検出フラグ１２７の値に関わらず１を出力す
る。スイッチトランジスタ１２３は、判定回路１２５の
出力が１のため第１周辺回路１０３の電源端子１３４と
電圧源１０６の接続を維持する。第１周辺回路１０３
は、電源が供給されているため実行回路１３２の実行を
継続する。電源制御回路１０２の判定回路１２６は、実
行状態フラグ１２２の値が０であり電源電圧低下検出フ
ラグ１２７の出力が０のため０を出力する。スイッチト
ランジスタ１２４は、判定回路１２６の出力が０のため
第２周辺回路１０４の電源端子１４４と電圧源１０６と
の接続を切断し電源供給を遮断する。
としての機能を実行しており、第２周辺回路１０４は周
辺回路としての機能実行を停止しているものとする。こ
れより電源制御回路１０２の実行状態フラグ１２１には
値１が保持されており、実行状態フラグ１２２には値０
が保持されている。電源電圧低下検出回路１０１は、電
圧源１０６の電圧低下を検知すると電源電圧低下検出信
号線１１２を通じ０パルスを出力する。電源電圧低下検
出回路１０１の０パルス出力により電源電圧低下検出フ
ラグ１２７は値０となる。電源制御回路１０２の判定回
路１２５は、実行状態フラグ１２１の値が１のため電源
電圧低下検出フラグ１２７の値に関わらず１を出力す
る。スイッチトランジスタ１２３は、判定回路１２５の
出力が１のため第１周辺回路１０３の電源端子１３４と
電圧源１０６の接続を維持する。第１周辺回路１０３
は、電源が供給されているため実行回路１３２の実行を
継続する。電源制御回路１０２の判定回路１２６は、実
行状態フラグ１２２の値が０であり電源電圧低下検出フ
ラグ１２７の出力が０のため０を出力する。スイッチト
ランジスタ１２４は、判定回路１２６の出力が０のため
第２周辺回路１０４の電源端子１４４と電圧源１０６と
の接続を切断し電源供給を遮断する。
【００３８】（４）電源電圧低下時以降で周辺回路が実
行終了した時 ここでは電源電圧低下時以降で周辺回路が実行終了した
時の動作について述べる。
行終了した時 ここでは電源電圧低下時以降で周辺回路が実行終了した
時の動作について述べる。
【００３９】例として、第１周辺回路１０３は周辺回路
としての機能を実行しており、第２周辺回路１０４は電
源が切断されているものとする。これより電源制御回路
１０２の実行状態フラグ１２１には値１が保持されてお
り、電源電圧低下検出フラグ１２７には値０が保持され
ている。
としての機能を実行しており、第２周辺回路１０４は電
源が切断されているものとする。これより電源制御回路
１０２の実行状態フラグ１２１には値１が保持されてお
り、電源電圧低下検出フラグ１２７には値０が保持され
ている。
【００４０】第１周辺回路１０３の実行回路１３２は、
実行を終了すると実行状態フラグ１３３に０を書き込
む。電源制御回路１０２の実行状態フラグ１２１は、実
行状態フラグ１３３の値０が反映され値０となる。電源
制御回路１０２の判定回路１２５は、電源電圧低下検出
フラグ１２７が０でありかつ実行状態フラグ１２１が０
のため０を出力する。スイッチトランジスタ１２３は、
判定回路１２５の出力が０のため第１周辺回路１０３の
電源端子１３４と電圧源１０６との接続を切断し電源供
給を遮断する。
実行を終了すると実行状態フラグ１３３に０を書き込
む。電源制御回路１０２の実行状態フラグ１２１は、実
行状態フラグ１３３の値０が反映され値０となる。電源
制御回路１０２の判定回路１２５は、電源電圧低下検出
フラグ１２７が０でありかつ実行状態フラグ１２１が０
のため０を出力する。スイッチトランジスタ１２３は、
判定回路１２５の出力が０のため第１周辺回路１０３の
電源端子１３４と電圧源１０６との接続を切断し電源供
給を遮断する。
【００４１】電圧源１０６が例えば電池であったとき
に、電池の電圧が低下した時に非実行状態である周辺回
路への電源を遮断し、また電池の電圧低下が検出された
後に周辺回路が実行を終了した場合に、実行終了した周
辺回路への電源を遮断することにより、電池電圧が規定
の閾電圧以下であっても実行中の周辺回路が動作継続す
るための電源供給を優先的に行なうことが可能である。
また、ＣＰＵにおいて電池の容量低下時のデータ退避等
の処理を実施するのに十分な電源供給を行なうことが可
能である。
に、電池の電圧が低下した時に非実行状態である周辺回
路への電源を遮断し、また電池の電圧低下が検出された
後に周辺回路が実行を終了した場合に、実行終了した周
辺回路への電源を遮断することにより、電池電圧が規定
の閾電圧以下であっても実行中の周辺回路が動作継続す
るための電源供給を優先的に行なうことが可能である。
また、ＣＰＵにおいて電池の容量低下時のデータ退避等
の処理を実施するのに十分な電源供給を行なうことが可
能である。
【００４２】なお、ここではスイッチトランジスタ１２
３およびスイッチトランジスタ１２４を電源端子と電源
を接続もしくは切断するよう構成したが、接地端子と接
地を接続もしくは切断するよう構成してもよい。またこ
こでは電源電圧低下検出時に非実行周辺回路への電源供
給を遮断する構成としたが、電源電圧低下検出時および
電源電圧低下検出時以降に非実行周辺回路へのクロック
供給を停止する構成とすることにより非実行回路での電
流消費を抑制するようにしてもよい。
３およびスイッチトランジスタ１２４を電源端子と電源
を接続もしくは切断するよう構成したが、接地端子と接
地を接続もしくは切断するよう構成してもよい。またこ
こでは電源電圧低下検出時に非実行周辺回路への電源供
給を遮断する構成としたが、電源電圧低下検出時および
電源電圧低下検出時以降に非実行周辺回路へのクロック
供給を停止する構成とすることにより非実行回路での電
流消費を抑制するようにしてもよい。
【００４３】（実施の形態３）しかし、本発明の第二の
実施の形態において電圧源の電圧が規定の閾電圧以下に
なり電源電圧低下が検出された時点以降に実行終了した
周辺回路への電源を遮断することで、電源電圧が規定の
閾電圧以下であっても実行中の周辺回路が動作継続する
ための電源供給を優先的に行なうことが可能となり、ま
たＣＰＵにおいて電池の容量低下時のデータ退避等の処
理を実施するのに十分な電源供給を行なうことが可能と
なったが、電圧源の電圧が規定の閾電圧以下の時に実行
終了し電源が遮断されている周辺回路をデータ待避等の
処理において周辺回路実行が必要になった場合に再度実
行することは不可能である。これを解決するのが、実施
の形態３である。
実施の形態において電圧源の電圧が規定の閾電圧以下に
なり電源電圧低下が検出された時点以降に実行終了した
周辺回路への電源を遮断することで、電源電圧が規定の
閾電圧以下であっても実行中の周辺回路が動作継続する
ための電源供給を優先的に行なうことが可能となり、ま
たＣＰＵにおいて電池の容量低下時のデータ退避等の処
理を実施するのに十分な電源供給を行なうことが可能と
なったが、電圧源の電圧が規定の閾電圧以下の時に実行
終了し電源が遮断されている周辺回路をデータ待避等の
処理において周辺回路実行が必要になった場合に再度実
行することは不可能である。これを解決するのが、実施
の形態３である。
【００４４】図４は、本発明の第三の実施の形態におけ
る電源制御装置の構成を表すブロック図を示す。本電源
制御装置は、電圧源２０６の電圧を監視して規定の閾電
圧を下回ると一定時間０を出力（以下、０パルスと称
す）しこれ以外には１を出力する電源電圧低下検出回路
２０１と、電源制御回路２０２と、第１周辺回路２０３
と、第２周辺回路２０４と、アドレスバス２１３とデー
タバス２１４を介し電源制御回路２０２の制御レジスタ
２２８および第１周辺回路２０３の制御レジスタ２３３
および第２周辺回路２０４の制御レジスタ２４３にデー
タを転送することで電源制御回路２０２および第１周辺
回路２０３および第２周辺回路２０４を制御しまたリセ
ット信号を生成するＣＰＵ２０５と、前記２０１乃至２
０５の各ユニットの駆動用電源を供給する電圧源２０６
と、電源電圧低下検出回路２０１と電源制御回路２０２
に電圧源２０６の電源を供給する電源線２１１と、電源
電圧低下検出回路２０１と電源制御回路２０２とを接続
し電源電圧低下が検出された時に電源電圧低下検出回路
２０１が出力する電源電圧低下検出信号である０パルス
を電源制御回路２０２に転送する電源電圧低下検出信号
線２１２と、ＣＰＵ２０５と電源制御回路２０２および
第１周辺回路２０３および第２周辺回路２０４とを接続
しＣＰＵ２０５から電源制御回路２０２および第１周辺
回路２０３および第２周辺回路２０４へアドレスを転送
するアドレスバス２１３と、ＣＰＵ２０５と電源制御回
路２０２および第１周辺回路２０３および第２周辺回路
２０４とを接続しＣＰＵ２０５と電源制御回路２０２お
よび第１周辺回路２０３および第２周辺回路２０４との
間で双方向へデータを転送するデータバス２１４と、第
１周辺回路２０３と電源制御回路２０２を接続し第１周
辺回路２０３の実行もしくは非実行状態を出力する第１
周辺回路実行状態報知線２１５と、第２周辺回路２０４
と電源制御回路２０２を接続し第２周辺回路２０４の実
行もしくは非実行状態を出力する第２周辺回路実行状態
報知線２１６と、ＣＰＵ２０５と電源制御回路２０２を
接続しＣＰＵ２０５からのリセット信号を出力するリセ
ット信号線２１７から構成される。
る電源制御装置の構成を表すブロック図を示す。本電源
制御装置は、電圧源２０６の電圧を監視して規定の閾電
圧を下回ると一定時間０を出力（以下、０パルスと称
す）しこれ以外には１を出力する電源電圧低下検出回路
２０１と、電源制御回路２０２と、第１周辺回路２０３
と、第２周辺回路２０４と、アドレスバス２１３とデー
タバス２１４を介し電源制御回路２０２の制御レジスタ
２２８および第１周辺回路２０３の制御レジスタ２３３
および第２周辺回路２０４の制御レジスタ２４３にデー
タを転送することで電源制御回路２０２および第１周辺
回路２０３および第２周辺回路２０４を制御しまたリセ
ット信号を生成するＣＰＵ２０５と、前記２０１乃至２
０５の各ユニットの駆動用電源を供給する電圧源２０６
と、電源電圧低下検出回路２０１と電源制御回路２０２
に電圧源２０６の電源を供給する電源線２１１と、電源
電圧低下検出回路２０１と電源制御回路２０２とを接続
し電源電圧低下が検出された時に電源電圧低下検出回路
２０１が出力する電源電圧低下検出信号である０パルス
を電源制御回路２０２に転送する電源電圧低下検出信号
線２１２と、ＣＰＵ２０５と電源制御回路２０２および
第１周辺回路２０３および第２周辺回路２０４とを接続
しＣＰＵ２０５から電源制御回路２０２および第１周辺
回路２０３および第２周辺回路２０４へアドレスを転送
するアドレスバス２１３と、ＣＰＵ２０５と電源制御回
路２０２および第１周辺回路２０３および第２周辺回路
２０４とを接続しＣＰＵ２０５と電源制御回路２０２お
よび第１周辺回路２０３および第２周辺回路２０４との
間で双方向へデータを転送するデータバス２１４と、第
１周辺回路２０３と電源制御回路２０２を接続し第１周
辺回路２０３の実行もしくは非実行状態を出力する第１
周辺回路実行状態報知線２１５と、第２周辺回路２０４
と電源制御回路２０２を接続し第２周辺回路２０４の実
行もしくは非実行状態を出力する第２周辺回路実行状態
報知線２１６と、ＣＰＵ２０５と電源制御回路２０２を
接続しＣＰＵ２０５からのリセット信号を出力するリセ
ット信号線２１７から構成される。
【００４５】電源制御回路２０２は、リセット信号線２
１７によりリセット時に１が設定されリセット解除時に
は第１周辺回路実行状態報知線２１５により報知される
第１周辺回路２０３の実行もしくは非実行状態を保持す
る実行状態フラグ２２１と、リセット信号線２１７によ
りリセット時に１が設定されリセット解除時には第２周
辺回路実行状態報知線２１６により報知される第２周辺
回路２０４の実行もしくは非実行状態を保持する実行状
態フラグ２２２と、第１周辺回路２０３の電源接続もし
くは切断を行なうスイッチトランジスタ２２３と、第２
周辺回路２０４の電源接続もしくは切断を行なうスイッ
チトランジスタ２２４と、第１周辺回路実行状態報知線
２１５と電源電圧低下検出フラグ２２７の値と電源電圧
低下時使用フラグ２２９の論理和を出力しスイッチトラ
ンジスタ２２３の制御を行なう判定回路２２５と、第２
周辺回路実行状態報知線２１６と電源電圧低下検出フラ
グ２２７の値と電源電圧低下時使用フラグ２３０の論理
和を出力しスイッチトランジスタ２２４の制御を行なう
判定回路２２６と、リセット信号線２１７によりリセッ
ト時に１が設定され電源電圧低下検出信号線２１２によ
り報知される電源電圧低下検出信号の０パルスにより０
が設定され設定値を保持する電源電圧低下検出フラグ２
２７と、ＣＰＵ２０５からアドレスバス２１３およびデ
ータバス２１４により制御される制御レジスタ２２８
と、制御レジスタ２２８内に設けられリセット信号線２
１７によりリセット時に０が設定されＣＰＵ２０５から
アドレスバス２１３およびデータバス２１４を介し電源
電圧低下検出時および電源電圧低下検出時以降における
第１周辺回路２０３の電源接続および切断を制御する電
源電圧低下時使用フラグ２２９と、制御レジスタ２２８
内に設けられリセット信号線２１７によりリセット時に
０が設定されＣＰＵ２０５からアドレスバス２１３およ
びデータバス２１４を介し電源電圧低下検出時および電
源電圧低下検出時以降における第２周辺回路２０４の電
源接続もしくは切断を制御する電源電圧低下時使用フラ
グ２３０とから構成され、電源電圧低下検出フラグ２２
７の値が０であり第１周辺回路２０３が非実行状態であ
り電源電圧低下時使用フラグ２２９の値が０であればス
イッチトランジスタ２２３により第１周辺回路２０３の
電源接続を切断し、また電源電圧低下検出フラグ２２７
の値が０であり第２周辺回路２０４が非実行状態であり
電源電圧低下時使用フラグ２３０の値が０であればスイ
ッチトランジスタ２２４により第２周辺回路２０４の電
源接続を切断し、さらに電源電圧低下検出フラグ２２７
の値が０であり電源電圧低下時使用フラグ２２９の値が
１であればスイッチトランジスタ２２３により第１周辺
回路２０３の電源接続をし、また電源電圧低下検出フラ
グ２２７の値が０であり電源電圧低下時使用フラグ２３
０の値が１であればスイッチトランジスタ２２４により
第２周辺回路２０４の電源接続をする。
１７によりリセット時に１が設定されリセット解除時に
は第１周辺回路実行状態報知線２１５により報知される
第１周辺回路２０３の実行もしくは非実行状態を保持す
る実行状態フラグ２２１と、リセット信号線２１７によ
りリセット時に１が設定されリセット解除時には第２周
辺回路実行状態報知線２１６により報知される第２周辺
回路２０４の実行もしくは非実行状態を保持する実行状
態フラグ２２２と、第１周辺回路２０３の電源接続もし
くは切断を行なうスイッチトランジスタ２２３と、第２
周辺回路２０４の電源接続もしくは切断を行なうスイッ
チトランジスタ２２４と、第１周辺回路実行状態報知線
２１５と電源電圧低下検出フラグ２２７の値と電源電圧
低下時使用フラグ２２９の論理和を出力しスイッチトラ
ンジスタ２２３の制御を行なう判定回路２２５と、第２
周辺回路実行状態報知線２１６と電源電圧低下検出フラ
グ２２７の値と電源電圧低下時使用フラグ２３０の論理
和を出力しスイッチトランジスタ２２４の制御を行なう
判定回路２２６と、リセット信号線２１７によりリセッ
ト時に１が設定され電源電圧低下検出信号線２１２によ
り報知される電源電圧低下検出信号の０パルスにより０
が設定され設定値を保持する電源電圧低下検出フラグ２
２７と、ＣＰＵ２０５からアドレスバス２１３およびデ
ータバス２１４により制御される制御レジスタ２２８
と、制御レジスタ２２８内に設けられリセット信号線２
１７によりリセット時に０が設定されＣＰＵ２０５から
アドレスバス２１３およびデータバス２１４を介し電源
電圧低下検出時および電源電圧低下検出時以降における
第１周辺回路２０３の電源接続および切断を制御する電
源電圧低下時使用フラグ２２９と、制御レジスタ２２８
内に設けられリセット信号線２１７によりリセット時に
０が設定されＣＰＵ２０５からアドレスバス２１３およ
びデータバス２１４を介し電源電圧低下検出時および電
源電圧低下検出時以降における第２周辺回路２０４の電
源接続もしくは切断を制御する電源電圧低下時使用フラ
グ２３０とから構成され、電源電圧低下検出フラグ２２
７の値が０であり第１周辺回路２０３が非実行状態であ
り電源電圧低下時使用フラグ２２９の値が０であればス
イッチトランジスタ２２３により第１周辺回路２０３の
電源接続を切断し、また電源電圧低下検出フラグ２２７
の値が０であり第２周辺回路２０４が非実行状態であり
電源電圧低下時使用フラグ２３０の値が０であればスイ
ッチトランジスタ２２４により第２周辺回路２０４の電
源接続を切断し、さらに電源電圧低下検出フラグ２２７
の値が０であり電源電圧低下時使用フラグ２２９の値が
１であればスイッチトランジスタ２２３により第１周辺
回路２０３の電源接続をし、また電源電圧低下検出フラ
グ２２７の値が０であり電源電圧低下時使用フラグ２３
０の値が１であればスイッチトランジスタ２２４により
第２周辺回路２０４の電源接続をする。
【００４６】第１周辺回路２０３は、ＣＰＵ２０５から
アドレスバス２１３およびデータバス２１４により制御
される制御レジスタ２３１と、制御レジスタ２３１の制
御情報に基づいて周辺回路としての機能を実行する実行
回路２３２と、制御レジスタ２３１内に設けられ実行回
路２３２の実行もしくは非実行状態を示す実行状態フラ
グ２３３と、第１周辺回路２０３の駆動用電源を供給す
る電源端子２３４と、電源の接地に接続される接地端子
２３５とから構成され、実行状態フラグ２３３の値を第
１周辺回路２０３の実行もしくは非実行状態として第１
周辺回路実行状態報知線２１５により電源制御回路２０
２に報知する。
アドレスバス２１３およびデータバス２１４により制御
される制御レジスタ２３１と、制御レジスタ２３１の制
御情報に基づいて周辺回路としての機能を実行する実行
回路２３２と、制御レジスタ２３１内に設けられ実行回
路２３２の実行もしくは非実行状態を示す実行状態フラ
グ２３３と、第１周辺回路２０３の駆動用電源を供給す
る電源端子２３４と、電源の接地に接続される接地端子
２３５とから構成され、実行状態フラグ２３３の値を第
１周辺回路２０３の実行もしくは非実行状態として第１
周辺回路実行状態報知線２１５により電源制御回路２０
２に報知する。
【００４７】第２周辺回路２０４は、ＣＰＵ２０５から
アドレスバス２１３およびデータバス２１４により制御
される制御レジスタ２４１と、制御レジスタ２４１の制
御情報に基づいて周辺回路としての機能を実行する実行
回路２４２と、制御レジスタ２４１内に設けられ実行回
路２４２の実行もしくは非実行状態を示す実行状態フラ
グ２４３と、第２周辺回路２０４の駆動用電源を供給す
る電源端子２４４と、電源の接地に接続される接地端子
２４５とから構成され、実行状態フラグ２４３の値を第
２周辺回路２０４の実行もしくは非実行状態として第２
周辺回路実行状態報知線２１６により電源制御回路２０
２に報知する。
アドレスバス２１３およびデータバス２１４により制御
される制御レジスタ２４１と、制御レジスタ２４１の制
御情報に基づいて周辺回路としての機能を実行する実行
回路２４２と、制御レジスタ２４１内に設けられ実行回
路２４２の実行もしくは非実行状態を示す実行状態フラ
グ２４３と、第２周辺回路２０４の駆動用電源を供給す
る電源端子２４４と、電源の接地に接続される接地端子
２４５とから構成され、実行状態フラグ２４３の値を第
２周辺回路２０４の実行もしくは非実行状態として第２
周辺回路実行状態報知線２１６により電源制御回路２０
２に報知する。
【００４８】以上のように構成された本発明の第三の実
施の形態による電源制御装置について、その動作を説明
する。ここでは電源投入時、電源電圧が既定の閾電圧以
上で周辺回路を実行させる時、電源電圧低下時使用フラ
グに０が書き込まれている場合の電源電圧低下検出時、
電源電圧低下時使用フラグに１が書き込まれている場合
の電源電圧低下検出時、電源電圧低下検出時以降に周辺
回路が実行終了した時、周辺回路への電源供給が遮断さ
れていて電源電圧低下時使用フラグに１が書き込まれた
時の６つの動作について述べる。
施の形態による電源制御装置について、その動作を説明
する。ここでは電源投入時、電源電圧が既定の閾電圧以
上で周辺回路を実行させる時、電源電圧低下時使用フラ
グに０が書き込まれている場合の電源電圧低下検出時、
電源電圧低下時使用フラグに１が書き込まれている場合
の電源電圧低下検出時、電源電圧低下検出時以降に周辺
回路が実行終了した時、周辺回路への電源供給が遮断さ
れていて電源電圧低下時使用フラグに１が書き込まれた
時の６つの動作について述べる。
【００４９】（１）電源投入時 ここでは電源投入時の動作について述べる。電源投入時
にはＣＰＵ２０５により発生するリセット信号により電
源制御回路２０２の実行状態フラグ２２１と実行状態フ
ラグ２２２と電源電圧低下検出フラグ２２７におのおの
１が設定され、電源電圧低下時使用フラグ２２９と電源
電圧低下時使用フラグ２３０におのおの０が設定され
る。実行状態フラグ２２１と実行状態フラグ２２２と電
源電圧低下検出フラグ２２７がおのおの１であるので、
判定回路２２５および判定回路２２６は電源電圧低下検
出信号線２１２の状態と電源電圧低下時使用フラグ２２
９の値と電源電圧低下時使用フラグ２３０の値によらず
１を出力する。スイッチトランジスタ２２３およびスイ
ッチトランジスタ２２４は、判定回路２２５および判定
回路２２６からの制御信号が１のため第１周辺回路２０
３の電源端子２３４および第２周辺回路２０４の電源端
子２４４をおのおの電圧源２０６と接続し電源を供給す
る。
にはＣＰＵ２０５により発生するリセット信号により電
源制御回路２０２の実行状態フラグ２２１と実行状態フ
ラグ２２２と電源電圧低下検出フラグ２２７におのおの
１が設定され、電源電圧低下時使用フラグ２２９と電源
電圧低下時使用フラグ２３０におのおの０が設定され
る。実行状態フラグ２２１と実行状態フラグ２２２と電
源電圧低下検出フラグ２２７がおのおの１であるので、
判定回路２２５および判定回路２２６は電源電圧低下検
出信号線２１２の状態と電源電圧低下時使用フラグ２２
９の値と電源電圧低下時使用フラグ２３０の値によらず
１を出力する。スイッチトランジスタ２２３およびスイ
ッチトランジスタ２２４は、判定回路２２５および判定
回路２２６からの制御信号が１のため第１周辺回路２０
３の電源端子２３４および第２周辺回路２０４の電源端
子２４４をおのおの電圧源２０６と接続し電源を供給す
る。
【００５０】（２）電源電圧が既定の閾電圧以上で周辺
回路を実行させる時 ここでは例として第１周辺回路２０３を実行させる時の
動作について述べる。ＣＰＵ２０５がアドレスバス２１
３およびデータバス２１４を介して第１周辺回路２０３
の制御レジスタ２３１に制御データとして実行状態フラ
グ２３３に１を書き込むと、第１周辺回路２０３は電源
端子２３４および接地端子２３５から供給されている電
源により周辺回路としての機能を実行する。実行状態フ
ラグ２３３に書き込まれた値１は第１周辺回路実行状態
報知線２１５により電源制御回路２０２に報知され、電
源制御回路２０２の実行状態フラグ２２１に反映され
る。第１周辺回路２０３の実行回路２３２が実行を終了
すると制御レジスタ２３１の実行状態フラグ２３３に０
を書き込む。実行状態フラグ２３３に書き込まれた値０
は第１周辺回路実行状態報知線２１５により電源制御回
路２０２に報知され、電源制御回路２０２の実行状態フ
ラグ２２１に反映される。第２周辺回路２０４について
も同様である。さらにＣＰＵ２０５がアドレスバス２１
３およびデータバス２１４を介して電源制御回路２０２
の制御レジスタ２２８に制御データとして電源電圧低下
時使用フラグ２２９に１を書き込むと、電源電圧低下時
使用フラグ２２９には値１が保持される。電源電圧低下
時使用フラグ２３０についても同様である。値０が書き
込まれる場合も同様である。
回路を実行させる時 ここでは例として第１周辺回路２０３を実行させる時の
動作について述べる。ＣＰＵ２０５がアドレスバス２１
３およびデータバス２１４を介して第１周辺回路２０３
の制御レジスタ２３１に制御データとして実行状態フラ
グ２３３に１を書き込むと、第１周辺回路２０３は電源
端子２３４および接地端子２３５から供給されている電
源により周辺回路としての機能を実行する。実行状態フ
ラグ２３３に書き込まれた値１は第１周辺回路実行状態
報知線２１５により電源制御回路２０２に報知され、電
源制御回路２０２の実行状態フラグ２２１に反映され
る。第１周辺回路２０３の実行回路２３２が実行を終了
すると制御レジスタ２３１の実行状態フラグ２３３に０
を書き込む。実行状態フラグ２３３に書き込まれた値０
は第１周辺回路実行状態報知線２１５により電源制御回
路２０２に報知され、電源制御回路２０２の実行状態フ
ラグ２２１に反映される。第２周辺回路２０４について
も同様である。さらにＣＰＵ２０５がアドレスバス２１
３およびデータバス２１４を介して電源制御回路２０２
の制御レジスタ２２８に制御データとして電源電圧低下
時使用フラグ２２９に１を書き込むと、電源電圧低下時
使用フラグ２２９には値１が保持される。電源電圧低下
時使用フラグ２３０についても同様である。値０が書き
込まれる場合も同様である。
【００５１】（３）電源電圧低下時使用フラグに０が書
き込まれている場合の電源電圧低下時 ここでは電源電圧低下時使用フラグに０が書き込まれて
いる場合の電源電圧低下時の動作について述べる。
き込まれている場合の電源電圧低下時 ここでは電源電圧低下時使用フラグに０が書き込まれて
いる場合の電源電圧低下時の動作について述べる。
【００５２】例として、第１周辺回路２０３は周辺回路
としての機能を実行しており、第２周辺回路２０４は周
辺回路としての機能実行を停止しているものとする。こ
れより電源制御回路２０２の実行状態フラグ２２１には
値１が保持されており、実行状態フラグ２２２には値０
が保持されている。また電源制御回路２０２の電源電圧
低下時使用フラグ２２９および電源電圧低下時使用フラ
グ２３０には値０が書き込まれている。電源電圧低下検
出回路２０１は、電圧源２０６の電圧低下を検知すると
電源電圧低下検出信号線２１２を通じ０パルスを出力す
る。電源電圧低下検出回路２０１の０パルス出力により
電源電圧低下検出フラグ２２７は値０となる。電源制御
回路２０２の判定回路２２５は、実行状態フラグ２２１
の値が１のため電源電圧低下検出フラグ２２７の値およ
び電源電圧低下時使用フラグ２２９の値に関わらず１を
出力する。スイッチトランジスタ２２３は、判定回路２
２５の出力が１のため第１周辺回路２０３の電源端子２
３４と電源２０６の接続を維持する。第１周辺回路２０
３は、電源が供給されているため実行回路２３２の実行
を継続する。電源制御回路２０２の判定回路２２６は、
実行状態フラグ２２２の値が０であり電源電圧低下検出
フラグ２２７の出力が０であり電源電圧低下時使用フラ
グ２３０の値が０のため０を出力する。スイッチトラン
ジスタ２２４は、判定回路２２６の出力が０のため第２
周辺回路２０４の電源端子２４４と電圧源２０６との接
続を切断し電源供給を遮断する。
としての機能を実行しており、第２周辺回路２０４は周
辺回路としての機能実行を停止しているものとする。こ
れより電源制御回路２０２の実行状態フラグ２２１には
値１が保持されており、実行状態フラグ２２２には値０
が保持されている。また電源制御回路２０２の電源電圧
低下時使用フラグ２２９および電源電圧低下時使用フラ
グ２３０には値０が書き込まれている。電源電圧低下検
出回路２０１は、電圧源２０６の電圧低下を検知すると
電源電圧低下検出信号線２１２を通じ０パルスを出力す
る。電源電圧低下検出回路２０１の０パルス出力により
電源電圧低下検出フラグ２２７は値０となる。電源制御
回路２０２の判定回路２２５は、実行状態フラグ２２１
の値が１のため電源電圧低下検出フラグ２２７の値およ
び電源電圧低下時使用フラグ２２９の値に関わらず１を
出力する。スイッチトランジスタ２２３は、判定回路２
２５の出力が１のため第１周辺回路２０３の電源端子２
３４と電源２０６の接続を維持する。第１周辺回路２０
３は、電源が供給されているため実行回路２３２の実行
を継続する。電源制御回路２０２の判定回路２２６は、
実行状態フラグ２２２の値が０であり電源電圧低下検出
フラグ２２７の出力が０であり電源電圧低下時使用フラ
グ２３０の値が０のため０を出力する。スイッチトラン
ジスタ２２４は、判定回路２２６の出力が０のため第２
周辺回路２０４の電源端子２４４と電圧源２０６との接
続を切断し電源供給を遮断する。
【００５３】（４）電源電圧低下時使用フラグに１が書
き込まれている場合の電源電圧低下時 ここでは電源電圧低下時使用フラグに１が書き込まれて
いる場合の電源電圧低下時の動作について述べる。
き込まれている場合の電源電圧低下時 ここでは電源電圧低下時使用フラグに１が書き込まれて
いる場合の電源電圧低下時の動作について述べる。
【００５４】例として、第１周辺回路２０３は周辺回路
としての機能を実行しており、第２周辺回路２０４は周
辺回路としての機能実行を停止しているものとする。こ
れより電源制御回路２０２の実行状態フラグ２２１には
値１が保持されており、実行状態フラグ２２２には値０
が保持されている。また電源制御回路２０２の電源電圧
低下時使用フラグ２２９および電源電圧低下時使用フラ
グ２３０には値１が書き込まれている。電源電圧低下検
出回路２０１は、電圧源２０６の電圧低下を検知すると
電源電圧低下検出信号線２１２を通じ０パルスを出力す
る。電源電圧低下検出回路２０１の０パルス出力により
電源電圧低下検出フラグ２２７は値０となる。電源制御
回路２０２の判定回路２２５は、電源電圧低下時使用フ
ラグ２２９の値が１のため実行状態フラグ２２１の値お
よび電源電圧低下検出フラグ２２７の値に関わらず１を
出力する。スイッチトランジスタ２２３は、判定回路２
２５の出力が１のため第１周辺回路２０３の電源端子２
３４と電圧源２０６の接続を維持する。第１周辺回路２
０３は、電源が供給されているため実行回路２３２の実
行を継続する。電源制御回路２０２の判定回路２２６
は、電源電圧低下時使用フラグ２３０の値が１のため、
実行状態フラグ２２２の値および電源電圧低下検出フラ
グ２２７の値に関わらず１を出力する。スイッチトラン
ジスタ２２４は、判定回路２２６の出力が１のため第２
周辺回路２０４の電源端子２４４と電圧源２０６との接
続を維持し電源供給を継続する。
としての機能を実行しており、第２周辺回路２０４は周
辺回路としての機能実行を停止しているものとする。こ
れより電源制御回路２０２の実行状態フラグ２２１には
値１が保持されており、実行状態フラグ２２２には値０
が保持されている。また電源制御回路２０２の電源電圧
低下時使用フラグ２２９および電源電圧低下時使用フラ
グ２３０には値１が書き込まれている。電源電圧低下検
出回路２０１は、電圧源２０６の電圧低下を検知すると
電源電圧低下検出信号線２１２を通じ０パルスを出力す
る。電源電圧低下検出回路２０１の０パルス出力により
電源電圧低下検出フラグ２２７は値０となる。電源制御
回路２０２の判定回路２２５は、電源電圧低下時使用フ
ラグ２２９の値が１のため実行状態フラグ２２１の値お
よび電源電圧低下検出フラグ２２７の値に関わらず１を
出力する。スイッチトランジスタ２２３は、判定回路２
２５の出力が１のため第１周辺回路２０３の電源端子２
３４と電圧源２０６の接続を維持する。第１周辺回路２
０３は、電源が供給されているため実行回路２３２の実
行を継続する。電源制御回路２０２の判定回路２２６
は、電源電圧低下時使用フラグ２３０の値が１のため、
実行状態フラグ２２２の値および電源電圧低下検出フラ
グ２２７の値に関わらず１を出力する。スイッチトラン
ジスタ２２４は、判定回路２２６の出力が１のため第２
周辺回路２０４の電源端子２４４と電圧源２０６との接
続を維持し電源供給を継続する。
【００５５】（５）電源電圧低下時以降に周辺回路が実
行終了した時 ここでは電源電圧低下時以降に周辺回路が実行終了した
時の動作について述べる。
行終了した時 ここでは電源電圧低下時以降に周辺回路が実行終了した
時の動作について述べる。
【００５６】例として、第１周辺回路２０３および第２
周辺回路２０４は周辺回路としての機能を実行している
ものとする。これより電源制御回路２０２の実行状態フ
ラグ２２１および実行状態フラグ２２２にはおのおの値
１が保持されており、電源電圧低下検出フラグ２２７に
は値０が保持されている。また電源制御回路２０２の電
源電圧低下時使用フラグ２２９には値１が、また電源電
圧低下時使用フラグ２３０には値０が書き込まれている
ものとする。
周辺回路２０４は周辺回路としての機能を実行している
ものとする。これより電源制御回路２０２の実行状態フ
ラグ２２１および実行状態フラグ２２２にはおのおの値
１が保持されており、電源電圧低下検出フラグ２２７に
は値０が保持されている。また電源制御回路２０２の電
源電圧低下時使用フラグ２２９には値１が、また電源電
圧低下時使用フラグ２３０には値０が書き込まれている
ものとする。
【００５７】第１周辺回路２０３の実行回路２３２は、
実行を終了すると実行状態フラグ２３３に０を書き込
む。電源制御回路２０２の実行状態フラグ２２１は、実
行状態フラグ２３３の値０が反映され値０となる。電源
制御回路２０２の判定回路２２５は、電源電圧低下時使
用フラグ２２９が１のため電源電圧低下検出フラグ２２
７の値および実行状態フラグ２２１の値に関わらず１を
出力する。スイッチトランジスタ２２３は、判定回路２
２５の出力が１のため第１周辺回路２０３の電源端子２
３４と電圧源２０６との接続を維持し電源供給を継続す
る。
実行を終了すると実行状態フラグ２３３に０を書き込
む。電源制御回路２０２の実行状態フラグ２２１は、実
行状態フラグ２３３の値０が反映され値０となる。電源
制御回路２０２の判定回路２２５は、電源電圧低下時使
用フラグ２２９が１のため電源電圧低下検出フラグ２２
７の値および実行状態フラグ２２１の値に関わらず１を
出力する。スイッチトランジスタ２２３は、判定回路２
２５の出力が１のため第１周辺回路２０３の電源端子２
３４と電圧源２０６との接続を維持し電源供給を継続す
る。
【００５８】第２周辺回路２０４の実行回路２４２は、
実行を終了すると実行状態フラグ２４３に０を書き込
む。電源制御回路２０２の実行状態フラグ２２２は、実
行状態フラグ２４３の値０が反映され値０となる。電源
制御回路２０２の判定回路２２６は、電源電圧低下検出
フラグ２２７が０であり実行状態フラグ２２１が０であ
り電源電圧低下時使用フラグ２３０が０のため０を出力
する。スイッチトランジスタ２２４は、判定回路２２６
の出力が０のため第２周辺回路２０４の電源端子２４４
と電圧源２０６との接続を切断し電源供給を遮断する。
実行を終了すると実行状態フラグ２４３に０を書き込
む。電源制御回路２０２の実行状態フラグ２２２は、実
行状態フラグ２４３の値０が反映され値０となる。電源
制御回路２０２の判定回路２２６は、電源電圧低下検出
フラグ２２７が０であり実行状態フラグ２２１が０であ
り電源電圧低下時使用フラグ２３０が０のため０を出力
する。スイッチトランジスタ２２４は、判定回路２２６
の出力が０のため第２周辺回路２０４の電源端子２４４
と電圧源２０６との接続を切断し電源供給を遮断する。
【００５９】（６）周辺回路への電源供給が遮断されて
いて電源電圧低下時使用フラグに１が書き込まれた時 ここでは周辺回路への電源供給が遮断されていて電源電
圧低下時使用フラグに１が書き込まれた時の動作につい
て述べる。
いて電源電圧低下時使用フラグに１が書き込まれた時 ここでは周辺回路への電源供給が遮断されていて電源電
圧低下時使用フラグに１が書き込まれた時の動作につい
て述べる。
【００６０】例として、第１周辺回路２０３および第２
周辺回路２０４への電源供給がともに遮断されているも
のとする。これより電源制御回路２０２の実行状態フラ
グ２２１および実行状態フラグ２２２にはおのおの値０
が保持されており、電源電圧低下検出フラグ２２７には
値０が保持されている。また電源制御回路２０２の電源
電圧低下時使用フラグ２２９および電源電圧低下時使用
フラグ２３０にはおのおの値０が書き込まれている。
周辺回路２０４への電源供給がともに遮断されているも
のとする。これより電源制御回路２０２の実行状態フラ
グ２２１および実行状態フラグ２２２にはおのおの値０
が保持されており、電源電圧低下検出フラグ２２７には
値０が保持されている。また電源制御回路２０２の電源
電圧低下時使用フラグ２２９および電源電圧低下時使用
フラグ２３０にはおのおの値０が書き込まれている。
【００６１】ＣＰＵ２０５がアドレスバス２１３および
データバス２１４を介して電源制御回路２０２の制御レ
ジスタ２２８に制御データとして電源電圧低下時使用フ
ラグ２２９に１を書き込むと、電源電圧低下時使用フラ
グ２２９には値１が保持される。電源制御回路２０２の
判定回路２２５は、電源電圧低下時使用フラグ２２９が
１のため電源電圧低下検出フラグ２２７の値および実行
状態フラグ２２１の値に関わらず１を出力する。スイッ
チトランジスタ２２３は、判定回路２２５の出力が１の
ため第１周辺回路２０３の電源端子２３４と電圧源２０
６との再接続を行い電源供給を再開する。ＣＰＵ２０５
がアドレスバス２１３およびデータバス２１４を介して
第１周辺回路２０３の制御レジスタ２３１に制御データ
として実行状態フラグ２３３に１を書き込むと、第１周
辺回路２０３は電源端子２３４および接地端子２３５か
ら供給されている電源により周辺回路としての機能を実
行する。実行状態フラグ２３３に書き込まれた値１は第
１周辺回路実行状態報知線２１５により電源制御回路２
０２に報知され、電源制御回路２０２の実行状態フラグ
２２１に反映される。ＣＰＵ２０５がアドレスバス２１
３およびデータバス２１４を介して電源制御回路２０２
の制御レジスタ２２８に制御データとして電源電圧低下
時使用フラグ２３０に０を書き込むと、電源電圧低下時
使用フラグ２２９には値０が保持される。電源制御回路
２０２の判定回路２２６は、電源電圧低下検出フラグ２
２７が０であり実行状態フラグ２２２が０であり電源電
圧低下時使用フラグ２２９が０のため０を出力する。ス
イッチトランジスタ２２４は、判定回路２２６の出力が
０のため第２周辺回路２０４の電源端子２４４電圧源２
０６との再接続は行わず電源遮断を継続する。
データバス２１４を介して電源制御回路２０２の制御レ
ジスタ２２８に制御データとして電源電圧低下時使用フ
ラグ２２９に１を書き込むと、電源電圧低下時使用フラ
グ２２９には値１が保持される。電源制御回路２０２の
判定回路２２５は、電源電圧低下時使用フラグ２２９が
１のため電源電圧低下検出フラグ２２７の値および実行
状態フラグ２２１の値に関わらず１を出力する。スイッ
チトランジスタ２２３は、判定回路２２５の出力が１の
ため第１周辺回路２０３の電源端子２３４と電圧源２０
６との再接続を行い電源供給を再開する。ＣＰＵ２０５
がアドレスバス２１３およびデータバス２１４を介して
第１周辺回路２０３の制御レジスタ２３１に制御データ
として実行状態フラグ２３３に１を書き込むと、第１周
辺回路２０３は電源端子２３４および接地端子２３５か
ら供給されている電源により周辺回路としての機能を実
行する。実行状態フラグ２３３に書き込まれた値１は第
１周辺回路実行状態報知線２１５により電源制御回路２
０２に報知され、電源制御回路２０２の実行状態フラグ
２２１に反映される。ＣＰＵ２０５がアドレスバス２１
３およびデータバス２１４を介して電源制御回路２０２
の制御レジスタ２２８に制御データとして電源電圧低下
時使用フラグ２３０に０を書き込むと、電源電圧低下時
使用フラグ２２９には値０が保持される。電源制御回路
２０２の判定回路２２６は、電源電圧低下検出フラグ２
２７が０であり実行状態フラグ２２２が０であり電源電
圧低下時使用フラグ２２９が０のため０を出力する。ス
イッチトランジスタ２２４は、判定回路２２６の出力が
０のため第２周辺回路２０４の電源端子２４４電圧源２
０６との再接続は行わず電源遮断を継続する。
【００６２】電圧源２０６が例えば電池であったとき
に、電池の電圧が低下した時に非実行状態である周辺回
路への電源を遮断し、また電池の電圧低下が検出された
後に周辺回路が実行を終了した場合に実行終了した周辺
回路への電源を遮断することにより、電池電圧が規定の
閾電圧以下であっても実行中の周辺回路が動作継続する
ための電源供給を優先的に行なうことが可能である。ま
た、ＣＰＵにおいて電池の容量低下時のデータ退避等の
処理を実施するのに十分な電源供給を行なうことが可能
である。さらにＣＰＵにおいて電池の容量低下時のデー
タ退避等の処理を実施する際に必要となる周辺回路につ
いては電源電圧低下検出時以降に実行終了しても電源電
圧低下時使用フラグに予め１を設定することで電源供給
を継続し、また周辺回路への電源供給遮断後であっても
電源電圧低下時使用フラグに１を書き込むことでその周
辺回路への電源供給を再開することが可能である。
に、電池の電圧が低下した時に非実行状態である周辺回
路への電源を遮断し、また電池の電圧低下が検出された
後に周辺回路が実行を終了した場合に実行終了した周辺
回路への電源を遮断することにより、電池電圧が規定の
閾電圧以下であっても実行中の周辺回路が動作継続する
ための電源供給を優先的に行なうことが可能である。ま
た、ＣＰＵにおいて電池の容量低下時のデータ退避等の
処理を実施するのに十分な電源供給を行なうことが可能
である。さらにＣＰＵにおいて電池の容量低下時のデー
タ退避等の処理を実施する際に必要となる周辺回路につ
いては電源電圧低下検出時以降に実行終了しても電源電
圧低下時使用フラグに予め１を設定することで電源供給
を継続し、また周辺回路への電源供給遮断後であっても
電源電圧低下時使用フラグに１を書き込むことでその周
辺回路への電源供給を再開することが可能である。
【００６３】なお、ここではスイッチトランジスタ２２
３およびスイッチトランジスタ２２４を電源端子と電源
を接続もしくは切断するよう構成したが、接地端子と接
地を接続もしくは切断するよう構成してもよい。またこ
こでは電源電圧低下検出時に非実行周辺回路への電源供
給を遮断する構成としたが、電源電圧低下検出時および
電源電圧低下検出時以降に電源電圧低下時使用フラグが
０である非実行周辺回路へのクロック供給を停止する構
成とすることにより非実行回路での電流消費を抑制する
ようにしてもよい。
３およびスイッチトランジスタ２２４を電源端子と電源
を接続もしくは切断するよう構成したが、接地端子と接
地を接続もしくは切断するよう構成してもよい。またこ
こでは電源電圧低下検出時に非実行周辺回路への電源供
給を遮断する構成としたが、電源電圧低下検出時および
電源電圧低下検出時以降に電源電圧低下時使用フラグが
０である非実行周辺回路へのクロック供給を停止する構
成とすることにより非実行回路での電流消費を抑制する
ようにしてもよい。
【００６４】（実施の形態４）しかし、本発明の（実施
の形態３）において電圧源の電圧が規定の閾電圧以下に
なり電源電圧低下が検出された時点以降に実行終了した
周辺回路への電源を遮断することで、電源電圧が規定の
閾電圧以下であっても実行中の周辺回路が動作継続する
ための電源供給を優先的に行なうことが可能となり、ま
たＣＰＵにおいて電池の容量低下時のデータ退避等の処
理を実施するのに十分な電源供給を行なうことが可能と
なり、電圧源の電圧が規定の閾電圧以下の時に実行終了
し電源が遮断されている周辺回路をデータ待避等の処理
において周辺回路実行が必要になった場合に再度実行す
ることが可能となった。またＣＰＵと周辺回路は、周辺
回路の制御や入出力の転送のためにバスによって接続さ
れている。このＣＰＵと周辺回路間のバスのアクセス方
法には、固定ウエイトでアクセスするものと、アクセス
開始信号やアクセス終了信号を交互に取り交わすハンド
シェイクでアクセスするものとがある。しかし、バスが
ハンドシェイクの場合に、電源供給が遮断された周辺回
路へバスアクセスを行った場合にはバスアクセス終了を
表すアクセス終了信号（以下、ACKと称す）の応答がな
いため、システムがハングアップしてしまいＣＰＵでの
処理継続が不可能となる。これを解決するのが（実施の
形態４）である。
の形態３）において電圧源の電圧が規定の閾電圧以下に
なり電源電圧低下が検出された時点以降に実行終了した
周辺回路への電源を遮断することで、電源電圧が規定の
閾電圧以下であっても実行中の周辺回路が動作継続する
ための電源供給を優先的に行なうことが可能となり、ま
たＣＰＵにおいて電池の容量低下時のデータ退避等の処
理を実施するのに十分な電源供給を行なうことが可能と
なり、電圧源の電圧が規定の閾電圧以下の時に実行終了
し電源が遮断されている周辺回路をデータ待避等の処理
において周辺回路実行が必要になった場合に再度実行す
ることが可能となった。またＣＰＵと周辺回路は、周辺
回路の制御や入出力の転送のためにバスによって接続さ
れている。このＣＰＵと周辺回路間のバスのアクセス方
法には、固定ウエイトでアクセスするものと、アクセス
開始信号やアクセス終了信号を交互に取り交わすハンド
シェイクでアクセスするものとがある。しかし、バスが
ハンドシェイクの場合に、電源供給が遮断された周辺回
路へバスアクセスを行った場合にはバスアクセス終了を
表すアクセス終了信号（以下、ACKと称す）の応答がな
いため、システムがハングアップしてしまいＣＰＵでの
処理継続が不可能となる。これを解決するのが（実施の
形態４）である。
【００６５】図５は、本発明の（実施の形態４）におけ
る電源制御装置を示す。この電源制御装置は下記のもの
から構成されている。電圧源２０６の電圧を監視して規
定の閾電圧を下回ると一定時間０を出力（以下、０パル
スと称す）しこれ以外には１を出力する電圧低下伝達手
段としての電源電圧低下検出回路２０１と、電源供給制
御手段としての電源制御回路３０２と、Ｎ個（Ｎ≧１）
の周辺実行手段としての第１，第２周辺回路３０３，３
０４と、アドレス伝達手段としてのアドレスバス２１３
とデータ伝達手段としてのデータバス２１４と第１のバ
スアクセス制御信号伝達手段としてのアクセス要求信号
線３１８と第２のバスアクセス制御信号伝達手段として
のアクセス終了信号線３１９と読み出し書き込み切換信
号線３２０を介し電源制御回路３０２の制御レジスタ２
２８および第１周辺回路３０３の実行情報出力手段とし
ての制御レジスタ３３１および第２周辺回路３０４の実
行情報出力手段としての制御レジスタ３４１にデータを
転送することで電源制御回路３０２および第１，第２周
辺回路３０３，３０４を制御しまたリセット信号を生成
するプロセッサとしてのＣＰＵ３０５と、前記２０１乃
至３０５の各ユニットの駆動用電源を供給する電圧源２
０６と、電源電圧低下検出回路２０１と電源制御回路３
０２に電圧源２０６の電源を供給する電源線２１１と、
電源電圧低下検出回路２０１と電源制御回路３０２とを
接続し電源電圧低下が検出された時に電源電圧低下検出
回路２０１が出力する電源電圧低下検出信号である０パ
ルスを伝える電源電圧低下検出信号線２１２と、ＣＰＵ
３０５と電源制御回路３０２および第１，第２周辺回路
３０３，３０４とを接続しＣＰＵ３０５から電源制御回
路３０２および第１，第２周辺回路３０３，３０４へア
ドレスを転送するアドレスバス２１３と、ＣＰＵ３０５
と電源制御回路３０２および第１，第２周辺回路３０
３，３０４とを接続しＣＰＵ３０５と電源制御回路３０
２および第１，第２周辺回路３０３，３０４との間で双
方向へデータを転送するデータバス２１４と、第１周辺
回路３０３と電源制御回路３０２を接続し第１周辺回路
３０３の実行／非実行状態を出力する第１周辺回路実行
状態報知線２１５と、第２周辺回路３０４と電源制御回
路３０２を接続し第２周辺回路３０４の実行／非実行状
態を出力する第２周辺回路実行状態報知線２１６と、Ｃ
ＰＵ３０５と電源制御回路３０２を接続しＣＰＵ３０５
からのリセット信号を出力するリセット信号伝達手段と
してのリセット信号線２１７と、ＣＰＵ３０５と電源制
御回路３０２および第１，第２周辺回路３０３，３０４
とを接続しＣＰＵ３０５から電源制御回路３０２および
第１，第２周辺回路３０３，３０４へバスアクセス要求
を転送する第１のバスアクセス制御信号伝達手段として
のアクセス要求信号線３１８と、ＣＰＵ３０５と電源制
御回路３０２および第１，第２周辺回路３０３，３０４
とを接続し電源制御回路３０２および第１，第２周辺回
路３０３，３０４からＣＰＵ３０５へバスアクセス終了
を転送するアクセス終了信号線３１９と、ＣＰＵ３０５
と電源制御回路３０２および第１，第２周辺回路３０
３，３０４とを接続しＣＰＵ３０５から電源制御回路３
０２および第１，第２周辺回路３０３，３０４へ読み出
し要求または書き込み要求を転送する読み出し書込み切
換信号線３２０とから、電源制御装置が構成されてい
る。
る電源制御装置を示す。この電源制御装置は下記のもの
から構成されている。電圧源２０６の電圧を監視して規
定の閾電圧を下回ると一定時間０を出力（以下、０パル
スと称す）しこれ以外には１を出力する電圧低下伝達手
段としての電源電圧低下検出回路２０１と、電源供給制
御手段としての電源制御回路３０２と、Ｎ個（Ｎ≧１）
の周辺実行手段としての第１，第２周辺回路３０３，３
０４と、アドレス伝達手段としてのアドレスバス２１３
とデータ伝達手段としてのデータバス２１４と第１のバ
スアクセス制御信号伝達手段としてのアクセス要求信号
線３１８と第２のバスアクセス制御信号伝達手段として
のアクセス終了信号線３１９と読み出し書き込み切換信
号線３２０を介し電源制御回路３０２の制御レジスタ２
２８および第１周辺回路３０３の実行情報出力手段とし
ての制御レジスタ３３１および第２周辺回路３０４の実
行情報出力手段としての制御レジスタ３４１にデータを
転送することで電源制御回路３０２および第１，第２周
辺回路３０３，３０４を制御しまたリセット信号を生成
するプロセッサとしてのＣＰＵ３０５と、前記２０１乃
至３０５の各ユニットの駆動用電源を供給する電圧源２
０６と、電源電圧低下検出回路２０１と電源制御回路３
０２に電圧源２０６の電源を供給する電源線２１１と、
電源電圧低下検出回路２０１と電源制御回路３０２とを
接続し電源電圧低下が検出された時に電源電圧低下検出
回路２０１が出力する電源電圧低下検出信号である０パ
ルスを伝える電源電圧低下検出信号線２１２と、ＣＰＵ
３０５と電源制御回路３０２および第１，第２周辺回路
３０３，３０４とを接続しＣＰＵ３０５から電源制御回
路３０２および第１，第２周辺回路３０３，３０４へア
ドレスを転送するアドレスバス２１３と、ＣＰＵ３０５
と電源制御回路３０２および第１，第２周辺回路３０
３，３０４とを接続しＣＰＵ３０５と電源制御回路３０
２および第１，第２周辺回路３０３，３０４との間で双
方向へデータを転送するデータバス２１４と、第１周辺
回路３０３と電源制御回路３０２を接続し第１周辺回路
３０３の実行／非実行状態を出力する第１周辺回路実行
状態報知線２１５と、第２周辺回路３０４と電源制御回
路３０２を接続し第２周辺回路３０４の実行／非実行状
態を出力する第２周辺回路実行状態報知線２１６と、Ｃ
ＰＵ３０５と電源制御回路３０２を接続しＣＰＵ３０５
からのリセット信号を出力するリセット信号伝達手段と
してのリセット信号線２１７と、ＣＰＵ３０５と電源制
御回路３０２および第１，第２周辺回路３０３，３０４
とを接続しＣＰＵ３０５から電源制御回路３０２および
第１，第２周辺回路３０３，３０４へバスアクセス要求
を転送する第１のバスアクセス制御信号伝達手段として
のアクセス要求信号線３１８と、ＣＰＵ３０５と電源制
御回路３０２および第１，第２周辺回路３０３，３０４
とを接続し電源制御回路３０２および第１，第２周辺回
路３０３，３０４からＣＰＵ３０５へバスアクセス終了
を転送するアクセス終了信号線３１９と、ＣＰＵ３０５
と電源制御回路３０２および第１，第２周辺回路３０
３，３０４とを接続しＣＰＵ３０５から電源制御回路３
０２および第１，第２周辺回路３０３，３０４へ読み出
し要求または書き込み要求を転送する読み出し書込み切
換信号線３２０とから、電源制御装置が構成されてい
る。
【００６６】電源制御回路３０２は、リセット信号線２
１７によりリセット時に１が設定されリセット解除時に
は第１周辺回路実行状態報知線２１５により報知される
第１周辺回路３０３の実行／非実行状態を保持する実行
状態フラグ２２１と、リセット信号線２１７によりリセ
ット時に１が設定されリセット解除時には第２周辺回路
実行状態報知線２１６により報知される第２周辺回路３
０４の実行／非実行状態を保持する実行状態フラグ２２
２と、第１周辺回路３０３の電源接続もしくは切断を行
なう電源供給選択手段としてのスイッチトランジスタ２
２３と、第２周辺回路３０４の電源接続もしくは切断を
行なう電源供給選択手段としてのスイッチトランジスタ
２２４と、第１周辺回路実行状態報知線２１５と電源電
圧低下検出フラグ２２７の値と電源電圧低下時使用フラ
グ２２９の論理和を出力しスイッチトランジスタ２２３
の制御を行なう電源検出選択手段としての判定回路２２
５と、第２周辺回路実行状態報知線２１６と電源電圧低
下検出フラグ２２７の値と電源電圧低下時使用フラグ２
３０の論理和を出力しスイッチトランジスタ２２４の制
御を行なう電源検出選択手段としての判定回路２２６
と、リセット信号線２１７によりリセット時に１が設定
され電源電圧低下検出信号線２１２により報知される電
源電圧低下検出信号の０パルスにより０が設定され設定
値を保持する電源電圧低下検出フラグ２２７と、ＣＰＵ
３０５からアドレスバス２１３およびデータバス２１４
により制御される制御レジスタ２２８と、制御レジスタ
２２８内に設けられリセット信号線２１７によりリセッ
ト時に０が設定されＣＰＵ３０５からアドレスバス２１
３およびデータバス２１４を介し電源電圧低下検出時お
よび電源電圧低下検出時以降における第１周辺回路３０
３の電源接続および切断を制御する電源電圧低下時使用
フラグ２２９と、制御レジスタ２２８内に設けられリセ
ット信号線２１７によりリセット時に０が設定されＣＰ
Ｕ３０５からアドレスバス２１３およびデータバス２１
４を介し電源電圧低下検出時および電源電圧低下検出時
以降における第２周辺回路３０４の電源接続もしくは切
断を制御する電源電圧低下時使用フラグ２３０と、ＣＰ
Ｕ３０５からのアドレスバス２１３とアクセス要求信号
線３１８とアクセス終了信号線３１９と読み出し書き込
み切換信号線３２０と判定回路２２５の出力値と判定回
路２２６の出力値により制御され電源接続の切断された
周辺回路へのバスアクセス時にアクセス終了信号線３１
９にＡＣＫを返すバスアクセス機能実行手段としてのア
ドレス判定回路３５１とから構成され、電源電圧低下検
出フラグ２２７の値が０であり第１周辺回路３０３が非
実行状態であり電源電圧低下時使用フラグ２２９の値が
０であればスイッチトランジスタ２２３により第１周辺
回路３０３の電源接続を切断し、また電源電圧低下検出
フラグ２２７の値が０であり第２周辺回路３０４が非実
行状態であり電源電圧低下時使用フラグ２３０の値が０
であればスイッチトランジスタ２２４により第２周辺回
路３０４の電源接続を切断し、さらに電源電圧低下検出
フラグ２２７の値が０であり電源電圧低下時使用フラグ
２２９の値が１であればスイッチトランジスタ２２３に
より第１周辺回路３０３の電源接続をし、また電源電圧
低下検出フラグ２２７の値が０であり電源電圧低下時使
用フラグ２３０の値が１であればスイッチトランジスタ
２１４により第２周辺回路３０４の電源接続をし、判定
回路２２５の出力値が０であれば第１周辺回路３０３の
電源接続は遮断されているためアドレスバス２１３によ
り伝えられるアドレスが第１周辺回路３０３のアドレス
と一致すれば第１周辺回路３０３内の制御レジスタ３３
１にかわってアクセス終了信号線３１９にＡＣＫを返
し、判定回路２２６の出力値が０であれば第２周辺回路
３０４の電源接続は遮断されているためアドレスバス２
１３により伝えられるアドレスが第２周辺回路３０４の
アドレスと一致すれば第２周辺回路３０４内の制御レジ
スタ３４１にかわってアクセス終了信号線３１９にＡＣ
Ｋを返す。
１７によりリセット時に１が設定されリセット解除時に
は第１周辺回路実行状態報知線２１５により報知される
第１周辺回路３０３の実行／非実行状態を保持する実行
状態フラグ２２１と、リセット信号線２１７によりリセ
ット時に１が設定されリセット解除時には第２周辺回路
実行状態報知線２１６により報知される第２周辺回路３
０４の実行／非実行状態を保持する実行状態フラグ２２
２と、第１周辺回路３０３の電源接続もしくは切断を行
なう電源供給選択手段としてのスイッチトランジスタ２
２３と、第２周辺回路３０４の電源接続もしくは切断を
行なう電源供給選択手段としてのスイッチトランジスタ
２２４と、第１周辺回路実行状態報知線２１５と電源電
圧低下検出フラグ２２７の値と電源電圧低下時使用フラ
グ２２９の論理和を出力しスイッチトランジスタ２２３
の制御を行なう電源検出選択手段としての判定回路２２
５と、第２周辺回路実行状態報知線２１６と電源電圧低
下検出フラグ２２７の値と電源電圧低下時使用フラグ２
３０の論理和を出力しスイッチトランジスタ２２４の制
御を行なう電源検出選択手段としての判定回路２２６
と、リセット信号線２１７によりリセット時に１が設定
され電源電圧低下検出信号線２１２により報知される電
源電圧低下検出信号の０パルスにより０が設定され設定
値を保持する電源電圧低下検出フラグ２２７と、ＣＰＵ
３０５からアドレスバス２１３およびデータバス２１４
により制御される制御レジスタ２２８と、制御レジスタ
２２８内に設けられリセット信号線２１７によりリセッ
ト時に０が設定されＣＰＵ３０５からアドレスバス２１
３およびデータバス２１４を介し電源電圧低下検出時お
よび電源電圧低下検出時以降における第１周辺回路３０
３の電源接続および切断を制御する電源電圧低下時使用
フラグ２２９と、制御レジスタ２２８内に設けられリセ
ット信号線２１７によりリセット時に０が設定されＣＰ
Ｕ３０５からアドレスバス２１３およびデータバス２１
４を介し電源電圧低下検出時および電源電圧低下検出時
以降における第２周辺回路３０４の電源接続もしくは切
断を制御する電源電圧低下時使用フラグ２３０と、ＣＰ
Ｕ３０５からのアドレスバス２１３とアクセス要求信号
線３１８とアクセス終了信号線３１９と読み出し書き込
み切換信号線３２０と判定回路２２５の出力値と判定回
路２２６の出力値により制御され電源接続の切断された
周辺回路へのバスアクセス時にアクセス終了信号線３１
９にＡＣＫを返すバスアクセス機能実行手段としてのア
ドレス判定回路３５１とから構成され、電源電圧低下検
出フラグ２２７の値が０であり第１周辺回路３０３が非
実行状態であり電源電圧低下時使用フラグ２２９の値が
０であればスイッチトランジスタ２２３により第１周辺
回路３０３の電源接続を切断し、また電源電圧低下検出
フラグ２２７の値が０であり第２周辺回路３０４が非実
行状態であり電源電圧低下時使用フラグ２３０の値が０
であればスイッチトランジスタ２２４により第２周辺回
路３０４の電源接続を切断し、さらに電源電圧低下検出
フラグ２２７の値が０であり電源電圧低下時使用フラグ
２２９の値が１であればスイッチトランジスタ２２３に
より第１周辺回路３０３の電源接続をし、また電源電圧
低下検出フラグ２２７の値が０であり電源電圧低下時使
用フラグ２３０の値が１であればスイッチトランジスタ
２１４により第２周辺回路３０４の電源接続をし、判定
回路２２５の出力値が０であれば第１周辺回路３０３の
電源接続は遮断されているためアドレスバス２１３によ
り伝えられるアドレスが第１周辺回路３０３のアドレス
と一致すれば第１周辺回路３０３内の制御レジスタ３３
１にかわってアクセス終了信号線３１９にＡＣＫを返
し、判定回路２２６の出力値が０であれば第２周辺回路
３０４の電源接続は遮断されているためアドレスバス２
１３により伝えられるアドレスが第２周辺回路３０４の
アドレスと一致すれば第２周辺回路３０４内の制御レジ
スタ３４１にかわってアクセス終了信号線３１９にＡＣ
Ｋを返す。
【００６７】第１周辺回路３０３は、ＣＰＵ３０５から
アドレスバス２１３とデータバス２１４とアクセス要求
信号線３１８と読み出し書き込み切換信号線３２０によ
り制御されアクセス終了信号線３１９を制御する制御レ
ジスタ３３１と、制御レジスタ３３１の制御情報に基づ
いて周辺回路としての機能を実行する実行回路２３２
と、制御レジスタ３３１内に設けられ実行回路２３２の
実行／非実行状態を示す実行状態フラグ２３３と、第１
周辺回路３０３の駆動用電源を供給する電圧源供給部と
しての電源端子２３４と、電源の接地に接続される電圧
源供給部としての接地端子２３５とから構成され、実行
状態フラグ２３３の値を第１周辺回路３０３の実行／非
実行状態として第１周辺回路実行状態報知線２１５によ
り電源制御回路３０２に報知する。
アドレスバス２１３とデータバス２１４とアクセス要求
信号線３１８と読み出し書き込み切換信号線３２０によ
り制御されアクセス終了信号線３１９を制御する制御レ
ジスタ３３１と、制御レジスタ３３１の制御情報に基づ
いて周辺回路としての機能を実行する実行回路２３２
と、制御レジスタ３３１内に設けられ実行回路２３２の
実行／非実行状態を示す実行状態フラグ２３３と、第１
周辺回路３０３の駆動用電源を供給する電圧源供給部と
しての電源端子２３４と、電源の接地に接続される電圧
源供給部としての接地端子２３５とから構成され、実行
状態フラグ２３３の値を第１周辺回路３０３の実行／非
実行状態として第１周辺回路実行状態報知線２１５によ
り電源制御回路３０２に報知する。
【００６８】第２周辺回路３０４は、ＣＰＵ３０５から
アドレスバス２１３とデータバス２１４とアクセス要求
信号線３１８と読み出し書き込み切換信号線３２０によ
り制御されアクセス終了信号線３１９を制御する制御レ
ジスタ３４１と、制御レジスタ３４１の制御情報に基づ
いて周辺回路としての機能を実行する実行回路２４２
と、制御レジスタ３４１内に設けられ実行回路２４２の
実行／非実行状態を示す実行状態フラグ２４３と、第２
周辺回路３０４の駆動用電源を供給する電圧源供給部と
しての電源端子２４４と、電源の接地に接続される電圧
供給源としての接地端子２４５とから構成され、実行状
態フラグ２４３の値を第２周辺回路３０４の実行／非実
行状態として第２周辺回路実行状態報知線２１６により
電源制御回路３０２に報知する。
アドレスバス２１３とデータバス２１４とアクセス要求
信号線３１８と読み出し書き込み切換信号線３２０によ
り制御されアクセス終了信号線３１９を制御する制御レ
ジスタ３４１と、制御レジスタ３４１の制御情報に基づ
いて周辺回路としての機能を実行する実行回路２４２
と、制御レジスタ３４１内に設けられ実行回路２４２の
実行／非実行状態を示す実行状態フラグ２４３と、第２
周辺回路３０４の駆動用電源を供給する電圧源供給部と
しての電源端子２４４と、電源の接地に接続される電圧
供給源としての接地端子２４５とから構成され、実行状
態フラグ２４３の値を第２周辺回路３０４の実行／非実
行状態として第２周辺回路実行状態報知線２１６により
電源制御回路３０２に報知する。
【００６９】このように構成された本発明の（実施の形
態４）の動作を説明する。ここでは電源が接続されてい
る周辺回路へのバスアクセス時、電源接続が遮断されて
いる周辺回路へのバスアクセス時の２つの動作について
述べる。周辺回路への電源の接続と遮断についての動作
は、（実施の形態３）で述べたものと同一である。
態４）の動作を説明する。ここでは電源が接続されてい
る周辺回路へのバスアクセス時、電源接続が遮断されて
いる周辺回路へのバスアクセス時の２つの動作について
述べる。周辺回路への電源の接続と遮断についての動作
は、（実施の形態３）で述べたものと同一である。
【００７０】（１）電源が接続されている周辺回路への
バスアクセス時の動作について述べる。 例として第１周辺回路３０３への電源が接続されており
第１周辺回路３０３へバスアクセスした場合の動作につ
いて述べる。
バスアクセス時の動作について述べる。 例として第１周辺回路３０３への電源が接続されており
第１周辺回路３０３へバスアクセスした場合の動作につ
いて述べる。
【００７１】ＣＰＵ３０５がアドレスバス２１３とデー
タバス２１４とアクセス要求信号線３１８と読み出し書
き込み切換信号線３２０を介して第１周辺回路３０３へ
バスアクセスすると、第１周辺回路３０３はアクセス要
求信号線３１８により伝達されるアクセス要求を受ける
ことでアドレスバス２１３により伝達されるアドレスを
デコードしデコード結果が第１周辺回路３０３内のレジ
スタに割り当てられたアドレスならば読み出し書き込み
切換信号線３２０により伝達される読み出し要求または
書き込み要求に応じて該レジスタの読み出しまたは書き
込みを行ない、レジスタの読み出しまたは書き込みの終
了後にアクセス終了信号をアクセス終了信号線３１９に
返す。電源制御回路３０２内のアドレス判定回路３５１
はアクセス要求信号線３１８により伝達されるアクセス
要求を受けることでアドレスバス２１３により伝達され
るアドレスをデコードしバスアクセスが第１周辺回路３
０３へのアクセスであることを判断し、電源制御回路３
０２内の判定回路２２５の出力は１であることで第１周
辺回路３０３へ電源が供給されていると判断しアクセス
終了信号線３１９にアクセス終了信号を返さない。
タバス２１４とアクセス要求信号線３１８と読み出し書
き込み切換信号線３２０を介して第１周辺回路３０３へ
バスアクセスすると、第１周辺回路３０３はアクセス要
求信号線３１８により伝達されるアクセス要求を受ける
ことでアドレスバス２１３により伝達されるアドレスを
デコードしデコード結果が第１周辺回路３０３内のレジ
スタに割り当てられたアドレスならば読み出し書き込み
切換信号線３２０により伝達される読み出し要求または
書き込み要求に応じて該レジスタの読み出しまたは書き
込みを行ない、レジスタの読み出しまたは書き込みの終
了後にアクセス終了信号をアクセス終了信号線３１９に
返す。電源制御回路３０２内のアドレス判定回路３５１
はアクセス要求信号線３１８により伝達されるアクセス
要求を受けることでアドレスバス２１３により伝達され
るアドレスをデコードしバスアクセスが第１周辺回路３
０３へのアクセスであることを判断し、電源制御回路３
０２内の判定回路２２５の出力は１であることで第１周
辺回路３０３へ電源が供給されていると判断しアクセス
終了信号線３１９にアクセス終了信号を返さない。
【００７２】ＣＰＵ３０５は、アクセス終了信号線３１
９にアクセス終了信号が返ってくるまでアドレスバス２
１３とデータバス２１４とアクセス要求信号線３１８と
読み出し書き込み切換信号線３２０の状態を保持し続
け、アクセス終了信号線３１９にアクセス終了信号が返
ってくることでアドレスバス２１３とデータバス２１４
とアクセス要求信号線３１８と読み出し書き込み切換信
号線３２０の状態保持を終了し、ＣＰＵ３０５に割り当
てられた次の処理を実行する。第２周辺回路３０４につ
いても同様である。
９にアクセス終了信号が返ってくるまでアドレスバス２
１３とデータバス２１４とアクセス要求信号線３１８と
読み出し書き込み切換信号線３２０の状態を保持し続
け、アクセス終了信号線３１９にアクセス終了信号が返
ってくることでアドレスバス２１３とデータバス２１４
とアクセス要求信号線３１８と読み出し書き込み切換信
号線３２０の状態保持を終了し、ＣＰＵ３０５に割り当
てられた次の処理を実行する。第２周辺回路３０４につ
いても同様である。
【００７３】（２）電源接続が遮断されている周辺回路
へのバスアクセス時の動作について述べる。 例として第１周辺回路３０３への電源接続が遮断されて
おり第１周辺回路３０３へバスアクセスした場合の動作
について述べる。
へのバスアクセス時の動作について述べる。 例として第１周辺回路３０３への電源接続が遮断されて
おり第１周辺回路３０３へバスアクセスした場合の動作
について述べる。
【００７４】ＣＰＵ３０５がアドレスバス２１３とデー
タバス２１４とアクセス要求信号線３１８と読み出し書
き込み切換信号線３２０を介して第１周辺回路３０３へ
バスアクセスすると、第１周辺回路３０３は電源接続が
遮断されているためアクセス終了信号をアクセス終了信
号線３１９に返すことができない。電源制御回路３０２
内のアドレス判定回路３５１はアクセス要求信号線３１
８により伝達されるアクセス要求を受けることでアドレ
スバス２１３により伝達されるアドレスをデコードしバ
スアクセスが第１周辺回路３０３へのアクセスであるこ
とを判断し、電源制御回路３０２内の判定回路２２５の
出力は０であることで第１周辺回路３０３への電源供給
が遮断されていると判断し第１周辺回路３０３に代わっ
てアクセス終了信号線３１９にアクセス終了信号を返
す。
タバス２１４とアクセス要求信号線３１８と読み出し書
き込み切換信号線３２０を介して第１周辺回路３０３へ
バスアクセスすると、第１周辺回路３０３は電源接続が
遮断されているためアクセス終了信号をアクセス終了信
号線３１９に返すことができない。電源制御回路３０２
内のアドレス判定回路３５１はアクセス要求信号線３１
８により伝達されるアクセス要求を受けることでアドレ
スバス２１３により伝達されるアドレスをデコードしバ
スアクセスが第１周辺回路３０３へのアクセスであるこ
とを判断し、電源制御回路３０２内の判定回路２２５の
出力は０であることで第１周辺回路３０３への電源供給
が遮断されていると判断し第１周辺回路３０３に代わっ
てアクセス終了信号線３１９にアクセス終了信号を返
す。
【００７５】ＣＰＵ３０５は、アクセス終了信号線３１
９にアクセス終了信号が返ってくるまでアドレスバス２
１３とデータバス２１４とアクセス要求信号線３１８と
読み出し書き込み切換信号線３２０の状態を保持し続
け、アクセス終了信号線３１９にアクセス終了信号が返
ってくることでアドレスバス２１３とデータバス２１４
とアクセス要求信号線３１８と読み出し書き込み切換信
号線３２０の状態保持を終了し、ＣＰＵ３０５に割り当
てられた次の処理を実行する。第２周辺回路３０４につ
いても同様である。
９にアクセス終了信号が返ってくるまでアドレスバス２
１３とデータバス２１４とアクセス要求信号線３１８と
読み出し書き込み切換信号線３２０の状態を保持し続
け、アクセス終了信号線３１９にアクセス終了信号が返
ってくることでアドレスバス２１３とデータバス２１４
とアクセス要求信号線３１８と読み出し書き込み切換信
号線３２０の状態保持を終了し、ＣＰＵ３０５に割り当
てられた次の処理を実行する。第２周辺回路３０４につ
いても同様である。
【００７６】ＣＰＵ３０５から周辺回路へのバスアクセ
スがハンドシェイクであったときに、電源供給の遮断さ
れた周辺回路へのバスアクセス時にはその周辺回路にか
わり電源制御回路３０２がバスアクセス終了信号を返す
ことによりシステムのハングアップを回避しＣＰＵ３０
５での処理継続が可能である。
スがハンドシェイクであったときに、電源供給の遮断さ
れた周辺回路へのバスアクセス時にはその周辺回路にか
わり電源制御回路３０２がバスアクセス終了信号を返す
ことによりシステムのハングアップを回避しＣＰＵ３０
５での処理継続が可能である。
【００７７】（実施の形態５）しかし、本発明の（実施
の形態４）において電圧源の電圧が規定の閾電圧以下に
なり電源電圧低下が検出された時点以降に実行終了した
周辺回路への電源を遮断することで、電源電圧が規定の
閾電圧以下であっても実行中の周辺回路が動作継続する
ための電源供給を優先的に行なうことが可能となり、ま
たＣＰＵにおいて電池の容量低下時のデータ退避等の処
理を実施するのに十分な電源供給を行なうことが可能と
なり、電圧源の電圧が規定の閾電圧以下の時に実行終了
し電源が遮断されている周辺回路をデータ待避等の処理
において周辺回路実行が必要になった場合に再度実行す
ることが可能となり、バスアクセスがハンドシェイクで
行われる場合に、電源が遮断された周辺回路へバスアク
セスしたときにその周辺回路に代わり電源制御回路がア
クセス終了信号を返す構成とすることでシステムのハン
グアップを回避し、ＣＰＵでの処理継続することが可能
となった。
の形態４）において電圧源の電圧が規定の閾電圧以下に
なり電源電圧低下が検出された時点以降に実行終了した
周辺回路への電源を遮断することで、電源電圧が規定の
閾電圧以下であっても実行中の周辺回路が動作継続する
ための電源供給を優先的に行なうことが可能となり、ま
たＣＰＵにおいて電池の容量低下時のデータ退避等の処
理を実施するのに十分な電源供給を行なうことが可能と
なり、電圧源の電圧が規定の閾電圧以下の時に実行終了
し電源が遮断されている周辺回路をデータ待避等の処理
において周辺回路実行が必要になった場合に再度実行す
ることが可能となり、バスアクセスがハンドシェイクで
行われる場合に、電源が遮断された周辺回路へバスアク
セスしたときにその周辺回路に代わり電源制御回路がア
クセス終了信号を返す構成とすることでシステムのハン
グアップを回避し、ＣＰＵでの処理継続することが可能
となった。
【００７８】しかし、ＣＰＵから周辺回路へのバスアク
セスがハンドシェイクでなく固定ウエイトである場合で
も、電源接続の遮断された周辺回路へバスアクセスしレ
ジスタリードしたときに、リード値として不定値が読み
出されることによりシステムが暴走する恐れがある。こ
れを解決するのが、（実施の形態５）である。
セスがハンドシェイクでなく固定ウエイトである場合で
も、電源接続の遮断された周辺回路へバスアクセスしレ
ジスタリードしたときに、リード値として不定値が読み
出されることによりシステムが暴走する恐れがある。こ
れを解決するのが、（実施の形態５）である。
【００７９】図６は、本発明の（実施の形態５）におけ
る電源制御装置を示す。この電源制御装置は下記のもの
から構成されている。電圧源２０６の電圧を監視して規
定の閾電圧を下回ると一定時間０を出力（以下、０パル
スと称す）しこれ以外には１を出力する電源電圧低下検
出手段としての電源電圧低下検出回路２０１と、電源供
給制御手段としての電源制御回路４０２と、Ｎ個（Ｎ≧
１）の周辺実行手段としての第１，第２周辺回路２０
３，２０４と、アドレス伝達手段としてのアドレスバス
２１３とデータ伝達手段としてのデータバス２１４を介
し電源制御回路４０２の制御レジスタ２２８および第１
周辺回路２０３の実行情報出力手段としての制御レジス
タ２３１および第２周辺回路２０４の実行情報出力手段
としての制御レジスタ２４１にデータを転送することで
電源制御回路４０２および第１，第２周辺回路２０３，
２０４を制御しまたリセット信号を生成するＣＰＵ４０
５と、前記２０１〜４０５の各ユニットの駆動用電源を
供給する電圧源２０６と、電源電圧低下検出回路２０１
と電源制御回路４０２に電圧源２０６の電源を供給する
電源線２１１と、電源電圧低下検出回路２０１と電源制
御回路４０２とを接続し電源電圧低下が検出された時に
電源電圧低下検出回路２０１が出力する電源電圧低下検
出信号である０パルスを伝える電圧低下伝達手段として
の電源電圧低下検出信号線２１２と、ＣＰＵ４０５と電
源制御回路４０２および第１，第２周辺回路２０３，２
０４とを接続しＣＰＵ４０５から電源制御回路４０２お
よび第１，第２周辺回路２０３，２０４へアドレスを転
送するアドレスバス２１３と、プロセッサとしてのＣＰ
Ｕ４０５と電源制御回路４０２および第１，第２周辺回
路２０３，２０４とを接続しＣＰＵ４０５と電源制御回
路４０２および第１，第２周辺回路２０３，２０４との
間で双方向へデータを転送するデータバス２１４と、第
１周辺回路２０３と電源制御回路４０２を接続し第１周
辺回路２０３の実行／非実行状態を出力する第１周辺回
路実行状態報知線２１５と、第２周辺回路２０４と電源
制御回路４０２を接続し第２周辺回路２０４の実行／非
実行状態を出力する第２周辺回路実行状態報知線２１６
と、ＣＰＵ４０５と電源制御回路４０２を接続しＣＰＵ
４０５からのリセット信号を出力するリセット信号伝達
手段としてのリセット信号線２１７と、ＣＰＵ４０５と
電源制御回路４０２を接続し電源制御回路４０２からＣ
ＰＵ４０５へ割込み信号を転送する割り込み信号伝達手
段としての割込み信号線４２１とから、電源制御装置が
構成されている。
る電源制御装置を示す。この電源制御装置は下記のもの
から構成されている。電圧源２０６の電圧を監視して規
定の閾電圧を下回ると一定時間０を出力（以下、０パル
スと称す）しこれ以外には１を出力する電源電圧低下検
出手段としての電源電圧低下検出回路２０１と、電源供
給制御手段としての電源制御回路４０２と、Ｎ個（Ｎ≧
１）の周辺実行手段としての第１，第２周辺回路２０
３，２０４と、アドレス伝達手段としてのアドレスバス
２１３とデータ伝達手段としてのデータバス２１４を介
し電源制御回路４０２の制御レジスタ２２８および第１
周辺回路２０３の実行情報出力手段としての制御レジス
タ２３１および第２周辺回路２０４の実行情報出力手段
としての制御レジスタ２４１にデータを転送することで
電源制御回路４０２および第１，第２周辺回路２０３，
２０４を制御しまたリセット信号を生成するＣＰＵ４０
５と、前記２０１〜４０５の各ユニットの駆動用電源を
供給する電圧源２０６と、電源電圧低下検出回路２０１
と電源制御回路４０２に電圧源２０６の電源を供給する
電源線２１１と、電源電圧低下検出回路２０１と電源制
御回路４０２とを接続し電源電圧低下が検出された時に
電源電圧低下検出回路２０１が出力する電源電圧低下検
出信号である０パルスを伝える電圧低下伝達手段として
の電源電圧低下検出信号線２１２と、ＣＰＵ４０５と電
源制御回路４０２および第１，第２周辺回路２０３，２
０４とを接続しＣＰＵ４０５から電源制御回路４０２お
よび第１，第２周辺回路２０３，２０４へアドレスを転
送するアドレスバス２１３と、プロセッサとしてのＣＰ
Ｕ４０５と電源制御回路４０２および第１，第２周辺回
路２０３，２０４とを接続しＣＰＵ４０５と電源制御回
路４０２および第１，第２周辺回路２０３，２０４との
間で双方向へデータを転送するデータバス２１４と、第
１周辺回路２０３と電源制御回路４０２を接続し第１周
辺回路２０３の実行／非実行状態を出力する第１周辺回
路実行状態報知線２１５と、第２周辺回路２０４と電源
制御回路４０２を接続し第２周辺回路２０４の実行／非
実行状態を出力する第２周辺回路実行状態報知線２１６
と、ＣＰＵ４０５と電源制御回路４０２を接続しＣＰＵ
４０５からのリセット信号を出力するリセット信号伝達
手段としてのリセット信号線２１７と、ＣＰＵ４０５と
電源制御回路４０２を接続し電源制御回路４０２からＣ
ＰＵ４０５へ割込み信号を転送する割り込み信号伝達手
段としての割込み信号線４２１とから、電源制御装置が
構成されている。
【００８０】電源制御回路４０２は、リセット信号線２
１７によりリセット時に１が設定されリセット解除時に
は第１周辺回路実行状態報知線２１５により報知される
第１周辺回路２０３の実行／非実行状態を保持する実行
状態フラグ２２１と、リセット信号線２１７によりリセ
ット時に１が設定されリセット解除時には第２周辺回路
実行状態報知線２１６により報知される第２周辺回路２
０４の実行／非実行状態を保持する実行状態フラグ２２
２と、第１周辺回路２０３の電源接続もしくは切断を行
なう電源供給選択手段としてのスイッチトランジスタ２
２３と、第２周辺回路２０４の電源接続もしくは切断を
行なう電源供給選択手段としてのスイッチトランジスタ
２２４と、第１周辺回路実行状態報知線２１５と電源電
圧低下検出フラグ２２７の値と電源電圧低下時使用フラ
グ２２９の論理和を出力しスイッチトランジスタ２２３
の制御を行なう電源検出選択手段としての判定回路２２
５と、第２周辺回路実行状態報知線２１６と電源電圧低
下検出フラグ２２７の値と電源電圧低下時使用フラグ２
３０の論理和を出力しスイッチトランジスタ２２４の制
御を行なう電源検出選択手段としての判定回路２２６
と、リセット信号線２１７によりリセット時に１が設定
され電源電圧低下検出信号線２１２により報知される電
源電圧低下検出信号の０パルスにより０が設定され設定
値を保持する電源電圧低下検出フラグ２２７と、ＣＰＵ
４０５からアドレスバス２１３およびデータバス２１４
により制御される制御レジスタ２２８と、制御レジスタ
２２８内に設けられリセット信号線２１７によりリセッ
ト時に０が設定されＣＰＵ４０５からアドレスバス２１
３およびデータバス２１４を介し電源電圧低下検出時お
よび電源電圧低下検出時以降における第１周辺回路２０
３の電源接続および切断を制御する電源電圧低下時使用
フラグ２２９と、制御レジスタ２２８内に設けられリセ
ット信号線２１７によりリセット時に０が設定されＣＰ
Ｕ４０５からアドレスバス２１３およびデータバス２１
４を介し電源電圧低下検出時および電源電圧低下検出時
以降における第２周辺回路２０４の電源接続もしくは切
断を制御する電源電圧低下時使用フラグ２３０と、電源
電圧低下検出フラグ２２７の値が０であり第１周辺回路
２０３が非実行状態であり電源電圧低下時使用フラグ２
２９の値が０であればスイッチトランジスタ２２３によ
り第１周辺回路２０３の電源接続を切断し、また電源電
圧低下検出フラグ２２７の値が０であり第２周辺回路２
０４が非実行状態であり電源電圧低下時使用フラグ２３
０の値が０であればスイッチトランジスタ２２４により
第２周辺回路２０４の電源接続を切断し、さらに電源電
圧低下検出フラグ２２７の値が０であり電源電圧低下時
使用フラグ２２９の値が１であればスイッチトランジス
タ２２３により第１周辺回路２０３の電源接続をし、ま
た電源電圧低下検出フラグ２２７の値が０であり電源電
圧低下時使用フラグ２３０の値が１であればスイッチト
ランジスタ２１４により第２周辺回路２０４の電源接続
をする。
１７によりリセット時に１が設定されリセット解除時に
は第１周辺回路実行状態報知線２１５により報知される
第１周辺回路２０３の実行／非実行状態を保持する実行
状態フラグ２２１と、リセット信号線２１７によりリセ
ット時に１が設定されリセット解除時には第２周辺回路
実行状態報知線２１６により報知される第２周辺回路２
０４の実行／非実行状態を保持する実行状態フラグ２２
２と、第１周辺回路２０３の電源接続もしくは切断を行
なう電源供給選択手段としてのスイッチトランジスタ２
２３と、第２周辺回路２０４の電源接続もしくは切断を
行なう電源供給選択手段としてのスイッチトランジスタ
２２４と、第１周辺回路実行状態報知線２１５と電源電
圧低下検出フラグ２２７の値と電源電圧低下時使用フラ
グ２２９の論理和を出力しスイッチトランジスタ２２３
の制御を行なう電源検出選択手段としての判定回路２２
５と、第２周辺回路実行状態報知線２１６と電源電圧低
下検出フラグ２２７の値と電源電圧低下時使用フラグ２
３０の論理和を出力しスイッチトランジスタ２２４の制
御を行なう電源検出選択手段としての判定回路２２６
と、リセット信号線２１７によりリセット時に１が設定
され電源電圧低下検出信号線２１２により報知される電
源電圧低下検出信号の０パルスにより０が設定され設定
値を保持する電源電圧低下検出フラグ２２７と、ＣＰＵ
４０５からアドレスバス２１３およびデータバス２１４
により制御される制御レジスタ２２８と、制御レジスタ
２２８内に設けられリセット信号線２１７によりリセッ
ト時に０が設定されＣＰＵ４０５からアドレスバス２１
３およびデータバス２１４を介し電源電圧低下検出時お
よび電源電圧低下検出時以降における第１周辺回路２０
３の電源接続および切断を制御する電源電圧低下時使用
フラグ２２９と、制御レジスタ２２８内に設けられリセ
ット信号線２１７によりリセット時に０が設定されＣＰ
Ｕ４０５からアドレスバス２１３およびデータバス２１
４を介し電源電圧低下検出時および電源電圧低下検出時
以降における第２周辺回路２０４の電源接続もしくは切
断を制御する電源電圧低下時使用フラグ２３０と、電源
電圧低下検出フラグ２２７の値が０であり第１周辺回路
２０３が非実行状態であり電源電圧低下時使用フラグ２
２９の値が０であればスイッチトランジスタ２２３によ
り第１周辺回路２０３の電源接続を切断し、また電源電
圧低下検出フラグ２２７の値が０であり第２周辺回路２
０４が非実行状態であり電源電圧低下時使用フラグ２３
０の値が０であればスイッチトランジスタ２２４により
第２周辺回路２０４の電源接続を切断し、さらに電源電
圧低下検出フラグ２２７の値が０であり電源電圧低下時
使用フラグ２２９の値が１であればスイッチトランジス
タ２２３により第１周辺回路２０３の電源接続をし、ま
た電源電圧低下検出フラグ２２７の値が０であり電源電
圧低下時使用フラグ２３０の値が１であればスイッチト
ランジスタ２１４により第２周辺回路２０４の電源接続
をする。
【００８１】第１周辺回路２０３は、ＣＰＵ４０５から
アドレスバス２１３とデータバス２１４により制御され
る制御レジスタ２３１と、制御レジスタ２３１の制御情
報に基づいて周辺回路としての機能を実行する実行手段
としての実行回路２３２と、制御レジスタ２３１内に設
けられ実行回路２３２の実行／非実行状態を示す実行状
態フラグ２３３と、第１周辺回路２０３の駆動用電源を
供給する電圧源供給部としての電源端子２３４と、電源
の接地に接続される電圧源供給部としての接地端子２３
５とから構成され、実行状態フラグ２３３の値を第１周
辺回路２０３の実行／非実行状態として第１周辺回路実
行状態報知線２１５により電源制御回路４０２に報知す
る。
アドレスバス２１３とデータバス２１４により制御され
る制御レジスタ２３１と、制御レジスタ２３１の制御情
報に基づいて周辺回路としての機能を実行する実行手段
としての実行回路２３２と、制御レジスタ２３１内に設
けられ実行回路２３２の実行／非実行状態を示す実行状
態フラグ２３３と、第１周辺回路２０３の駆動用電源を
供給する電圧源供給部としての電源端子２３４と、電源
の接地に接続される電圧源供給部としての接地端子２３
５とから構成され、実行状態フラグ２３３の値を第１周
辺回路２０３の実行／非実行状態として第１周辺回路実
行状態報知線２１５により電源制御回路４０２に報知す
る。
【００８２】第２周辺回路２０４は、ＣＰＵ４０５から
アドレスバス２１３とデータバス２１４により制御され
る制御レジスタ２４１と、制御レジスタ２４１の制御情
報に基づいて周辺回路としての機能を実行する実行手段
としての実行回路２４２と、制御レジスタ２４１内に設
けられ実行回路２４２の実行／非実行状態を示す実行状
態フラグ２４３と、第２周辺回路２０４の駆動用電源を
供給する電圧源供給部としての電源端子２４４と、電源
の接地に接続される電圧源供給部としての接地端子２４
５とから構成され、実行状態フラグ２４３の値を第２周
辺回路２０４の実行／非実行状態として第２周辺回路実
行状態報知線２１６により電源制御回路４０２に報知す
る。
アドレスバス２１３とデータバス２１４により制御され
る制御レジスタ２４１と、制御レジスタ２４１の制御情
報に基づいて周辺回路としての機能を実行する実行手段
としての実行回路２４２と、制御レジスタ２４１内に設
けられ実行回路２４２の実行／非実行状態を示す実行状
態フラグ２４３と、第２周辺回路２０４の駆動用電源を
供給する電圧源供給部としての電源端子２４４と、電源
の接地に接続される電圧源供給部としての接地端子２４
５とから構成され、実行状態フラグ２４３の値を第２周
辺回路２０４の実行／非実行状態として第２周辺回路実
行状態報知線２１６により電源制御回路４０２に報知す
る。
【００８３】このように構成された本発明の（実施の形
態５）の動作を説明する。ここでは電源が接続されてい
る周辺回路へのバスアクセス時、電源接続が遮断されて
いる周辺回路へのバスアクセス時の２つの動作について
述べる。周辺回路への電源の接続と遮断についての動作
は、（実施の形態３）で述べたものと同一である。
態５）の動作を説明する。ここでは電源が接続されてい
る周辺回路へのバスアクセス時、電源接続が遮断されて
いる周辺回路へのバスアクセス時の２つの動作について
述べる。周辺回路への電源の接続と遮断についての動作
は、（実施の形態３）で述べたものと同一である。
【００８４】（１）電源が接続されている周辺回路への
バスアクセス時の動作について述べる。 例として第１周辺回路２０３への電源が接続されており
第１周辺回路２０３へバスアクセスした場合の動作につ
いて述べる。
バスアクセス時の動作について述べる。 例として第１周辺回路２０３への電源が接続されており
第１周辺回路２０３へバスアクセスした場合の動作につ
いて述べる。
【００８５】ＣＰＵ４０５がアドレスバス２１３とデー
タバス２１４を介して第１周辺回路２０３の制御レジス
タ２３１へバスアクセスすると、制御レジスタ２３１は
バスアクセスを受け付ける。同時に電源制御回路４０２
内のアドレス判定手段としてのアドレス判定回路４５１
は、アドレスバス２１３により伝達されるアドレスをデ
コードしバスアクセスが第１周辺回路３０３へのアクセ
スであることを判断し、電源制御回路４０２内の判定回
路２２５の出力は１であることで第１周辺回路２０３へ
電源が供給されていると判断することにより、割込み信
号線４２１に割込み信号を発生しない。第２周辺回路２
０４についても同様である。
タバス２１４を介して第１周辺回路２０３の制御レジス
タ２３１へバスアクセスすると、制御レジスタ２３１は
バスアクセスを受け付ける。同時に電源制御回路４０２
内のアドレス判定手段としてのアドレス判定回路４５１
は、アドレスバス２１３により伝達されるアドレスをデ
コードしバスアクセスが第１周辺回路３０３へのアクセ
スであることを判断し、電源制御回路４０２内の判定回
路２２５の出力は１であることで第１周辺回路２０３へ
電源が供給されていると判断することにより、割込み信
号線４２１に割込み信号を発生しない。第２周辺回路２
０４についても同様である。
【００８６】（２）電源接続が遮断されている周辺回路
へのバスアクセス時の動作について述べる。 例として第１周辺回路２０３への電源接続が遮断されて
おり第１周辺回路２０３へバスアクセスした場合の動作
について述べる。
へのバスアクセス時の動作について述べる。 例として第１周辺回路２０３への電源接続が遮断されて
おり第１周辺回路２０３へバスアクセスした場合の動作
について述べる。
【００８７】ＣＰＵ４０５がアドレスバス２１３とデー
タバス２１４を介して第１周辺回路２０３の制御レジス
タ２３１へバスアクセスすると、制御レジスタ２３１は
第１周辺回路２０３への電源供給が遮断されているため
バスアクセスを受け付けない。同時に電源制御回路４０
２内のアドレス判定回路４５１はアドレスバス２１３に
より伝達されるアドレスをデコードしバスアクセスが第
１周辺回路２０３へのアクセスであることを判断し、電
源制御回路４０２内の判定回路２２５の出力は０である
ことで第１周辺回路２０３への電源供給が遮断されてい
ると判断することにより、割込み信号線４２１に割込み
信号を発生する。第２周辺回路２０４についても同様で
ある。
タバス２１４を介して第１周辺回路２０３の制御レジス
タ２３１へバスアクセスすると、制御レジスタ２３１は
第１周辺回路２０３への電源供給が遮断されているため
バスアクセスを受け付けない。同時に電源制御回路４０
２内のアドレス判定回路４５１はアドレスバス２１３に
より伝達されるアドレスをデコードしバスアクセスが第
１周辺回路２０３へのアクセスであることを判断し、電
源制御回路４０２内の判定回路２２５の出力は０である
ことで第１周辺回路２０３への電源供給が遮断されてい
ると判断することにより、割込み信号線４２１に割込み
信号を発生する。第２周辺回路２０４についても同様で
ある。
【００８８】電源供給の遮断された周辺回路へＣＰＵが
バスアクセスした時には電源制御回路からＣＰＵに割込
みを発生することで、その周辺回路からの読み出し値が
正常動作時の値でないことを知らせることが可能であ
る。
バスアクセスした時には電源制御回路からＣＰＵに割込
みを発生することで、その周辺回路からの読み出し値が
正常動作時の値でないことを知らせることが可能であ
る。
【００８９】
【発明の効果】以上のように本発明に係る電源制御装置
は、電圧源が例えば電池であったときに電池の電圧低下
が検出された時に非実行状態である周辺回路への電源を
遮断することにより、不使用回路での電力消費を抑える
ことにより電池電圧が規定の閾電圧以下であっても実行
中の周辺回路が動作継続するための電源供給を優先的に
行なうことが可能であり、ＣＰＵにおいて電池の容量低
下時のデータ退避等の処理を実施するのに十分な電源供
給を行なうことが可能である。
は、電圧源が例えば電池であったときに電池の電圧低下
が検出された時に非実行状態である周辺回路への電源を
遮断することにより、不使用回路での電力消費を抑える
ことにより電池電圧が規定の閾電圧以下であっても実行
中の周辺回路が動作継続するための電源供給を優先的に
行なうことが可能であり、ＣＰＵにおいて電池の容量低
下時のデータ退避等の処理を実施するのに十分な電源供
給を行なうことが可能である。
【００９０】また、本発明に係る電源制御装置は、電圧
源が例えば電池であったときに電池の電圧低下が検出さ
れた後に周辺回路が実行を終了した場合に、実行終了し
た周辺回路への電源を遮断することにより、電池電圧が
規定の閾電圧以下であっても実行中の周辺回路が動作継
続するための電源供給を優先的に行なうことが可能であ
り、ＣＰＵにおいて電池の容量低下時のデータ退避等の
処理を実施するのに十分な電源供給を行なうことが可能
である。
源が例えば電池であったときに電池の電圧低下が検出さ
れた後に周辺回路が実行を終了した場合に、実行終了し
た周辺回路への電源を遮断することにより、電池電圧が
規定の閾電圧以下であっても実行中の周辺回路が動作継
続するための電源供給を優先的に行なうことが可能であ
り、ＣＰＵにおいて電池の容量低下時のデータ退避等の
処理を実施するのに十分な電源供給を行なうことが可能
である。
【００９１】さらに、本発明に係る電源制御装置は、電
圧源が例えば電池であったときに、電源電圧低下検出時
以降の実行終了時に各周辺回路への電源供給を継続もし
くは遮断するかをプログラマブルに切り替えることによ
り、ＣＰＵにおいて電池の容量低下時のデータ退避等の
処理を実施する際に必要となる周辺回路への電源供給を
制御可能であり、また周辺回路への電源供給遮断後であ
ってもその周辺回路への電源供給を再開もしくは非再開
をプログラマブルに切り替えることにより、ＣＰＵにお
いて電池の容量低下時のデータ退避等の処理を実施する
際に必要となる周辺回路への電源供給を制御することが
可能である。
圧源が例えば電池であったときに、電源電圧低下検出時
以降の実行終了時に各周辺回路への電源供給を継続もし
くは遮断するかをプログラマブルに切り替えることによ
り、ＣＰＵにおいて電池の容量低下時のデータ退避等の
処理を実施する際に必要となる周辺回路への電源供給を
制御可能であり、また周辺回路への電源供給遮断後であ
ってもその周辺回路への電源供給を再開もしくは非再開
をプログラマブルに切り替えることにより、ＣＰＵにお
いて電池の容量低下時のデータ退避等の処理を実施する
際に必要となる周辺回路への電源供給を制御することが
可能である。
【００９２】さらに、本発明に係る電源制御装置は、電
圧源が例えば電池であったときに、電源電圧低下検出時
以降の実行終了時に各周辺回路への電源供給を継続もし
くは遮断するかをプログラマブルに切替ることにより、
ＣＰＵにおいて電池の容量低下時のデータ退避等の処理
を実施する際に必要となる周辺回路への電源供給を制御
可能であり、また周辺回路への電源供給遮断後であって
もその周辺回路への電源供給を再開もしくは非再開をプ
ログラマブルに切り替えることにより、ＣＰＵにおいて
電池の容量低下時のデータ退避等の処理を実施する際に
必要となる周辺回路への電源供給を制御することが可能
であり、ＣＰＵから周辺回路へのバスアクセスをハンド
シェイクで行なう場合に、電源供給の遮断された周辺回
路へのバスアクセス時にはその周辺回路にかわり電源制
御回路がバスアクセス終了信号を返すことによりシステ
ムのハングアップを回避しＣＰＵでの処理継続が可能で
ある。
圧源が例えば電池であったときに、電源電圧低下検出時
以降の実行終了時に各周辺回路への電源供給を継続もし
くは遮断するかをプログラマブルに切替ることにより、
ＣＰＵにおいて電池の容量低下時のデータ退避等の処理
を実施する際に必要となる周辺回路への電源供給を制御
可能であり、また周辺回路への電源供給遮断後であって
もその周辺回路への電源供給を再開もしくは非再開をプ
ログラマブルに切り替えることにより、ＣＰＵにおいて
電池の容量低下時のデータ退避等の処理を実施する際に
必要となる周辺回路への電源供給を制御することが可能
であり、ＣＰＵから周辺回路へのバスアクセスをハンド
シェイクで行なう場合に、電源供給の遮断された周辺回
路へのバスアクセス時にはその周辺回路にかわり電源制
御回路がバスアクセス終了信号を返すことによりシステ
ムのハングアップを回避しＣＰＵでの処理継続が可能で
ある。
【００９３】さらに、本発明に係る電源制御装置は、電
圧源が例えば電池であったときに、電源電圧低下検出時
以降の実行終了時に各周辺回路への電源供給を継続もし
くは遮断するかをプログラマブルに切替ることにより、
ＣＰＵにおいて電池の容量低下時のデータ退避等の処理
を実施する際に必要となる周辺回路への電源供給を制御
可能であり、また周辺回路への電源供給遮断後であって
もその周辺回路への電源供給を再開もしくは非再開をプ
ログラマブルに切り替えることにより、ＣＰＵにおいて
電池の容量低下時のデータ退避等の処理を実施する際に
必要となる周辺回路への電源供給を制御することが可能
であり、電源供給の遮断された周辺回路へＣＰＵがバス
アクセスした時には電源制御回路からＣＰＵに割込みを
発生することで、その周辺回路からの読み出し値が正常
動作時の値でないことを知らせることでシステムの誤動
作を防止することが可能である。
圧源が例えば電池であったときに、電源電圧低下検出時
以降の実行終了時に各周辺回路への電源供給を継続もし
くは遮断するかをプログラマブルに切替ることにより、
ＣＰＵにおいて電池の容量低下時のデータ退避等の処理
を実施する際に必要となる周辺回路への電源供給を制御
可能であり、また周辺回路への電源供給遮断後であって
もその周辺回路への電源供給を再開もしくは非再開をプ
ログラマブルに切り替えることにより、ＣＰＵにおいて
電池の容量低下時のデータ退避等の処理を実施する際に
必要となる周辺回路への電源供給を制御することが可能
であり、電源供給の遮断された周辺回路へＣＰＵがバス
アクセスした時には電源制御回路からＣＰＵに割込みを
発生することで、その周辺回路からの読み出し値が正常
動作時の値でないことを知らせることでシステムの誤動
作を防止することが可能である。
【図１】本発明の（実施の形態１）における電源制御装
置の構成図
置の構成図
【図２】同実施の形態における電源制御回路の判定回路
の構成図
の構成図
【図３】本発明の（実施の形態２）における電源制御装
置の構成図
置の構成図
【図４】本発明の（実施の形態３）における電源制御装
置の構成図
置の構成図
【図５】本発明の（実施の形態４）における電源制御装
置の構成図
置の構成図
【図６】本発明の（実施の形態５）における電源制御装
置の構成図
置の構成図
１ 電源電圧低下検出回路 ２ 電源制御回路 ３ 第１周辺回路 ４ 第２周辺回路 ５ ＣＰＵ ６ 電圧源 １１ 電源線 １２ 電源電圧低下検出信号線 １３ アドレスバス １４ データバス １５ 第１周辺回路実行状態報知線 １６ 第２周辺回路実行状態報知線 １７ リセット信号線 ２１ 実行状態フラグ ２２ 実行状態フラグ ２３ スイッチトランジスタ ２４ スイッチトランジスタ ２５ 判定回路 ２６ 判定回路 ３１ 制御レジスタ ３２ 実行回路 ３３ 実行状態フラグ ３４ 電源端子 ３５ 接地端子 ４１ 制御レジスタ ４２ 実行回路 ４３ 実行状態フラグ ４４ 電源端子 ４５ 接地端子 ８１ ＯＲ回路 ８２ ０パルス保持フラグ ９１ ＯＲ回路 ９２ ０パルス保持フラグ １０１ 電源電圧低下検出回路 １０２ 電源制御回路 １０３ 第１周辺回路 １０４ 第２周辺回路 １０５ ＣＰＵ １０６ 電圧源 １１１ 電源線 １１２ 電源電圧低下検出信号線 １１３ アドレスバス １１４ データバス １１５ 第１周辺回路実行状態報知線 １１６ 第２周辺回路実行状態報知線 １１７ リセット信号線 １２１ 実行状態フラグ １２２ 実行状態フラグ １２３ スイッチトランジスタ １２４ スイッチトランジスタ １２５ 判定回路 １２６ 判定回路 １２７ 電源電圧低下検出フラグ １３１ 制御レジスタ １３２ 実行回路 １３３ 実行状態フラグ １３４ 電源端子 １３５ 接地端子 １４１ 制御レジスタ １４２ 実行回路 １４３ 実行状態フラグ １４４ 電源端子 １４５ 接地端子 ２０１ 電源電圧低下検出回路（電源電圧低下検出手
段） ２０２ 電源制御回路 ２０３ 第１周辺回路（周辺実行手段） ２０４ 第２周辺回路（周辺実行手段） ２０５ ＣＰＵ（プロセッサ） ２０６ 電圧源 ２１１ 電源線 ２１２ 電源電圧低下検出信号線（電圧低下伝達手
段） ２１３ アドレスバス（アドレス伝達手段） ２１４ データバス（データ伝達手段） ２１５ 第１周辺回路実行状態報知線（実行情報伝達
手段） ２１６ 第２周辺回路実行状態報知線（実行情報伝達
手段） ２１７ リセット信号線（リセット信号伝達手段） ２２１ 実行状態フラグ ２２２ 実行状態フラグ ２２３ スイッチトランジスタ（電源供給選択手段） ２２４ スイッチトランジスタ（電源供給選択手段） ２２５ 判定回路（電源検出選択手段） ２２６ 判定回路（電源検出選択手段） ２２７ 電源電圧低下検出フラグ ２２８ 制御レジスタ ２２９ 電源電圧低下時使用フラグ ２３０ 電源電圧低下時使用フラグ ２３１ 制御レジスタ（実行情報出力手段） ２３２ 実行回路（実行手段） ２３３ 実行状態フラグ ２３４ 電源端子（電圧源供給部） ２３５ 接地端子（電圧源供給部） ２４１ 制御レジスタ（実行情報出力手段） ２４２ 実行回路（実行手段） ２４３ 実行状態フラグ ２４４ 電源端子（電圧源供給部） ２４５ 接地端子（電圧源供給部） ３０２ 電源制御回路（電源供給制御手段） ３０３ 第１周辺回路（周辺実行手段） ３０４ 第２周辺回路（周辺実行手段） ３０５ ＣＰＵ（プロセッサ） ３１８ アクセス要求信号線（第１のバスアクセス制
御信号伝達手段） ３１９ アクセス終了信号線（第２のバスアクセス制
御信号伝達手段） ３２０ 読み出し書き込み切換線 ３３１ 制御レジスタ（実行情報出力手段） ３３３ 実行状態フラグ ３４１ 制御レジスタ（実行情報出力手段） ３４３ 実行状態フラグ ３５１ アドレス判定回路（バスアクセス機能実行手
段） ４０２ 電源制御回路（電源供給制御手段） ４０５ ＣＰＵ（プロセッサ） ４２１ 割り込み信号線（割り込み信号伝達手段） ４５１ アドレス判定回路（アドレス判定手段）
段） ２０２ 電源制御回路 ２０３ 第１周辺回路（周辺実行手段） ２０４ 第２周辺回路（周辺実行手段） ２０５ ＣＰＵ（プロセッサ） ２０６ 電圧源 ２１１ 電源線 ２１２ 電源電圧低下検出信号線（電圧低下伝達手
段） ２１３ アドレスバス（アドレス伝達手段） ２１４ データバス（データ伝達手段） ２１５ 第１周辺回路実行状態報知線（実行情報伝達
手段） ２１６ 第２周辺回路実行状態報知線（実行情報伝達
手段） ２１７ リセット信号線（リセット信号伝達手段） ２２１ 実行状態フラグ ２２２ 実行状態フラグ ２２３ スイッチトランジスタ（電源供給選択手段） ２２４ スイッチトランジスタ（電源供給選択手段） ２２５ 判定回路（電源検出選択手段） ２２６ 判定回路（電源検出選択手段） ２２７ 電源電圧低下検出フラグ ２２８ 制御レジスタ ２２９ 電源電圧低下時使用フラグ ２３０ 電源電圧低下時使用フラグ ２３１ 制御レジスタ（実行情報出力手段） ２３２ 実行回路（実行手段） ２３３ 実行状態フラグ ２３４ 電源端子（電圧源供給部） ２３５ 接地端子（電圧源供給部） ２４１ 制御レジスタ（実行情報出力手段） ２４２ 実行回路（実行手段） ２４３ 実行状態フラグ ２４４ 電源端子（電圧源供給部） ２４５ 接地端子（電圧源供給部） ３０２ 電源制御回路（電源供給制御手段） ３０３ 第１周辺回路（周辺実行手段） ３０４ 第２周辺回路（周辺実行手段） ３０５ ＣＰＵ（プロセッサ） ３１８ アクセス要求信号線（第１のバスアクセス制
御信号伝達手段） ３１９ アクセス終了信号線（第２のバスアクセス制
御信号伝達手段） ３２０ 読み出し書き込み切換線 ３３１ 制御レジスタ（実行情報出力手段） ３３３ 実行状態フラグ ３４１ 制御レジスタ（実行情報出力手段） ３４３ 実行状態フラグ ３５１ アドレス判定回路（バスアクセス機能実行手
段） ４０２ 電源制御回路（電源供給制御手段） ４０５ ＣＰＵ（プロセッサ） ４２１ 割り込み信号線（割り込み信号伝達手段） ４５１ アドレス判定回路（アドレス判定手段）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B011 DA06 GG03 HH02 HH04 JA03 JA06 MA02 5G003 BA01 DA02 DA14 EA06 GA01 GC05 5H030 AA04 AS20 BB21 FF41 FF44
Claims (18)
- 【請求項１】電源電圧低下を通知する情報と実行手段の
実行情報を通知する情報とから前記実行手段への電源供
給情報を検出する電源検出選択手段と、前記電源検出選
択手段の電源供給情報により前記実行手段への電源供給
を行なうか否かを選択する電源供給選択手段とを備える
電源供給制御手段を有することを特徴とする電源制御装
置。 - 【請求項２】電位の基準となる接地電位と前記接地電位
よりも高い電位を供給し前記接地電位との間に電圧を発
生させる電圧源と、電源電圧低下検出手段と、前記電源
電圧低下検出手段の電圧低下情報を伝達する電圧低下伝
達手段と、リセット時にリセット信号を出力し命令を解
読しその実行としてアドレスを出力しデータを入出力す
るプロセッサと前記プロセッサと接続し前記プロセッサ
からリセット信号を伝達するリセット信号伝達手段と、
前記プロセッサと接続し前記プロセッサからアドレスを
伝達するアドレス伝達手段と、前記プロセッサと接続し
前記プロセッサからデータを伝達するデータ伝達手段
と、Ｎ個（Ｎ≧１）の周辺実行手段と、前記Ｎ個の周辺
実行手段の実行情報を伝達する実行情報伝達手段と、電
源供給制御手段とを備える電源制御装置であって、前記
電源電圧低下検出手段は、前記電圧源から供給される電
位が予め定めた電位値よりも低下したことを検出する電
圧低下検出手段と、前記電圧低下検出手段の検出情報を
前記電圧低下伝達手段に出力する電圧低下情報出力手段
とからなり、前記Ｎ個の周辺実行手段は、前記アドレス
伝達手段と前記データ伝達手段に接続し周辺機能実行を
行なう実行手段と、前記電圧源に接続され実行手段に電
源電位を供給する電圧源供給部と、前記接地電位に接続
され実行手段に接地電位を供給する電圧源供給部と、前
記実行手段の実行情報を前記実行情報伝達手段に出力す
る実行情報出力手段とからなり、前記電源供給制御手段
は、前記電圧低下伝達手段から伝達される電圧低下情報
と第Ｎ番目の前記実行情報伝達手段から伝達される実行
情報とから電源供給情報を検出し電圧低下情報がありか
つ第Ｎ番目の前記実行情報がない場合に電源切断情報を
出力するＮ個（Ｎ≧１）の電源検出選択手段と、第Ｎ番
目の前記電源検出選択手段の電源切断情報により前記電
圧源と第Ｎ番目の前記実行手段の前記電圧源供給部との
接続／切り離しを選択するＮ個の電源供給選択手段とか
らなることを特徴とする電源制御装置。 - 【請求項３】請求項２記載の第Ｎ番目の電源供給選択手
段は、前記電圧低下検出手段が電圧低下を検出し前記電
圧低下情報出力手段が検出情報を出力し、第Ｎ番目の前
記周辺実行手段の実行手段が実行中の場合、前記電圧低
下伝達手段は電圧低下情報を伝達し、前記実行情報出力
手段は実行情報を出力し、前記実行情報伝達手段は実行
情報を伝達し、第Ｎ番目の前記電源検出選択手段は前記
電圧低下伝達手段が電圧低下情報を伝達することと前記
実行情報伝達手段が実行情報を伝達することにより電源
供給情報を検出し電源切断情報を出力せず、第Ｎ番目の
前記電源供給選択手段は電源切断情報を入力しないので
前記電圧源と第Ｎ番目の前記実行手段の前記電圧源供給
部との接続を選択するように動作することを特徴とする
電源制御装置。 - 【請求項４】請求項２記載の第Ｎ番目の電源供給選択手
段は、前記電圧低下検出手段が電圧低下を検出し前記電
圧低下情報出力手段が検出情報を出力し第Ｎ番目の前記
周辺実行手段の実行手段が実行中でない場合、前記電圧
低下伝達手段は電圧低下情報を伝達し、前記実行情報出
力手段は実行情報を出力せず、前記実行情報伝達手段は
実行情報を伝達せず、第Ｎ番目の前記電源検出選択手段
は前記電圧低下伝達手段が電圧低下情報を伝達すること
と前記実行情報伝達手段が実行情報を伝達しないことに
より電源供給情報を検出し電源切断情報を出力し、第Ｎ
番目の前記電源供給選択手段は電源切断情報を入力する
ので前記電圧源と第Ｎ番目の前記実行手段の前記電圧源
供給部との切り離しを選択するように動作することを特
徴とする電源制御装置。 - 【請求項５】前記電源供給制御手段は、前記電圧低下伝
達手段から伝達される電圧低下情報を入力し電圧低下情
報を保持する電圧低下情報保持手段と、前記電圧低下情
報保持手段の保持する電圧低下情報と第Ｎ番目の前記実
行情報伝達手段から伝達される実行情報とから電源供給
情報を検出し電圧低下情報がありかつ第Ｎ番目の前記実
行情報がない場合に電源切断情報を出力するＮ個（Ｎ≧
１）の電源検出選択手段と、第Ｎ番目の前記電源検出選
択手段の電源切断情報により前記電圧源と第Ｎ番目の前
記実行手段の前記電圧源供給部との接続／切り離しを選
択するＮ個の電源供給選択手段とからなることを特徴と
する請求項２記載の電源制御装置。 - 【請求項６】請求項５記載の第Ｎ番目の電源供給選択手
段は、前記電圧低下情報保持手段が電圧低下情報を保持
し、第Ｎ番目の前記周辺実行手段の実行手段が実行中の
場合、前記電圧低下情報保持手段は電圧低下情報を保持
し、前記実行情報出力手段は実行情報を出力し、前記実
行情報伝達手段は実行情報を伝達し、第Ｎ番目の前記電
源検出選択手段は前記電圧低下情報保持手段が電圧低下
情報を伝達することと前記実行情報伝達手段が実行情報
を伝達することにより電源供給情報を検出し電源切断情
報を出力せず、第Ｎ番目の前記電源供給選択手段は電源
切断情報を入力しないので前記電圧源と第Ｎ番目の前記
実行手段の前記電圧源供給部との接続を選択するように
動作することを特徴とする電源制御装置。 - 【請求項７】請求項５記載の第Ｎ番目の電源供給選択手
段は、前記電圧低下情報保持手段が電圧低下情報を保持
し、第Ｎ番目の前記周辺実行手段の実行手段が実行を停
止した場合、前記電圧低下情報保持手段は電圧低下情報
を保持し、前記実行情報出力手段は実行情報を出力せ
ず、前記実行情報伝達手段は実行情報を伝達せず、第Ｎ
番目の前記電源検出選択手段は前記電圧低下情報保持手
段が電圧低下情報を伝達することと前記実行情報伝達手
段が実行情報を伝達しないことにより電源供給情報を検
出し電源切断情報を出力し、第Ｎ番目の前記電源供給選
択手段は電源切断情報を入力するので前記電圧源と第Ｎ
番目の前記実行手段の前記電圧源供給部との切り離しを
選択するように動作することを特徴とする電源制御装
置。 - 【請求項８】前記電源供給制御手段は、前記電圧低下伝
達手段から伝達される電圧低下情報を入力し電圧低下情
報を保持する電圧低下情報保持手段と、前記アドレス伝
達手段と前記データ伝達手段に接続し前記Ｎ個の周辺実
行手段の再実行情報を保持するＮ個（Ｎ≧１）の電源電
圧低下時使用情報保持手段と、前記電圧低下情報保持手
段の保持する電圧低下情報と第Ｎ番目の前記電源電圧低
下時使用情報保持手段の保持する電源電圧低下時使用情
報と第Ｎ番目の前記実行情報伝達手段から伝達される実
行情報とから電源供給情報を検出し電圧低下情報があり
かつ第Ｎ番目の前記電源電圧低下時使用情報がなくかつ
第Ｎ番目の前記実行情報がない場合に電源切断情報を出
力し前記電圧低下情報保持手段の保持する電圧低下情報
と第Ｎ番目の前記電源電圧低下時使用情報保持手段の保
持する電源電圧低下時使用情報と第Ｎ番目の前記実行情
報伝達手段から伝達される実行情報とから電源供給情報
を検出し電圧低下情報がありかつ第Ｎ番目の前記電源電
圧低下時使用情報がありかつ第Ｎ番目の前記実行情報が
ない場合に電源切断情報を出力しないＮ個（Ｎ≧１）の
電源検出選択手段と、第Ｎ番目の前記電源検出選択手段
の電源切断情報により前記電圧源と第Ｎ番目の前記実行
手段の前記電圧源供給部との接続／切り離しを選択する
Ｎ個の電源供給選択手段とからなることを特徴とする請
求項５記載の電源制御装置。 - 【請求項９】請求項８記載の第Ｎ番目の電源電圧低下時
使用情報保持手段は、前記プロセッサが前記電源制御装
置のアドレスを出力し、前記プロセッサが第Ｎ番目の前
記周辺実行手段についての電源電圧低下時使用情報を出
力した場合、前記アドレス伝達手段は前記電源制御装置
のアドレスを伝達し、前記データ伝達手段は第Ｎ番目の
前記周辺実行手段についての電源電圧低下時使用情報を
伝達し、前記アドレス伝達手段が前記電源制御装置のア
ドレスを伝達することと前記データ伝達手段が第Ｎ番目
の前記周辺実行手段についての電源電圧低下時使用情報
を伝達することにより第Ｎ番目の前記周辺実行手段につ
いての電源電圧低下時使用情報を保持するように動作す
ることを特徴とする電源制御装置。 - 【請求項１０】請求項８記載の第Ｎ番目の電源供給選択
手段は、前記電圧低下情報保持手段が電圧低下情報を保
持し、第Ｎ番目の前記電源電圧低下時使用情報保持手段
が電源電圧低下時使用情報を保持し、第Ｎ番目の前記周
辺実行手段の実行手段が実行中である場合、前記電圧低
下情報保持手段は電圧低下情報を保持し、第Ｎ番目の前
記電源電圧低下時使用情報保持手段は電源電圧低下時使
用情報を保持し、前記実行情報出力手段は実行情報を出
力し、前記実行情報伝達手段は実行情報を伝達し、第Ｎ
番目の前記電源検出選択手段は前記電圧低下情報保持手
段が電圧低下情報を伝達することと前記電源電圧低下時
使用情報保持手段が電源電圧低下時使用情報を保持する
ことと前記実行情報伝達手段が実行情報を伝達すること
により電源供給情報を検出し電源切断情報を出力せず、
第Ｎ番目の前記電源供給選択手段は電源切断情報を入力
しないので前記電圧源と第Ｎ番目の前記実行手段の前記
電圧源供給部との接続を選択するように動作することを
特徴とする電源制御装置。 - 【請求項１１】請求項８記載の第Ｎ番目の電源供給選択
手段は、前記電圧低下情報保持手段が電圧低下情報を保
持し、第Ｎ番目の前記電源電圧低下時使用情報保持手段
が電源電圧低下時使用情報を保持せず、第Ｎ番目の前記
周辺実行手段の実行手段が実行を停止した場合、前記電
圧低下情報保持手段は電圧低下情報を保持し、第Ｎ番目
の前記電源電圧低下時使用情報保持手段は電源電圧低下
時使用情報を保持せず、前記実行情報出力手段は実行情
報を出力せず、前記実行情報伝達手段は実行情報を伝達
せず、前記Ｎ番目の前記電源検出選択手段は前記電圧低
下情報保持手段が電圧低下情報を伝達することと前記電
源電圧低下時使用情報保持手段が電源電圧低下時使用情
報を保持しないことと前記実行情報伝達手段が実行情報
を伝達しないことにより電源供給情報を検出し電源切断
情報を出力し、第Ｎ番目の前記電源供給選択手段は電源
切断情報を入力するので前記電圧源と第Ｎ番目の前記実
行手段の前記電圧源供給部との切り離しを選択するよう
に動作することを特徴とする電源制御装置。 - 【請求項１２】請求項８記載の第Ｎ番目の電源供給選択
手段は、前記電圧低下情報保持手段が電圧低下情報を保
持し、前記プロセッサが前記電源制御装置のアドレスを
出力し、前記プロセッサが第Ｎ番目の前記周辺実行手段
についての電源電圧低下時使用情報を出力し、前記電圧
源と第Ｎ番目の前記周辺実行手段の前記電圧源供給部と
が切り離されている場合、前記電圧低下情報保持手段は
電圧低下情報を保持し、前記プロセッサは前記電源制御
装置のアドレスを出力し、前記アドレス伝達手段は前記
電源制御装置のアドレスを伝達し、前記プロセッサは第
Ｎ番目の前記周辺実行手段についての電源電圧低下時使
用情報を出力し、前記データ伝達手段は第Ｎ番目の前記
周辺実行手段についての電源電圧低下時使用情報を伝達
し、第Ｎ番目の前記電源電圧低下時使用情報保持手段は
前記アドレス伝達手段が前記電源制御装置のアドレスを
伝達し前記データ伝達手段が第Ｎ番目の前記周辺実行手
段についての電源電圧低下時使用情報を伝達することに
より第Ｎ番目の前記周辺実行手段についての電源電圧低
下時使用情報を保持し、第Ｎ番目の前記電源検出選択手
段は第Ｎ番目の前記電源電圧低下時使用情報保持手段が
電源電圧低下時使用情報を保持することにより電源供給
情報を検出し電源切断情報を出力せず、第Ｎ番目の前記
電源供給選択手段は電源切断情報を入力しないので前記
電圧源と第Ｎ番目の前記実行手段の前記電圧源供給部と
の接続を選択するように動作することを特徴とする電源
制御装置。 - 【請求項１３】電位の基準となる接地電位と前記接地電
位よりも高い電位を供給し前記接地電位との間に電圧を
発生させる電圧源と、 前記電圧源から供給される電位が予め定めた電位値より
も低下したことを検出した検出情報を出力する電源電圧
低下検出手段と、 前記電源電圧低下検出手段の電圧低下情報を伝達する電
圧低下伝達手段と、 リセット時にリセット信号を出力し命令を解読しその実
行としてバスアクセス開始信号を出力しバスアクセス終
了信号を入力しアドレスを出力しデータを入出力するプ
ロセッサと、 前記プロセッサと接続し前記プロセッサからリセット信
号を伝達するリセット信号伝達手段と、 前記プロセッサと接続し前記プロセッサから前記バスア
クセス開始信号を伝達する第１のバスアクセス制御信号
伝達手段と、 前記プロセッサと接続し前記プロセッサへ前記バスアク
セス終了信号を伝達する第２のバスアクセス制御信号伝
達手段と、 前記プロセッサと接続し前記プロセッサからアドレスを
伝達するアドレス伝達手段と、 前記プロセッサと接続し前記プロセッサからデータを伝
達するデータ伝達手段と、 Ｎ個（Ｎ≧１）の周辺実行手段と、 前記Ｎ個の周辺実行手段の実行情報を伝達する実行情報
伝達手段と、 電源供給制御手段とを備える電源制御装置であって、 前記Ｎ個の周辺実行手段は、 前記第１のバスアクセス制御信号伝達手段と前記第２の
バスアクセス制御信号伝達手段と前記アドレス伝達手段
と前記データ伝達手段に接続し前記バスアクセス開始信
号を入力し前記バスアクセス終了信号を出力し周辺機能
実行を行なう実行手段と、 前記電圧源に接続され実行手段に電源電位を供給する電
圧源供給部と、 前記接地電位に接続され実行手段に接地電位を供給する
電圧源供給部と、 前記実行手段の実行情報を前記実行情報伝達手段に出力
する実行情報出力手段とからなり、 前記電源供給制御手段は、 前記第１のバスアクセス制御信号伝達手段と前記第２の
バスアクセス制御信号伝達手段と前記アドレス伝達手段
に接続し前記バスアクセス開始信号を入力し前記バスア
クセス終了信号を出力するバスアクセス機能実行手段
と、 前記電圧低下伝達手段から伝達される電圧低下情報と第
Ｎ番目の前記実行情報伝達手段から伝達される実行情報
とから電源供給情報を検出し電圧低下情報がありかつ第
Ｎ番目の前記実行情報がない場合に電源切断情報を出力
するＮ個（Ｎ≧１）の電源検出選択手段と、 第Ｎ番目の前記電源検出選択手段の電源切断情報により
前記電圧源と第Ｎ番目の前記実行手段の前記電圧源供給
部との接続／切り離しを選択するＮ個の電源供給選択手
段とから構成した電源制御装置。 - 【請求項１４】請求項１３記載の電源供給制御手段は、 前記Ｎ番目の電源供給選択手段が前記電圧源と第Ｎ番目
の前記周辺実行手段の前記電圧源供給部との接続を選択
し前記プロセッサが第Ｎ番目の前記周辺実行手段へバス
アクセスした場合、前記Ｎ番目の電源供給選択手段が前
記電圧源と第Ｎ番目の前記周辺実行手段の前記電圧源供
給部との接続を選択し、前記プロセッサは前記バスアク
セス開始信号を出力し第Ｎ番目の前記周辺実行手段のア
ドレスを出力し、前記第１のバスアクセス制御信号伝達
手段は前記バスアクセス開始信号を伝達し、前記アドレ
ス伝達手段は第Ｎ番目の前記周辺実行手段のアドレスを
伝達し、前記バスアクセス機能実行手段は前記Ｎ番目の
電源供給選択手段が前記電圧源と第Ｎ番目の前記周辺実
行手段の前記電圧源供給部との接続を選択し前記第１の
バスアクセス制御信号伝達手段が前記バスアクセス開始
信号を伝達し前記アドレス伝達手段が第Ｎ番目の前記周
辺実行手段のアドレスを伝達することによりバスアクセ
スが電源供給されている周辺実行手段へのバスアクセス
であることを検出しバスアクセスに応答せず、電源供給
制御手段は前記バスアクセス機能実行手段がバスアクセ
スに応答しないことにより前記第２のバスアクセス制御
信号伝達手段に前記バスアクセス終了信号を出力しない
ように構成した電源制御装置。 - 【請求項１５】請求項１３記載の電源供給制御手段は、 前記Ｎ番目の電源供給選択手段が前記電圧源と第Ｎ番目
の前記周辺実行手段の前記電圧源供給部との切り離しを
選択し前記プロセッサが第Ｎ番目の前記周辺実行手段へ
バスアクセスした場合、前記Ｎ番目の電源供給選択手段
が前記電圧源と第Ｎ番目の前記周辺実行手段の前記電圧
源供給部との切り離しを選択し、前記プロセッサは前記
バスアクセス開始信号を出力し第Ｎ番目の前記周辺実行
手段のアドレスを出力し、前記第１のバスアクセス制御
信号伝達手段は前記バスアクセス開始信号を伝達し、前
記アドレス伝達手段は第Ｎ番目の前記周辺実行手段のア
ドレスを伝達し、前記バスアクセス機能実行手段は前記
Ｎ番目の電源供給選択手段が前記電圧源と第Ｎ番目の前
記周辺実行手段の前記電圧源供給部との切り離しを選択
し前記第１のバスアクセス制御信号伝達手段が前記バス
アクセス開始信号を伝達し前記アドレス伝達手段が第Ｎ
番目の前記周辺実行手段のアドレスを伝達することによ
りバスアクセスが電源供給されていない周辺実行手段へ
のバスアクセスであることを検出しバスアクセスに応答
し、電源供給制御手段は前記バスアクセス機能実行手段
がバスアクセスに応答することにより前記第２のバスア
クセス制御信号伝達手段に前記バスアクセス終了信号を
出力するように構成した電源制御装置。 - 【請求項１６】電位の基準となる接地電位と前記接地電
位よりも高い電位を供給し前記接地電位との間に電圧を
発生させる電圧源と、 前記電圧源から供給される電位が予め定めた電位値より
も低下したことを検出した検出情報を出力する電源電圧
低下検出手段と、 前記電源電圧低下検出手段の電圧低下情報を伝達する電
圧低下伝達手段と、 リセット時にリセット信号を出力し命令を解読しその実
行としてアドレスを出力しデータを入出力し電源供給制
御手段からの割り込み発生時に割り込み処理起動信号を
受け付けるプロセッサと、 前記プロセッサと接続し前記プロセッサからリセット信
号を伝達するリセット信号伝達手段と、 前記プロセッサと接続し前記プロセッサからアドレスを
伝達するアドレス伝達手段と、 前記プロセッサと接続し前記プロセッサからデータを伝
達するデータ伝達手段と、 前記プロセッサと電源供給制御手段とを接続し電源供給
制御手段から割り込み処理起動信号を伝達する割り込み
信号伝達手段と、 Ｎ個（Ｎ≧１）の周辺実行手段と、 前記Ｎ個の周辺実行手段の実行情報を伝達する実行情報
伝達手段と、 電源供給制御手段とを備える電源制御装置であって、 前記Ｎ個の周辺実行手段は、 前記アドレス伝達手段と前記データ伝達手段に接続し周
辺機能実行を行なう実行手段と、 前記電圧源に接続され実行手段に電源電位を供給する電
圧源供給部と、 前記接地電位に接続され実行手段に接地電位を供給する
電圧源供給部と、 前記実行手段の実行情報を前記実行情報伝達手段に出力
する実行情報出力手段とからなり、 前記電源供給制御手段は、 前記アドレス伝達手段と前記割り込み信号伝達手段に接
続しアドレス判定と割り込み処理起動信号出力を行なう
アドレス判定手段と、 前記電圧低下伝達手段から伝達される電圧低下情報と第
Ｎ番目の前記実行情報伝達手段から伝達される実行情報
とから電源供給情報を検出し電圧低下情報がありかつ第
Ｎ番目の前記実行情報がない場合に電源切断情報を出力
するＮ個（Ｎ≧１）の電源検出選択手段と、 第Ｎ番目の前記電源検出選択手段の電源切断情報により
前記電圧源と第Ｎ番目の前記実行手段の前記電圧源供給
部との接続／切り離しを選択するＮ個の電源供給選択手
段とからなる電源制御装置。 - 【請求項１７】請求項１６記載の電源供給制御手段は、 前記Ｎ番目の電源供給選択手段が前記電圧源と第Ｎ番目
の前記周辺実行手段の前記電圧源供給部との接続を選択
し前記プロセッサが第Ｎ番目の前記周辺実行手段へバス
アクセスした場合、前記Ｎ番目の電源供給選択手段が前
記電圧源と第Ｎ番目の前記周辺実行手段の前記電圧源供
給部との接続を選択し、前記プロセッサは第Ｎ番目の前
記周辺実行手段のアドレスを出力し、前記アドレス伝達
手段は第Ｎ番目の前記周辺実行手段のアドレスを伝達
し、前記アドレス判定手段は前記Ｎ番目の電源供給選択
手段が前記電圧源と第Ｎ番目の前記周辺実行手段の前記
電圧源供給部との接続を選択し前記アドレス伝達手段が
第Ｎ番目の前記周辺実行手段のアドレスを伝達すること
により電源供給されている周辺実行手段へのバスアクセ
スであることを検出し、電源供給制御手段は前記アドレ
ス判定手段が電源供給されている周辺実行手段へのバス
アクセスであることを検出しているので前記割り込み信
号伝達手段に割り込み処理起動信号を出力しないように
構成した電源制御装置。 - 【請求項１８】請求項１６記載の電源供給制御手段は、 前記Ｎ番目の電源供給選択手段が前記電圧源と第Ｎ番目
の前記周辺実行手段の前記電圧源供給部との切り離しを
選択し前記プロセッサが第Ｎ番目の前記周辺実行手段へ
バスアクセスした場合、前記Ｎ番目の電源供給選択手段
が前記電圧源と第Ｎ番目の前記周辺実行手段の前記電圧
源供給部との切り離しを選択し、前記プロセッサは第Ｎ
番目の前記周辺実行手段のアドレスを出力し、前記アド
レス伝達手段は第Ｎ番目の前記周辺実行手段のアドレス
を伝達し、前記アドレス判定手段は前記Ｎ番目の電源供
給選択手段が前記電圧源と第Ｎ番目の前記周辺実行手段
の前記電圧源供給部との切り離しを選択し前記アドレス
伝達手段が第Ｎ番目の前記周辺実行手段のアドレスを伝
達することにより電源供給されていない周辺実行手段へ
のバスアクセスであることを検出し、電源供給制御手段
は前記アドレス判定手段が電源供給されていない周辺実
行手段へのバスアクセスであることを検出しているので
前記割り込み信号伝達手段に割り込み処理起動信号を出
力するように構成した電源制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065837A JP2000353033A (ja) | 1999-04-08 | 2000-03-10 | 電源制御装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106499 | 1999-04-08 | ||
| JP11-101064 | 1999-04-08 | ||
| JP2000065837A JP2000353033A (ja) | 1999-04-08 | 2000-03-10 | 電源制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000353033A true JP2000353033A (ja) | 2000-12-19 |
Family
ID=26441988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000065837A Pending JP2000353033A (ja) | 1999-04-08 | 2000-03-10 | 電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000353033A (ja) |
-
2000
- 2000-03-10 JP JP2000065837A patent/JP2000353033A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7539883B2 (en) | Information processing apparatus and control method for transitioning a state of a communication path between an active state and a standby state | |
| US6708278B2 (en) | Apparatus and method for awakening bus circuitry from a low power state | |
| US6460143B1 (en) | Apparatus and method for awakening bus circuitry from a low power state | |
| US6772353B2 (en) | Computer interface architecture having a power saving function | |
| US8176339B2 (en) | Method and system for managing peripheral connection wakeup in a processing system supporting multiple virtual machines | |
| US8756448B2 (en) | Computer system and control method thereof | |
| US10817043B2 (en) | System and method for entering and exiting sleep mode in a graphics subsystem | |
| US6832311B2 (en) | Information processing system and resume processing method used in the system | |
| US8700935B2 (en) | Power supply unit configured to not control a power supply from reducing the power state to a mirroring unit and storage units during a rebuild operation even when such power reducing state is satisfied | |
| US8527799B2 (en) | Information processing apparatus capable of being instructed to power off by a command from external apparatus, method of controlling the same, and storage medium | |
| JP2009151789A (ja) | 低電力モードに入る前にハードウェアで駆動されるプロセッサのステートを記憶する装置 | |
| JPH0836445A (ja) | コンピュータシステムのための電力管理システム | |
| TW200422819A (en) | Method and apparatus for controlling a data processing system during debug | |
| WO2005062157A1 (ja) | 電子機器、ユニット駆動装置およびユニット駆動装置のインタフェース制御方法 | |
| JPH10187302A (ja) | データ記憶システム及び同システムに適用する電力節約方法 | |
| JP2003122458A (ja) | コンピュータ装置、コントローラ、コンピュータ装置の制御方法 | |
| JP2010055265A (ja) | システムｌｓｉ、システムｌｓｉの制御方法、プログラム、及び記憶媒体 | |
| JP2000353033A (ja) | 電源制御装置 | |
| JP4503003B2 (ja) | 電源バックアップシステム及びこれを具えた電子機器 | |
| JPH10207586A (ja) | コンピュータの電源オフ制御方式 | |
| CN111427719B (zh) | 一种提升soc系统可靠性和异常重启性能的方法和装置 | |
| JPH10333790A (ja) | パワーセーブ機能を備えた情報処理装置及び当該情報処理装置のパワーセーブ解除方法 | |
| JP2004192489A (ja) | 電子機器 | |
| JP3080849B2 (ja) | 入出力デバイスの電源オン／オフ回路 | |
| JP2002229689A (ja) | 停電対策付き制御装置 |