JP2009151789A

JP2009151789A - 低電力モードに入る前にハードウェアで駆動されるプロセッサのステートを記憶する装置

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Publication number: JP2009151789A
Application number: JP2008322338A
Authority: JP
Inventors: Simon Axford; アックスフォードサイモン; Simon John Craske; ジョンクラスケサイモン
Original assignee: ARM Ltd; Advanced Risc Machines Ltd
Current assignee: ARM Ltd
Priority date: 2007-12-19
Filing date: 2008-12-18
Publication date: 2009-07-09
Also published as: US20090164817A1; US8086883B2; US20090164814A1; CN101464819B; GB0724765D0; CN101464819A; GB2455744B; GB2455744A; US7624215B2

Abstract

【課題】省電力化のために、プロセッサのステートを記憶し、レストアする。
【解決手段】プロセッサのステートを低電力リクエストに応答してハードウェアにより自動的に記憶し、よって低電力モードでプロセッサを完全にパワーダウンできるようにしたものである。本発明は、この記憶を行うために正常な処理作動中にメモリにデータを記憶させるのに使用される現行のハードウェアを活用している。このような方法では、プロセッサ領域で効率的であり、かつ実行レベルでこのステートの記憶タスクのためにハードウェアを特別に設計しなくてもよい。
【選択図】図１

Description

本発明は、データ処理の技術分野に関し、より詳細には、プロセッサをパワーダウンさせる低電力モードに入る前にプロセッサのステートを記憶する技術に関する。

プロセッサからの作業が不要な時間の間に、プロセッサへのクロックをオフにすることは知られている。これによって、電力消費量を低減できるが、シリコンを通過する漏れに起因する電力の損失がまだある。コアへの電力をオフにすることにより、これら電力の損失を更に低減できるが、この方法にはプロセッサのステートが失われることがあるという欠点がある。低電力モードを起動した場合、処理演算をスムーズかつ効率的に続行できるように、システムは、変更されていない前のステートに戻らなければならない。低電力モード中に情報／ステートが失われた場合、再スタート時にシステム全体をリブートし、初期化しなければならないので、この方法は極めて望ましくない。システムのステートをセーブし、レストアできるようなデータ処理システムを提供することは知られている。

低電力モード中にこのタイプの省電力を容易にするために、低電力モードまたはパワーダウンモードに入ることが求められると実行されるパワーダウンソフトウェアルーチンをデータ処理システムに設けることが知られている。これらパワーダウンソフトウェアルーチンは、システムが作動をレジュームしたときに、ソフトウェアの相補的部分を作動でき、不揮発性記憶装置からシステムのステートの情報をレストアできるよう、システムのステートを一部の不揮発性記憶装置にセーブするように働く。ルーチンがこのように作動することにより、同じポイントで、かつ同じシステムステートで処理を再開できるようになる。この解決方法の大きな欠点は、ステートの記憶およびレストアを実行しなければならないソフトウェアが比較的低速であることであり、システムのステートをセーブする役割を果たすソフトウェアにアクセスできない一部のシステムステートの情報、例えばキャッシュメモリコンテント、密に結合されたメモリのコンテントおよびシステムに関係する他の比較的低レベルのハードウェアのステート情報が存在し得る。かかる状況では、処理をレジュームしたときには、パワーダウンを行ったときのシステムのステートに近似するだけの処理が再開されることになる。従って、キャッシュメモリのすべてを再び満たさなければならない条件が存在するが、このようにすることは比較的低速な方法であり、かつ電力を消費する動作となり得る。更に、システムを再スタートさせる際に、簡単な再スタートに対して必要とされるページテーブルマッピングのような、あるステートを利用できない。

ＡＲＭ（登録商標）ケンブリッジリミテッド社による英国特許出願第GB02395302号には、別のハードウェアのステートをセーブするシステムが開示されている。このシステムでは、プロセッサのステートを抽出するのに、プロセッサ内に存在するスキャンチェーンが使用され、このステートはメモリに記憶されるようになっている。次にステートを戻すようにスキャンするために、スキャンチェーンを使用することによりステートをレストアできる。このシステムの欠点は、スキャンチェーンがコアの全ステートを内外にスキャンするが、低電力モード後にシステムをレストアするのに、必ずしも全ステートが必要ではない場合があることである。更に、スキャンチェーンを正確にフックアップするだけでなく、正しくバランスさせ、制御しなければならない実行時間にこのようなスキャンチェーンの使用を行わなければならない。

従って、従来技術の欠点の少なくとも一部を有しないで、プロセッサのステートを記憶し、レストアするシステムを製造することが望ましい。

本発明の第１の様相は、メモリへのデータ転送を制御するためのメモリインターフェースロジックを備え、第１電力ドメインにおいて給電される、データを処理するためのプロセッサと、第２電力ドメインにおいて給電される、前記プロセッサによって処理されるデータを記憶するためのメモリと、前記プロセッサおよび前記メモリの正常な処理作動中に前記メモリインターフェースロジックにより前記システムバス上に発生されるメモリ転送リクエストに応答し、前記プロセッサと前記メモリとの間でデータを転送するように作動するようになっており、前記プロセッサおよび前記メモリに結合されたシステムバスとを備え、前記プロセッサは、前記データ処理装置が低電力モードに入らなければならないことを示す低電力リクエストに応答し、前記メモリインターフェースロジックを使って前記システムバスを介した、前記プロセッサのそのときのステートを示すステートデータの前記メモリへの転送を制御するようになっており、前記ステートデータは、前記低電力モードから出た後に前記プロセッサを等価的なプログラムステートにレストアするのに十分なデータであり、前記メモリ内に前記ステートデータを記憶し、前記第１電力ドメインをパワーダウンするようになっている、データ処理装置を提供する。

本発明は、プロセッサのステートを低電力リクエストに応答してハードウェアにより自動的に記憶し、よって低電力モードでプロセッサを完全にパワーダウンできるようにしたものである。本発明は、この記憶を行うために正常な処理作動中にメモリにデータを記憶させるのに使用される現行のハードウェアを活用している。このような方法は、プロセッサ領域で効率的であり、かつ実行レベルでこのステートの記憶タスクのためにハードウェアを特別に設計しなくてもよいことも意味する。更に、記憶装置はプロセッサの制御下にあるので、記憶されるステートをプロセッサによって決定でき、かつプロセッサを再スタートするのに必要なステートだけに限定できる。従って、プロセッサの全ステートを記憶するのではなく、適当なステートを効率的に選択できる。ハードウェアを使ってこの記憶を行っていることと共に、このことはプロセスの速度を改善できる。

一部の実施例では、前記データ処理装置は、前記第１電力ドメインのパワーアップおよびパワーダウンを制御するためのコントローラを更に備え、前記コントローラは、前記第２電力ドメインにより給電されると共に、ステートレストアインジケータを記憶するためのデータ記憶装置を含み、前記低電力リクエストの検出に応答し、前記コントローラは、前記低電力リクエストに応答して前記プロセッサをパワーダウンすることを示すステートレストアインジケータ値を記憶し、前記コントローラは、前記プロセッサが前記第１電力ドメインをパワーアップすると共に、前記ステートレストアインジケータ値に応じ、前記パワーアップが標準的なリセットであること、またはステートレストアリセットであることを示す信号を前記プロセッサに送るべきことを示す入力信号に応答自在であり、前記パワーアップが、前記ステートレストアリセットに応答するものであることを、前記コントローラが示したことに応答し、前記プロセッサは前記メモリから前記記憶されたステートデータをロードするようになっている。

本発明の実施例は、パワーダウン前にメモリにステートを記憶したときの、ステートリセットインジケータ値を電力コントローラに記憶することによって、標準的なリセット信号とステートレストアリセット信号とを区別できる。従って、電力コントローラは、標準的なリセットに応答し、プロセッサをパワーアップできるか、またはステートレストアリセットに応答し、ステートをロードするための信号をプロセッサに送り、プロセッサがパワーダウンしたときのポイントからの処理を続行するようにもできる。従って、本発明の実施例は、従来のデータ処理装置に多くが存在しているハードウェアを使って、２つの異なる種類のリセットを処理できる。

一部の実施例では、前記プロセッサは、前記低電力リクエストに応答し、前記メモリ内のスタックに前記ステートデータを記憶するようになっており、前記プロセッサは、前記低電力リクエストに応答し、前記ステートデータを前記スタックにスタックすると共に、その後のパワーアップ信号に応答し、前記スタックから前記ステートをアンスタックするためのスタック／アンスタックロジックを備える。

任意の構成のメモリにデータを記憶できるが、メモリ内のスタックにデータを記憶し、ステートデータをスタックしたり、アンスタックするために、スタック／アンスタックロジックを使用することが望ましい。スタックはメモリにデータのストリングを記憶したり、メモリからデータのストリングを読み出すのに便利な方法である。

一部の実施例では、前記ステートレストアインジケータ値は前記スタックの頂部のアドレスを含む。

このステートレストアインジケータは多数の形態をとることができるが、スタックにステートデータを記憶すべき場合は、ステートレストアインジケータ値の便利な形態は、スタックの頂部を示すアドレスである。このことは、ステートデータを検索すべき場所の情報と共に、ステートレストアリセットであることを示す情報をプロセッサへ送ることが可能にする。

一部の実施例では、前記データ処理装置は、インターラプトコントローラを更に備え、前記プロセッサはインターラプトの受信に応答し、前記メモリ内の前記スタックの少なくとも一部に前記プロセッサの一部のステートデータを記憶すると共に、前記インターラプトの完了に応答し、前記一部のステートをレストアするようになっている。

データ処理装置は、インターラプトコントローラを含むことができ、リセット時にステートを記憶するのに使用されるスタック／アンスタックロジックがインターラプトに応答してステートを記憶するのに使用されるスタック／アンスタックロジックと同じであれば便利である。このように、このハードウェアを再使用する方法は、データ処理装置を構成する効率的な方法である。インターラプト後、記憶しなければならないステートはプロセッサのステートのサブセットだけであり、プロセッサがパワーダウンされる場合、このステートをレストアするには十分なステートではない。従って、一般にプロセッサのリセットステートを記憶するために使用されるスタックの一部だけを使って、インターラプト後のステートを記憶する。更に、スタック／アンスタックロジックは、ステートの一部にアクセスするだけでよい。従って、低電力モードに入ったときにプロセッサのステートデータを記憶するのに使用されるスタック／アンスタックロジックは、実際にはインターラプト後にステートを記憶するのに使用されるスタック／アンスタックロジックの拡張された形態である。インターラプトとは、「ウェイクアップイベント」を意味するだけでなく、従来のインターラプトも意味することに留意すべきであり、インターラプトコントローラは、リセットまたはその他のシステムイベント、例えばマルチプロセッサシステムに必要とされるイベントにも応答自在である。

低電力リクエスト信号は、一部の実施例では多数の形態をとることができ、この信号は、ある間、処理するための命令がないときにプロセッサによって発生されるインターラプトウェイト信号を含む。

一部の実施例では、前記インターラプトコントローラは、複数のインターラプトを受信するための複数のインターラプト入力を備え、前記複数のインターラプト入力のうちの少なくとも１つはパワーアップ信号を含む。

多数の形態のプロセッサによってパワーアップ信号を受信できるが、一部の実施例では、このパワーアップ信号はインターラプトコントローラにおいてインターラプトとして受信される。

一部の実施例では、前記インターラプトコントローラは、前記第１電力ドメインで給電されるインターラプト制御回路と、前記第２電力ドメインで給電されるインターラプトリクエストモニタ回路とを備え、前記インターラプトリクエストモニタ回路は、前記低電力モードで作動中に前記パワーアップ信号をモニタするようになっている。

インターラプトコントローラは、多数の形態をとり得るが、一部の実施例では、２つの部分、すなわち第１電力ドメインにて給電される第１部分と、第２電力ドメイン内の第２部分とから形成される。このように、インターラプトコントローラを分割すると、低電力モードに入ったときに電力節約量を増すことが可能となる。電力信号をモニタするインターラプトリクエストモニタ回路が、第２電力ドメイン内にある場合にしか、このような分割を行うことはできない。

一部の実施例では、前記インターラプト制御回路は、前記インターラプトリクエストを受信するためのインターラプト入力を備えると共に、受信したインターラプトリクエストを前記プロセッサに選択的に提供するようになっており、前記インターラプト制御回路は、インターラプト選択情報を前記インターラプトリクエストモニタ回路に伝送するようになっており、前記インターラプト選択情報は、前記低電力モードから出ることを示すインターラプトリクエストを前記パワーアップ信号として識別し、前記インターラプトリクエストモニタ回路は、前記インターラプト制御回路により、前記インターラプトリクエストモニタ回路へ伝送される前記選択情報を記憶するようになっている選択情報記憶装置を備え、前記インターラプトリクエストモニタ回路は、前記インターラプトリクエストを受信するためのインターラプト入力を備え、前記第１電力ドメインのパワーアップをトリガーするよう、前記パワーアップ信号として前記記憶されたインターラプト選択情報によって識別された受信インターラプトリクエストに応答自在である。

インターラプトモニタ回路がパワーアップ信号を識別できるようにするために、インターラプト制御回路がパワーダウンされる前にインターラプト制御回路へ情報が送られる。この情報は、どのインターラプトがパワーアップをトリガーすべきであるかを識別する。このような情報を送ることによってインターラプトコントローラがモニタロジックで受信すべきインターラプトに関する適当な優先度情報を送った後に、インターラプトの優先度を評価するインターラプトコントローラの複雑な部分を、低電力モードでパワーダウンできるようになる。このことは、モニタロジックを簡単なロジックにできるようにするので、多くの電力が消費されず、サービスしなければならないインターラプトを識別でき、かつ受信されたインターラプトに応答し、パワーアップを可能にする。

一部の実施例では、前記プロセッサは、パイプラインプロセッサを備え、前記低電力リクエストに応答し、前記データ処理装置は、前記メモリへの前記ステートデータの記憶および前記第１電力ドメインのパワーダウンの前に、前記パイプラインプロセッサへの更なる命令のローディングをサスペンドすると共に、前記パイプラインプロセッサ内でペンディング中の命令の処理を完了するようになっている。

プロセッサのパワーダウンに先立ち、低電力リクエストに応答し、ペンディング中の命令の処理を完了することが望ましい。このように低電力リクエストを取り扱うことにより、メモリに記憶するために送らなければならないステートを、メモリに記憶し、一部の命令がパイプライン内でペンディング中のままになっている場合に送らなければならないステートよりも少なくできる。

一部の実施例では、前記データ処理装置は、前記データ処理装置のそのときの作動状態に応じ、前記メモリに記憶するためのステートデータを選択するようになっている。

メモリに送られるステートの量が、プロセッサの作動条件に応じて決まることがある。従って、一部の実施例では、プロセッサは作動条件に応じて、送るべきステートデータの量を選択できる。これによって、送られるステートデータの量を低電力モードに入ったときのプロセッサの作動条件に応じて必要とされるステートデータの量よりも少なくすることが可能となる。

例えば一部の実施例では、前記データ処理装置は、メモリ保護ユニットを更に備え、前記データ処理装置は、前記メモリ保護ユニットが作動状態となっていることに応答し、前記メモリ保護データを前記ステートデータの一部として前記メモリに記憶すると共に、前記メモリ保護ユニットがオフに切り換えられていることに応答し、前記メモリ保護データを前記ステートデータの一部としては前記メモリに記憶しないようになっている。

一部の作動条件では、メモリ保護ユニットは作動しない。プロセッサがこのことを検出した場合、プロセッサは、この時点で記憶するためのメモリ保護情報を送る必要がないことを知る。低電力モードに入ったときにプロセッサは作動しなかったので、リセット時にメモリ保護ユニットをレストアする必要がないからである。

記憶されるステートデータは、低電力モードから出た後に、プロセッサが処理を開始できるようにするために十分でなければならない。よってこのステートデータはプログラムカウンター、スタックポインターおよびプロセッサ内のレジスタの少なくとも１つのサブセットのようなデータを含む。

本発明の更なる様相は、データを処理するための装置内で低電力モードに入る前のステートをセーブする方法であって、データを処理するための前記装置は、メモリへのデータ転送を制御するためのメモリインターフェースロジックを備え、第１電力ドメインにおいて給電される、データを処理するためのプロセッサと、第２電力ドメインにおいて給電される、前記プロセッサによって処理されるデータを記憶するためのメモリと、前記プロセッサおよび前記メモリの正常な処理作動中に前記メモリインターフェースロジックにより前記システムバス上に発生されるメモリ転送リクエストに応答し、前記プロセッサと前記メモリとの間でデータを転送するように作動するようになっており、前記プロセッサおよび前記メモリに結合されたシステムバスとを備え、前記方法は、前記低電力リクエストに応答し、前記データ処理装置は低電力モードに入る旨を示すステップと、前記メモリインターフェースロジックを使って前記システムバスを介し、前記メモリに前記データ処理装置内の前記プロセッサのそのときのステートを示すステートデータを転送するステップと、前記ステートデータを前記メモリに記憶するステップと、前記第１電力ドメインをパワーダウンするステップとを備える方法を提供する。

添付図面を参照しながら、説明のための実施例の次の詳細な記載を読めば、本発明の上記およびそれ以外の目的、特徴および利点が明らかとなろう。

図１は、システムバス３０を介してメモリ４０にメモリインターフェース２２が接続されているプロセッサ２０を有するデータ処理装置１０を示す。このＣＰＵプロセッサは、第１電力ドメイン５２にあるが、一方、メモリ４０および電力コントローラ４５は第２電力ドメイン５４にある。

データプロセッサ２０は、受信した命令に従ってデータを処理し、この処理したデータの一部をメモリ４０に記憶する。メモリ４０へのデータの記憶およびこのメモリからの検索は、メモリインターフェースロジック２２によって制御される。従って、正常なデータ処理作動中は、プロセッサ２０はデータを処理し、プロセッサはメモリインターフェースロジック２２を使ってシステムバス３０を介し、処理したデータの少なくとも一部をメモリ４０に送信および／またはメモリ４０から受信する。

プロセッサ２０は、第１電力ドメイン５２にあり、この第１電力ドメインの給電は電力コントローラ４５によって制御される。メモリ４０および電力コントローラ４５は、第２電力ドメイン５４にあり、プロセッサ２０が作動していないときの省電のために、電力コントローラ４５は低電力モードに入るべきことを示す信号に応じて、プロセッサ２０へのクロックを停止するか、またはパワーダウンするようになっている。入るべき低電力モードが第１電力ドメインをオフに切り換えるべきモードとなっている場合、これを行う前にプロセッサを再スタートできるように、プロセッサ２０のステートを記憶しなければならない。低電力モードに入ることをリクエストする信号は、例えばインターラプトウエイトＷＦＩ（wait for interrup）信号である場合があり得る。プロセッサ２０において、この信号が受信されたことに応答し、プロセッサ２０は、正常な処理中にメモリにデータを記憶するのに使用される標準的ハードウェア、換言すればメモリインターフェースロジック２２およびシステムバス３０を使って、プロセッサのアーキテクチャステートをメモリ４０に記憶するように働く。メモリに一旦このステートが記憶されると、電力コントローラ４５へ信号が送られ、第１電力ドメイン４２がパワーダウンされる。

電力コントローラ４５は、次に、パワーアップ信号に関して電力リクエストライン４７をモニタし、かかるパワーアップ信号に応答し、第１電力ドメイン５２をパワーアップするように働く。インターラプトに応答し、このパワーアップ信号を発生してもよく、これについては後に詳細に説明する。

第１電力ドメイン５２がパワーアップされたことに応答し、ＣＰＵ２０はＣＰＵがメモリ４０に記憶したステートを、メモリインターフェースロジック２２を使って検索する。ＣＰＵは次に低電力モードに入ったときに停止したときのポイントからの処理を続けるためのレディー状態となる。

図２は、本発明の別の実施例に係わるデータ処理装置１０を示す。この実施例では、プロセッサ２０はフェッチステージ、デコードステージおよび実行ステージを有するパイプラインプロセッサとなっている。このデータ処理装置１０は、第１電力ドメイン５２内にインターラプトコントローラ部分７１を有するインターラプトコントローラ７０と、第２電力ドメイン５４内で給電されるインターラプトポーリングロジック７２も備える。このコントローラ７０のインターラプトコントローラ部分７１およびインターラプトポーリングロジック部分７２の双方にはインターラプト信号が入力される。このインターラプトコントローラ７０はインターラプトを処理し、適当な場合にはプロセッサ２０へ信号を送る。低電力モードに入るべき旨を示す、インターラプトコントローラ７０で受信されるインターラプトウエイト信号のような信号に応答し、インターラプトコントローラ７０はプロセッサ２０へ低電力リクエスト信号を送る。プロセッサ２０は、この信号に応答し、パイプラインのフェッチステージによる命令のフェッチをサスペンドし、パイプライン内のペンディングの命令を処理し続ける。パイプラインがペンディング中の命令の処理を終了すると、プロセッサのアーキテクチャステート、すなわちプロセッサが次の命令からの実行を続けることができるポイントまで、プロセッサをレストアするのに十分なステートがメモリ４０に記憶される。この実施例では、メモリ４０内のスタック４２にアーキテクチャステートを記憶するのに、メモリインターフェース２２と組み合わせてスタック／アンスタックロジック２４が使用される。記憶されるステートはプログラムカウンター、スタックポインターおよびレジスターバンクからの値を含む。記憶されるステートは更に、メモリ保護デテイル、イネーブルビット、インターラプト優先度およびペンディング中またはアクティブなビットも含むことができる。スタック４２にステートが一旦ロードされると、このステートがメモリ４０に記憶されたことを示す信号がプロセッサ２０から電力コントローラ４５へ送られ、プロセッサをパワーダウンできる。電力コントローラ４５は次に、第１ドメイン５２をパワーダウンし、そのステートがメモリ４０に記憶されるように、低電力モードに入ったことを示すインジケータをデータ記憶装置４６に記憶する。

第１電力ドメイン５２が一旦パワーダウンされると、インターラプトコントローラ部分７１およびプロセッサ２０にはもはや給電されることはない。しかしながら、第２電力ドメイン５４にはまだ給電されるので、インターラプトポーリングロジック７２はパワーアップ信号を検出するよう、インターラプトをアクティブにポーリングする。この点に関し、インターラプトポーリングロジックは、すべてのインターラプトを受信できるか、またはこれらインターラプトのサブセットを受信することができる。サブセットはプロセッサのパワーアップを発生できるすべてのインターラプトを含む。更に、パワーアップ前にどのインターラプトがパワーアップ信号を発生すべきかに関する情報が、インターラプトコントローラ部分７１から受信されており、記憶されたデータからパワーアップ信号をいつ発生すべきかをポーリングロジックが判断できるように、インターラプトポーリングロジック内にこの情報が記憶されている。

記憶されたインターラプトのうちの１つに一致するインターラプトの検出に応答し、インターラプトポーリングロジック７２は、第１ドメイン５２をパワーアップするパワーアップ信号を電力コントローラ４５へ発生する。このポイントにおいて、電力コントローラ４５は、データ記憶装置４６に記憶されている値があるかどうかを見る。ある値が記憶されていれば、コントローラはそのステートをレストアしなければならないことを示す信号をプロセッサ２０へ送る。次に、メモリインターフェース２２と共にスタック／アンスタックロジック２４は、スタック４２をアンスタックし、プロセッサ２０の前のステートをプロセッサに戻すようにロードする。次に、プロセッサは低電力モードに入る前に受信した命令の次の命令からの処理を再スタートすることができるレディー状態となる。

ステートを記憶する前にパイプライン内のペンディング中のすべての命令が実行されるので、ステートが発生しなかった場合に記憶されるよりも少ないステートを記憶するだけでよいことに留意すべきである。パイプライン内に一部しか実行されていないペンディング中の命令が存在した場合は、フェッチバッファと同じようなもののコンテントおよびデコード情報も記憶し、レストアしなければならなかったはずである。

インターラプトの処理において、スタック／アンスタックロジック２４も使用され、この場合、インターラプトに応答し、適当なステートがスタック４２に記憶される。一般に、このステートはプロセッサを再スタートするのに必要なステートよりも少ないので、本発明では、パワーダウン前にプロセッサのアーキテクチャステートを記憶し、レストアできるように、従来のスタック／アンスタックロジックおよびスタックが拡張されている。

これに関し、図には示されていないが、周辺機器を低電力モードにパワーダウンできることにも留意すべきである。かかる状況では、パワーアップ後に周辺機器のアーキテクチャステートもレストアできるように、かかる周辺機器のアーキテクチャステートもメモリに記憶される。スタック／アンスタックロジックは、このステートの記憶およびレストアを実行できるように、このステートにアクセスするようにもなっている。

パワーダウン中に高い優先度のインターラプトが受信された場合、パワーダウンプロセス自身もインターラプトできることに留意すべきである。かかる状況では、ステートの記憶がサスペンドされ、スタックが到達しているポイントからそのスタックがアンスタックされ、次にインターラプトを実行する前にそのインターラプトを行っている適当なステートがそのスタックに記憶される。

図３は、別の実施例に係わる電力コントローラ４５、プロセッサ２０およびメモリ４０を示す。この図から分かるように、電力コントローラ４５は、プロセッサ２０と直接インターフェースしている。コントローラが低電力モードに入るべき旨を示すパワーインベントを、パワーインベント検出ロジック４８を使用して検出すると、コントローラは、パワーダウン信号をプロセッサ２０へ送る。このパワーダウンステートに入るために、プロセッサはまず電力コントローラ４５によって与えられた記憶アドレス４６でスタートするスタックへ、必要なステートのすべてをまず記憶する。どのステートを記憶するかを決定する際に、電力コントローラ４５は、プロセッサの作動ステートを検出し、よってどのステートを記憶すべきかを検出する作動ステート検出ロジック４９を使用する。例えば、メモリ保護ユニット４９が作動している場合、メモリのセキュリティステータスに関する情報を記憶しなければならないが、他方、メモリ保護ユニットが作動していない場合、この情報を記憶する必要はない。この記憶プロセスが一旦完了すると、プロセッサはプロセッサ２０への給電をオフにできる信号をシステムへ送る。電力コントローラ４５への給電が続けられ、電力コントローラ４５が所定の信号４７をモニタし、パワーアップが必要であるかどうかを判断する。電力コントローラ４５がかかるパワーアップイベントを検出した場合、コントローラ４５は、プロセッサ２０への給電を再びオンにする信号をシステムへ送る。再び給電する際に、プロセッサ２０はリセット状態となっており、コントローラは、標準的なリセットではなくステートレストアパワーアップイベントであることを記述する信号をアサートする。次にプロセッサ２０は、メモリ４０から必要なステートのすべてを検索する。このプロセッサは、例えばプログラムカウンターおよびスタックポインターを含む。次にプロセッサ２０は、低電力モードに入る前に停止したポイントからの実行をスタートできる。

図４は、２つの電力ドメインに分割された集積回路２を略図で示す。特に、低電力モードで省電をするようパワーダウンできる、電力が制御されたドメイン５２が設けられ、更に低電力モードでもパワーダウンされないような、常時給電されるドメイン５４が設けられている。このように集積回路を分割することにより、必要でないときに安全にパワーダウンできる集積回路のコンポーネントを、電力が制御されるドメイン５２内に設けることができ、一方、作動モード中に集積回路の正しい機能を保証するように、常に給電しなければならないコンポーネントを常時給電ドメイン５４内に設けることができる。

電力が制御されるドメイン５２では、命令およびデータを処理するための中央処理ユニット２０が設けられている。データを失わないか、または機能を阻害しないで、処理のために命令および／またはデータがペンディング中でないときに、中央処理ユニット２０をパワーダウンできる。これとは異なり、電力が制御されるドメイン５２をパワーダウンする前に、システムのそのときのステートのコピーをメモリに記憶することにより、そのときの処理タスクを失うことなく、命令および／またはデータを処理中に、中央処理ユニット２０をパワーダウンすることもできる。従って、電力が制御されるドメイン５２内に中央処理ユニット２０を容易に設けることができる。

常時給電されるドメイン５４では、アドレスおよびデータバス３０を介して中央処理ユニット２０に結合されたメモリ４０が設けられており、このメモリは、中央処理ユニット２０により発生されるか、または中央処理ユニット２０が使用するために発生されたデータを記憶するようになっている。低電力モードに入ったときに、メモリ４０のコンテントを保存できるよう、このメモリ４０は、常時給電ドメイン５４に存在すると理解できよう。後に中央処理ユニット２０により、プロセスのレジュームを可能にできるよう、電力が制御されるドメインが低電力モードに切り換えられる前に、システムのそのときの作動ステート、特に中央処理ユニット２０のそのときの作動ステートをメモリ４０に記憶する場合に、このことは特に重要である。

常時給電ドメイン５４は、電力コントローラ４５も含み、この電力コントローラ４５は、中央処理ユニット２０から電力コントローラ４５に発生された低電力リクエスト信号ライン１２上の低電力リクエスト信号に応答し、電力が制御されるドメインをパワーダウンするようになっている。電力コントローラ４５は、電力ライン４３を通して電力が制御されるドメインに給電する。

集積回路２は、中央処理ユニット２０によりサービスするための複数のインターラプトソースが発生するインターラプトリクエストを取り扱うインターラプトコントローラ７０も含む。インターラプトソースは、集積回路のコンポーネント、外部オフチップソースまたはソフトウェアで発生されるインターラプトを含むことができる。集積回路の他のコンポーネントとは対照的に、インターラプトコントローラ７０は、電力ドメイン内に単独では設けられず、その代わりに電力が制御されるドメイン５２および、常時給電ドメイン５４の双方にわたって分散される。より詳細に説明すれば、電力が制御されるドメイン５２内にはインターラプトコントローラ７０の第１部分７１が設けられ、常時給電ドメイン５４内にはインターラプトコントローラ７０の第２部分７２が設けられる。このように、インターラプトコントローラ７０の作動を脅かすことなく、使用されないときにはパワーダウンできるインターラプトコントローラ３０の機能コンポーネントを第１部分７１内、すなわち電力制御ドメイン５２内に設けることができるが、他方、インターラプトコントローラ７０の作動を脅かさずにはパワーダウンできないインターラプトコントローラ７０の残りの機能コンポーネントは、第２部分７２内、すなわち常時給電ドメイン５４内に設けられる。

より詳細に説明すれば、電力が制御されるドメイン５２内に設けられるインターラプトコントローラ７０の第１部分７１は、インターラプト制御回路を含み、このインターラプト制御回路は、インターラプトソースからのインターラプトリクエスト信号５０を受信するためのインターラプト入力を有し、このインターラプト制御回路は、インターラプトリクエストインターフェース３９を通してこれらインターラプトリクエスト信号５０のうちのどれを（存在する場合）中心処理ユニット２０へ送るべきかを判断する。インターラプト制御回路は、特定のインターラプトリクエスト信号に対し、優先度を割り当てるための優先度決定ロジックと、そのときに加えられているインターラプトリクエスト信号および中央処理ユニット２０のそのときの作動条件に基づき、中央処理ユニット２０へ伝送するためのインターラプトリクエストを選択できる判断ロジックとを備え、この場合、優先度決定ロジックによってインターラプトリクエスト信号にそれぞれの優先度が割り当てられる。インターラプト制御回路は、インターラプトリクエストインターフェース３９を介し、中央処理ユニット２０に選択されたインターラプトリクエスト信号を提供するようになっている。第１電力ドメインが低電力モードに切り換えられると、インターラプト制御回路がパワーダウンされることが理解できよう。

所定のインターラプトリクエストは、インターラプトリクエストに応えるように、中央処理ユニット２０およびインターラプト制御回路７１を低電力モードからパワーアップしなければならない程度に十分重要なタスクを処理することに関係している。どのインターラプトリクエストが低電力モードを起動すべきかの判断および選択は、中央処理ユニット２０により発生される低電力リクエスト信号ライン１２上の低電力リクエスト信号に応答し、インターラプト制御回路７によって行われる。次に、電力が制御されるドメイン５２がパワーダウンされる前に、インターラプトリクエスト識別信号ライン７３を介し、インターラプト制御回路７１からインターラプトコントローラ７０の第２部分７２へ、選択されたインターラプトリクエスト５０が伝送される。このように、インターラプトコントローラ７０の第２部分７２には、インターラプトコントローラ７０の第１部分７１がパワーダウンする前に低電力モードを起動しなければならない、インターラプトリクエストを識別する選択情報が提供される。

常時給電ドメイン５４内に設けられているインターラプトコントローラ７０の第２部分７２は、インターラプトリクエストモニタ回路を備え、この回路は、インターラプトリクエスト信号を受信するためのインターラプト入力を有すると共に、インターラプトソースによりインターラプトリクエスト信号ライン５０上に発生され、受信されたインターラプトリクエストをモニタするインターラプトリクエストモニタ回路を含む。インターラプトリクエストモニタ回路は、受信された各インターラプトリクエストと、インターラプト制御回路によりインターラプトコントローラ７０の第２部分７２に伝送された選択情報とを比較する。一致した場合、インターラプトリクエストモニタ回路は、電力コントローラ４５に対するパワーアップリクエスト信号をパワーアップリクエスト信号ラインに発生するようになっている。電力コントローラ４５は、これに応答し、電力制御ドメインをパワーアップし、よって中央処理ユニット２０およびインターラプト制御回路７２の双方を起動し、インターラプトリクエストのサービスを可能にするようになっている。

図５では、常時給電ドメイン５４および電力制御されるドメイン５２にわたるインターラプトコントローラの分散のより詳細な構成が略図で示されている。図１と同じように、電力が制御されるドメイン５２は、中央処理ユニット２０と、インターラプトコントローラ７０のインターラプト制御回路７２とを含む。インターラプトコントローラ７０がインターラプトリクエストを中央処理ユニット２０へ伝送できるようにすると共に、中央処理ユニットが制御データをインターラプトコントローラ７０へ伝送できるように、中央処理ユニット２０とインターラプト制御回路７２との間にはインターラプトリクエストインターフェース３９が設けられている。このインターラプト制御回路７２は、インターラプト制御ロジック２１２と、インターラプトステート記憶装置２１４とを含む。インターラプトステート記憶装置２１４は、インターラプトコントローラ７０のそのときのインターラプトステートを記憶する。特にこのインターラプトステート記憶装置２１４は、インターラプトコントローラ７０でそのときにどのインターラプトリクエストがペンディング中であるかを示す情報およびかかるリクエストに関連する優先度情報をホールドする。インターラプト制御ロジック２１２は、インターラプトステート記憶装置２１４内に記憶されているインターラプトステート情報および中央処理ユニット２０のそのときの作動ステートから、サービスのために中央処理ユニット２０へそのときにペンディング中のインターラプトリクエストのうちのどれを（存在している場合）送らなければならないかを判断するようになっている。インターラプト制御ロジック２１２が低電力リクエストライン１２上で受信した低電力リクエスト信号にも応答し、そのときのインターラプトステートに応じ、どのインターラプトリクエストが電力制御ドメインを低電力モードから出るようにさせるべきかを決定する。次に、選択情報信号ラインを介してインターラプトコントローラ７０のインターラプトリクエストモニタ回路へ、選択されたインターラプトリクエストが伝送される。

常時給電ドメイン内に設けられているインターラプトリクエストモニタ回路は、インターラプトペンディングロジック４１２と、選択情報記憶装置４１４とを含む。選択情報記憶装置４１４は、選択情報信号ライン３３を介して、インターラプト制御回路７１から伝送された選択情報を記憶するように働く。このインターラプトペンディングロジック４１２は、インターラプトリクエスト信号ライン５０を通してインターラプトソースから受信したインターラプトをモニタすると共に、受信されたインターラプトのうちの１つが、選択情報記憶装置４１４内に記憶されている選択情報内で、低電力モードから出ることを表示していると識別された場合に、パワーアップリクエスト信号ラインにパワーアップリクエスト信号を加えるように働く。パワーアップリクエスト信号ライン上でパワーアップリクエスト信号がアサートされ、低電力モードから出るように電力が制御されているドメイン５２がパワーアップされると、インターラプトリクエストモニタ回路７２は、インターラプトレディー信号ライン４２０上にインターラプト制御回路７１に対するインターラプトレディー信号を伝送すると共に、インターラプトディテール信号ライン４２２上のインターラプト制御回路７１に対するインターラプトリクエストのうちのどれが受信されたかを示すインターラプトディテールを伝送する。インターラプトレディー信号ライン４２０およびインターラプトディテール信号ライン４２２が設けられていることは、パルス状のインターラプトを取り扱う上で特に重要であり、このパルス状インターラプトは、電力が制御されるドメイン、よってインターラプト制御回路７１がパワーアップされる時間までにインターラプトリクエスト信号ライン５０で終了する場合があり得る。レベルインターラプトの場合、インターラプトレディー信号ライン４２０およびインターラプトディテール信号ライン４２２は、オプションである。その理由は、インターラプト制御回路はインターラプトリクエスト信号ライン５０上に直接提供される信号を見ることにより、受信したインターラプトを判断できるからである。

図６は、作動モードから低電力モードに入り、更に低電力モードから作動モードに戻るための方法を示すフローチャートである。最初にデータ処理装置は低電力リクエストをモニタする。低電力リクエストの受信に応答し、記憶ステート信号をプロセッサへ送る。この信号に応答し、プロセッサは命令の入力をプロセッサパイプラインにサスペンドするように働き、次にパイプライン内のペンディング中の命令すべてを実行する。このようにすることにより、記憶しなければならないステートデータの量を低減できる。プロセッサがこのステップを完了すると、このステップを実行しなかった場合よりも少ないプロセッサのアーキテクチャステートがメモリへ送られる。次に、電力コントローラ内にステートレストアインジケータが記憶され、第１電力ドメインがパワーダウンされる。次に処理装置は、低電力モードとなる。この低電力モード中、電力コントローラはパワーアップリクエストをモニタする。電力コントローラがパワーアップリクエストを受信すると、第１電力ドメインをパワーする。このコントローラはプロセッサを含む。このパワーアップを完了すると、次に電力コントローラは電力コントローラ内にステートレストアインジケータが記憶されているかどうかをチェックする。記憶されていれば、電力コントローラは「メモリ記憶レストア」リクエストをプロセッサに送り、メモリ内に記憶されているステートがプロセッサへアンロードし戻され、これによってプロセッサは正常な作動モードをレジュームできる。電力コントローラ内にレストアインジケータがない場合、このインジケータは正常なリセットとなり、メモリからステートをダウンロードする必要はない。

以上で添付図面を参照し、本発明の説明上の実施例について詳細に説明したが、本発明は、これまで説明した実施例だけに限定されるものでなく、請求の範囲に記載した発明の要旨から逸脱することなく、当業者は種々の変更および変形を行うことができると理解すべきである。

本発明の一実施例に係わるデータ処理装置をブロック略図で示す。本発明の一実施例に係わるデータ処理装置の別の実施例を示す。本発明の一実施例に係わるシステムの集積回路、電力コントローラ、プロセッサおよびメモリを示す。本発明の一実施例に係わる集積回路を示す。図４のインターラプトコントローラをより詳細に示す。本発明の一実施例に係わる方法を示すフローチャートである。

符号の説明

２２メモリインターフェース
２４スタック／アンスタックロジック
４０メモリ
４５電力コントローラ
７１インターラプトコントローラ
７２インターラプトポーリングロジック

Claims

（ｉ）メモリへのデータ転送を制御するためのメモリインターフェースロジックを備え、第１電力ドメインにおいて給電される、データを処理するためのプロセッサと、
（ｉｉ）第２電力ドメインにおいて給電される、前記プロセッサによって処理されるデータを記憶するためのメモリと、
（ｉｉｉ）前記プロセッサおよび前記メモリの正常な処理作動中に前記メモリインターフェースロジックにより前記システムバス上に発生されるメモリ転送リクエストに応答し、前記プロセッサと前記メモリとの間でデータを転送するように作動するようになっており、前記プロセッサおよび前記メモリに結合されたシステムバスとを備え、
（ｉｖ）前記プロセッサは、前記データ処理装置が低電力モードに入らなければならないことを示す低電力リクエストに応答し、
（ｖ）前記メモリインターフェースロジックを使って前記システムバスを介した、前記プロセッサのそのときのステートを示すステートデータの前記メモリへの転送を制御するようになっており、前記ステートデータは、前記低電力モードから出た後に前記プロセッサを等価的なプログラムステートにレストアするのに十分なデータであり、
（ｖｉ）前記メモリ内に前記ステートデータを記憶し、
（ｖｉｉ）前記第１電力ドメインをパワーダウンする、データ処理装置。
前記データ処理装置は、前記第１電力ドメインのパワーアップおよびパワーダウンを制御するためのコントローラを更に備え、
（ｉ）前記コントローラは、前記第２電力ドメインにより給電されると共に、ステートレストアインジケータを記憶するためのデータ記憶装置を含み、
（ｉｉ）前記低電力リクエストの検出に応答し、前記コントローラは、前記低電力リクエストに応答して前記プロセッサをパワーダウンすることを示すステートレストアインジケータ値を記憶し、
（ｉｉｉ）前記コントローラは、前記プロセッサが前記第１電力ドメインをパワーアップすると共に、前記ステートレストアインジケータ値に応じ、前記パワーアップが標準的なリセットであること、またはステートレストアリセットであることを示す信号を前記プロセッサに送るべきことを示す入力信号に応答自在であり、
（ｉｖ）前記パワーアップが、前記ステートレストアリセットに応答するものであることを、前記コントローラが示したことに応答し、前記プロセッサは前記メモリから前記記憶されたステートデータをロードする、請求項１に記載のデータ処理装置。
前記プロセッサは、前記低電力リクエストに応答し、前記メモリ内のスタックに前記ステートデータを記憶するようになっており、前記プロセッサは、前記低電力リクエストに応答し、前記ステートデータを前記スタックにスタックすると共に、その後のパワーアップ信号に応答し、前記スタックから前記ステートをアンスタックするためのスタック／アンスタックロジックを備える、請求項１に記載のデータ処理装置。
前記データ処理装置は、前記第１電力ドメインのパワーアップおよびパワーダウンを制御するためのコントローラを更に備え、
（ｉ）前記コントローラは、前記第２電力ドメインにより給電されると共に、ステートレストアインジケータを記憶するためのデータ記憶装置を含み、
（ｉｉ）前記低電力リクエストの検出に応答し、前記コントローラは、前記低電力リクエストに応答して前記プロセッサをパワーダウンすることを示すステートレストアインジケータ値を記憶し、
（ｉｉｉ）前記コントローラは、前記プロセッサが前記第１電力ドメインをパワーアップすると共に、前記ステートレストアインジケータ値に応じ、前記パワーアップが標準的なリセットであること、またはステートレストアリセットであることを示す信号を前記プロセッサに送るべきことを示す入力信号に応答自在であり、
（ｉｖ）前記パワーアップが、前記ステートレストアリセットに応答するものであることを、前記コントローラが示したことに応答し、前記プロセッサは前記メモリから前記記憶されたステートデータをロードし、
前記ステートレストアインジケータ値は、前記スタックの頂部のアドレスを含む、請求項３に記載のデータ処理装置。
前記データ処理装置は、インターラプトコントローラを更に備え、前記プロセッサはインターラプトの受信に応答し、前記メモリ内の前記スタックの少なくとも一部に前記プロセッサの一部のステートデータを記憶すると共に、前記インターラプトの完了に応答し、前記一部のステートをレストアする、請求項３に記載のデータ処理装置。
前記低電力リクエストは、前記プロセッサが発生するインターラプト信号ウェイト命令を含む、請求項５に記載のデータ処理装置。
前記インターラプトコントローラは、複数のインターラプトを受信するための複数のインターラプト入力を備え、前記複数のインターラプト入力のうちの少なくとも１つはパワーアップ信号を含む、請求項５に記載のデータ処理装置。
前記インターラプトコントローラは、
（ｉ）前記第１電力ドメインで給電されるインターラプト制御回路と、
（ｉｉ）前記第２電力ドメインで給電されるインターラプトリクエストモニタ回路とを備え、
（ｉｉｉ）前記インターラプトリクエストモニタ回路は、前記低電力モードで作動中に前記パワーアップ信号をモニタする、請求項７に記載のデータ処理装置。
前記インターラプト制御回路は、前記インターラプトリクエストを受信するためのインターラプト入力を備えると共に、受信したインターラプトリクエストを前記プロセッサに選択的に提供し、
（ｉ）前記インターラプト制御回路は、インターラプト選択情報を前記インターラプトリクエストモニタ回路に伝送し、前記インターラプト選択情報は、前記低電力モードから出ることを示すインターラプトリクエストを前記パワーアップ信号として識別し、
（ｉｉ）前記インターラプトリクエストモニタ回路は、前記インターラプト制御回路により、前記インターラプトリクエストモニタ回路へ伝送される前記選択情報を記憶する選択情報記憶装置を備え、
（ｉｉｉ）前記インターラプトリクエストモニタ回路は、前記インターラプトリクエストを受信するためのインターラプト入力を備え、前記第１電力ドメインのパワーアップをトリガーするよう、前記パワーアップ信号として前記記憶されたインターラプト選択情報によって識別された受信インターラプトリクエストに応答自在である、請求項８に記載のデータ処理装置。
前記プロセッサは、パイプラインプロセッサを備え、前記低電力リクエストに応答し、前記データ処理装置は、前記メモリへの前記ステートデータの記憶および前記第１電力ドメインのパワーダウンの前に、前記パイプラインプロセッサへの更なる命令のローディングをサスペンドすると共に、前記パイプラインプロセッサ内でペンディング中の命令の処理を完了する、請求項１に記載のデータ処理装置。
前記データ処理装置は、前記データ処理装置のそのときの作動状態に応じ、前記メモリに記憶するためのステートデータを選択する、請求項１に記載のデータ処理装置。
前記データ処理装置は、メモリ保護ユニットを更に備え、前記データ処理装置は、
（ｉ）前記メモリ保護ユニットが作動状態となっていることに応答し、前記メモリ保護データを前記ステートデータの一部として前記メモリに記憶すると共に、
（ｉｉ）前記メモリ保護ユニットがオフに切り換えられていることに応答し、前記メモリ保護データを前記ステートデータの一部としては前記メモリに記憶しない、請求項１１に記載のデータ処理装置。
前記ステートデータは、前記低電力モードから出た後に、前記プロセッサがデータの処理を再スタートするのに十分なアーキテクチャステートデータを含む、請求項１に記載のデータ処理装置。
前記プロセッサは、複数のレジスタを備え、前記ステートデータは、プログラムカウンター、スタックポインターおよび前記複数のレジスタのサブセット内に記憶されているデータを含む、請求項１３に記載のデータ処理装置。
データを処理するための装置内で低電力モードに入る前のステートをセーブする方法であって、データを処理するための前記装置は、
（ｉ）メモリへのデータ転送を制御するためのメモリインターフェースロジックを備え、第１電力ドメインにおいて給電される、データを処理するためのプロセッサと、
（ｉｉ）第２電力ドメインにおいて給電される、前記プロセッサによって処理されるデータを記憶するためのメモリと、
（ｉｉｉ）前記プロセッサおよび前記メモリの正常な処理作動中に前記メモリインターフェースロジックにより前記システムバス上に発生されるメモリ転送リクエストに応答し、前記プロセッサと前記メモリとの間でデータを転送するように作動するようになっており、前記プロセッサおよび前記メモリに結合されたシステムバスとを備え、
前記方法は、
（ｉｖ）前記低電力リクエストに応答し、前記データ処理装置は低電力モードに入る旨を示すステップと、
（ｖ）前記メモリインターフェースロジックを使って前記システムバスを介し、前記メモリに前記データ処理装置内の前記プロセッサのそのときのステートを示すステートデータを転送するステップと、
（ｖｉ）前記ステートデータを前記メモリに記憶するステップと、
（ｖｉｉ）前記第１電力ドメインをパワーダウンするステップとを備える方法。
（ｉ）前記低電力リクエストに応答し、前記プロセッサが前記低電力リクエストに応答してパワーダウンされたことを示すステートレストアインジケータ値を前記コントローラが記憶するステップと、
（ｉｉ）前記プロセッサがパワーダウンされている間、前記コントローラにおいてパワーアップリクエストを検出するステップと、
（ｉｉｉ）前記パワーアップリクエストに応答し、前記第１電力ドメインをパワーアップすると共に、前記パワーアップが標準的リセットではなく、ステートレストアリセットであることを示す信号を前記プロセッサに送るステップと、
（ｉｖ）前記パワーアップが前記ステートレストアリセットに応答するものであることを示す前記信号に応答し、前記メモリから前記プロセッサに前記記憶されているステートデータをローディングするステップとを更に備える、請求項１５に記載の方法。
前記ステートデータを前記メモリに記憶する前記ステップは、前記メモリ内のスタックに前記ステートデータを記憶することを含む、請求項１５に記載の方法。
前記ステートデータを前記メモリに記憶する前記ステップは、前記メモリ内のスタックに前記ステートデータを記憶することを含み、
前記ステートレストアインジケータ値は前記スタックの頂部のアドレスを含む、請求項１６に記載の方法。
前記方法は、前記プロセッサはインターラプトの受信に応答し、前記メモリ内の前記スタックの少なくとも一部に前記プロセッサの一部のステートデータを記憶するステップと、前記インターラプトの完了に応答し、前記一部のステートをレストアするステップとを更に備える、請求項１７記載の方法。