JP2000340680A

JP2000340680A - マスクｒｏｍのメモリセル、マスクｒｏｍ及びその製造方法

Info

Publication number: JP2000340680A
Application number: JP11152123A
Authority: JP
Inventors: Kenji Nagasawa; 賢二長沢; Takashi Hayashi; 敬司林; Taro Abe; 太朗安部
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2000-12-08

Abstract

(57)【要約】【課題】微細化、高集積化を可能とするマスクロムの
メモリセル、それを用いたマスクＲＯＭ及びそれらの製
造方法を提供することを目的とする。【解決手段】第１導電型の第１半導体層、第２導電型
の第２半導体層及び第１導電型の第３半導体層がこの順
で積層され、前記第２半導体層が、その不純物濃度に対
応したデータを保持してなるマスクＲＯＭのメモリセ
ル。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はマスクＲＯＭのメ
モリセル、マスクＲＯＭ及びその製造方法に関し、より
詳細には、微細化を可能とするマスクＲＯＭのメモリセ
ル、マスクＲＯＭ及びその製造方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】一般の
半導体メモリ装置では、素子分離領域とコンタクトホー
ルとが各メモリセルのかなりの面積を占有しており、こ
れらの面積を減少させることで、メモリセルの微細化が
可能となる。これを実現したのがフラットセル（プレー
ナセル）型メモリセルからなるマスクＲＯＭである。

【０００３】フラットセル型メモリセルでは、複数個の
トランジスタがソース／ドレイン領域を共有しているの
で、トランジスタ数個〜数十個に対して１つのコンタク
トホールを設ければよく、また素子分離注入により隣接
するメモリセルの分離を行っているので、選択酸化によ
るバーズピークのシフトがないことから、コンタクトホ
ールの面積と素子分離領域を小さくでき、メモリセルの
微細化が可能になる。しかし、フラットセル型メモリセ
ルでは微細化が進むにしたがって、トランジスタの短チ
ャンネル効果の影響が問題となってくる。すなわち、フ
ラットセル型メモリセルでは、ビットラインとなるソー
ス／ドレイン領域を構成する不純物が横方向（基板表面
と平行な方向）へも熱拡散してしまうため、実効チャン
ネル長Ｌが小さくなり、短チャンネル効果の影響で安定
したトランジスタ特性が得られなくなる。

【０００４】このような問題に対して、ソース／ドレイ
ン領域を構成する不純物が熱拡散するのを考慮して、チ
ャンネル領域を広げることによって、短チャンネル効果
の影響を回避する方法が考えられているが、このような
メモリセルは、結果的にビットラインピッチを大きくす
ることとなり、メモリセルの微細化を妨げてしまう。そ
こで、例えば、図４（ａ）及び（ｂ）に示すメモリセル
が提案されている（特開平４−２５０７０号参照）。こ
のメモリセルによれば、フラットセルにトレンチ２２を
設けて、トレンチ２２の底部及び側面下方においてチャ
ネル領域２１を形成するとともに、トレンチ２２間の半
導体基板２０表面にソース／ドレイン領域２３を形成す
る。これによって、ソース／ドレイン領域２３における
不純物の横方向の熱拡散を防止することができ、所定の
チャネル長Ｌを確保しながら、従来のフラットセル型の
メモリセルに比べてセル面積を小さくすることができ、
微細化、高集積化が可能となる。このようなメモリセル
は、以下の方法によって形成することができる。

【０００５】まず、図５（ａ）に示すように、Ｐ型シリ
コン基板２０にメモリセルと周辺回路を分離するための
フィールド酸化膜２５及びチャンネルストッパ層２６を
形成する。その後、Ｐ型シリコン基板１８上に、互いに
平行な複数の開口を有するレジストパターン２７を形成
し、このレジストパターン２７をマスクとして用いて、
ヒ素をイオン注入することにより、ビットラインとなる
ソース／ドレイン領域２３を形成する。

【０００６】次いで、図５（ｂ）に示すように、ソース
／ドレイン領域２３に平行な複数の開口を有するレジス
トパターン２８を形成し、このレジストパターン２８を
マスクとして用いて、ドライエッチングすることによ
り、所望の深さをゆするトレンチ２２を形成する。

【０００７】続いて、図５（ｃ）に示すように、レジス
トパターン２８を除去した後、シリコン基板２０上全面
にゲート酸化膜２９を介して、ソース／ドレイン領域２
３に直交するように、多結晶シリコン膜によって、ワー
ドラインを兼ねるゲート電極２４を形成する。これによ
り、トレンチ２２の底部及び側面下方においてチャネル
領域２１を形成するとともに、トレンチ２２間の半導体
基板２０表面にソース／ドレイン領域２３を形成し、各
メモリセルを形成する。

【０００８】次いで、ゲート電極２４上にＣＶＤ酸化膜
による層間絶縁膜３０形成して、表面平坦化を行う。そ
の後、所望のメモリセル上に開口を有するレジストパタ
ーン３１を形成し、このレジストパターン３１をマスク
として用いて、ボロン３２をイオン注入する。これによ
り、ボロンが注入されないメモリセルｃはしきい値電圧
が低いため、メモリセルｃは読み出し信号（動作電圧）
では導通状態となるのに対し、ボロンが注入されたメモ
リセルｄはしきい値電圧が高くなるため、読み出し信号
では非導通状態となる。よって、しきい値電圧の異なる
２種類のメモリセルにより、ＲＯＭデータを書き込むこ
とができる。

【０００９】しかし、このようなメモリセルでも、依然
としてＭＯＳトランジスタ構造を用いているため、さら
なる微細化により、短チャンネル効果の影響を回避する
ことはできず、微細化に限界があるという問題がある。
また、このようなメモリセルでは、実効チャンネル長Ｌ
がトレンチの深さによって決まることから、トレンチの
エッチングには精密な制御が求められるが、このエッチ
ングを深さ方向に対して精密に制御することは非常に困
難であり、トレンチ形成時の僅かなエッチング量のバラ
ツキによって、トランジスタ特性が変動するという問題
が生じる。

【００１０】本発明は上記課題に鑑みなされたものであ
り、メモリセルの微細化に対して最も問題となっていた
短チャンネル効果の影響を受けずに、さらなるメモリセ
ルの微細化、高集積化を実現することができるマスクＲ
ＯＭのメモリセル、マスクＲＯＭ及びその製造方法を提
供することを目的とする。

【００１１】

【課題を解決するための手段】本発明によれば、第１導
電型の第１半導体層、第２導電型の第２半導体層及び第
１導電型の第３半導体層がこの順で積層され、前記第２
半導体層が、その不純物濃度に対応したデータを保持し
てなるマスクＲＯＭのメモリセルが提供される。

【００１２】また、本発明によれば、上記メモリセルが
複数個マトリクス状に配列し、前記第１半導体層がワー
ドライン又はビットラインを構成し、かつ、前記第３半
導体層がビットライン又はワードラインを構成してなる
マスクＲＯＭが提供される。さらに、本発明によれば、
（ａ）第１導電型の第１半導体層、第２導電型の第２半
導体層及び第１導電型の第３半導体層をこの順に形成
し、（ｂ）第１半導体層に達し、かつＸ方向に延設され
る第１トレンチを形成し、（ｃ）第１半導体層の下方に
まで達し、かつＹ方向に延設される第２のトレンチを形
成することからなるマクスＲＯＭの製造方法が提供され
る。

【００１３】

【発明の実施の形態】本発明のマスクＲＯＭのメモリセ
ルは、主として、第１導電型の第１半導体層、第２導電
型の第２半導体層及び第１導電型の第３半導体層がこの
順で積層されて構成され、つまり、ＮＰＮ接合型のメモ
リセル又はＰＮＰ接合型のメモリセルとして構成され、
また、本発明のマスクＲＯＭは、このようなメモリセル
が複数個マトリクス状に配列して構成される。

【００１４】本発明のメモリセル及びマスクＲＯＭは、
半導体基板中又は半導体基板上に形成されることが好ま
しい。ここで、本発明において使用することができる半
導体基板とは、通常半導体装置を形成する場合に使用す
ることができるものであれば特に限定されるものではな
く、例えば、シリコン、ゲルマニウム等の半導体、Ｇａ
Ｐ、ＧａＡｓ等の化合物半導体等の公知のものを使用す
ることができる。なかでも、シリコン基板が好ましい。
このような半導体基板は、第1導電型又は第2導電型の不
純物がドーピングされていることが好ましく、また、半
導体基板の表面層に1個又は複数個の第1導電型又は第2
導電型の不純物拡散層（ウェル）が形成されていてもよ
い。ここで、第1導電型とは、Ｎ型又はＰ型を意味し、
第2導電型とは、第1導電型とは異なる導電型、つまりＰ
型又はＮ型を意味する。また、半導体基板上には、トラ
ンジスタ、キャパシタ、抵抗等による回路、配線層、絶
縁層、他の記憶装置等が単独又は組み合わされて形成さ
れていてもよい。

【００１５】本発明のマスクＲＯＭのメモリセルの第1
〜第3半導体層はいずれも、上記の半導体基板中に形成
されていてもよいし、そのうちの１層又は2層が半導体
基板中に形成され、残りの２層又は１層が、半導体基板
上に一体的に形成された半導体層に形成されていてもよ
いし、第1〜第3半導体層のいずれもが、上記の半導体基
板上に一体的に形成された半導体層に形成されていても
よい。なかでも、第1〜第3半導体層はいずれもが半導体
基板中に形成されることが好ましい。

【００１６】第１導電型の第１半導体層は、半導体基板
の最も深い位置又は半導体基板の直上に位置する半導体
層にＮ型又はＰ型の不純物がドーピングされてなる。Ｎ
型不純物としては、例えば、リン、砒素等が挙げられ、
Ｐ型不純物としては、ボロン、ＢＦ等が挙げらる。第1
半導体層の不純物濃度は、例えば、１×１０¹⁹〜１×１
０²⁰ｃｍ^-3程度が挙げられる。この第1半導体層は、最
終的に得られるメモリセルの表面から２．０〜０．５μ
ｍ程度の深さの範囲に、例えば、０．７〜１．５μｍ程
度の膜厚で形成され得る。

【００１７】第２導電型の第２半導体層は、第1半導体
層の直上に位置する半導体層にＰ型又はＮ型の不純物が
ドーピングされてなる。Ｐ型又はＮ型の不純物の種類は
第1半導体層において挙げられたものの中から適宜選択
することができる。不純物濃度は、各メモリセルごと
に、所望のデータが保持することができるように調整さ
れている。つまり、最終的に得られるメモリセルが、第
１−第３半導体層間に所定の動作電圧が印加された場合
に導通するか又は導通しないように、あるいは第１−第
３半導体層間で検出される電流に大小が生じるように、
第２半導体層の不純物濃度が調整されている。さらに詳
細に説明すると、第2半導体層の不純物濃度が上昇する
にしたがって、最終的に得られるメモリセルのＮＰＮ又
はＰＮＰ接合におけるパンチスルー耐圧が高くなる。よ
って、第2半導体層が、不純物濃度に応じたパンチスル
ー耐圧に設定されることにより、第１−第３半導体層間
で電流の有無又は大小を生じることとなる。したがっ
て、本発明においては、このような現象を実現すること
ができるように、第２半導体層の不純物濃度が調整され
て形成されている。

【００１８】これにより、このメモリセルを複数個マト
リクス状に配置してマスクＲＯＭを構成する場合には、
２値又は３値以上の所定のデータに対応したプログラミ
ングができることとなる。ここで、第2半導体層の不純
物濃度は、メモリセル又はマスクＲＯＭの動作電圧、第
2半導体層の膜厚、第1及び第3半導体層の膜厚及び不純
物濃度等によって、適宜調整することができるが、例え
ば、１×１０¹⁶〜１×１０¹⁸ｃｍ^-3程度の範囲のなか
で、パンチスルー耐圧が異なるように調整することがで
きる。具体的には、１０²オーダ程度の濃度差を有する
ように設定することが好ましい。この第２半導体層は、
最終的に得られるメモリセルの表面から０．５〜０．２
μｍ程度の範囲の深さに、例えば、０．１〜０．３μｍ
程度の膜厚で形成され得る。

【００１９】第１導電型の第３半導体層は、第２半導体
層の直上に位置する半導体層にＰ型又はＮ型の不純物が
ドーピングされてなる。Ｐ型又はＮ型の不純物の種類は
第1半導体層において挙げられたものの中から適宜選択
することができる。第３半導体層の不純物濃度は、例え
ば、１×１０¹⁹〜１×１０²⁰ｃｍ^-3程度が挙げられる。
この第３半導体層は、最終的に得られるメモリセルの表
面から０．２〜０μｍ程度の範囲の深さに、例えば、
０．１〜０．２μｍ程度の膜厚で形成され得る。

【００２０】上記のメモリセルは、第１及び第３半導体
層が、それぞれ電圧印加手段に接続されており、第１−
第３半導体層間に電圧を印加することができる。ここ
で、第１及び第３半導体層に電圧を印加するための手段
としては、ワードライン及びビットライン、又はこれら
ワードライン及びビットラインに接続された電圧印加の
ための回路等が挙げられる。

【００２１】上記メモリセルが複数個マトリクス状に配
置してマスクＲＯＭを構成する場合は、第1半導体層
は、ワードライン又はビットラインを構成し、第3半導
体層は、ビットライン又はワードラインを構成して、Ｘ
方向又はＹ方向に配置するメモリセルが、それぞれ、互
いに接続される。また、Ｙ方向又はＸ方向において、ワ
ードライン又はビットラインによって、互いに接続され
ないメモリセル間は、トレンチによって分離されてい
る。例えば、メモリセルが、第1半導体層によってＸ方
向又はＹ方向に接続されている場合には、接続されてい
るメモリセル間には、第1半導体層に達し、第1半導体層
を貫通しないトレンチが形成されることにより、各メモ
リセルの第２及び第３半導体層が、それぞれ分離されて
いる。この際のトレンチは、例えば、深さ０．３〜１．
０μｍ程度の範囲で、トレンチ底部が第２半導体層の底
面から０．１〜０．５μｍ程度下方に位置するように形
成することができ、幅は、０．２〜０．５μｍ程度、ト
レンチ間の距離を０．３〜０．５μｍ程度で形成するこ
とができる。

【００２２】一方、接続されていないＹ方向又はＸ方向
に隣接するメモリセル間には、第1半導体層を貫通し、
第1半導体層下方に達するトレンチが形成されることに
より各メモリセルを完全に分離することができる。この
際のトレンチは、例えば、深さ２．５〜１．５μｍ程度
の範囲で、トレンチ底部が第１半導体層の底面から０．
１〜０．５μｍ程度下方に位置するように形成すること
ができ、幅は、０．２〜０．５μｍ程度、トレンチ間の
距離を０．３〜０．５μｍ程度で形成することができ
る。ただし、Ｙ方向又はＸ方向に隣接し、互いに完全に
分離されたメモリセルは、各第３半導体層を導電層等で
接続することにより、互いにＹ方向又はＸ方向において
電気的に接続されている。

【００２３】このように、本発明のマスクＲＯＭは、第
１半導体層と、第３半導体層との間に所定の電圧を印加
することにより、第２半導体層の不純物濃度に対応し
て、第１−第３半導体層間に流れる電流の有無、大小、
大中小等を生じさせることができ、これによって、マス
クＲＯＭに書き込まれたデータを読み出すことができ
る。本発明のマスクＲＯＭは、以下の方法により形成す
ることができる。工程（ａ）において、第１〜第３半導
体層を形成する。第１半導体層は、半導体基板中に、そ
れぞれ、Ｎ型又はＰ型の不純物、例えば、リンの場合、
加速エネルギー４００〜８００ｋｅＶ程度、ドーズ１×
１０¹⁵〜３×１０¹⁵ｃｍ^-2程度、第２半導体層は、Ｐ型
又はＮ型の不純物、例えば、ボロンの場合、加速エネル
ギー６０〜１００ｋｅＶ程度、ドーズ５×１０¹²〜１×
１０¹³ｃｍ^-2程度、第３半導体層は、半導体基板中に、
それぞれ、Ｎ型又はＰ型の不純物、例えば、砒素の場
合、加速エネルギー２０〜４０ｋｅＶ程度、ドーズ２×
１０¹⁵〜４×１０¹⁵ｃｍ^-2程度で注入することにより形
成することができる。

【００２４】また、イオン注入の他に、例えば、半導体
基板上に、所望の不純物を上記のドーズでドーピングし
ながら、半導体のエピタキシャル層を成長させたり、Ｃ
ＶＤ法等により半導体層を積層させること等によって形
成することができる。また、半導体のエピタキシャル層
の成長やＣＶＤ法による堆積とイオン注入を組み合わせ
て形成してもよい。

【００２５】さらに、工程（ａ）の前に、あらかじめ、
半導体基板上に、メモリセル領域と周辺回路領域とを分
離するために、フィールド酸化膜、トレンチ等による素
子分離領域及びチャネルストッパ層等を形成してもよい
し、素子、回路、他のメモリ等を形成してもよい。

【００２６】工程（ｂ）において、第１トレンチを形成
する。第１トレンチは、Ｘ方向に複数本、互いに平行に
形成することが好ましく、その深さは、第１半導体層に
達することが必要であるが、Ｙ方向に隣接する各メモリ
セルの第１半導体層を完全に分離せずに、接続させてお
くために、第１半導体層を貫通しない深さであることを
要する。第１トレンチの形成方法は、特に限定されるも
のではなく、公知の方法、例えば、フォトリソグラフィ
及びエッチング工程により、第３半導体層上に第１トレ
ンチを形成しようとする領域に開口を有するレジストパ
ターンを形成し、このレジストパターンをマスクとして
用いて、ＲＩＥ法、ＣＶＤ法、スパッタリング法等のド
ライエッチング法又はウェットエッチング法等により形
成することができる。

【００２７】工程（ｃ）において、第２トレンチを形成
する。第２トレンチは、Ｙ方向に複数本、互いに平行に
形成することが好ましく、その深さは、Ｘ方向に隣接す
る各メモリセルを完全に分離するために、第１半導体層
を貫通し、第１半導体層の下方にまで達することが必要
である。第２トレンチの形成方法は、第１トレンチの形
成方法と同様の方法で形成することができる。なお、第
１トレンチと第２トレンチとは、いずれを先に形成して
もよい。

【００２８】本発明のマスクＲＯＭの製造方法において
は、各メモリセルを形成し、分離した後に、各メモリ
セル上全面に、公知の方法により、ＣＶＤ酸化膜、シリ
コン窒化膜、ＳＯＧ等の層間絶縁膜を積層する工程、
この層間絶縁膜の表面を、公知の方法、例えば全面エッ
チバック、ＣＭＰ法等により平坦化する工程、この層
間絶縁膜であって、各メモリセル（第３半導体層）上
に、例えばフォトリソグラフィ及びエッチング技術等に
より、複数のコンタクトホールを形成する工程、この
コンタクトホールを含む各メモリセル上全面に、蒸着
法、スパッタリング法、ＣＶＤ法により、タングステ
ン、タンタル、チタン等の高融点金属、アルミニウム、
銅、金、銀、白金等の導電膜、ポリシリコン、シリサイ
ド、ポリサイド等の単層、積層層、合金層等を形成し、
所望の形状にパターニングすることにより、各メモリセ
ルの第３半導体層を電気的に接続することにより、ワー
ドライン又はビットラインを形成する工程、各メモリ
セルで電気的に接続されている第１半導体層に対して、
例えば、メモリセル領域の端部で、引き出し用の電極を
形成する工程、得られたマスクＲＯＭの表面に絶縁
膜、保護膜、パッシベーション膜等を形成する工程等を
任意に行うことが好ましい。なお、上記及びの工程
に代えて、例えば、層間絶縁膜の平坦化の際に、第３半
導体層の表面が露出するためエッチバック等を行い、こ
の露出した第３半導体層上にと同様の導電層のパター
ニングを行ってもよい。また、上記及びの工程は、
同じ導電層によって、同時に形成してもよい。

【００２９】さらに、得られたマスクＲＯＭの所望のメ
モリセルにおいて、第２半導体層の不純物濃度を、他の
メモリセルの不純物濃度よりも高く設定する。この際の
不純物濃度の設定は、例えば、イオン注入によって行う
ことができる。具体的には、フォトリソグラフィ及びエ
ッチング技術により、所望のメモリセル上にのみ開口を
有するレジストパターンを形成し、このレジストパター
ンをマスクとして用いて、第２導電型の不純物を第２半
導体層にイオン注入する。この際の加速エネルギー及び
ドーズは、第２半導体層、第３半導体層の膜厚、層間絶
縁膜の膜厚等によって適宜調整することができ、例え
ば、ボロンを５０〜１００ｋｅＶ程度で注入することが
できる。また、ドーズは、第２半導体層の膜厚、イオン
注入前の不純物濃度、マスクＲＯＭの動作電圧等により
適宜調整することができ、例えば、２×１０¹¹〜１×１
０¹³ｃｍ^-2程度が挙げられる。

【００３０】なお、この際の不純物濃度の設定は、例え
ば、イオン注入前の第２半導体層の第２導電型不純物濃
度が高めに設定されている場合には、第２半導体層の不
純物濃度を高く設定するメモリセル以外のメモリセル上
に開口を有するレジストパターンを形成し、このレジス
トパターンをマスクとして用いて、第１導電型の不純
物、例えばリン、砒素等を第２半導体層にイオン注入す
ることによっても実現することができる。この場合の条
件は、上記第２導電型不純物のイオン注入に準じて調整
することができる。

【００３１】また、マスクＲＯＭが３値以上のデータを
保持する場合には、第２半導体層の不純物濃度を、他の
メモリセルの不純物濃度と異なるように、中濃度／高濃
度のように２種以上の不純物濃度に設定してもよい。こ
の発明をさらに具体的にするため、以下に本発明のマス
クＲＯＭのメモリセル、マスクＲＯＭ及びその製造方法
の実施例を図面を用いて説明する。本発明のマスクＲＯ
Ｍを、図１（ａ）〜（ｃ）に示す。ここで、図１（ｂ）
は図１（ａ）におけるＸ−Ｘ’線断面図、図１（ｃ）は
図１（ａ）におけるＹ−Ｙ’線断面図である。

【００３２】このマスクＲＯＭは、シリコン基板１中に
形成された第１半導体層（Ｎ⁺）４、その上に形成され
た第２半導体層（Ｐ^-）５、さらにその上に形成された
第３半導体層（Ｎ⁺）６からなる複数のメモリセルがマ
トリクス状の配設されて構成される。Ｘ方向には、複数
本、互いに平行で、かつ第１半導体層４に達する第１ト
レンチＡが形成されており、Ｙ方向には、複数本、互い
に平行で、かつ第１半導体層４を貫通し、その下方にま
で達する第２トレンチＢが形成されている。これら第１
トレンチＡ及び第２トレンチＢにより、各メモリセルが
Ｘ方向においては互いに完全に分離するとともに、Ｙ方
向においては、ビットライン１０として機能する第１半
導体層４により、電気的に接続される。さらに、各メモ
リセルを構成する第３半導体層６上には、Ｙ方向におい
ては分離されるが、Ｘ方向においては隣接するメモリセ
ルと接続されるワードライン１６として機能するメタル
配線１７ａが形成されている。

【００３３】さらに、マスクＲＯＭにおける所望のメモ
リセル９において、第２半導体層の第２導電型の不純物
が高濃度で含有されるメモリセルが形成されており、こ
の不純物濃度の差異により、データの書き込みが行われ
ている。以下に、上記マスクＲＯＭの製造方法を図２
（ａ）〜（ｆ）に基づいて説明する。ここで、図２
（ａ）、（ｃ）、（ｄ）、（ｅ）は図１（ａ）における
Ｘ−Ｘ’線断面を示し、図２（ｂ）、（ｆ）は図１
（ａ）におけるＹ−Ｙ’線断面を示す。

【００３４】図２（ａ）に示すように、Ｐ型シリコン基
板１をメモリセル領域と周辺回路領域に分離するため
に、ＬＯＣＯＳ法でフィールド酸化膜２とチャンネルス
トッパ層３を形成する。次いで、シリコン基板１のメモ
リセル領域の全面において、深い領域（深さ：約１．５
０〜約０．３０μｍ）に第１半導体層（Ｎ⁺）４を、少
し深い領域（深さ：約０．３０〜約０．１５μｍ）に第
２半導体層（Ｐ^-）５を、最も浅い領域（深さ：約０．
１５〜０μｍ）に第３半導体層（Ｎ⁺）６を、それぞれ
イオン注入にて形成する。この際、例えば、深い第１半
導体層（Ｎ⁺）４は、リンを不純物とし、加速エネルギ
ーを７００ＫｅＶ程度、ドーズを２．０×１０¹⁵ｃｍ^-2
とし、第２半導体層（Ｐ^-）５は、ボロンを不純物と
し、加速エネルギーを８０ＫｅＶ程度、ドーズを８．０
×１０¹²ｃｍ^-2とし、第３半導体層（Ｎ⁺）６は、ヒ素
を不純物とし、加速エネルギーを３０ＫｅＶ程度、ドー
ズを３．０×１０¹⁵ｃｍ^-2としてイオン注入する。これ
により、シリコン基板１中に、Ｎ⁺／Ｐ^-／Ｎ⁺／Ｐ^-（基
板）の半導体層が形成される。

【００３５】次に、図２（ｂ）に示すように、シリコン
基板１のメモリセル領域上に、Ｘ方向に互いに平行に延
設された開口を複数個有するレジストパターン７を形成
し、このレジストパターンをマスクとして用いて、ドラ
イエッチングで第１半導体層（Ｎ⁺）４に達するまでエ
ッチングし、第１トレンチＡを形成する。この際の第１
トレンチＡは、第１半導体層（Ｎ⁺）４が比較的厚膜で
形成されているため（膜厚：約１．２μｍ）、その深さ
を容易に制御することができる。ここでは、第１トレン
チＡの深さを１．０μｍ程度、幅を０．２５μｍ程度、
第１トレンチＡ間の幅を０．３５μｍ程度とした。

【００３６】続いて、図２（ｃ）に示すように、Ｘ方向
に直交するＹ方向に互いに平行に延設された開口を複数
個有するレジストパターン８を形成し、このレジストパ
ターンをマスクとして用いて、ドライエッチングで第１
半導体層（Ｎ⁺）４を貫通し、その下方に達するまでエ
ッチングし、第２トレンチＢを形成する。この際の第２
トレンチＢは、深さ２．０μｍ程度、幅０．２５μｍ程
度、第２トレンチＢ間の幅を０．３５μｍ程度とした。

【００３７】これら第１トレンチＡと第２トレンチＢと
を形成することにより、シリコン基板１のメモリセル領
域に、互いに分離されたメモリセル９を形成することが
できる。なお、Ｙ方向に隣接するメモリセルの第１半導
体層（Ｎ⁺）４は、完全に分離されていないため、この
第１半導体層（Ｎ⁺）４により、Ｙ方向に延設されるビ
ットライン１０が形成される。

【００３８】次いで、図２（ｄ）に示すように、得られ
たシリコン基板１上全面にＣＶＤ酸化膜による層間絶縁
膜１１を０．５μｍ程度形成し、エッチバックやＣＭＰ
等の公知の方法で表面の平坦化を行う。その後、層間絶
縁膜１１上に、所望のメモリセル９に開口を有するレジ
ストパターン１２を形成し、このレジストパターン１２
をマスクとして、ボロン１３を第２半導体層（Ｐ^-）５
にイオン注入する。この際、ボロン１３は、加速エネル
ギー８０ｋｅＶ程度、ドーズ４．０×１０¹²ｃｍ^-2程度
で注入した。これにより、ボロンが注入されていないメ
モリセルａと、ボロンの注入によりパンチスルー耐圧が
上昇したメモリセルｂとが形成され、データの書き込み
が行われることとなる。

【００３９】続いて、図２（ｅ）及び（ｆ）に示したよ
うに、層間絶縁膜１１に、格子状に残った各第３半導体
層（Ｎ⁺）６に達するコンタクトホール１４を形成する
とともに、メモリセル領域の端部で、ビットライン１０
となる第１半導体層（Ｎ⁺）４に達するコンタクトホー
ル１５を形成する。その後、得られたシリコン基板１上
全面に、例えばＡｌ膜を形成し、所望の形状にパターニ
ングすることにより、Ｘ方向にワードライン１６となる
メタル配線１７ａと、ビットライン１０に接続されたメ
タル配線１７ｂとを形成する。最後に、得られたシリコ
ン基板１上全面にパッシベーション膜（図示せず）を形
成する。このようにして得られたＮＰＮ接合からなるマ
スクＲＯＭの単位メモリセルのパンチスルー耐圧特性を
測定した。その結果を図３に示す。

【００４０】図３によれば、ボロンが注入されていない
メモリセルａでは、パンチスルー耐圧が低く、メモリの
読み出し信号（例えば、動作電圧＝３Ｖ）で導通状態と
することができるのに対し、ボロンが注入されたメモリ
セルｂでは、パンチスルー耐圧が約４〜５Ｖに上昇し、
メモリの読み出し信号で非導通状態とすることができ
る。このようにボロン注入の有無で、ＮＰＮ接合のパン
チスルー耐圧に差異をもたせることにより、メモリセル
にＲＯＭデータを保持させることができる。

【００４１】

【発明の効果】本発明によれば、第１導電型の第１半導
体層、第２導電型の第２半導体層及び第１導電型の第３
半導体層がこの順で積層されてなる構造を有しているた
め、ＭＯＳトランジスタ構造メモリセルのように、短チ
ャネル効果の影響を受けることがないメモリセルを提供
することができる。また、第１半導体層及び第３半導体
層をワードライン及びビットラインとして、互いに隣接
するメモリセル間で接続することができるため、よりシ
ンプルな構造でのマスクＲＯＭを実現することができ
る。

【００４２】さらに、各メモリセル間を第１及び第２ト
レンチにより分離するために、完全に分離する必要があ
るメモリセル間では完全な分離を実現することができる
一方、第１半導体層の接続のみをとるように各メモリセ
ル間を分離することができ、さらにシンプルな構造での
マスクＲＯＭを実現することができる。

【００４３】また、本発明のマスクＲＯＭの製造方法に
よれば、従来のマスクＲＯＭの製造工程における熱処理
等によって各メモリセルの微細化の妨げや短チャネル効
果の影響を防止することができ、加工可能な最小寸法で
のメモリセルを実現することができ、さらなるマスクＲ
ＯＭの微細化、高集積化を実現することができるととも
に、従来のマスクＲＯＭに比較して、よりシンプルな構
造のマスクＲＯＭを提供することができるため、より一
層の短納期化を実現することも可能となる。

【図面の簡単な説明】

【図１】本発明のマスクＲＯＭのメモリセル及びマスク
ＲＯＭを示す（ａ）平面図、（ｂ）平面図におけるＸ−
Ｘ’線断面図、（ｃ）平面図におけるＹ−Ｙ’線断面図
である。

【図２】本発明のマスクＲＯＭの製造工程を説明するた
めの要部の概略断面工程図である。

【図３】本発明のメモリセルを構成するＮＰＮ接合構造
におけるパンチスルー耐圧特性を示す図である。

【図４】従来のマスクＲＯＭのメモリセルを示す（ａ）
平面図及び（ｂ）平面図におけるＸ−Ｘ’線断面図であ
る。

【図５】図４のメモリセルの製造工程を説明するための
要部の概略断面工程図である。

【符号の説明】

１シリコン基板２フィールド酸化膜３チャンネルストッパ層４第１半導体層（Ｎ⁺）５第２半導体層（Ｐ^-）６第３半導体層（Ｎ⁺）７、８、１２フォトレジスト９メモリセル１０ビットライン１１層間絶縁膜１３ボロン１４、１５コンタクトホール１６ワードライン１７ａ、１７ｂメタル配線Ｌ実効チャンネル長Ａ第１トレンチＢ第２トレンチａボロン注入を行っていないメモリ素子ｂボロン注入を行ったメモリ素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者安部太朗大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内Ｆターム(参考） 5F083 CR02 KA05 NA02 PR03 PR05 PR21 PR36 PR40

Claims

【特許請求の範囲】

【請求項１】第１導電型の第１半導体層、第２導電型
の第２半導体層及び第１導電型の第３半導体層がこの順
で積層され、前記第２半導体層が、その不純物濃度に対応したデータ
を保持し、かつ第１半導体層及び第３半導体層が、それ
ぞれ電圧印加手段に接続されてなるマスクＲＯＭのメモ
リセル。
【請求項２】第１導電型の第１半導体層、第２導電型
の第２半導体層及び第１導電型の第３半導体層がこの順
で積層され、前記第２導電型の第２半導体層における不
純物濃度に対応したデータが記憶されてなるマスクＲＯ
Ｍのメモリセルが複数個マトリクス状に配列し、前記第１半導体層がワードライン又はビットラインを構
成し、かつ、前記第３半導体層がビットライン又はワー
ドラインを構成してなるマスクＲＯＭ。
【請求項３】各メモリセルが、第１半導体層に達し、
かつＸ方向に延設される第１トレンチと、前記第１半導
体層を貫通し、かつ前記Ｘ方向に直行するＹ方向に延設
される第２のトレンチとにより隣接するメモリセルと分
離されてなる請求項２に記載のマスクＲＯＭ。
【請求項４】第１半導体層と第３半導体層との間に所
定の電圧を印加し、第２半導体層における不純物濃度に
対応した電流を検出することによってデータが読み出さ
れる請求項２又は３に記載のマスクＲＯＭ。
【請求項５】（ａ）第１導電型の第１半導体層、第２
導電型の第２半導体層及び第１導電型の第３半導体層を
この順に形成し、（ｂ）第１半導体層に達し、かつＸ方向に延設される第
１トレンチを形成し、（ｃ）第１半導体層の下方にまで達し、かつＹ方向に延
設される第２のトレンチを形成することからなる請求項
３記載のマクスＲＯＭの製造方法。
【請求項６】所定のメモリセルにおいて、第２半導体
層の不純物濃度を他のメモリセルの不純物濃度よりも高
く設定する請求項５記載のマクスＲＯＭの製造方法。