JP2000315760A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2000315760A
JP2000315760A JP12207399A JP12207399A JP2000315760A JP 2000315760 A JP2000315760 A JP 2000315760A JP 12207399 A JP12207399 A JP 12207399A JP 12207399 A JP12207399 A JP 12207399A JP 2000315760 A JP2000315760 A JP 2000315760A
Authority
JP
Japan
Prior art keywords
frame
semiconductor
semiconductor chip
semiconductor device
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP12207399A
Other languages
English (en)
Other versions
JP4179702B2 (ja
Inventor
Makoto Tsubonoya
誠 坪野谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP12207399A priority Critical patent/JP4179702B2/ja
Publication of JP2000315760A publication Critical patent/JP2000315760A/ja
Application granted granted Critical
Publication of JP4179702B2 publication Critical patent/JP4179702B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Abstract

(57)【要約】 【課題】 金属細線を採用するCSPの場合、セラミッ
ク基板等の絶縁基板を採用しなければならず、サイズが
大きく、コスト高となっている。またウェハスケールC
SPでは、ウェハの歩留まりが効いてしまい、最終歩留
まりが大きく低下する。 【解決手段】 ウェハから良品の半導体チップをピック
アップし、マトリックス状に並べられた半導体チップ2
上にフレーム1を載せ、金属細線をボンディングで接続
し、その後樹脂封止体を形成する。その後、連結体5を
ダイシング等で取り除き接続片4を個々に分離し、その
後、半導体チップを個々に分離する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、リードフレームの如き、Cuフレームを用いたCS
P型の半導体装置に関するものである。
【0002】
【従来の技術】半導体装置は、周知事項ではあるが、ウ
ェハの状態でマトリックス状にICが作り込まれ、この
ICを囲み格子状にダイシングライン部が設けられる。
そして、このダイシングライン部に沿って個々にダイシ
ングされ、半導体装置(半導体チップ)に分離形成され
る。その後、前記半導体チップは、リードフレームに実
装され、ICのボンディングパッドとリードとがワイヤ
ボンディングされ、パッケージされる。そして最後に、
樹脂封止体からリードのみ残るようにリードフレームか
らリードが分離される。
【0003】しかし携帯電話やディジタルカメラ等の軽
薄短小化を受けて、半導体装置も益々小型化が要求さ
れ、最近は限りなくチップサイズに近づく技術としてC
SP、ウェハスケール(またはレベル)CSPが開発さ
れている。
【0004】その中で、半導体チップを基板に実装し、
ワイヤボンディングを採用してチップサイズを小さくす
るCSPとしては、例えば、特開平10―92979号
公報や特開昭58−201347号公報がある。
【0005】これらの技術は、接続として信頼性の高い
金属細線接続を採用しつつ、金属細線から先のリードフ
レーム延在長を限りなく少なくするため、セラミック基
板を採用し、チップサイズを小さくしたものである。
【0006】図6と図7は、その概要を説明したもので
ある。図6に於いて、セラミック基板1には、半導体チ
ップ2が固着され、半導体チップ2のボンディングパッ
ドとセラミック基板1上のパッド電極3は、金属細線を
介して接続される。またセラミック基板1は、必要によ
りスルーホールや多層配線が施され、ロウ材を介して実
装基板と半田付けされるパッド4がセラミック基板1裏
面に設けられている。半導体チップ2のボンディングパ
ッドは、金属細線、パッド電極3、スルーホールまたは
多層配線を介して裏面のパッド4と電気的に接続され
る。
【0007】そして図7の如く、樹脂封止体5が形成さ
れ、矢印で示した部分でダイシングされる。このダイシ
ングは、セラミック基板の裏面側または表側どちらでも
良い。またセラミック基板には割り溝が設けられ、セラ
ミック基板の手前までダイシングし、セラミック基板は
割り溝を介してブレークされても良い。
【0008】
【発明が解決しようとする課題】前述した構造は、リー
ドフレームを採用したパッケージと異なり、リードがパ
ッケージ内に採用されずパッド電極3が極めて小さいた
め、その分小さくすることができる。
【0009】しかしながらセラミック基板1は、スルー
ホールや多層配線を施したり、パッド電極3、パッド4
にAuメッキを必要とするため、コストが上昇する問題
があった。
【0010】またセラミック基板1の電極は、一般には
印刷であり、実装基板との接続は、印刷電極の厚みが要
因で、接続強度がそれほど高くできない問題もあった。
【0011】またパッド電極3は、半導体チップ2の周
囲に位置するため、ウェハスケールCSPから比べたら
未だにそのサイズが大きい問題を有していた。
【0012】一方、ウェハスケールCSPは、チップサ
イズとパッケージ後のサイズが一致するものであるが、
以下の問題を有していた。つまりウェハの歩留まりによ
っては、更に歩留まりが悪化する問題を有していた。例
えば、ウェハ歩留まりが90%であっても、その後の、
再配線層、これに付くメタルポストの形成、前記再配線
層とメタルポストを被覆する樹脂封止、メタルポスト上
に半田ボールまたは半田バンプを形成する工程を有す
る。従ってここの工程の歩留まりが掛け算で効いてくる
ため、歩留まりを更に悪化させ、結局コスト上昇を来す
問題も有った。
【0013】本発明は、前記問題点を解決するものであ
る。
【0014】
【課題を解決するための手段】本発明は上記の課題に鑑
みてなされ、第1に、まず良品を選別すべく、個別分離
された半導体チップの良品をマトリックス状に配置し、
前記半導体チップのボンディングパッドと対応して設け
られる接続片と、前記接続片を複数固定する連結体とよ
り成るフレームをマトリックス状に配置された前記半導
体チップ上に載置し、前記半導体チップのボンディング
パッドと前記接続片を金属細線を介して接続し、前記フ
レームも含め前記半導体チップ表面に絶縁樹脂層を被覆
し、前記絶縁樹脂層表面から前記連結体を取り除き、前
記接続片を個々に分離すると共に、前記半導体ICを分
離する事で解決するものである。
【0015】良品を選別しマトリックス状に配置し、こ
の上にフレームを実装し、樹脂封止してから接続片およ
び半導体チップを個別に分離すれば、ウェハの中から良
品を並べられる分、半導体装置の歩留まりを向上させる
ことができる。
【0016】また連結体を、ダイシングにより取り除く
事で、接続片の分離が簡単に実施できる。
【0017】また連結体の上面よりも前記接続片の上面
が下端に位置する前記フレームを載置し、前記金属細線
の頂部は前記連結体の上面よりも下端に位置するように
接続する事で解決するものである。
【0018】接続片の上面が下端になることで金属細線
を樹脂封止体に封止できる。
【0019】更に連結体は、ハーフカットのダイシング
で分離され、半導体チップ間の分離はフルカットのダイ
シングにより解決するものである。
【0020】最後に、フレームは、予めフレキシブルシ
ート上に銅箔パターンが貼り合わされたもので、フレキ
シブルシートを前記半導体チップ上に貼り合わせること
で解決するものである。
【0021】本方法では、信頼性の高い金属細線接続が
可能で、且つウェハCSPの如くチップサイズが実現で
きる。またフレームは、リードフレームの如き材料で構
成されるため、コストも大幅に下げることができる。
【0022】
【発明の実施の形態】まず本発明の概要を説明する。
【0023】まず図5の様に、ICチップがマトリック
ス状に形成されたウェハWには、良品と不良品から構成
される。ここでは斜線の部分を不良品とした。そしてダ
イシングの後、良品のICをピックアップする。そして
この良品のICを図1の如くマトリックス状に配置し、
フレーム1を配置する。フレームの配置の仕方は、図
1、また図9の様な配置ができる。
【0024】そして接続片と連結体を金属細線で接続し
た後、半導体チップ、フレームおよび金属細線を樹脂封
止体で封止し、連結体を取り除くことで接続片を個々に
分離し、また半導体チップを分離する。
【0025】このようにする事で、ウェハスケールCS
P特有の特徴、つまりパッケージサイズとチップサイズ
が同じとなり、且つウェハの中の良品のみ選択してパッ
ケージ化でき、歩留まりの向上が実現できる。
【0026】まず第1の実質の形態について図1、図2
を参照して説明する。図1の構成部品1は、あたかも一
般的なリードフレームであり、一般のリードフレームの
厚みを有した金属材料(例えばCuを主材料とする)か
ら成るフレームである。これは、Cuを主材料とした箔
でも良い。
【0027】また図示した半導体チップ2は、通常の半
導体プロセスで形成され、パッシベーション膜からボン
ディングパッド3が露出しているものである。図では、
その半導体チップ1がマトリックス状に配置されている
状態を示す。そして図は半導体チップ2の上に、フレー
ム1が載置されている。
【0028】まずフレーム1は、接続片4を有し、この
接続片4は、半導体チップ2のボンディングパッド3
(半導体チップ2の中央)に向かい配置される。また連
結体5も有し、半導体チップの側辺またはその近傍に沿
って延在され、接続片4と一体で形成されている。この
接続片4は実質的に等間隔で設けられるか、または半導
体チップ2上のボンディングパッド3の位置およびその
数に対応して設けられている。
【0029】この接続片4…は、通常のリードフレーム
のリードに対応し、従来のリードフレームでは、リード
が樹脂封止体から露出するものである。しかしこの接続
片4…は、図2の様に、半導体チップ2上で且つ樹脂封
止体6の中に載置されるものであり、チップサイズの拡
大とは成らないものである。
【0030】またこのフレーム1の配置は、半導体チッ
プ2の対向する2側辺に設けられている場合を示すもの
であが、1側辺、または3、4側辺に設けても良い。
【0031】またボンディングパッドの数が多い場合
は、接続片4と接続片4の間に、逆方向に突出する接続
片を設けても良い。つまり図8の左右の連結体5に形成
された第1の接続片13と第2の接続片14に対応す
る。またこの場合、右フレームで説明すれば、第2の接
続片14から中央のボンディングパッドまで金属細線で
接続すると、連結体を越えなくては成らない。しかも金
属細線が有るため連結体の切除が不可能となる。そのた
め、ここでは、半導体チップの両側辺にボンディングパ
ッドを更に設け、第2の接続片と金属細線を介して接続
している。
【0032】このフレーム1は、パッシベーション膜の
上に直接載置されても良いし、またはパッシベーション
膜の上に更に接着性の絶縁樹脂を介して固定されても良
い。しかし前記接着用の絶縁樹脂を使用する場合、金属
細線を接続する都合上、ボンディングパッドの所が開口
されなければならない。
【0033】また半導体チップ2のボンディングパッド
3は、半導体チップ3の側辺に設けられるのではなく、
半導体チップ3の中側に、または実質中央で半導体チッ
プを二分するように配置される。また図では、一列で示
されているが、複数列で設けられても良い。接続片4
は、実装基板にロウ付けされるため、できる限り半導体
チップの側辺またはその近傍に配置することが好まし
い。そのため従来のチップ周辺に位置しているボンディ
ングパッドは、邪魔になり、内側に設けられる。
【0034】半導体チップのボンディングパッドは、基
本的にどこにでも形成できるので、フレームとの間であ
れば、その位置については何ら問題はない。また図で
は、ボンディングパッドが列をなして規則正しく配置さ
れているが、これも任意の位置に配置されて良い。この
場合、その位置に対応して接続片が配置されなければな
らない。
【0035】そして図2の様に樹脂封止体6が設けられ
る。この樹脂封止体6は、一例としてトランスファーモ
ールド、インジェクションモールド等で実現できる。但
し、接続片4…の露出面EXは、樹脂封止体6と同一面
を成すか、あるいは樹脂封止体6よりも若干突出して設
けられる。
【0036】ここで接続片4の一表面(EX)は、樹脂
封止体6から露出され、且つ金属細線7が樹脂封止体6
に完全に埋め込まれなければならないため、接続片4は
少なくとも2つの厚みを持つ。接続片4のボンディング
パッドエリア8表面から露出片9表面までの長さは、前
記ボンディングパッドエリア8表面から金属細線7の頂
部までの高さよりも大きく設定されている。そうするこ
とで金属細線7は、樹脂封止体6に完全に埋め込まれ
る。また連結体5は、一例として後述するハーフ・ダイ
シングにより取り除くため、作業性に支障がない限り、
できる限り薄い方がよい。
【0037】図2の斜線部分は、接続片4…を個々に分
離するための除去領域である。分離する簡単な方法とし
て、ここではハッチングで示す部分に、ハッチングで示
すブレード幅のダイシングを施している。
【0038】このダイシングでは、連結体5の厚みより
若干深い溝を形成すれば簡単に分離でき、また少しでも
連結体5が残るとショートの原因となるため、連結体5
の幅よりも広い幅で除かれている。つまり実装基板とロ
ウ付けされる露出片9側も少し削っている。
【0039】また他の除去方法として、エッチングが考
えられる。
【0040】図2は、ウェハ上にフレーム1が載置され
ているので、前記ハーフ・ダイシング(接続片4の分
離)の後で半導体チップ周囲をダイシングでフルカット
する。
【0041】ここで露出片9は、樹脂封止体6表面と面
一か若干突出しても良い。この突出した側面にも、後の
実装で半田が濡れ、接続強度が増すためである。また斜
線で示す除去領域は、露出片9の側面が露出される部分
であり、ここにも半田フィレットが形成され固着強度が
増強される。しかし耐湿性等の考慮が必要なら、この除
去領域には、別途絶縁樹脂が塗布されても良い。
【0042】以上、チップサイズのCSPが実現でき
る。従来のウェハスケールCSPでは、ボンディングパ
ッドと一端が接続されるCuの再配線層、この再配線層
の他端に形成されるメタルポストが電界メッキで形成さ
れる。このメッキは、メタルポストの高さにもよるが、
100μmと厚く形成する場合、数時間を必要とする。
またメタルポストと再配線層とは、別工程で形成され、
その界面は、樹脂封止体の応力、半田ボールの固着時の
熱応力に非常に弱いものである。特に樹脂封止体の収縮
やメタルポスト上の半田ボール付けにより離間する場合
もある。
【0043】一方、接続片4は、金属細線と接続されて
おり、また一体ものであり接続片と露出片、接続片とボ
ンディングパッドの電気的分離の心配もない。更にはリ
ードフレームと同様に、リードフレームメーカーからの
供給が可能であり、半導体チップ2のパッシベーション
膜形成後からフルカットまでの時間は、メッキを要しな
いため短時間で実現でき、量産性に富み、コストも大幅
に低減できる。
【0044】更には、接続片4とボンディングパッド3
との接続も、従来から使用されている金属細線7を用
い、ボンデインクで実現できるため、その信頼性も確保
できる。
【0045】続いて、図3、4を参照して第2の実施の
形態について説明する。前実施の形態では、連結体5を
例えばハーフダイシングで取り除いているため、半導体
チップ自身に溝が形成され、耐湿性を考慮する場合に
は、この溝に樹脂を埋める必要があった。これを解決し
たものが本実施の形態である。
【0046】つまり連結体5とダイシングラインのサイ
ズを実質的に一致させ、連結体5のハーフダイシングを
省略させたものである。
【0047】図のように接続片4とこれをつなぐ連結体
5の関係は、前実施の形態と同じであるが、連結体5の
位置がダイシングラインに位置し、ダイシングラインの
幅と連結体の幅が実質一致されているものである。
【0048】図4に示すように、樹脂封止体6を形成し
た後、半導体装置の分離(フルカットダイシング)の際
に、連結体をダイシングで同時にけずっている。
【0049】連結体の幅がダイシングラインの幅よりも
若干狭く形成されている場合は、ダイシングラインの幅
のダイシングブレードを用いれば、接続片4も個々に分
離でき、且つ半導体装置として分離できる。
【0050】一方、ダイシングラインの幅よりも連結体
5の幅が広く形成されている場合は、ダイシングブレー
ドの幅を連結体5の幅よりも若干広くして斜線の部分を
フルカットすれば、連結体の分離も半導体装置の分離も
できる。
【0051】また前実施例では、半導体装置に置かれた
フレームは、その半導体装置のみに使用されるが、本実
施例では、連結体5を隣り合わせの半導体装置に配置す
る接続片4の連結用として活用できる。従って連結体の
数は、実質半減できる。
【0052】更には、ダイシング時に露出する接続片4
の側面がロウ材固着領域として活用できる。従って半田
を採用した場合など、半田フィレットが形成され、その
固着強度を増強でき、また前実施例で発生する溝も無く
すことができる。
【0053】ただし、前実施例と本実施例のチップサイ
ズ、フレームサイズが同じであるとして考えた場合、連
結体がダイシングラインに位置する分、接続片とボンデ
ィングパッドの距離が長くなる。そのため金属細線の頂
部も必然的に高くなり、露出片表面とボンディング表面
の間の距離も長くなる。従って、樹脂封止体に厚みを必
要とする。逆に言えば、前実施の形態では、金属細線の
距離が短い分、樹脂封止体の厚みを少なくでき、半導体
装置の厚みを薄くできる。
【0054】図8は、接続片4の数を増やすための変形
例である。一本の連結体5に対して接続片4が左右に交
互に突出させている。こうすることによりボンディング
パッドの増加にも対応できる。
【0055】この場合、第2の接続片14から半導体チ
ップ中央のボンディングパッドに接続するのは、連結体
のダイシング工程を考慮すると不可能である。従って、
半導体チップの側辺に更にボンディングパッドが形成さ
れると良い。
【0056】続いて第3の実施の形態について図9およ
び図10を参照しながら説明する。これは、半導体チッ
プの側辺にボンディングパッドが配置されたものであ
る。
【0057】また図示した半導体チップ2は、通常の半
導体プロセスで形成され、パッシベーション膜からボン
ディングパッド3が露出しているものである。図では、
その半導体チップ1が2行2列で形成されているが、良
品として選別されたマトリックス状に形成されている状
態を示す。そして図は半導体チップ2の上に、フレーム
1が載置されている。
【0058】まずフレーム1は、接続片4を有し、この
接続片は、半導体チップ2のボンディングパッド3の内
側に配置される。また連結体5も有し、接続片4と一体
で形成されている。この接続片4は実質的に等間隔で設
けられるか、または半導体チップ2上のボンディングパ
ッド3の位置に対応して設けられている。
【0059】この接続片4…は、通常のリードフレーム
のリードに対応し、従来のリードフレームでは、リード
が樹脂封止体から露出するものである。しかしこの接続
片4…は、半導体チップ2上に載置されるものであり、
チップサイズの拡大とは成らないものである。
【0060】またこのフレーム1は、半導体チップ2の
対向する2側辺にボンディングパッドが設けられている
場合を示したが、この2側辺のボンディングパッドの数
が多い場合は、接続片4と接続片4の間に、逆方向に突
出する接続片を設けても良い。つまり図8のように、連
結体5に形成された第1の接続片13と第2の接続片1
4に対応する。
【0061】このフレーム1は、パッシベーション膜の
上に直接載置されても良いし、またはパッシベーション
膜の上に更に接着性の絶縁樹脂を介して固定されても良
い。しかし前記絶縁樹脂を使用する場合、金属細線を接
続する都合上、ボンディングパッドの所が開口されなけ
ればならない。
【0062】そして図10の様に樹脂封止体6が設けら
れる。この樹脂封止体6は、一例としてトランスファー
モールド、インジェクションモールド等で実現できる。
但し、接続片4…の表面は、樹脂封止体6と同一面を成
すか、あるいは樹脂封止体6よりも若干突出して設けら
れる。
【0063】ここで接続片4は、樹脂封止体6から露出
され、且つ金属細線7が樹脂封止体6に完全に埋め込ま
れなければならないため、2つの厚みを持つ。接続片7
のボンディングパッドエリア8表面から露出片9表面ま
での長さは、前記ボンディングパッドエリア8表面から
金属細線7の頂部までの高さよりも大きく設定されてい
る。そうすることで金属細線7は、樹脂封止体6に完全
に埋め込まれる。また連結体5は、後述するハーフ・ダ
イシングにより取り除くため、できる限り薄い方がよ
い。
【0064】図10の斜線部分は、接続片4…を個々に
分離するための除去領域である。分離の簡単な方法とし
て、ここではハッチングで示す方向に、ハッチングで示
すブレード幅のダイシングを施している。
【0065】このダイシングでは、連結体5の厚みより
若干深い溝を形成すれば簡単に分離でき、また少しでも
連結体5が残るとショートの原因となるため、連結体5
の幅よりも広い幅で除かれている。つまり露出片9側も
少し削っている。
【0066】また他の除去方法として、エッチングが考
えられる。
【0067】図10は、マトリックス状に配置された半
導体チップ上にフレームが載置されているので、前記ハ
ーフ・ダイシングの後で本来の半導体チップ周囲をダイ
シングでフルカットする。
【0068】ここで露出片9は、樹脂封止体6表面と面
一か若干突出しても良い。この突出した側面にも、後の
実装で半田が濡れ、接続強度が増すためである。また斜
線で示す除去領域は、露出片の側面が露出される部分で
あり、ここにも半田フィレットが形成され固着強度が増
強するものである。しかし耐湿性等の考慮が必要なら、
この除去領域には、別途絶縁樹脂が塗布されても良い。
【0069】
【発明の効果】本発明によれば、予め、良品の半導体チ
ップをピックアップし、マトリックス状に前記半導体チ
ップを配置した後、金属から成るフレームを実装し、封
止された後でフレームの一構成要素である連結体を取り
除いている。従って歩留まりの高い製造方法が実現で
き、安価な半導体装置を提供できる。
【0070】またフレームを樹脂に埋め込み、封止体の
表面に接続片を露出させるので、従来の金属細線を採用
するCSPでは、セラミック基板を採用しなければなら
ないが、本発明では、このセラミック基板を省略するこ
とができる。しかもチップサイズを実現できる。
【0071】従ってセラミック基板を採用した従来の半
導体装置に比べ工程が簡略できると共に歩留まりの向上
が実現でき、大幅にコストを下げられる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る半導体装置の
製造方法を説明する図である。
【図2】 本発明の第1の実施形態に係る半導体装置の
製造方法を説明する図である。
【図3】 本発明の第2の実施形態に係る半導体装置の
製造方法を説明する図である。
【図4】 本発明の第2の実施形態に係る半導体装置の
製造方法を説明する図である。
【図5】 ウェハを説明する図である。
【図6】 従来の半導体装置の製造方法を説明する図で
ある。
【図7】 従来の半導体装置の製造方法を説明する図で
ある。
【図8】 フレームの変形例を説明する図である。
【図9】 本発明の第3の実施形態に係る半導体装置の
製造方法を説明する図である。
【図10】 本発明の第3の実施形態に係る半導体装置
の製造方法を説明する図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 個別分離された半導体チップの良品をマ
    トリックス状に配置し、 前記半導体チップのボンディングパッドと対応して設け
    られる接続片と、前記接続片を複数固定する連結体とよ
    り成るフレームをマトリックス状に配置された前記半導
    体チップ上に載置し、 前記半導体チップのボンディングパッドと前記接続片を
    金属細線を介して接続し、 前記フレームも含め前記半導体チップ表面を絶縁樹脂層
    で被覆し、 前記絶縁樹脂層表面から前記連結体を取り除き、前記接
    続片を個々に分離すると共に、前記半導体ICを分離す
    る事を特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記連結体は、ダイシングにより取り除
    かれる請求項1に記載の半導体装置の製造方法。
  3. 【請求項3】 前記連結体の上面よりも前記接続片の上
    面が下端に位置する前記フレームを載置し、 前記金属細線の頂部は前記連結体の上面よりも下端に位
    置するように接続する請求項1または請求項2に記載の
    半導体装置の製造方法。
  4. 【請求項4】 前記連結体は、ハーフカットのダイシン
    グで分離され、半導体チップ間の分離はフルカットのダ
    イシングにより実現される請求項1、請求項2または請
    求項3に記載の半導体装置の製造方法。
  5. 【請求項5】 前記フレームは、予めフレキシブルシー
    ト上に銅箔パターンが貼り合わされたもので、フレキシ
    ブルシートを前記半導体チップ上に貼り合わせること
    で、前記フレームが実装される請求項1、請求項2、請
    求項3または請求項4に記載の半導体装置の製造方法。
JP12207399A 1999-04-28 1999-04-28 半導体装置の製造方法 Expired - Fee Related JP4179702B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12207399A JP4179702B2 (ja) 1999-04-28 1999-04-28 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12207399A JP4179702B2 (ja) 1999-04-28 1999-04-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000315760A true JP2000315760A (ja) 2000-11-14
JP4179702B2 JP4179702B2 (ja) 2008-11-12

Family

ID=14826988

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12207399A Expired - Fee Related JP4179702B2 (ja) 1999-04-28 1999-04-28 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4179702B2 (ja)

Also Published As

Publication number Publication date
JP4179702B2 (ja) 2008-11-12

Similar Documents

Publication Publication Date Title
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
US7109065B2 (en) Bumped chip carrier package using lead frame and method for manufacturing the same
US6642610B2 (en) Wire bonding method and semiconductor package manufactured using the same
KR100319609B1 (ko) 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
US6013946A (en) Wire bond packages for semiconductor chips and related methods and assemblies
US7986032B2 (en) Semiconductor package system with substrate having different bondable heights at lead finger tips
US8304864B2 (en) Lead frame routed chip pads for semiconductor packages
US6841884B2 (en) Semiconductor device
US20030122237A1 (en) Semiconductor device
JPH1098132A (ja) チップサイズ半導体パッケージ及びその製造方法
US20220102248A1 (en) Concealed gate terminal semiconductor packages and related methods
JP2005294443A (ja) 半導体装置及びその製造方法
US7638862B2 (en) Die attach paddle for mounting integrated circuit die
US20070108609A1 (en) Bumped chip carrier package using lead frame and method for manufacturing the same
JP2000349228A (ja) 積層型半導体パッケージ
JP2000286377A (ja) 半導体装置
JP2000286376A (ja) 半導体装置の製造方法
JP4531073B2 (ja) 半導体装置
JP4179702B2 (ja) 半導体装置の製造方法
JP2000286372A (ja) 半導体装置の製造方法
JP3968321B2 (ja) 半導体装置およびその製造方法
JP2000286375A (ja) 半導体装置
JP4030363B2 (ja) 半導体装置
JP2006032871A (ja) 半導体装置
JPH11260850A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080205

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080404

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080513

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080702

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080729

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080826

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110905

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110905

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120905

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees