JP2000315684A - エッチング方法 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】
【課題】 表層イメージングリソグラフィにおいて、下
地層を使用して面にイメージを転写する方法を提供する
こと。 【解決手段】 面のエッチング方法において、面上に下
地層を、下地層上に表層を形成し、表層をパターニング
して下地層を部分的に露出させ、シリコンを含む層を下
地層の露出部分上に形成し、表層を除去して、シリコン
層で被覆された部分以外の下地層を露出させ、シリコン
層を有する部分以外の下地層をエッチングして、面を露
出させるようにする。
地層を使用して面にイメージを転写する方法を提供する
こと。 【解決手段】 面のエッチング方法において、面上に下
地層を、下地層上に表層を形成し、表層をパターニング
して下地層を部分的に露出させ、シリコンを含む層を下
地層の露出部分上に形成し、表層を除去して、シリコン
層で被覆された部分以外の下地層を露出させ、シリコン
層を有する部分以外の下地層をエッチングして、面を露
出させるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体製造に関し、
より詳細にはシリコンを下地層に導入してイメージ品質
を改善した表層イメージングリソグラフィに関する。
より詳細にはシリコンを下地層に導入してイメージ品質
を改善した表層イメージングリソグラフィに関する。
【０００２】
【従来の技術】半導体製造プロセスは典型的にフォトリ
ソグラフィプロセスを含み、半導体デバイス面の所定エ
リアをパターニングして、そのエリア上に保護層を形成
する。これには有利にはレジスト材料を使用する。保護
されたエリアは後続のエッチングの際に残るが、保護さ
れないエリアは必要に応じてエッチング除去される。表
層イメージングに対しては、イメージング薄膜を露光お
よび現像することによりイメージが形成される。イメー
ジング薄膜は半導体デバイスの面上に設けられている。
イメージはイメージング薄膜を露光および現像すること
により形成され、このイメージが下地層に転写される。
これはエッチングプロセスにより行われ、表層はエッチ
ングマスクとして機能する。面上に残る表層またはマス
ク層はエッチングプロセスに対する耐性を有し、保護エ
リアがエッチングされないようにする。
ソグラフィプロセスを含み、半導体デバイス面の所定エ
リアをパターニングして、そのエリア上に保護層を形成
する。これには有利にはレジスト材料を使用する。保護
されたエリアは後続のエッチングの際に残るが、保護さ
れないエリアは必要に応じてエッチング除去される。表
層イメージングに対しては、イメージング薄膜を露光お
よび現像することによりイメージが形成される。イメー
ジング薄膜は半導体デバイスの面上に設けられている。
イメージはイメージング薄膜を露光および現像すること
により形成され、このイメージが下地層に転写される。
これはエッチングプロセスにより行われ、表層はエッチ
ングマスクとして機能する。面上に残る表層またはマス
ク層はエッチングプロセスに対する耐性を有し、保護エ
リアがエッチングされないようにする。
【０００３】第１エッチングステップ後、レジスト層ま
たはイメージング薄膜は除去される。次に下地層の残り
部分をマスクとして使用して下地層の下のスタックまた
は基板をエッチングする。後続のエッチングステップに
より下地層のパターンを、スタックまたは基板に転写す
る。下地層のエッチングプロセスの際、表層は残ってい
るため、この上に「草状形成物」が生じる。草状形成物
は、下地層をエッチングした結果、表層上に再堆積する
シリコン副生成物である。典型的には草状形成物は、表
層から下地層へのイメージ転写を劣化させる原因とな
る。
たはイメージング薄膜は除去される。次に下地層の残り
部分をマスクとして使用して下地層の下のスタックまた
は基板をエッチングする。後続のエッチングステップに
より下地層のパターンを、スタックまたは基板に転写す
る。下地層のエッチングプロセスの際、表層は残ってい
るため、この上に「草状形成物」が生じる。草状形成物
は、下地層をエッチングした結果、表層上に再堆積する
シリコン副生成物である。典型的には草状形成物は、表
層から下地層へのイメージ転写を劣化させる原因とな
る。
【０００４】表層のイメージングテクニックはまた、イ
メージング薄膜のコーティング品質が乏しいことにも影
響を受ける。従来の製造プロセスにおいては、表層には
２つの機能がある。第１に転写すべきイメージを形成
し、第２にエッチング耐性を提供して、下地層の所定エ
リアを保護し、下地層の露出エリアはエッチングする。
これらの表層の機能はイメージ品質とエッチング耐性と
の間でバランスがとられる。
メージング薄膜のコーティング品質が乏しいことにも影
響を受ける。従来の製造プロセスにおいては、表層には
２つの機能がある。第１に転写すべきイメージを形成
し、第２にエッチング耐性を提供して、下地層の所定エ
リアを保護し、下地層の露出エリアはエッチングする。
これらの表層の機能はイメージ品質とエッチング耐性と
の間でバランスがとられる。
【０００５】
【発明が解決しようとする課題】本発明の課題は表層イ
メージングリソグラフィにおいて、上述のような従来方
式の欠点に鑑み、これを解消すべく改善を行うことであ
る。
メージングリソグラフィにおいて、上述のような従来方
式の欠点に鑑み、これを解消すべく改善を行うことであ
る。
【０００６】
【課題を解決するための手段】本発明により前記課題
は、面のエッチング方法において、面上に下地層を、下
地層上に表層を形成し、表層をパターニングして下地層
を部分的に露出させ、シリコンを含む層を下地層の露出
部分上に形成し、表層を除去して、シリコン層で被覆さ
れた部分以外の下地層を露出させ、シリコン層を有する
部分以外の下地層をエッチングして、面を露出させるよ
うにして解決される。
は、面のエッチング方法において、面上に下地層を、下
地層上に表層を形成し、表層をパターニングして下地層
を部分的に露出させ、シリコンを含む層を下地層の露出
部分上に形成し、表層を除去して、シリコン層で被覆さ
れた部分以外の下地層を露出させ、シリコン層を有する
部分以外の下地層をエッチングして、面を露出させるよ
うにして解決される。
【０００７】
【発明の実施の形態】面のエッチング方法は、面上に下
地層を、下地層上に表層を形成し、表層をパターニング
して下地層を部分的に露出させ、シリコンを含む層を下
地層の露出部分上に形成し、表層を除去して、シリコン
層で被覆された部分以外の下地層を露出させ、シリコン
層を有する部分以外の下地層をエッチングして、面を露
出させる。
地層を、下地層上に表層を形成し、表層をパターニング
して下地層を部分的に露出させ、シリコンを含む層を下
地層の露出部分上に形成し、表層を除去して、シリコン
層で被覆された部分以外の下地層を露出させ、シリコン
層を有する部分以外の下地層をエッチングして、面を露
出させる。
【０００８】半導体デバイス用基板のエッチング方法
は、基板上に下地層を、下地層上に表層を形成し、表層
をパターニングして下地層を部分的に露出させ、シリコ
ンを含む層を下地層の露出部分上に形成し、表層を除去
して、シリコン層で被覆された部分以外の下地層を露出
させ、下地層にマスクオープンエッチングを実行して、
シリコン層により画定されているパターンを基板に転写
し、下地層のパターンに従って基板をエッチングする。
は、基板上に下地層を、下地層上に表層を形成し、表層
をパターニングして下地層を部分的に露出させ、シリコ
ンを含む層を下地層の露出部分上に形成し、表層を除去
して、シリコン層で被覆された部分以外の下地層を露出
させ、下地層にマスクオープンエッチングを実行して、
シリコン層により画定されているパターンを基板に転写
し、下地層のパターンに従って基板をエッチングする。
【０００９】本発明の別の課題は、イメージ転写用の下
地層を使用してイメージを転写する方法を提供すること
である。この課題は、半導体デバイス用基板の別のエッ
チング方法により解決される。すなわち、基板上に反射
防止レジスト材料からなる下地層を、該下地層上に表層
を形成し、前記表層はレジスト材料を含み、表層のレジ
スト材料を露光および現像することにより、表層をパタ
ーニングして下地層を部分的に露出させ、下地層の露出
部分にシリコンイオンを打ち込むことにより、下地の露
出部分をシリル化して下地層上にシリル化層を形成し、
表層を除去して、シリル化層を有する部分以外の下地層
を露出させ、エッチングガスにより下地層にマスクオー
プンエッチングを実行してシリル化層により画定されて
いるパターンを基板に転写し、下地層のパターンに従っ
て基板をエッチングする。この方法により下地層のシリ
ル化部分を表層の代わりにエッチングマスクとして用い
ることで、高性能フォトレジストを表層として使用す
る、品質の改善されたコーティングを得ることができ
る。
地層を使用してイメージを転写する方法を提供すること
である。この課題は、半導体デバイス用基板の別のエッ
チング方法により解決される。すなわち、基板上に反射
防止レジスト材料からなる下地層を、該下地層上に表層
を形成し、前記表層はレジスト材料を含み、表層のレジ
スト材料を露光および現像することにより、表層をパタ
ーニングして下地層を部分的に露出させ、下地層の露出
部分にシリコンイオンを打ち込むことにより、下地の露
出部分をシリル化して下地層上にシリル化層を形成し、
表層を除去して、シリル化層を有する部分以外の下地層
を露出させ、エッチングガスにより下地層にマスクオー
プンエッチングを実行してシリル化層により画定されて
いるパターンを基板に転写し、下地層のパターンに従っ
て基板をエッチングする。この方法により下地層のシリ
ル化部分を表層の代わりにエッチングマスクとして用い
ることで、高性能フォトレジストを表層として使用す
る、品質の改善されたコーティングを得ることができ
る。
【００１０】別の方法では、前記表層はフォトレジスト
を含み、前記パターニングは、フォトレジストを露光
し、レジストを部分的に現像除去して下地層を部分的に
露出させることを含む。前記パターニングは有利には、
約１０００Åと約３０００Åとの間の厚みを有する表層
を堆積させることを含む。シリコンを含む層の形成は、
下地層の露出部分上にシリコンを含む材料をイオン打ち
込みすることを含む。前記イオン打ち込みは、イオンの
侵入深さを表層の厚みよりも浅くなるように調整するこ
とを含む。前記イオン打ち込みは、下地層の露出部分を
シリル化する（ silyate ）ためのイオン入射角を調整
することを含む。シリコンを含む層の形成は、シリコン
を含む層の平行スパッタリングに対してシリコンターゲ
ットを用いることを含む。または、下地層の露出部分に
シリコンを含む反応物を化学的に結合することを含む。
シリコンイオンの打ち込みは、イオンの侵入深さを表層
の厚みよりも浅くなるように調整することを含む、およ
び／または下地層の露出部分をシリル化するためのイオ
ン入射角を調整することを含む。シリコンを含む層の形
成は、シリコンを含む層の平行スパッタリングに対して
シリコンターゲットを用いることを含む。または、下地
層の露出部分にシリコンを含む反応物を化学的に結合す
ることを含む。
を含み、前記パターニングは、フォトレジストを露光
し、レジストを部分的に現像除去して下地層を部分的に
露出させることを含む。前記パターニングは有利には、
約１０００Åと約３０００Åとの間の厚みを有する表層
を堆積させることを含む。シリコンを含む層の形成は、
下地層の露出部分上にシリコンを含む材料をイオン打ち
込みすることを含む。前記イオン打ち込みは、イオンの
侵入深さを表層の厚みよりも浅くなるように調整するこ
とを含む。前記イオン打ち込みは、下地層の露出部分を
シリル化する（ silyate ）ためのイオン入射角を調整
することを含む。シリコンを含む層の形成は、シリコン
を含む層の平行スパッタリングに対してシリコンターゲ
ットを用いることを含む。または、下地層の露出部分に
シリコンを含む反応物を化学的に結合することを含む。
シリコンイオンの打ち込みは、イオンの侵入深さを表層
の厚みよりも浅くなるように調整することを含む、およ
び／または下地層の露出部分をシリル化するためのイオ
ン入射角を調整することを含む。シリコンを含む層の形
成は、シリコンを含む層の平行スパッタリングに対して
シリコンターゲットを用いることを含む。または、下地
層の露出部分にシリコンを含む反応物を化学的に結合す
ることを含む。
【００１１】本発明は半導体製造に関し、より詳細には
シリコンを下地層に導入してイメージ品質を改善した表
層イメージングリソグラフィに関する。本発明は、半導
体イメージングを改善する方法を含む。表層またはイメ
ージング層は有利には高性能フォトレジストを含む。表
層は露光され、現像される。表層の現像されたフォトレ
ジストの面にシリコンを加えることにより、保護的なエ
ッチング遮断層が、表層の下にある下地層に直接転写さ
れる。様々な手法によりシリコンを下地層に加えること
ができ、これについては本明細書において詳細に説明す
る。次に表層を剥離して、下地層を介してスタックまた
は基板層をエッチングするためのマスクとして使用する
イメージすなわちパターンを残す。
シリコンを下地層に導入してイメージ品質を改善した表
層イメージングリソグラフィに関する。本発明は、半導
体イメージングを改善する方法を含む。表層またはイメ
ージング層は有利には高性能フォトレジストを含む。表
層は露光され、現像される。表層の現像されたフォトレ
ジストの面にシリコンを加えることにより、保護的なエ
ッチング遮断層が、表層の下にある下地層に直接転写さ
れる。様々な手法によりシリコンを下地層に加えること
ができ、これについては本明細書において詳細に説明す
る。次に表層を剥離して、下地層を介してスタックまた
は基板層をエッチングするためのマスクとして使用する
イメージすなわちパターンを残す。
【００１２】
【実施例】まず図１を参照する。半導体構造体１０はス
タック／基板層１２を含む。スタック／基板層１２はシ
リコン基板、ＳＯＩ基板、ガリウム砒素基板等を含み、
ドーピングまたはエッチングプロセスに対してマスクを
供給する必要がある。本明細書においては以降、簡単の
ためにスタック／基板層１２をスタック層１２と称す
る。スタック層１２は誘電体スタックを含んでもよく、
この誘電体スタックは半導体メモリチップ用のディープ
トレンチの形成に対するマスクとして用いられるハード
マスク層を含む。半導体メモリチップは例えば、ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）チップや埋
設ＤＲＡＭチップ（ embedded DRAM chip ）等である。
スタック層１２は、他のプロセスでも使用される。下地
層１４がスタック層１２上に堆積される。有利には下地
層１４は反射防止膜（ anti-reflection coating ＝Ａ
ＲＣ）材料、例えばＢＡＲＬ、ＡＲ３、ＤＵＶ３０（す
べて Shipley, Inc. より販売）またはＭＵＶレジスト
材料を含む。他の材料を下地層に使用することもでき
る。
タック／基板層１２を含む。スタック／基板層１２はシ
リコン基板、ＳＯＩ基板、ガリウム砒素基板等を含み、
ドーピングまたはエッチングプロセスに対してマスクを
供給する必要がある。本明細書においては以降、簡単の
ためにスタック／基板層１２をスタック層１２と称す
る。スタック層１２は誘電体スタックを含んでもよく、
この誘電体スタックは半導体メモリチップ用のディープ
トレンチの形成に対するマスクとして用いられるハード
マスク層を含む。半導体メモリチップは例えば、ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）チップや埋
設ＤＲＡＭチップ（ embedded DRAM chip ）等である。
スタック層１２は、他のプロセスでも使用される。下地
層１４がスタック層１２上に堆積される。有利には下地
層１４は反射防止膜（ anti-reflection coating ＝Ａ
ＲＣ）材料、例えばＢＡＲＬ、ＡＲ３、ＤＵＶ３０（す
べて Shipley, Inc. より販売）またはＭＵＶレジスト
材料を含む。他の材料を下地層に使用することもでき
る。
【００１３】イメージング薄膜または表層が下地層１４
上に堆積される。イメージング層１６の厚みは約１００
０Åと約３０００Åの間である。有利にはイメージング
層１６の厚みは従来のイメージング層よりも薄くなって
おり、プロセスウィンドウの点から見てイメージング品
質が改善されている。言い換えると、イメージング薄膜
１６を薄くするほど、イメージは精密になる。従来のレ
ジスト材料、例えばＤＵＶをイメージング層１６に用い
てもよいが、イメージング層に使用される材料は有利に
は高いイメージングおよびコーティング品質を提供する
ように最適化される。イメージング層１６に対する化学
的改質の必要はないが、化学的改質を実行してイメージ
ングおよびコーティング品質が高くなるように最適化し
てもよい。イメージング層１６はネガ型レジストまたは
ポジ型レジストを含む。有利には、イメージング層１６
はイメージング性能が最適であるように設計する。ここ
でエッチング耐性は重要ではない。なぜならば本明細書
において説明するように、本発明ではイメージング層１
６をエッチングマスクとして使用しないからである。
上に堆積される。イメージング層１６の厚みは約１００
０Åと約３０００Åの間である。有利にはイメージング
層１６の厚みは従来のイメージング層よりも薄くなって
おり、プロセスウィンドウの点から見てイメージング品
質が改善されている。言い換えると、イメージング薄膜
１６を薄くするほど、イメージは精密になる。従来のレ
ジスト材料、例えばＤＵＶをイメージング層１６に用い
てもよいが、イメージング層に使用される材料は有利に
は高いイメージングおよびコーティング品質を提供する
ように最適化される。イメージング層１６に対する化学
的改質の必要はないが、化学的改質を実行してイメージ
ングおよびコーティング品質が高くなるように最適化し
てもよい。イメージング層１６はネガ型レジストまたは
ポジ型レジストを含む。有利には、イメージング層１６
はイメージング性能が最適であるように設計する。ここ
でエッチング耐性は重要ではない。なぜならば本明細書
において説明するように、本発明ではイメージング層１
６をエッチングマスクとして使用しないからである。
【００１４】図２を参照する。パターンがイメージング
層１６に転写されている。イメージングは、イメージン
グ層１６の面１８のエリアを光、例えば紫外線（例えば
ＤＵＶ）でフォトリソグラフィマスク（図示せず）を介
して露光することにより提供される。露光後、イメージ
ング層１６を現像液、例えばアルカリ性水溶液を使用し
て現像する。現像液はイメージング層１６の部分を除去
して、下地層１４まで貫通する孔２０をイメージング層
１６に形成する。以降のプロセスに対して、下地層１４
は孔２０を介して露出している。
層１６に転写されている。イメージングは、イメージン
グ層１６の面１８のエリアを光、例えば紫外線（例えば
ＤＵＶ）でフォトリソグラフィマスク（図示せず）を介
して露光することにより提供される。露光後、イメージ
ング層１６を現像液、例えばアルカリ性水溶液を使用し
て現像する。現像液はイメージング層１６の部分を除去
して、下地層１４まで貫通する孔２０をイメージング層
１６に形成する。以降のプロセスに対して、下地層１４
は孔２０を介して露出している。
【００１５】図３を参照する。下地層１４は、イメージ
ング層１６が現像除去された下地層１４の露出領域がシ
リコンに晒される。すなわちシリル化される（ silyate
d ）。シリル化（ silyation ）はいくつかの手法で達
成される。下地層１４の露出部分をシリル化する手法の
１つは、シリコン材料を使用してイオン打ち込みを行う
ことである。有利な実施例では、例えば約１０ｋｅＶと
約１００ｋｅＶとの間のエネルギーのような低エネルギ
ー、および１ｃｍ3あたりシリコンイオン約１×１０15
と約１×１０17との間といった大用量のイオン打ち込み
を行う。有利には打ち込みを、シリル化層２２がイメー
ジング層１６の厚みよりも浅い侵入深さを有するよう調
整する。このようにすると、下地層１４は孔２０を介し
てのみシリル化される。シリル化層２２を形成するため
に、イオン打ち込みに対して急勾配な入射角αが有利で
ある。αとして約０度と約３０度との間の角度をとるの
が有利である。イオン打ち込みを使用する場合は、より
深くシリル化することが可能である。これにより下地層
１４をスタック層１２に近づけることができ、それによ
ってスタック層１２上に形成すべき構造体の臨界寸法
（ critical dimensions ＝ＣＤ）からの横方向の損失
を低減できる。下地層１４は本明細書中で、後続のステ
ップにおいてマスクとして使用される。
ング層１６が現像除去された下地層１４の露出領域がシ
リコンに晒される。すなわちシリル化される（ silyate
d ）。シリル化（ silyation ）はいくつかの手法で達
成される。下地層１４の露出部分をシリル化する手法の
１つは、シリコン材料を使用してイオン打ち込みを行う
ことである。有利な実施例では、例えば約１０ｋｅＶと
約１００ｋｅＶとの間のエネルギーのような低エネルギ
ー、および１ｃｍ3あたりシリコンイオン約１×１０15
と約１×１０17との間といった大用量のイオン打ち込み
を行う。有利には打ち込みを、シリル化層２２がイメー
ジング層１６の厚みよりも浅い侵入深さを有するよう調
整する。このようにすると、下地層１４は孔２０を介し
てのみシリル化される。シリル化層２２を形成するため
に、イオン打ち込みに対して急勾配な入射角αが有利で
ある。αとして約０度と約３０度との間の角度をとるの
が有利である。イオン打ち込みを使用する場合は、より
深くシリル化することが可能である。これにより下地層
１４をスタック層１２に近づけることができ、それによ
ってスタック層１２上に形成すべき構造体の臨界寸法
（ critical dimensions ＝ＣＤ）からの横方向の損失
を低減できる。下地層１４は本明細書中で、後続のステ
ップにおいてマスクとして使用される。
【００１６】別の実施例では、シリコンターゲットを使
用する平行スパッタリングを用いて下地層１４の露出部
分をシリル化する。さらに別の実施例では、シリコンを
含む反応物を下地層１４に化学的に結合する。有利に
は、本発明はシリル化領域２２をイメージング層１６の
トレンチまたは孔の底部に形成する。こうすることによ
り、イメージング層１６上のシリル化領域２２を、トレ
ンチの底部の領域２２に対して選択的に除去することが
できる。さらに、上で説明した従来の表面イメージング
（ top surface imaging ＝ＴＳＩ）では、レジストの
面上に下の層のエッチングの結果としてシリコンが形成
してしまう（いわゆる「草状形成物（ grass formation
）」である）。このイメージング層上のシリコン形成
物はイメージング品質を劣化させてしまう。本発明はシ
リコンの「草状形成物」のせいで生じるいかなる劣化も
防ぐが、これは下地層１４のエッチングをイメージング
層１６が除去されるまで行わないからである。
用する平行スパッタリングを用いて下地層１４の露出部
分をシリル化する。さらに別の実施例では、シリコンを
含む反応物を下地層１４に化学的に結合する。有利に
は、本発明はシリル化領域２２をイメージング層１６の
トレンチまたは孔の底部に形成する。こうすることによ
り、イメージング層１６上のシリル化領域２２を、トレ
ンチの底部の領域２２に対して選択的に除去することが
できる。さらに、上で説明した従来の表面イメージング
（ top surface imaging ＝ＴＳＩ）では、レジストの
面上に下の層のエッチングの結果としてシリコンが形成
してしまう（いわゆる「草状形成物（ grass formation
）」である）。このイメージング層上のシリコン形成
物はイメージング品質を劣化させてしまう。本発明はシ
リコンの「草状形成物」のせいで生じるいかなる劣化も
防ぐが、これは下地層１４のエッチングをイメージング
層１６が除去されるまで行わないからである。
【００１７】図４を参照する。イメージング層１６は剥
離除去され下地層が残るが、その表面２４上にはパター
ン形成されたシリル化層２２が設けられている。イメー
ジング層１６は紫外線で投光露光（ flood exposure ）
し、残りの部分をアルカリ性水溶液をもって現像するこ
とにより除去される。イメージング層１６を除去する他
の方法は、化学的機械的研磨（ＣＭＰ）、プラズマエッ
チング、または同等のエッチングプロセスを含む。イメ
ージング層１６は有利にはフォトレジスト材料を含む
が、有利にはこの層は下地層１４のエッチングに先行し
て除去される。こうすると、当分野で「草状形成物」と
して知られるシリコン堆積物が、下地層１４のエッチン
グプロセスの結果として、イメージング層上に形成する
ことはない。「草状形成物」が生じるフォトレジストを
マスクとして使用してその下の下地層をエッチングする
と、従来の表面イメージング（ＴＳＩ）上の「草状形成
物」はイメージング性能を劣化させる。しかし本発明で
は、有利にはフォトレジスト材料であるイメージング層
１６は、有利には下地層１４をエッチングするためのエ
ッチングマスクとしては使用されず、イメージング層は
下地層１４をエッチングする前に除去される。従って本
発明によれば、「草状形成物」を除去することができ
る。
離除去され下地層が残るが、その表面２４上にはパター
ン形成されたシリル化層２２が設けられている。イメー
ジング層１６は紫外線で投光露光（ flood exposure ）
し、残りの部分をアルカリ性水溶液をもって現像するこ
とにより除去される。イメージング層１６を除去する他
の方法は、化学的機械的研磨（ＣＭＰ）、プラズマエッ
チング、または同等のエッチングプロセスを含む。イメ
ージング層１６は有利にはフォトレジスト材料を含む
が、有利にはこの層は下地層１４のエッチングに先行し
て除去される。こうすると、当分野で「草状形成物」と
して知られるシリコン堆積物が、下地層１４のエッチン
グプロセスの結果として、イメージング層上に形成する
ことはない。「草状形成物」が生じるフォトレジストを
マスクとして使用してその下の下地層をエッチングする
と、従来の表面イメージング（ＴＳＩ）上の「草状形成
物」はイメージング性能を劣化させる。しかし本発明で
は、有利にはフォトレジスト材料であるイメージング層
１６は、有利には下地層１４をエッチングするためのエ
ッチングマスクとしては使用されず、イメージング層は
下地層１４をエッチングする前に除去される。従って本
発明によれば、「草状形成物」を除去することができ
る。
【００１８】図５を参照する。マスクオープンエッチン
グ（ mask open etching ）を実行して、シリル化層２
２のパターンを下地層１４にエッチングする。マスクオ
ープンエッチングは、面２４をエッチングガスに晒すこ
とを含む。エッチングガスは酸素および／またはアルゴ
ン等を含む。下地層１４の面２４のシリル化層２２は、
エッチング環境に対する耐性を有する。シリル化層２２
により保護されないエリアにある下地層１４は除去され
る。それによりシリル化層２２により画定されるパター
ンは、下地層１４に転写される。シリル化層２２の厚み
は有利には約４０００Åと約１００００Åとの間で調整
される。有利には、シリル化層２２が厚いほど、スタッ
ク層１２のエッチングに対してイメージングを改善でき
る。
グ（ mask open etching ）を実行して、シリル化層２
２のパターンを下地層１４にエッチングする。マスクオ
ープンエッチングは、面２４をエッチングガスに晒すこ
とを含む。エッチングガスは酸素および／またはアルゴ
ン等を含む。下地層１４の面２４のシリル化層２２は、
エッチング環境に対する耐性を有する。シリル化層２２
により保護されないエリアにある下地層１４は除去され
る。それによりシリル化層２２により画定されるパター
ンは、下地層１４に転写される。シリル化層２２の厚み
は有利には約４０００Åと約１００００Åとの間で調整
される。有利には、シリル化層２２が厚いほど、スタッ
ク層１２のエッチングに対してイメージングを改善でき
る。
【００１９】図６を参照する。マスクオープンエッチン
グの後、スタック層１２をエッチングしてパターンを形
成する。下地層１４の残り部分２６がマスクとして機能
するので、スタック層１２の露出エリアのエッチングが
できる。下地層１４は有利にはＡＲＣまたはＭＵＶを含
むため、非常に良好なエッチング耐性が下地層１４によ
り提供されて、スタック層１２の非露出エリアが保護さ
れる。選択性エッチングプロセスまたは他の手法を用い
て下地層１４の残り部分を除去してもよい。
グの後、スタック層１２をエッチングしてパターンを形
成する。下地層１４の残り部分２６がマスクとして機能
するので、スタック層１２の露出エリアのエッチングが
できる。下地層１４は有利にはＡＲＣまたはＭＵＶを含
むため、非常に良好なエッチング耐性が下地層１４によ
り提供されて、スタック層１２の非露出エリアが保護さ
れる。選択性エッチングプロセスまたは他の手法を用い
て下地層１４の残り部分を除去してもよい。
【００２０】半導体製造プロセスで用いる表層イメージ
ングリソグラフィの改善に対する有利な実施例について
説明したが（例示的なものであり限定するものではな
い）、当業者ならば上述した教示の範囲内で変形および
変更が容易であることを言及しておく。従って、本発明
はここで示した特殊な例とは別に実施されることがある
が、それも本発明の本質と範囲を逸脱しないものであ
る。
ングリソグラフィの改善に対する有利な実施例について
説明したが（例示的なものであり限定するものではな
い）、当業者ならば上述した教示の範囲内で変形および
変更が容易であることを言及しておく。従って、本発明
はここで示した特殊な例とは別に実施されることがある
が、それも本発明の本質と範囲を逸脱しないものであ
る。
【図１】半導体構造体の断面図であり、本発明によりイ
メージング層すなわち表層、および下地層を有する基板
／スタック層を示す図である。
メージング層すなわち表層、および下地層を有する基板
／スタック層を示す図である。
【図２】図１の半導体構造体のイメージング層がパター
ニングされたのを示す断面図である。
ニングされたのを示す断面図である。
【図３】頭２の半導体構造体の下地層の露出部分がシリ
ル化されたのを示す断面図である。
ル化されたのを示す断面図である。
【図４】図３の半導体構造体の、イメージング層が剥離
除去された後の、下地層上のシリル化部分を示す断面図
である。
除去された後の、下地層上のシリル化部分を示す断面図
である。
【図５】頭４の半導体構造体の、オープンエッチングマ
スクとして使用される下地層のシリル化部分を示す断面
図である。
スクとして使用される下地層のシリル化部分を示す断面
図である。
【図６】頭５の半導体構造体の、基板／スタック層がエ
ッチングされたのを示す断面図である。
ッチングされたのを示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 シャーヒッド ブット アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ ペムブローク サー クル 19 エフ (72)発明者 ウーヴェ ポール シュレーダー アメリカ合衆国 ニューヨーク ポーキー プシー ヴァルキル ドライヴ 29
Claims (22)
- 【請求項１】 面のエッチング方法において、 面上に下地層を、下地層上に表層を形成し、 表層をパターニングして下地層を部分的に露出させ、 シリコンを含む層を下地層の露出部分上に形成し、 表層を除去して、シリコン層で被覆された部分以外の下
地層を露出させ、 シリコン層を有する部分以外の下地層をエッチングし
て、面を露出させる、ことを特徴とする方法。 - 【請求項２】 前記表層はフォトレジストを含み、 前記パターニングは、フォトレジストを露光し、レジス
トを部分的に現像除去して下地層を部分的に露出させる
ことを含む、請求項１記載の方法。 - 【請求項３】 前記パターニングは、約１０００Åと約
３０００Åとの間の厚みを有する表層を堆積させること
を含む、請求項１記載の方法。 - 【請求項４】 シリコンを含む層の形成は、下地層の露
出部分上にシリコンを含む材料をイオン打ち込みするこ
とを含む、請求項１記載の方法。 - 【請求項５】 前記イオン打ち込みは、イオンの侵入深
さを表層の厚みよりも浅くなるように調整することを含
む、請求項４記載の方法。 - 【請求項６】 前記イオン打ち込みは、下地層の露出部
分をシリル化する（silyate ）ためのイオン入射角を調
整することを含む、請求項４記載の方法。 - 【請求項７】 シリコンを含む層の形成は、シリコンを
含む層の平行スパッタリングに対してシリコンターゲッ
トを用いることを含む、請求項１記載の方法。 - 【請求項８】 シリコンを含む層の形成は、下地層の露
出部分にシリコンを含む反応物を化学的に結合すること
を含む、請求項１記載の方法。 - 【請求項９】 半導体デバイス用基板のエッチング方法
において、 基板上に下地層を、下地層上に表層を形成し、 表層をパターニングして下地層を部分的に露出させ、 シリコンを含む層を下地層の露出部分上に形成し、 表層を除去して、シリコン層で被覆された部分以外の下
地層を露出させ、 下地層にマスクオープンエッチングを実行して、シリコ
ン層により画定されているパターンを基板に転写し、 下地層のパターンに従って基板をエッチングする、こと
を特徴とする方法。 - 【請求項１０】 前記表層はフォトレジストを含み、 前記パターニングは、フォトレジストを露光し、レジス
トを部分的に現像除去して下地層を部分的に露出させる
ことを含む、請求項９記載の方法。 - 【請求項１１】 前記パターニングは、約１０００Åと
約３０００Åとの間の厚みを有する表層を堆積させるこ
とを含む、請求項９記載の方法。 - 【請求項１２】 シリコンを含む層の形成は、下地層の
露出部分上にシリコンを含む材料をイオン打ち込みする
ことを含む、請求項９記載の方法。 - 【請求項１３】 前記イオン打ち込みは、イオンの侵入
深さを表層の厚みよりも浅くなるように調整することを
含む、請求項１２記載の方法。 - 【請求項１４】 前記イオン打ち込みは、下地層の露出
部分をシリル化するためのイオン入射角を調整すること
を含む、請求項１２記載の方法。 - 【請求項１５】 シリコンを含む層の形成は、シリコン
を含む層の平行スパッタリングに対してシリコンターゲ
ットを用いることを含む、請求項９記載の方法。 - 【請求項１６】 シリコンを含む層の形成は、下地層の
露出部分にシリコンを含む反応物を化学的に結合するこ
とを含む、請求項９記載の方法。 - 【請求項１７】 半導体デバイス用基板のエッチング方
法において、 基板上に反射防止レジスト材料からなる下地層を、該下
地層上に表層を形成し、 前記表層はレジスト材料を含み、 表層のレジスト材料を露光および現像することにより、
表層をパターニングして下地層を部分的に露出させ、 下地層の露出部分にシリコンイオンを打ち込むことによ
り、下地の露出部分をシリル化して下地層上にシリル化
層を形成し、 表層を除去して、シリル化層を有する部分以外の下地層
を露出させ、 エッチングガスにより下地層にマスクオープンエッチン
グを実行してシリル化層により画定されているパターン
を基板に転写し、 下地層のパターンに従って基板をエッチングする、こと
を特徴とする方法。 - 【請求項１８】 前記パターニングは、約１０００Åと
約３０００Åとの間の厚みを有する表層を堆積させるこ
とを含む、請求項１７記載の方法。 - 【請求項１９】 前記イオン打ち込みは、イオンの侵入
深さを表層の厚みよりも浅くなるように調整することを
含む、請求項１７記載の方法。 - 【請求項２０】 下地層の露出部分をシリル化するため
のイオン入射角を調整することをさらに含む、請求項１
９記載の方法。 - 【請求項２１】 シリル化は、シリコンを含む層の平行
スパッタリングに対してシリコンターゲットを用いるこ
とを含む、請求項１７記載の方法。 - 【請求項２２】 シリコンを含む層の形成は、下地層の
露出部分にシリコンを含む反応物を化学的に結合するこ
とを含む、請求項１７記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/290,319 US6316168B1 (en) | 1999-04-12 | 1999-04-12 | Top layer imaging lithography for semiconductor processing |
| US09/290319 | 1999-04-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315684A true JP2000315684A (ja) | 2000-11-14 |
Family
ID=23115463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000111181A Pending JP2000315684A (ja) | 1999-04-12 | 2000-04-12 | エッチング方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6316168B1 (ja) |
| EP (1) | EP1047118A3 (ja) |
| JP (1) | JP2000315684A (ja) |
| KR (1) | KR100662945B1 (ja) |
| CN (1) | CN1150599C (ja) |
| TW (1) | TW541591B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008072085A (ja) * | 2006-09-12 | 2008-03-27 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
| US7387869B2 (en) | 2004-05-27 | 2008-06-17 | Samsung Electronics Co., Ltd. | Method of forming pattern for semiconductor device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911061B2 (en) | 2002-09-05 | 2005-06-28 | Nuclear Filter Technology | In-line HEPA filter |
| US7253113B2 (en) * | 2003-11-13 | 2007-08-07 | Macronix International Co., Ltd. | Methods for using a silylation technique to reduce cell pitch in semiconductor devices |
| JP2008522403A (ja) * | 2004-11-30 | 2008-06-26 | フリースケール セミコンダクター インコーポレイテッド | フォトレジストパターンの形成方法 |
| US20080160459A1 (en) * | 2006-12-28 | 2008-07-03 | Benjamin Szu-Min Lin | Method of forming a pattern |
| KR100881513B1 (ko) * | 2007-05-18 | 2009-02-05 | 주식회사 동부하이텍 | 반도체 미세패턴 형성 방법 |
| US7782660B2 (en) * | 2008-03-20 | 2010-08-24 | International Business Machines Corporation | Magnetically de-coupling magnetic memory cells and bit/word lines for reducing bit selection errors |
| US8186051B2 (en) | 2008-03-28 | 2012-05-29 | Intel Corporation | Method for fabricating package substrate and die spacer layers having a ceramic backbone |
| US10522349B2 (en) | 2017-11-30 | 2019-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Anti-reflective coating by ion implantation for lithography patterning |
| US11114299B2 (en) * | 2019-07-05 | 2021-09-07 | Applied Materials, Inc. | Techniques for reducing tip to tip shorting and critical dimension variation during nanoscale patterning |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1548520A (en) * | 1976-08-27 | 1979-07-18 | Tokyo Shibaura Electric Co | Method of manufacturing a semiconductor device |
| US4661712A (en) * | 1985-05-28 | 1987-04-28 | Varian Associates, Inc. | Apparatus for scanning a high current ion beam with a constant angle of incidence |
| JPS6452142A (en) * | 1987-08-24 | 1989-02-28 | Nippon Telegraph & Telephone | Pattern forming process and silylating apparatus |
| JPH0246463A (ja) * | 1988-08-06 | 1990-02-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05205989A (ja) * | 1992-01-28 | 1993-08-13 | Hitachi Ltd | リソグラフィ法及び半導体装置の製造方法 |
| JPH05251323A (ja) * | 1992-03-04 | 1993-09-28 | Fujitsu Ltd | パターン形成方法 |
| US5576359A (en) * | 1993-07-20 | 1996-11-19 | Wako Pure Chemical Industries, Ltd. | Deep ultraviolet absorbent composition |
| JP2803999B2 (ja) * | 1993-11-10 | 1998-09-24 | 現代電子産業株式会社 | 半導体装置の微細パターン製造法 |
| KR0174316B1 (ko) * | 1994-07-05 | 1999-04-01 | 모리시다 요이치 | 미세패턴 형성방법 |
| JP2953562B2 (ja) * | 1994-07-18 | 1999-09-27 | 東京応化工業株式会社 | リソグラフィー用下地材及びそれを用いた多層レジスト材料 |
| TW388083B (en) * | 1995-02-20 | 2000-04-21 | Hitachi Ltd | Resist pattern-forming method using anti-reflective layer, resist pattern formed, and method of etching using resist pattern and product formed |
| EP0824719B1 (en) * | 1996-03-06 | 2001-12-05 | Clariant Finance (BVI) Limited | A process for obtaining a lift-off imaging profile |
| US5858621A (en) * | 1997-01-22 | 1999-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bi-layer silylation process using anti-reflective-coatings (ARC) for making distortion-free submicrometer photoresist patterns |
| US5922516A (en) * | 1997-06-04 | 1999-07-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bi-layer silylation process |
| US6013553A (en) * | 1997-07-24 | 2000-01-11 | Texas Instruments Incorporated | Zirconium and/or hafnium oxynitride gate dielectric |
| US5940697A (en) * | 1997-09-30 | 1999-08-17 | Samsung Electronics Co., Ltd. | T-gate MESFET process using dielectric film lift-off technique |
-
1999
- 1999-04-12 US US09/290,319 patent/US6316168B1/en not_active Expired - Lifetime
-
2000
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