JP2000315197A - 区分システム用の動的構成を備えたｐｃｉスロット制御装置 - Google Patents
区分システム用の動的構成を備えたｐｃｉスロット制御装置Info
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
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- Storage Device Security (AREA)
Abstract
(57)【要約】
【課題】 区分コンピュータ・システム内の１次ホスト
・ブリッジ（ＰＨＢ）内の個々のＰＣＩスロットを区分
し割り振るためのシステムを提供すること。 【解決手段】 より効率の良いシステム・リソースの割
振りを可能にし、所与の時点で１つまたは複数の区分に
１つのＰＣＩスロットを動的に割り振ることができるよ
うにする革新的なＰＨＢシステムを含む。
・ブリッジ（ＰＨＢ）内の個々のＰＣＩスロットを区分
し割り振るためのシステムを提供すること。 【解決手段】 より効率の良いシステム・リソースの割
振りを可能にし、所与の時点で１つまたは複数の区分に
１つのＰＣＩスロットを動的に割り振ることができるよ
うにする革新的なＰＨＢシステムを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にマルチプロ
セッサ・コンピュータ・システム（partitionedmultipr
ocessor system）に関し、より詳細には区分マルチプロ
セッサ・システム内のプロセッサ間のリソース割振りに
関する。より詳細には、好ましい実施の形態は、マルチ
プロセッサ・コンピュータ・システム内の個々のＰＣＩ
スロットを区分し割り振るためのシステムに関する。
セッサ・コンピュータ・システム（partitionedmultipr
ocessor system）に関し、より詳細には区分マルチプロ
セッサ・システム内のプロセッサ間のリソース割振りに
関する。より詳細には、好ましい実施の形態は、マルチ
プロセッサ・コンピュータ・システム内の個々のＰＣＩ
スロットを区分し割り振るためのシステムに関する。
【０００２】
【従来の技術】マルチプロセッサ・コンピュータ・シス
テムは、当技術分野では周知のものであり、処理タスク
を複数の異なるシステム・プロセッサ間で分割できるよ
うにすることにより、処理能力の増加を可能にする。従
来のシステムでは、各プロセッサはシステム・リソース
のすべてにアクセスすることができ、すなわち、メモリ
および入出力装置など、すべてのシステム・リソースは
すべてのシステム・プロセッサ間で共用される。通常、
システム・リソースの部品の中には、プロセッサ間で区
分できるものもある。たとえば、各プロセッサは共用メ
モリにアクセスできるようになるが、このメモリは、各
プロセッサがそれ自体の作業スペースを有するように分
割される。
テムは、当技術分野では周知のものであり、処理タスク
を複数の異なるシステム・プロセッサ間で分割できるよ
うにすることにより、処理能力の増加を可能にする。従
来のシステムでは、各プロセッサはシステム・リソース
のすべてにアクセスすることができ、すなわち、メモリ
および入出力装置など、すべてのシステム・リソースは
すべてのシステム・プロセッサ間で共用される。通常、
システム・リソースの部品の中には、プロセッサ間で区
分できるものもある。たとえば、各プロセッサは共用メ
モリにアクセスできるようになるが、このメモリは、各
プロセッサがそれ自体の作業スペースを有するように分
割される。
【０００３】より最近では、対称型マルチプロセッサ
（ＳＭＰ）システムは、複数の独立したコンピュータ・
システムとして動作するように区分されていた。たとえ
ば、８つのプロセッサを有する単一システムは、８つの
プロセッサのそれぞれ（または１つまたは複数のプロセ
ッサからなる複数のグループ）を処理目的の個別のシス
テムとして扱うように構成することも可能である。この
ような「仮想」システムのそれぞれは、それ自体のオペ
レーティング・システムのコピーを有するはずであり、
その場合、独立してタスクが割り当てられる場合もあれ
ば、１つの処理クラスタとして一緒に動作する場合もあ
り、それにより、高速処理と信頼性の向上の両方が実現
される。通常、マルチプロセッサ・システムには、シス
テム構成ならびに特定のプロセッサとの間の共用バスお
よび装置上におけるデータの経路指定を含む、システム
全体の始動および動作を管理する「サービス」プロセッ
サも存在する。
（ＳＭＰ）システムは、複数の独立したコンピュータ・
システムとして動作するように区分されていた。たとえ
ば、８つのプロセッサを有する単一システムは、８つの
プロセッサのそれぞれ（または１つまたは複数のプロセ
ッサからなる複数のグループ）を処理目的の個別のシス
テムとして扱うように構成することも可能である。この
ような「仮想」システムのそれぞれは、それ自体のオペ
レーティング・システムのコピーを有するはずであり、
その場合、独立してタスクが割り当てられる場合もあれ
ば、１つの処理クラスタとして一緒に動作する場合もあ
り、それにより、高速処理と信頼性の向上の両方が実現
される。通常、マルチプロセッサ・システムには、シス
テム構成ならびに特定のプロセッサとの間の共用バスお
よび装置上におけるデータの経路指定を含む、システム
全体の始動および動作を管理する「サービス」プロセッ
サも存在する。
【０００４】単一マルチプロセッサ・システム内の複数
の仮想システムが１つのクラスタとして動作するよう構
成されているときは、各クラスタ・ノードがマルチプロ
セッサ内の他の各ノードと通信して、定数折衝および妥
当性検査を実行し、「ハートビート」を送信し、いずれ
かのクラスタ通信技法を使用して他の定数機能を実行で
きるようにするために、ソフトウェア・サポートを用意
しなければならない。これが実施されると、全プロセッ
サのうちの１つが故障した場合、それによりそのノード
がクラスタにとって使用不能な状態になる恐れがあり、
そのノードに割り当てられたジョブは、標準のクラスタ
技法を使用して、残りのプロセッサ（ノード）間で再割
当てすることができる。
の仮想システムが１つのクラスタとして動作するよう構
成されているときは、各クラスタ・ノードがマルチプロ
セッサ内の他の各ノードと通信して、定数折衝および妥
当性検査を実行し、「ハートビート」を送信し、いずれ
かのクラスタ通信技法を使用して他の定数機能を実行で
きるようにするために、ソフトウェア・サポートを用意
しなければならない。これが実施されると、全プロセッ
サのうちの１つが故障した場合、それによりそのノード
がクラスタにとって使用不能な状態になる恐れがあり、
そのノードに割り当てられたジョブは、標準のクラスタ
技法を使用して、残りのプロセッサ（ノード）間で再割
当てすることができる。
【０００５】通常、１つのマルチプロセッサ・システム
が複数の仮想システムに分割されると、それぞれの仮想
システムはそれ自体のオペレーティング・システムのコ
ピーを有し、各仮想システムに同じオペレーティング・
システムが使用される。各プロセッサは同じオペレーテ
ィング・システムを実行するので、プロセッサ間のリソ
ース割振りを実現することは比較的容易なことである。
が複数の仮想システムに分割されると、それぞれの仮想
システムはそれ自体のオペレーティング・システムのコ
ピーを有し、各仮想システムに同じオペレーティング・
システムが使用される。各プロセッサは同じオペレーテ
ィング・システムを実行するので、プロセッサ間のリソ
ース割振りを実現することは比較的容易なことである。
【０００６】しかし、現在は、複数の仮想システム間で
複数のオペレーティング・システムを実行できる能力を
求める市場の要求が存在する。たとえば、ユーザは、あ
る区分でＵＮＩＸ（登録商標）変形オペレーティング・
システム実行し、第２の区分で「Ｗｉｎｄｏｗｓ（登録
商標）」ベースのオペレーティング・システムを実行し
たいと希望する場合がある。この必要性はリソース割振
りに関連する特定の問題を提起する。すなわち、マルチ
プロセッサ・システム内の区分間のメモリ分割は一般に
ハードウェアでサポートされるが、周辺コンポーネント
相互接続（ＰＣＩ）スロットなどの他のリソースの割振
りはオペレーティング・システムによって管理される。
複数の区分はそれぞれ異なるオペレーティング・システ
ムを実行している可能性があるので、システム・リソー
スを割り振るための手段であって、オペレーティング・
システムに基づかないものが必要になる。特に、ＰＣＩ
スロットなどのシステム・リソースをマルチプロセッサ
・コンピュータ・システム内の複数区分間で割り振るこ
とができるようにする、オペレーティング・システム独
立ソリューションが必要になる。
複数のオペレーティング・システムを実行できる能力を
求める市場の要求が存在する。たとえば、ユーザは、あ
る区分でＵＮＩＸ（登録商標）変形オペレーティング・
システム実行し、第２の区分で「Ｗｉｎｄｏｗｓ（登録
商標）」ベースのオペレーティング・システムを実行し
たいと希望する場合がある。この必要性はリソース割振
りに関連する特定の問題を提起する。すなわち、マルチ
プロセッサ・システム内の区分間のメモリ分割は一般に
ハードウェアでサポートされるが、周辺コンポーネント
相互接続（ＰＣＩ）スロットなどの他のリソースの割振
りはオペレーティング・システムによって管理される。
複数の区分はそれぞれ異なるオペレーティング・システ
ムを実行している可能性があるので、システム・リソー
スを割り振るための手段であって、オペレーティング・
システムに基づかないものが必要になる。特に、ＰＣＩ
スロットなどのシステム・リソースをマルチプロセッサ
・コンピュータ・システム内の複数区分間で割り振るこ
とができるようにする、オペレーティング・システム独
立ソリューションが必要になる。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
一目的は、マルチプロセッサ・コンピュータ・システム
の操作のためのシステムを提供することにある。
一目的は、マルチプロセッサ・コンピュータ・システム
の操作のためのシステムを提供することにある。
【０００８】本発明の他の目的は、マルチプロセッサ・
コンピュータ・システム内のリソース割振りの改善のた
めのシステムを提供することにある。
コンピュータ・システム内のリソース割振りの改善のた
めのシステムを提供することにある。
【０００９】本発明のさらに他の目的は、マルチプロセ
ッサ・コンピュータ・システム内の個々のＰＣＩスロッ
トを区分し割り振るためのシステムを提供することにあ
る。
ッサ・コンピュータ・システム内の個々のＰＣＩスロッ
トを区分し割り振るためのシステムを提供することにあ
る。
【００１０】
【課題を解決するための手段】上記の目的は以下に説明
するように達成される。区分コンピュータ・システム内
の１次ホスト・ブリッジ（ＰＨＢ）内の個々のＰＣＩス
ロットを区分し割り振るためのシステムを提供する。よ
り効率の良いシステム・リソースの割振りを可能にし、
所与の時点で１つまたは複数の区分に１つのＰＣＩスロ
ットを動的に割り振ることができるようにする革新的な
ＰＨＢシステムを含む。
するように達成される。区分コンピュータ・システム内
の１次ホスト・ブリッジ（ＰＨＢ）内の個々のＰＣＩス
ロットを区分し割り振るためのシステムを提供する。よ
り効率の良いシステム・リソースの割振りを可能にし、
所与の時点で１つまたは複数の区分に１つのＰＣＩスロ
ットを動的に割り振ることができるようにする革新的な
ＰＨＢシステムを含む。
【００１１】
【発明の実施の形態】次に添付図面、特に図１に関連し
て説明すると、本発明の好ましい一実施の形態を実現可
能なデータ処理システムのブロック図が示されている。
データ処理システム１００は、たとえば、ニューヨーク
州アーモンクのインターナショナル・ビジネス・マシン
・コーポレイション（International Business Machine
s Corporation）から入手可能なパーソナル・コンピュ
ータのデスクトップ・モデルの１つにすることができ
る。データ処理システム１００はプロセッサ１０１およ
び１０２を含み、このプロセッサは例示的な実施の形態
ではそれぞれレベル２（Ｌ２）キャッシュ１０３および
１０４に接続され、そのキャッシュはシステム・バス１
０６に接続される。
て説明すると、本発明の好ましい一実施の形態を実現可
能なデータ処理システムのブロック図が示されている。
データ処理システム１００は、たとえば、ニューヨーク
州アーモンクのインターナショナル・ビジネス・マシン
・コーポレイション（International Business Machine
s Corporation）から入手可能なパーソナル・コンピュ
ータのデスクトップ・モデルの１つにすることができ
る。データ処理システム１００はプロセッサ１０１およ
び１０２を含み、このプロセッサは例示的な実施の形態
ではそれぞれレベル２（Ｌ２）キャッシュ１０３および
１０４に接続され、そのキャッシュはシステム・バス１
０６に接続される。
【００１２】また、システム・バス１０６にはシステム
・メモリ１０８および１次ホスト・ブリッジ（ＰＨＢ）
１２２も接続される。ＰＨＢ１２２は入出力バス１１２
をシステム・バス１０６に結合し、一方のバスからもう
一方へデータ・トランザクションを中継するかまたは伝
送するかあるいはその両方を行う。例示的な実施の形態
では、データ処理システム１００は入出力バス１１２に
接続されたグラフィック・アダプタ１１８を含み、ディ
スプレイ１２０用のユーザ・インタフェース情報を受け
取る。ハード・ディスク・ドライブにすることができる
不揮発性記憶装置１１４や、従来のマウス、トラックボ
ールなどを含むことができるキーボード／ポインティン
グ・デバイス１１６などの周辺装置は、業界標準アーキ
テクチャ（ＩＳＡ）ブリッジ１２１を介して入出力バス
１１２に接続される。また、ＰＨＢ１２２は入出力バス
１１２を介してＰＣＩスロット１２４にも接続される。
・メモリ１０８および１次ホスト・ブリッジ（ＰＨＢ）
１２２も接続される。ＰＨＢ１２２は入出力バス１１２
をシステム・バス１０６に結合し、一方のバスからもう
一方へデータ・トランザクションを中継するかまたは伝
送するかあるいはその両方を行う。例示的な実施の形態
では、データ処理システム１００は入出力バス１１２に
接続されたグラフィック・アダプタ１１８を含み、ディ
スプレイ１２０用のユーザ・インタフェース情報を受け
取る。ハード・ディスク・ドライブにすることができる
不揮発性記憶装置１１４や、従来のマウス、トラックボ
ールなどを含むことができるキーボード／ポインティン
グ・デバイス１１６などの周辺装置は、業界標準アーキ
テクチャ（ＩＳＡ）ブリッジ１２１を介して入出力バス
１１２に接続される。また、ＰＨＢ１２２は入出力バス
１１２を介してＰＣＩスロット１２４にも接続される。
【００１３】図１に示す例示的な実施の形態は単に本発
明を説明する目的で示したものであり、当業者であれ
ば、形式と機能の両面で多数の変形形態が可能であるこ
とが分かるだろう。たとえば、データ処理システム１０
０は、コンパクト・ディスク読取り専用メモリ（ＣＤ−
ＲＯＭ）またはディジタル・ビデオ・ディスク（ＤＶ
Ｄ）ドライブ、サウンド・カードおよびオーディオ・ス
ピーカ、その他の多数の任意選択構成部品も含むことも
できるだろう。このような変形形態はいずれも、本発明
の精神および範囲内に該当すると思われる。データ処理
システム１００および以下の例示的な区分コンピュータ
・システムは、単に説明のための例として示すものであ
り、アーキテクチャ上の制限を暗示するためのものでは
ない。
明を説明する目的で示したものであり、当業者であれ
ば、形式と機能の両面で多数の変形形態が可能であるこ
とが分かるだろう。たとえば、データ処理システム１０
０は、コンパクト・ディスク読取り専用メモリ（ＣＤ−
ＲＯＭ）またはディジタル・ビデオ・ディスク（ＤＶ
Ｄ）ドライブ、サウンド・カードおよびオーディオ・ス
ピーカ、その他の多数の任意選択構成部品も含むことも
できるだろう。このような変形形態はいずれも、本発明
の精神および範囲内に該当すると思われる。データ処理
システム１００および以下の例示的な区分コンピュータ
・システムは、単に説明のための例として示すものであ
り、アーキテクチャ上の制限を暗示するためのものでは
ない。
【００１４】図２を参照すると、本発明の好ましい実施
の形態による区分コンピュータ・システムの高レベル・
ブロック図が示されている。この図には、３つのマイク
ロプロセッサ（ｕＰ）２０４〜２０６と、５つのＰＣＩ
スロット２０８〜２１２とを有するコンピュータ・シス
テム２００が示されている。ＰＣＩサブシステム２０７
は、５つのＰＣＩスロットと、ＰＣＩホスト・ブリッジ
（ＰＨＢ）２０１からなる。この図では、システムは２
つの区分に分割され、区分２０７は、マイクロプロセッ
サ２０４および２０５と、ＰＣＩスロット２０８および
２０９と、ＰＨＢ２０１とを含む。また、区分２０３
は、マイクロプロセッサ２０６と、ＰＣＩスロット２１
０〜２１２と、ＰＨＢ２０１とを含む。ただし、どちら
の区分も同じＰＨＢを共用し、それがＰＣＩスロットの
区分を制御することに留意されたい。
の形態による区分コンピュータ・システムの高レベル・
ブロック図が示されている。この図には、３つのマイク
ロプロセッサ（ｕＰ）２０４〜２０６と、５つのＰＣＩ
スロット２０８〜２１２とを有するコンピュータ・シス
テム２００が示されている。ＰＣＩサブシステム２０７
は、５つのＰＣＩスロットと、ＰＣＩホスト・ブリッジ
（ＰＨＢ）２０１からなる。この図では、システムは２
つの区分に分割され、区分２０７は、マイクロプロセッ
サ２０４および２０５と、ＰＣＩスロット２０８および
２０９と、ＰＨＢ２０１とを含む。また、区分２０３
は、マイクロプロセッサ２０６と、ＰＣＩスロット２１
０〜２１２と、ＰＨＢ２０１とを含む。ただし、どちら
の区分も同じＰＨＢを共用し、それがＰＣＩスロットの
区分を制御することに留意されたい。
【００１５】次に図３を参照すると、本発明の好ましい
実施の形態による８プロセッサ区分可能コンピュータ・
システムのより詳細なブロック図が示されている。この
図には、アドレス・バス３２３、３２５とデータ・バス
３２４、３２６のクロスバーを介してプロセッサ３０１
〜３０８に接続されたアドレス・コントローラ３２１と
データ・コントローラ３２２とを含むコア・チップセッ
ト３２０を使用して、８つのプロセッサ３０１〜３０８
が対称型マルチプロセッサ構成に接続された状態で示さ
れている。この好ましい実施の形態では、これらのプロ
セッサはIntel（Ｒ）のPentium II（Ｒ）クラスのプロ
セッサである。
実施の形態による８プロセッサ区分可能コンピュータ・
システムのより詳細なブロック図が示されている。この
図には、アドレス・バス３２３、３２５とデータ・バス
３２４、３２６のクロスバーを介してプロセッサ３０１
〜３０８に接続されたアドレス・コントローラ３２１と
データ・コントローラ３２２とを含むコア・チップセッ
ト３２０を使用して、８つのプロセッサ３０１〜３０８
が対称型マルチプロセッサ構成に接続された状態で示さ
れている。この好ましい実施の形態では、これらのプロ
セッサはIntel（Ｒ）のPentium II（Ｒ）クラスのプロ
セッサである。
【００１６】コア論理回路３２０は、各プロセッサのフ
ロント・サイド・バスとメモリ・サブシステム３３０、
３３１および入出力バス３５０とのインタフェースを取
り、その入出力バスはアドレス・バス３２７とデータ・
バス３２８とを含む。また、コア論理回路は、任意の２
つのプロセッサのバス間のスヌープ・トランザクション
の量を制限するように設計されたスヌープ・フィルタ３
２９を含む。中央メモリ・サブシステム３３０、３３１
は、独立して同時にアドレス指定できる２つの個別部分
として示されている。
ロント・サイド・バスとメモリ・サブシステム３３０、
３３１および入出力バス３５０とのインタフェースを取
り、その入出力バスはアドレス・バス３２７とデータ・
バス３２８とを含む。また、コア論理回路は、任意の２
つのプロセッサのバス間のスヌープ・トランザクション
の量を制限するように設計されたスヌープ・フィルタ３
２９を含む。中央メモリ・サブシステム３３０、３３１
は、独立して同時にアドレス指定できる２つの個別部分
として示されている。
【００１７】入出力バス３５０は、拡張が容易なハイ・
パフォーマンス・システムをサポートするために、多数
のＰＣＩスロット３１４〜３１７を付加する能力を提供
する。最高４つのＰＣＩホスト・ブリッジ３１０〜３１
３がサポートされ、そのいずれも対等ＰＣＩバス・セグ
メントとのインタフェースを取る。
パフォーマンス・システムをサポートするために、多数
のＰＣＩスロット３１４〜３１７を付加する能力を提供
する。最高４つのＰＣＩホスト・ブリッジ３１０〜３１
３がサポートされ、そのいずれも対等ＰＣＩバス・セグ
メントとのインタフェースを取る。
【００１８】好ましい実施の形態では、すべてのＰＣＩ
スロットはホットプラグ能力を有する。ＰＣＩホット・
プラグ御論理回路と区分制御論理回路をＰＨＢ３１０〜
３１３に統合することにより、好ましい実施の形態では
ＦＥＴである外部分離回路を使用して、きめの細かい入
出力区分を実現するためにトランザクションごとにＰＣ
Ｉスロットを分離することができる。各区分は、システ
ム・プロセッサのうちの１つないし全部と、ＰＩＣスロ
ットのうちの０個ないし全部を所有することができる。
スロットはホットプラグ能力を有する。ＰＣＩホット・
プラグ御論理回路と区分制御論理回路をＰＨＢ３１０〜
３１３に統合することにより、好ましい実施の形態では
ＦＥＴである外部分離回路を使用して、きめの細かい入
出力区分を実現するためにトランザクションごとにＰＣ
Ｉスロットを分離することができる。各区分は、システ
ム・プロセッサのうちの１つないし全部と、ＰＩＣスロ
ットのうちの０個ないし全部を所有することができる。
【００１９】また、この図には、ＰＨＢ３１０を介して
接続された様々な入出力装置も示されている。これら
は、ＳＣＳＩコントローラ３４０と、ＬＡＮ接続３４１
と、グラフィック・アダプタ３４２とを含む。ＩＳＡブ
リッジ３４３は任意のレガシー入出力装置３４４を接続
するために使用され、その入出力装置は、とりわけ、キ
ーボード、マウス、シリアル・ポート、パラレル・ポー
ト、オーディオ装置、フロッピー（登録商標）・ドライ
ブ、ＣＤＲＯＭ、リアルタイム・クロックを含むことが
できる。
接続された様々な入出力装置も示されている。これら
は、ＳＣＳＩコントローラ３４０と、ＬＡＮ接続３４１
と、グラフィック・アダプタ３４２とを含む。ＩＳＡブ
リッジ３４３は任意のレガシー入出力装置３４４を接続
するために使用され、その入出力装置は、とりわけ、キ
ーボード、マウス、シリアル・ポート、パラレル・ポー
ト、オーディオ装置、フロッピー（登録商標）・ドライ
ブ、ＣＤＲＯＭ、リアルタイム・クロックを含むことが
できる。
【００２０】図４ないし図６を参照すると、本発明の好
ましい一実施の形態によるスロットごとのＰＣＩ区分の
ための能力を提供する改良されたＰＣＩホスト・ブリッ
ジが示されている。
ましい一実施の形態によるスロットごとのＰＣＩ区分の
ための能力を提供する改良されたＰＣＩホスト・ブリッ
ジが示されている。
【００２１】ＰＨＢ４００は、いずれかの方向に同時に
発生するアウトバウンド・トランザクションとインバウ
ンド・トランザクションのための別々の要求待ち行列を
提供する。アウトバウンド・トランザクションは入出力
バス４０１上のエージェントによって開始され、（８つ
のプロセッサのうちの１つの代表としての）コア論理回
路またはピアツーピアの応用例でＰＣＩメモリ・トラン
ザクションを転送するもう１つのＰＨＢのいずれかから
のものであることを意味する。インバウンド・トランザ
クションはＰＣＩバス４０３上のエージェントによって
開始され、システム・メモリに向けられるかまたはもう
１つのＰＨＢの後ろにある対等ＰＣＩバス・セグメント
上のＰＣＩメモリに向けられる。数ある重要な特徴のう
ち、ＰＨＢは、そのバス・セグメント上のすべてのイニ
シエータ・エージェントのためのＰＣＩアービトレーシ
ョン、ホット・プラグＰＣＩ生挿入／除去のサポート、
ＰＣＩスロット区分を実現する。
発生するアウトバウンド・トランザクションとインバウ
ンド・トランザクションのための別々の要求待ち行列を
提供する。アウトバウンド・トランザクションは入出力
バス４０１上のエージェントによって開始され、（８つ
のプロセッサのうちの１つの代表としての）コア論理回
路またはピアツーピアの応用例でＰＣＩメモリ・トラン
ザクションを転送するもう１つのＰＨＢのいずれかから
のものであることを意味する。インバウンド・トランザ
クションはＰＣＩバス４０３上のエージェントによって
開始され、システム・メモリに向けられるかまたはもう
１つのＰＨＢの後ろにある対等ＰＣＩバス・セグメント
上のＰＣＩメモリに向けられる。数ある重要な特徴のう
ち、ＰＨＢは、そのバス・セグメント上のすべてのイニ
シエータ・エージェントのためのＰＣＩアービトレーシ
ョン、ホット・プラグＰＣＩ生挿入／除去のサポート、
ＰＣＩスロット区分を実現する。
【００２２】ＰＨＢは、入出力バスから開始されたアウ
トバウンド・トランザクションに関する通知済み書込み
および据置き応答と、ＰＣＩバスから開始されたインバ
ウンド・トランザクションに関する通知済み書込みおよ
び据置き応答を実現する。アウトバウンド・メモリ書込
みは必ず通知され、入出力書込みは任意選択で通知され
るかまたは据え置かれ、入出力読取りとメモリ読取りは
ともに据置き応答を呼び出す。据置き応答は、トランザ
クションがプロセッサの適正順序待ち行列から除去され
て、据置きトランザクション待ち行列に入れられ、その
トランザクションが後で完了されることをプロセッサに
通知することを意味する。ＰＨＢ４００は、据置きトラ
ンザクションをそのアウトバウンド要求待ち行列４２６
に入れ、読取りまたは書込みトランザクションがＰＣＩ
バス上で完了したときに、ＰＨＢは、そのトランザクシ
ョンが完了したという据置き応答を開始プロセッサに配
送することになる。インバウンド・メモリ書込みは必ず
通知され、メモリ読取りは遅延される。インバウンド読
取りに関する遅延トランザクションは、ＰＨＢがそのＰ
ＣＩインバウンド・バッファ４２９内にトランザクショ
ンを入れ、再試行によってＰＣＩ開始トランザクション
を終了することを意味する。トランザクションは、読取
りデータに関する入出力バス４０１に転送され、ＰＩＣ
トランザクションが再試行されるまでインバウンド要求
待ち行列４２８に入れられる。トランザクションが再試
行されると、ＰＨＢはデータによってトランザクション
を完成する。
トバウンド・トランザクションに関する通知済み書込み
および据置き応答と、ＰＣＩバスから開始されたインバ
ウンド・トランザクションに関する通知済み書込みおよ
び据置き応答を実現する。アウトバウンド・メモリ書込
みは必ず通知され、入出力書込みは任意選択で通知され
るかまたは据え置かれ、入出力読取りとメモリ読取りは
ともに据置き応答を呼び出す。据置き応答は、トランザ
クションがプロセッサの適正順序待ち行列から除去され
て、据置きトランザクション待ち行列に入れられ、その
トランザクションが後で完了されることをプロセッサに
通知することを意味する。ＰＨＢ４００は、据置きトラ
ンザクションをそのアウトバウンド要求待ち行列４２６
に入れ、読取りまたは書込みトランザクションがＰＣＩ
バス上で完了したときに、ＰＨＢは、そのトランザクシ
ョンが完了したという据置き応答を開始プロセッサに配
送することになる。インバウンド・メモリ書込みは必ず
通知され、メモリ読取りは遅延される。インバウンド読
取りに関する遅延トランザクションは、ＰＨＢがそのＰ
ＣＩインバウンド・バッファ４２９内にトランザクショ
ンを入れ、再試行によってＰＣＩ開始トランザクション
を終了することを意味する。トランザクションは、読取
りデータに関する入出力バス４０１に転送され、ＰＩＣ
トランザクションが再試行されるまでインバウンド要求
待ち行列４２８に入れられる。トランザクションが再試
行されると、ＰＨＢはデータによってトランザクション
を完成する。
【００２３】入出力バス・トランザクション ８つのシステム・プロセッサのうちの１つから開始され
た入出力バス・トランザクションは、リソース・アドレ
ス（入出力またはメモリ）と、バス・トランザクション
・タイプ情報と、イニシエータ区分ＩＤという側波帯信
号４５０とを含むことになる。このような側波帯信号
は、フロント・サイド・バス上のどのプロセッサがＰＣ
Ｉをターゲットとするトランザクションを開始したかに
基づいて、コア論理回路内で生成され、そのイニシエー
タがメンバになる区分をＰＨＢ４００に対して識別す
る。エージェントを要求するフロント・サイド・バス
（ＦＳＢ）は分散回転優先順位バス・アービトレーショ
ン方式を使用するが、この方式はすべてのフロント・サ
イド・バス・トランザクションのイニシエータを識別す
るためにたどるものである。各プロセッサには、その区
分ＩＤによって定義された区分が割り当てられる。この
区分ＩＤは、側波帯信号の生成をサポートするためにコ
ア論理回路に組み込まれた新しいプログラム可能レジス
タ・ファイルであり、その信号により本発明の革新的な
区分技法が可能になる。
た入出力バス・トランザクションは、リソース・アドレ
ス（入出力またはメモリ）と、バス・トランザクション
・タイプ情報と、イニシエータ区分ＩＤという側波帯信
号４５０とを含むことになる。このような側波帯信号
は、フロント・サイド・バス上のどのプロセッサがＰＣ
Ｉをターゲットとするトランザクションを開始したかに
基づいて、コア論理回路内で生成され、そのイニシエー
タがメンバになる区分をＰＨＢ４００に対して識別す
る。エージェントを要求するフロント・サイド・バス
（ＦＳＢ）は分散回転優先順位バス・アービトレーショ
ン方式を使用するが、この方式はすべてのフロント・サ
イド・バス・トランザクションのイニシエータを識別す
るためにたどるものである。各プロセッサには、その区
分ＩＤによって定義された区分が割り当てられる。この
区分ＩＤは、側波帯信号の生成をサポートするためにコ
ア論理回路に組み込まれた新しいプログラム可能レジス
タ・ファイルであり、その信号により本発明の革新的な
区分技法が可能になる。
【００２４】区分ＩＤレジスタ・ファイルは、システム
初期設定時またはその前に構成されるが、動作中に変更
することもできる。コア論理回路は、通常のトランザク
ションとともに、生成したイニシエータ区分ＩＤ側波帯
信号を入出力バス上に連結することになる。
初期設定時またはその前に構成されるが、動作中に変更
することもできる。コア論理回路は、通常のトランザク
ションとともに、生成したイニシエータ区分ＩＤ側波帯
信号を入出力バス上に連結することになる。
【００２５】ＰＨＢ４００は、その対等ＰＣＩバス・セ
グメント上のどのＰＣＩスロット・リソースをターゲッ
ト区分のメンバとして使用可能にしなければならないか
を決定するために、入出力バス・トランザクションによ
ってイニシエータ区分ＩＤ側波帯信号を受信する。ＰＨ
Ｂは、そのＰＩＣ構成スペースの一部として、ＰＣＩス
ロット区分記述子を含み、それは次のプログラム可能情
報を含み、システム初期設定時またはその前に構成され
る。
グメント上のどのＰＣＩスロット・リソースをターゲッ
ト区分のメンバとして使用可能にしなければならないか
を決定するために、入出力バス・トランザクションによ
ってイニシエータ区分ＩＤ側波帯信号を受信する。ＰＨ
Ｂは、そのＰＩＣ構成スペースの一部として、ＰＣＩス
ロット区分記述子を含み、それは次のプログラム可能情
報を含み、システム初期設定時またはその前に構成され
る。
【００２６】ＰＣＩスロット用のターゲット区分ＩＤ ターゲット区分ＩＤは０〜「ｎ」個の区分をサポート
し、「ｎ」はシステム内でサポートされるプロセッサの
数である。各区分には、ＰＣＩスロットのいずれも割り
当てないかまたはそのすべてを割り当てることができ
る。１つのＰＣＩスロットとそのターゲット・リソース
のすべてには、所与の時点で１つまたは複数の区分を動
的に割り当てることができる。
し、「ｎ」はシステム内でサポートされるプロセッサの
数である。各区分には、ＰＣＩスロットのいずれも割り
当てないかまたはそのすべてを割り当てることができ
る。１つのＰＣＩスロットとそのターゲット・リソース
のすべてには、所与の時点で１つまたは複数の区分を動
的に割り当てることができる。
【００２７】ＰＣＩスロット用の入出力およびメモリ・
アドレス・リソース・デコード・レンジ・レジスタ ＰＨＢは、これらのレンジ・レジスタを使用して、ＰＣ
Ｉスロットによってトランザクション・ターゲットとし
て請求されたアドレス・リソースを肯定的にデコードす
る。レンジ・レジスタの各セットは、開始（基底）アド
レスと終了アドレスとを含むことになるだろう。入出力
レジスタはシステム・アドレス・マップからの２５６バ
イトの割当て可能範囲という最低限の細分性をサポート
し、メモリ・レジスタはシステム・アドレス・マップか
らの１ＭＢの割当て可能範囲という最低限の細分性をサ
ポートすることになるだろう。ＰＣＩスロットごとにサ
ポートされる不連続アドレス・リソースの数としては、
最低２つの入出力レンジ・レジスタと２つのメモリ・レ
ンジ・レジスタとの対を必要とする。特定の入出力区分
をターゲットとし、入出力バス上で開始されたトランザ
クションをＰＨＢが受け入れるようにするため、これら
のレジスタは肯定的なデコーディングのために使用され
る。
アドレス・リソース・デコード・レンジ・レジスタ ＰＨＢは、これらのレンジ・レジスタを使用して、ＰＣ
Ｉスロットによってトランザクション・ターゲットとし
て請求されたアドレス・リソースを肯定的にデコードす
る。レンジ・レジスタの各セットは、開始（基底）アド
レスと終了アドレスとを含むことになるだろう。入出力
レジスタはシステム・アドレス・マップからの２５６バ
イトの割当て可能範囲という最低限の細分性をサポート
し、メモリ・レジスタはシステム・アドレス・マップか
らの１ＭＢの割当て可能範囲という最低限の細分性をサ
ポートすることになるだろう。ＰＣＩスロットごとにサ
ポートされる不連続アドレス・リソースの数としては、
最低２つの入出力レンジ・レジスタと２つのメモリ・レ
ンジ・レジスタとの対を必要とする。特定の入出力区分
をターゲットとし、入出力バス上で開始されたトランザ
クションをＰＨＢが受け入れるようにするため、これら
のレジスタは肯定的なデコーディングのために使用され
る。
【００２８】ＰＨＢが入出力バス開始アウトバンド・ト
ランザクションに関するターゲットとして肯定的に受け
入れ、応答する前に、以下の条件が発生しなければなら
ない。以下の条件は、アウトバウンド・トランザクショ
ン用の肯定区分応答（ＰＰＲ）として参照される。 １．現行トランザクション用の入出力バス・イニシエー
タ区分ＩＤ側波帯は、ＰＨＢによってサポートされるタ
ーゲット区分ＩＤの１つと一致しなければならない。 ２．入出力バス・トランザクション・リソース・アドレ
ス（入出力またはメモリ）は、一致するターゲット区分
に関連する肯定的にデコードされたリソース・ターゲッ
トのアドレス範囲内に該当しなければならない。
ランザクションに関するターゲットとして肯定的に受け
入れ、応答する前に、以下の条件が発生しなければなら
ない。以下の条件は、アウトバウンド・トランザクショ
ン用の肯定区分応答（ＰＰＲ）として参照される。 １．現行トランザクション用の入出力バス・イニシエー
タ区分ＩＤ側波帯は、ＰＨＢによってサポートされるタ
ーゲット区分ＩＤの１つと一致しなければならない。 ２．入出力バス・トランザクション・リソース・アドレ
ス（入出力またはメモリ）は、一致するターゲット区分
に関連する肯定的にデコードされたリソース・ターゲッ
トのアドレス範囲内に該当しなければならない。
【００２９】肯定区分応答に関して上記の条件の１つが
満たされない場合、ＰＨＢは、入出力バス・トランザク
ションを無視し、入出力バス上に常駐する他のＰＨＢが
所期のターゲットであると想定することになる。コア論
理回路は、ソフトウェアまたはハードウェアが故障し、
それが応答をまったく受信しない場合にバス・トランザ
クション・ウォッチドッグ・タイマを実現するための要
件を有する。バス・トランザクション・タイムアウトな
どの場合、コア論理回路は、フロント・サイド・バス上
の開始プロセッサにターゲット打切りハード障害応答を
返送することになるだろう。
満たされない場合、ＰＨＢは、入出力バス・トランザク
ションを無視し、入出力バス上に常駐する他のＰＨＢが
所期のターゲットであると想定することになる。コア論
理回路は、ソフトウェアまたはハードウェアが故障し、
それが応答をまったく受信しない場合にバス・トランザ
クション・ウォッチドッグ・タイマを実現するための要
件を有する。バス・トランザクション・タイムアウトな
どの場合、コア論理回路は、フロント・サイド・バス上
の開始プロセッサにターゲット打切りハード障害応答を
返送することになるだろう。
【００３０】図４に関連して、肯定区分応答を伴うアウ
トバウンド入出力バス開始トランザクションの場合にＰ
ＨＢから出される様々な応答について以下に要約する。
トバウンド入出力バス開始トランザクションの場合にＰ
ＨＢから出される様々な応答について以下に要約する。
【００３１】アウトバウンド・メモリ書込み メモリ書込みは、アウトバウンド要求待ち行列４２６で
通知され、ある項目が使用可能になるとＰＣＩアウトバ
ウンド・バッファ４２７に移動される。トランザクショ
ンは、この時点でアウトバウンド要求待ち行列４２６か
ら除去される。ＰＣＩイニシエータ／ターゲット制御論
理回路４２５は、トランザクションがＰＣＩアービタ４
２１を介してＰＣＩアウトバウンド・バッファ４２７に
入れられたときにＰＣＩバスの所有権を要求し、また、
どのＰＣＩスロット・リソースがこの区分のメンバであ
るかを判定し、それぞれの対応するＰＣＩスロット（複
数も可）を使用可能にするために、ＰＣＩアウトバウン
ド・イニシエータ区分ＩＤを区分制御論理回路４２３に
転送する。同じＰＣＩバス上の区分内のすべてのスロッ
トは使用可能になる。というのは、一部の装置は、所期
のターゲットにならない可能性があるが、そのコンテキ
ストのシャドーイングを行うために特定の装置に関する
トランザクションをスヌープするために必要になる可能
性がある。ＰＣＩ区分制御論理回路４２３は、ＰＣＩア
ウトバウンド・イニシエータ区分ＩＤと、ＰＨＢのＰＣ
Ｉ対等バス・セグメントに付加された各ＰＣＩスロット
用のターゲット区分ＩＤとを比較する。ＰＣＩアービト
レーションのためにいかなるサイクルも浪費されず、ア
ービタは現行トランザクション中に次の所有者にバスを
授与するが、ＰＣＩバスがアイドル状態であることをそ
れが検出するまで所有権を取得しなくなる。
通知され、ある項目が使用可能になるとＰＣＩアウトバ
ウンド・バッファ４２７に移動される。トランザクショ
ンは、この時点でアウトバウンド要求待ち行列４２６か
ら除去される。ＰＣＩイニシエータ／ターゲット制御論
理回路４２５は、トランザクションがＰＣＩアービタ４
２１を介してＰＣＩアウトバウンド・バッファ４２７に
入れられたときにＰＣＩバスの所有権を要求し、また、
どのＰＣＩスロット・リソースがこの区分のメンバであ
るかを判定し、それぞれの対応するＰＣＩスロット（複
数も可）を使用可能にするために、ＰＣＩアウトバウン
ド・イニシエータ区分ＩＤを区分制御論理回路４２３に
転送する。同じＰＣＩバス上の区分内のすべてのスロッ
トは使用可能になる。というのは、一部の装置は、所期
のターゲットにならない可能性があるが、そのコンテキ
ストのシャドーイングを行うために特定の装置に関する
トランザクションをスヌープするために必要になる可能
性がある。ＰＣＩ区分制御論理回路４２３は、ＰＣＩア
ウトバウンド・イニシエータ区分ＩＤと、ＰＨＢのＰＣ
Ｉ対等バス・セグメントに付加された各ＰＣＩスロット
用のターゲット区分ＩＤとを比較する。ＰＣＩアービト
レーションのためにいかなるサイクルも浪費されず、ア
ービタは現行トランザクション中に次の所有者にバスを
授与するが、ＰＣＩバスがアイドル状態であることをそ
れが検出するまで所有権を取得しなくなる。
【００３２】現時点で好ましい実施の形態では、ＰＣＩ
バスは、高速バックツーバック・トランザクションを実
行するために、競合がまったく発生しないことを保証で
きる場合、トランザクション間に最低限１つのアイドル
・バス状態を必要とすることに留意されたい。ＰＣＩ規
格によって定義される高速バックツーバック・トランザ
クションとしては２つのタイプがあり、第１のタイプ
は、現行トランザクション用のマスタのターゲットが直
前の書込みトランザクションのターゲットと同じである
ときに実施され、第２のタイプでは、高速バックツーバ
ック可能ターゲットがターゲット応答信号上でいっさい
競合しないことを保証することが必要になる。ＰＣＩ規
格では、この第２のメカニズムがＰＣＩコマンド・レジ
スタ内の構成ビットのみによってサポート可能であるこ
とが必要である。現時点で好ましい実施の形態では、第
２のメカニズムは決して使用可能にならないが、同じ装
置に対する第１のメカニズムの高速バックツーバック・
トランザクションをサポートできることが必要である。
バスは、高速バックツーバック・トランザクションを実
行するために、競合がまったく発生しないことを保証で
きる場合、トランザクション間に最低限１つのアイドル
・バス状態を必要とすることに留意されたい。ＰＣＩ規
格によって定義される高速バックツーバック・トランザ
クションとしては２つのタイプがあり、第１のタイプ
は、現行トランザクション用のマスタのターゲットが直
前の書込みトランザクションのターゲットと同じである
ときに実施され、第２のタイプでは、高速バックツーバ
ック可能ターゲットがターゲット応答信号上でいっさい
競合しないことを保証することが必要になる。ＰＣＩ規
格では、この第２のメカニズムがＰＣＩコマンド・レジ
スタ内の構成ビットのみによってサポート可能であるこ
とが必要である。現時点で好ましい実施の形態では、第
２のメカニズムは決して使用可能にならないが、同じ装
置に対する第１のメカニズムの高速バックツーバック・
トランザクションをサポートできることが必要である。
【００３３】ＰＣＩアイドル・クロックは、あるＰＣＩ
エージェントが信号の励起を停止し、他のエージェント
がその信号の励起を開始するときに競合を避けるための
ターンアラウンド・サイクルとして必要になる。好まし
い実施の形態では、すべてのバス・トランザクション間
でアイドル・バス・クロックを必要とする。というの
は、同じ対等ＰＣＩバス・セグメントのスロットのきめ
細かいＰＣＩ区分を実現するために、ＦＥＴ分離スイッ
チ４１０〜４１４がこのターンアラウンド・サイクル中
に使用可能／使用不能になるからである。区分制御論理
回路４２３は、トランザクションごとにどのＰＣＩスロ
ットを使用可能にすべきかをＰＣＩホット・プラグ制御
論理回路に示す。ＦＥＴスイッチは、ＰＨＢがＰＣＩバ
スの所有権を取得する前のアイドル・ターンアラウンド
・クロック・サイクル中に使用可能になる。ＰＨＢはメ
モリ書込みトランザクションを開始し、使用可能になっ
たＰＣＩスロット上のターゲット装置はそのデータを受
け取る。ＰＣＩターゲットの打切りまたはパリティ・エ
ラーのためにデータが正常にＰＣＩターゲットに配送さ
れない場合、マシン・チェック打切り（ＭＣＡ）が生成
される。
エージェントが信号の励起を停止し、他のエージェント
がその信号の励起を開始するときに競合を避けるための
ターンアラウンド・サイクルとして必要になる。好まし
い実施の形態では、すべてのバス・トランザクション間
でアイドル・バス・クロックを必要とする。というの
は、同じ対等ＰＣＩバス・セグメントのスロットのきめ
細かいＰＣＩ区分を実現するために、ＦＥＴ分離スイッ
チ４１０〜４１４がこのターンアラウンド・サイクル中
に使用可能／使用不能になるからである。区分制御論理
回路４２３は、トランザクションごとにどのＰＣＩスロ
ットを使用可能にすべきかをＰＣＩホット・プラグ制御
論理回路に示す。ＦＥＴスイッチは、ＰＨＢがＰＣＩバ
スの所有権を取得する前のアイドル・ターンアラウンド
・クロック・サイクル中に使用可能になる。ＰＨＢはメ
モリ書込みトランザクションを開始し、使用可能になっ
たＰＣＩスロット上のターゲット装置はそのデータを受
け取る。ＰＣＩターゲットの打切りまたはパリティ・エ
ラーのためにデータが正常にＰＣＩターゲットに配送さ
れない場合、マシン・チェック打切り（ＭＣＡ）が生成
される。
【００３４】任意選択で通知されるアウトバウンド入出
力書込みは、アウトバウンド・メモリ書込みと同じＰＨ
Ｂ応答を有する。
力書込みは、アウトバウンド・メモリ書込みと同じＰＨ
Ｂ応答を有する。
【００３５】アウトバウンド入出力書込みは任意選択で
据え置かれる 入出力書込みは、任意選択でアウトバウンド要求待ち行
列４２６に据え置かれ、ある項目が使用可能になるとＰ
ＣＩアウトバウンド・バッファ４２７に移動される。そ
のトランザクションは、この時点でアウトバウンド要求
待ち行列４２６から除去されるわけではなく、ＰＣＩバ
ス４０３上で書込みが完了し、ＰＨＢ４００が入出力バ
ス４０１上に据置き応答トランザクションを配送するま
で待ち行列内に存続する。ＰＣＩイニシエータ／ターゲ
ット制御論理回路４２５は、トランザクションがＰＣＩ
アービタ４２１を介してＰＣＩアウトバウンド・バッフ
ァ４２７に入れられたときにＰＣＩバス４０３の所有権
を要求し、また、どのＰＣＩスロット・リソースがこの
区分のメンバであるかを判定し、それぞれの対応するＰ
ＣＩスロット（複数も可）４４０〜４４４を使用可能に
するために、区分制御論理回路４２３にＰＣＩアウトバ
ウンド・イニシエータ区分ＩＤを転送する。ＰＣＩ区分
制御論理回路４２３は、ＰＣＩアウトバウンド・イニシ
エータ区分ＩＤと、ＰＨＢのＰＣＩ対等バス・セグメン
トに付加された各ＰＣＩスロット４４０〜４４４用のタ
ーゲット区分ＩＤとを比較する。ＰＣＩアービタ４２１
は、そのＰＨＢにバスを授与し、ＰＣＩバスがアイドル
状態であることをそれが検出したときに所有権を取得す
る。ＦＥＴスイッチ４１０〜４１４は、ＰＨＢ４００が
ＰＣＩバス４０３の所有権を取得する前のアイドル・タ
ーンアラウンド・クロック・サイクル中に使用可能にな
る。ＰＨＢは入出力書込みトランザクションを開始し、
使用可能になったＰＣＩスロット上のターゲット装置は
そのデータを受け取る。データが正常にＰＣＩターゲッ
トに配送された場合、据置き応答トランザクションを伴
う通常の完了が返される。ＰＣＩターゲットの打切りま
たはパリティ・エラーのためにデータが正常にＰＣＩタ
ーゲットに配送されない場合、据置き応答トランザクシ
ョンの応答フェーズはハード障害応答を示すことにな
り、マシン・チェック打切り（ＭＣＡ）が生成される。
据え置かれる 入出力書込みは、任意選択でアウトバウンド要求待ち行
列４２６に据え置かれ、ある項目が使用可能になるとＰ
ＣＩアウトバウンド・バッファ４２７に移動される。そ
のトランザクションは、この時点でアウトバウンド要求
待ち行列４２６から除去されるわけではなく、ＰＣＩバ
ス４０３上で書込みが完了し、ＰＨＢ４００が入出力バ
ス４０１上に据置き応答トランザクションを配送するま
で待ち行列内に存続する。ＰＣＩイニシエータ／ターゲ
ット制御論理回路４２５は、トランザクションがＰＣＩ
アービタ４２１を介してＰＣＩアウトバウンド・バッフ
ァ４２７に入れられたときにＰＣＩバス４０３の所有権
を要求し、また、どのＰＣＩスロット・リソースがこの
区分のメンバであるかを判定し、それぞれの対応するＰ
ＣＩスロット（複数も可）４４０〜４４４を使用可能に
するために、区分制御論理回路４２３にＰＣＩアウトバ
ウンド・イニシエータ区分ＩＤを転送する。ＰＣＩ区分
制御論理回路４２３は、ＰＣＩアウトバウンド・イニシ
エータ区分ＩＤと、ＰＨＢのＰＣＩ対等バス・セグメン
トに付加された各ＰＣＩスロット４４０〜４４４用のタ
ーゲット区分ＩＤとを比較する。ＰＣＩアービタ４２１
は、そのＰＨＢにバスを授与し、ＰＣＩバスがアイドル
状態であることをそれが検出したときに所有権を取得す
る。ＦＥＴスイッチ４１０〜４１４は、ＰＨＢ４００が
ＰＣＩバス４０３の所有権を取得する前のアイドル・タ
ーンアラウンド・クロック・サイクル中に使用可能にな
る。ＰＨＢは入出力書込みトランザクションを開始し、
使用可能になったＰＣＩスロット上のターゲット装置は
そのデータを受け取る。データが正常にＰＣＩターゲッ
トに配送された場合、据置き応答トランザクションを伴
う通常の完了が返される。ＰＣＩターゲットの打切りま
たはパリティ・エラーのためにデータが正常にＰＣＩタ
ーゲットに配送されない場合、据置き応答トランザクシ
ョンの応答フェーズはハード障害応答を示すことにな
り、マシン・チェック打切り（ＭＣＡ）が生成される。
【００３６】アウトバウンド・メモリまたは入出力読取
りは据え置かれる すべての読取りトランザクションは、アウトバウンド要
求待ち行列４２６に据え置かれ、ある項目が使用可能に
なるとＰＣＩアウトバウンド・バッファ４２７に移動さ
れる。そのトランザクションは、この時点でアウトバウ
ンド要求待ち行列４２６から除去されるわけではなく、
ＰＣＩバス４０３上で読取りが完了し、ＰＨＢ４００が
入出力バス４０１上に供給された読取りデータを伴う据
置き応答トランザクションを出すまで待ち行列内に存続
する。ＰＣＩイニシエータ／ターゲット制御論理回路４
２５は、トランザクションがＰＣＩアービタ４２１を介
してＰＣＩアウトバウンド・バッファ４２７に入れられ
たときにＰＣＩバス４０３の所有権を要求し、また、ど
のＰＣＩスロット・リソースがこの区分のメンバである
かを判定し、それぞれの対応するＰＣＩスロット（複数
も可）４４０〜４４４を使用可能にするために、区分制
御論理回路４２３にＰＣＩアウトバウンド・イニシエー
タ区分ＩＤを転送する。ＰＣＩ区分制御論理回路４２３
は、ＰＣＩアウトバウンド・イニシエータ区分ＩＤと、
ＰＨＢのＰＣＩ対等バス・セグメントに付加された各Ｐ
ＣＩスロット４４０〜４４４用のターゲット区分ＩＤと
を比較する。ＰＣＩアービタ４２１は、そのＰＨＢにバ
スを授与し、ＰＣＩバスがアイドル状態であることをそ
れが検出したときに所有権を取得する。ＦＥＴスイッチ
４１０〜４１４は、ＰＨＢがＰＣＩバスの所有権を取得
する前のアイドル・ターンアラウンド・クロック・サイ
クル中に使用可能になる。ＰＨＢは読取りトランザクシ
ョンを開始し、使用可能になったＰＣＩスロット上のタ
ーゲット装置はそのデータを供給する。データが正常に
ＰＣＩターゲットから読み取られた場合、据置き応答ト
ランザクションおよび読取りデータを伴う通常の完了が
データ・フェーズで供給される。ＰＣＩターゲットの打
切りまたはパリティ・エラーのためにデータが正常にＰ
ＣＩターゲットから読み取られない場合、据置き応答ト
ランザクションの応答フェーズはハード障害応答を示す
ことになり、マシン・チェック打切り（ＭＣＡ）が生成
される。
りは据え置かれる すべての読取りトランザクションは、アウトバウンド要
求待ち行列４２６に据え置かれ、ある項目が使用可能に
なるとＰＣＩアウトバウンド・バッファ４２７に移動さ
れる。そのトランザクションは、この時点でアウトバウ
ンド要求待ち行列４２６から除去されるわけではなく、
ＰＣＩバス４０３上で読取りが完了し、ＰＨＢ４００が
入出力バス４０１上に供給された読取りデータを伴う据
置き応答トランザクションを出すまで待ち行列内に存続
する。ＰＣＩイニシエータ／ターゲット制御論理回路４
２５は、トランザクションがＰＣＩアービタ４２１を介
してＰＣＩアウトバウンド・バッファ４２７に入れられ
たときにＰＣＩバス４０３の所有権を要求し、また、ど
のＰＣＩスロット・リソースがこの区分のメンバである
かを判定し、それぞれの対応するＰＣＩスロット（複数
も可）４４０〜４４４を使用可能にするために、区分制
御論理回路４２３にＰＣＩアウトバウンド・イニシエー
タ区分ＩＤを転送する。ＰＣＩ区分制御論理回路４２３
は、ＰＣＩアウトバウンド・イニシエータ区分ＩＤと、
ＰＨＢのＰＣＩ対等バス・セグメントに付加された各Ｐ
ＣＩスロット４４０〜４４４用のターゲット区分ＩＤと
を比較する。ＰＣＩアービタ４２１は、そのＰＨＢにバ
スを授与し、ＰＣＩバスがアイドル状態であることをそ
れが検出したときに所有権を取得する。ＦＥＴスイッチ
４１０〜４１４は、ＰＨＢがＰＣＩバスの所有権を取得
する前のアイドル・ターンアラウンド・クロック・サイ
クル中に使用可能になる。ＰＨＢは読取りトランザクシ
ョンを開始し、使用可能になったＰＣＩスロット上のタ
ーゲット装置はそのデータを供給する。データが正常に
ＰＣＩターゲットから読み取られた場合、据置き応答ト
ランザクションおよび読取りデータを伴う通常の完了が
データ・フェーズで供給される。ＰＣＩターゲットの打
切りまたはパリティ・エラーのためにデータが正常にＰ
ＣＩターゲットから読み取られない場合、据置き応答ト
ランザクションの応答フェーズはハード障害応答を示す
ことになり、マシン・チェック打切り（ＭＣＡ）が生成
される。
【００３７】ＰＣＩバス開始インバウンド・トランザク
ションのターゲットとしての肯定区分応答（ＰＰＲ）
は、アウトバウンド・トランザクションの場合よりかな
り単純なものである。ＰＣＩバス・イニシエータ区分Ｉ
Ｄは、ＰＨＢのＰＣＩアービタ４２１内で内部生成され
る。ＰＣＩアービタ４２１は、ポイントツーポイント
で、すなわち、中間論理回路または分離ＦＥＴ４１０〜
４１４なしでＰＣＩスロット４４０〜４４４にそれぞれ
接続された信号ＲＥＱ０：４およびＧＮＴ０：４を有す
る。ＲＥＱ０：４はスロット４４０〜４４４用のＰＣＩ
バス要求線であり、ＧＮＴ０：４はこれらのスロット用
のＰＣＩバス授与信号である。これらの信号はバス化ま
たは分離する必要はない。というのは、所与のスロット
がオフになり、その他の方法でＰＨＢから分離されたと
きでも、アービタは要求を受け取り、所有権を授与し、
その他の方法で各スロットの状況を検査しなければなら
ないからである。アービタは、現行トランザクション中
に次の所有者にバスを授与するが、ＰＣＩバスがアイド
ル状態であることをそれが検出するまで所有権を取得し
なくなる。ＰＣＩバス・イニシエータ区分ＩＤは、単
に、ＰＣＩスロット区分記述子に基づいて、どのＰＣＩ
スロット４４０〜４４４にバスの所有権を授与すべき
か、ならびにどの入出力区分がそのメンバになるかに基
づいて生成される。区分制御論理回路４２３は、ＰＣＩ
バス・イニシエータ区分ＩＤを受け取り、それをＰＨＢ
によってサポートされるターゲット区分ＩＤのすべてと
比較する。同じＰＣＩバス上の１つの区分内のすべての
スロットは、ピアツーピア・トランザクション通信をサ
ポートして使用可能になる。区分制御論理回路４２３
は、どのＰＣＩスロットを使用可能にすべきかをＰＣＩ
ホット・プラグ制御論理回路に示す。ＦＥＴスイッチ４
１０〜４１４は、ＰＣＩバス・イニシエータがＰＣＩバ
スの所有権を取得する前のアイドル・クロック・サイク
ル中に使用可能になる。
ションのターゲットとしての肯定区分応答（ＰＰＲ）
は、アウトバウンド・トランザクションの場合よりかな
り単純なものである。ＰＣＩバス・イニシエータ区分Ｉ
Ｄは、ＰＨＢのＰＣＩアービタ４２１内で内部生成され
る。ＰＣＩアービタ４２１は、ポイントツーポイント
で、すなわち、中間論理回路または分離ＦＥＴ４１０〜
４１４なしでＰＣＩスロット４４０〜４４４にそれぞれ
接続された信号ＲＥＱ０：４およびＧＮＴ０：４を有す
る。ＲＥＱ０：４はスロット４４０〜４４４用のＰＣＩ
バス要求線であり、ＧＮＴ０：４はこれらのスロット用
のＰＣＩバス授与信号である。これらの信号はバス化ま
たは分離する必要はない。というのは、所与のスロット
がオフになり、その他の方法でＰＨＢから分離されたと
きでも、アービタは要求を受け取り、所有権を授与し、
その他の方法で各スロットの状況を検査しなければなら
ないからである。アービタは、現行トランザクション中
に次の所有者にバスを授与するが、ＰＣＩバスがアイド
ル状態であることをそれが検出するまで所有権を取得し
なくなる。ＰＣＩバス・イニシエータ区分ＩＤは、単
に、ＰＣＩスロット区分記述子に基づいて、どのＰＣＩ
スロット４４０〜４４４にバスの所有権を授与すべき
か、ならびにどの入出力区分がそのメンバになるかに基
づいて生成される。区分制御論理回路４２３は、ＰＣＩ
バス・イニシエータ区分ＩＤを受け取り、それをＰＨＢ
によってサポートされるターゲット区分ＩＤのすべてと
比較する。同じＰＣＩバス上の１つの区分内のすべての
スロットは、ピアツーピア・トランザクション通信をサ
ポートして使用可能になる。区分制御論理回路４２３
は、どのＰＣＩスロットを使用可能にすべきかをＰＣＩ
ホット・プラグ制御論理回路に示す。ＦＥＴスイッチ４
１０〜４１４は、ＰＣＩバス・イニシエータがＰＣＩバ
スの所有権を取得する前のアイドル・クロック・サイク
ル中に使用可能になる。
【００３８】インバウンド・メモリ書込みは通知される メモリ書込みは、ＰＣＩインバウンド・バッファ４２９
で通知され、ある項目が使用可能になるとインバウンド
要求待ち行列４２８に移動される。トランザクション
は、この時点でＰＣＩインバウンド・バッファ４２９か
ら除去される。入出力バスまたはイニシエータ／ターゲ
ット制御論理回路４２４は、トランザクションがインバ
ウンド要求待ち行列４２８に入れられたときに入出力バ
ス４０１の所有権を要求する。バスの所有権が授与さ
れ、他のＰＨＢ上でシステム・メモリまたはＰＣＩメモ
リをターゲットとすると、ＰＨＢは入出力バス上でメモ
リ読取りトランザクションを開始する。
で通知され、ある項目が使用可能になるとインバウンド
要求待ち行列４２８に移動される。トランザクション
は、この時点でＰＣＩインバウンド・バッファ４２９か
ら除去される。入出力バスまたはイニシエータ／ターゲ
ット制御論理回路４２４は、トランザクションがインバ
ウンド要求待ち行列４２８に入れられたときに入出力バ
ス４０１の所有権を要求する。バスの所有権が授与さ
れ、他のＰＨＢ上でシステム・メモリまたはＰＣＩメモ
リをターゲットとすると、ＰＨＢは入出力バス上でメモ
リ読取りトランザクションを開始する。
【００３９】インバウンド・メモリ読取りは遅延される この実施の形態のメモリ読取りは、ＰＣＩ ＳＩＧ（25
75 NE Kathryn St #17Hillsboro, OR 97124）から入手
可能であり、参照により本明細書に組み込まれるＰＣＩ
２．１規格によって定義される遅延トランザクション・
メカニズムによってサポートされる。ＰＨＢは、すべて
のＰＣＩバス・トランザクション情報をラッチし、イン
バウンド・メモリ読取りをそのＰＣＩインバウンド・バ
ッファ４２９に入れ、再試行によってＰＣＩトランザク
ションを終了する。次にトランザクションは、ある項目
が使用可能になるとインバウンド要求待ち行列４２８に
移動され、ＰＣＩトランザクションは、この時点でＰＣ
Ｉインバウンド・バッファ４２９から除去される。入出
力バス・イニシエータ／ターゲット制御論理回路４２４
は、トランザクションがインバウンド要求待ち行列４２
８に入れられたときに入出力バス４０１の所有権を要求
する。それにバスの所有権が授与されると、ＰＨＢは、
システム・メモリまたはＰＣＩメモリをターゲットとす
る入出力バス上でメモリ読取りトランザクションを開始
する。読取りデータが返されると、ＰＨＢは、インバウ
ンド要求待ち行列４２８内のデータの首尾一貫性を維持
することになる。ＰＣＩバス・エージェントが遅延トラ
ンザクションと同じメモリ位置を読み取ろうともう一度
試みると、ＰＨＢはデータで応答するためにＰＣＩイン
バウンド・バッファ４２９内にデータを移動し、ＰＣＩ
バス上で遅延トランザクションを完了する。
75 NE Kathryn St #17Hillsboro, OR 97124）から入手
可能であり、参照により本明細書に組み込まれるＰＣＩ
２．１規格によって定義される遅延トランザクション・
メカニズムによってサポートされる。ＰＨＢは、すべて
のＰＣＩバス・トランザクション情報をラッチし、イン
バウンド・メモリ読取りをそのＰＣＩインバウンド・バ
ッファ４２９に入れ、再試行によってＰＣＩトランザク
ションを終了する。次にトランザクションは、ある項目
が使用可能になるとインバウンド要求待ち行列４２８に
移動され、ＰＣＩトランザクションは、この時点でＰＣ
Ｉインバウンド・バッファ４２９から除去される。入出
力バス・イニシエータ／ターゲット制御論理回路４２４
は、トランザクションがインバウンド要求待ち行列４２
８に入れられたときに入出力バス４０１の所有権を要求
する。それにバスの所有権が授与されると、ＰＨＢは、
システム・メモリまたはＰＣＩメモリをターゲットとす
る入出力バス上でメモリ読取りトランザクションを開始
する。読取りデータが返されると、ＰＨＢは、インバウ
ンド要求待ち行列４２８内のデータの首尾一貫性を維持
することになる。ＰＣＩバス・エージェントが遅延トラ
ンザクションと同じメモリ位置を読み取ろうともう一度
試みると、ＰＨＢはデータで応答するためにＰＣＩイン
バウンド・バッファ４２９内にデータを移動し、ＰＣＩ
バス上で遅延トランザクションを完了する。
【００４０】システム初期設定および構成 区分コンピュータ・システムを初期設定し構成するため
の好ましい方法は、システムのサービス・プロセッサが
所期区分を確立することである。区分記述子は、最初は
基本システム構成中にプログラミングされる。図６に示
すように、好ましい方法では、パワーオン・リセットま
たはハード・ブート（ステップ６１０）後に、プロセッ
サが依然としてリセット状態に保持されている間にサー
ビス・プロセッサがシステム初期設定を開始する（ステ
ップ６２０）。サービス・プロセッサによって実行され
るタスク間で、システムの区分が確立される。それがデ
フォルト区分構成を使用するように構成されるかどうか
に応じて（ステップ６３０）、サービス・プロセッサ
は、記憶した情報を使用する（ステップ６４０）かまた
はオペレータから対話式に区分情報を入手する（ステッ
プ６５０）。サービス・プロセッサは、ＰＨＢの位置を
含む、システム用の基本メモリ・マップを確立し（ステ
ップ６６０）、区分記述子レジスタへの区分情報をプロ
グラミングする（ステップ６７０）。次にシステム・プ
ロセッサは始動され（ステップ６８０）、各プロセッサ
はその割当て済みＰＣＩスロットを使用してその割当て
済み区分内で動作する（ステップ６９０）。
の好ましい方法は、システムのサービス・プロセッサが
所期区分を確立することである。区分記述子は、最初は
基本システム構成中にプログラミングされる。図６に示
すように、好ましい方法では、パワーオン・リセットま
たはハード・ブート（ステップ６１０）後に、プロセッ
サが依然としてリセット状態に保持されている間にサー
ビス・プロセッサがシステム初期設定を開始する（ステ
ップ６２０）。サービス・プロセッサによって実行され
るタスク間で、システムの区分が確立される。それがデ
フォルト区分構成を使用するように構成されるかどうか
に応じて（ステップ６３０）、サービス・プロセッサ
は、記憶した情報を使用する（ステップ６４０）かまた
はオペレータから対話式に区分情報を入手する（ステッ
プ６５０）。サービス・プロセッサは、ＰＨＢの位置を
含む、システム用の基本メモリ・マップを確立し（ステ
ップ６６０）、区分記述子レジスタへの区分情報をプロ
グラミングする（ステップ６７０）。次にシステム・プ
ロセッサは始動され（ステップ６８０）、各プロセッサ
はその割当て済みＰＣＩスロットを使用してその割当て
済み区分内で動作する（ステップ６９０）。
【００４１】区分記述子 図５に示すように、区分記述子は区分メンバシップ情報
を含む。このテーブルでは、各スロット項目は、どの区
分にそのスロットが属すかを示すために単一ビット・フ
ラグを含む。ここに０：Ｎとして示す各スロットは、シ
ステム内の各区分用の単一ビットを伴う項目を有し、区
分の数は一定ではなく、システム・ブート時に設定可能
なので、テーブル・サイズは動的に割り振られる。各ス
ロット項目ごとに、各区分に対応するビットは、そのス
ロットが現在はその区分のメンバではないことを示す
「０」か、またはそのスロットが現在はその区分のメン
バであることを示す「１」を含む。
を含む。このテーブルでは、各スロット項目は、どの区
分にそのスロットが属すかを示すために単一ビット・フ
ラグを含む。ここに０：Ｎとして示す各スロットは、シ
ステム内の各区分用の単一ビットを伴う項目を有し、区
分の数は一定ではなく、システム・ブート時に設定可能
なので、テーブル・サイズは動的に割り振られる。各ス
ロット項目ごとに、各区分に対応するビットは、そのス
ロットが現在はその区分のメンバではないことを示す
「０」か、またはそのスロットが現在はその区分のメン
バであることを示す「１」を含む。
【００４２】次に図７および図８を参照すると、本発明
の好ましい一実施の形態によるサンプルＰＨＢプロセス
の簡略流れ図が示されている（より詳細なプロセスは上
記の通りである）。図７はプロセッサ開始ＰＣＩ書込み
を示している。プロセッサが書込みを開始した後（ステ
ップ７００）、ＰＨＢは書込み要求を受け取り（ステッ
プ７０５）、開始プロセッサの区分ＩＤを受け取る（ス
テップ７１０）。次にＰＨＢは、その区分ＩＤと、その
スロットのそれぞれの区分記述子とを比較する（ステッ
プ７１５）。ＰＨＢは、それが開始プロセッサと同じ区
分に属すことを示す区分記述子を有する各ＰＣＩスロッ
トをオンにし（使用可能にし）（ステップ７２０）、こ
の区分に属さない各ＰＣＩスロットを使用不能にする
（ステップ７２５）。好ましい実施の形態では、これは
図４に示すＦＥＴを使用することによって行われる。最
後に、書込み要求はターゲットＰＣＩ装置に渡される
（ステップ７３０）。
の好ましい一実施の形態によるサンプルＰＨＢプロセス
の簡略流れ図が示されている（より詳細なプロセスは上
記の通りである）。図７はプロセッサ開始ＰＣＩ書込み
を示している。プロセッサが書込みを開始した後（ステ
ップ７００）、ＰＨＢは書込み要求を受け取り（ステッ
プ７０５）、開始プロセッサの区分ＩＤを受け取る（ス
テップ７１０）。次にＰＨＢは、その区分ＩＤと、その
スロットのそれぞれの区分記述子とを比較する（ステッ
プ７１５）。ＰＨＢは、それが開始プロセッサと同じ区
分に属すことを示す区分記述子を有する各ＰＣＩスロッ
トをオンにし（使用可能にし）（ステップ７２０）、こ
の区分に属さない各ＰＣＩスロットを使用不能にする
（ステップ７２５）。好ましい実施の形態では、これは
図４に示すＦＥＴを使用することによって行われる。最
後に、書込み要求はターゲットＰＣＩ装置に渡される
（ステップ７３０）。
【００４３】図８はＰＣＩ装置によって開始されるメモ
リ書込みを示している。この図では、ＰＣＩ装置が書込
みを開始した後（ステップ７５０）、ＰＨＢは要求を受
け取り（ステップ７５５）、それがどの区分に属すかを
決定するためにそのＰＣＩスロットの区分記述子を読み
取る（ステップ７６０）。それがこのように実行した
後、ＰＨＢは、その区分に属すすべてのスロットを使用
可能にし（ステップ７６５）、その区分に属さないすべ
てのスロットを使用不能にする（ステップ７７０）。最
後に、書込み要求はＰＨＢによって入出力バスに渡され
る（ステップ７５５）。
リ書込みを示している。この図では、ＰＣＩ装置が書込
みを開始した後（ステップ７５０）、ＰＨＢは要求を受
け取り（ステップ７５５）、それがどの区分に属すかを
決定するためにそのＰＣＩスロットの区分記述子を読み
取る（ステップ７６０）。それがこのように実行した
後、ＰＨＢは、その区分に属すすべてのスロットを使用
可能にし（ステップ７６５）、その区分に属さないすべ
てのスロットを使用不能にする（ステップ７７０）。最
後に、書込み要求はＰＨＢによって入出力バスに渡され
る（ステップ７５５）。
【００４４】動的スロット割当て ＰＣＩスロットは、動的に割り当てることもでき、複数
の所有者を有することもできる。以下の説明では、排他
スロット所有権と複数所有権の両方の場合に、１つの区
分からの複数のスロットを動的に割り当て、除去するた
めのプロセスについて詳述する。排他所有権とは、ある
時点に１つのスロットを唯一の区分が所有するが、ラン
タイム中にそのスロットを他の区分に動的に移動できる
場合である。複数所有権とは、ある時点に１つのスロッ
トを複数の区分が所有することができ、ランタイム中に
区分所有権から１つのスロットを割り当てたり、割当て
解除することができる場合である。
の所有者を有することもできる。以下の説明では、排他
スロット所有権と複数所有権の両方の場合に、１つの区
分からの複数のスロットを動的に割り当て、除去するた
めのプロセスについて詳述する。排他所有権とは、ある
時点に１つのスロットを唯一の区分が所有するが、ラン
タイム中にそのスロットを他の区分に動的に移動できる
場合である。複数所有権とは、ある時点に１つのスロッ
トを複数の区分が所有することができ、ランタイム中に
区分所有権から１つのスロットを割り当てたり、割当て
解除することができる場合である。
【００４５】除去−排他所有権 次に図９を参照すると、それがもはや特定のスロットの
所有権を必要としないとある区分が判断したときに（ス
テップ８００）、オペレーティング・システムはその区
分から除去するためのスロットを選択する（ステップ８
０５）。次にオペレーティング・システムは、入出力バ
ス上の変更の開始を通知するホットプラグ事象を開始す
る（ステップ８１０）。次にオペレーティング・システ
ムは、区分所有権から除去すべきスロット内の装置を静
止する（ステップ８１５）。このステップは、すべての
保留作業を完了することと、新しい作業がその装置に対
して行われるのを防止することを含む。そのスロット内
の装置がすべての保留活動を完了すると、オペレーティ
ング・システムは、他のどの装置ももはや対応するデバ
イス・ドライバを必要としない場合に、そのデバイス・
ドライバをアンロードすることを選択できる。次にオペ
レーティング・システムは、ＰＣＩ構成レジスタを介し
てそのスロット内の装置を使用不能にする（ステップ８
２０）。このコンテキストでは、ＰＣＩ使用不能とは、
その装置がバス活動に関与しないようにＰＣＩコマンド
・レジスタ・ビットをプログラミングすることを意味す
る。装置を使用不能にすることは、スロットが将来の任
意の時点に再活動化される場合にその装置が非活動状態
になることを保証するための安全機能である。最後に、
オペレーティング・システムは、そのスロットに対する
区分の所有権を除去するように対応するスロット区分記
述子をプログラミングする（ステップ８２５）。これで
除去動作を完了する（ステップ８３０）。
所有権を必要としないとある区分が判断したときに（ス
テップ８００）、オペレーティング・システムはその区
分から除去するためのスロットを選択する（ステップ８
０５）。次にオペレーティング・システムは、入出力バ
ス上の変更の開始を通知するホットプラグ事象を開始す
る（ステップ８１０）。次にオペレーティング・システ
ムは、区分所有権から除去すべきスロット内の装置を静
止する（ステップ８１５）。このステップは、すべての
保留作業を完了することと、新しい作業がその装置に対
して行われるのを防止することを含む。そのスロット内
の装置がすべての保留活動を完了すると、オペレーティ
ング・システムは、他のどの装置ももはや対応するデバ
イス・ドライバを必要としない場合に、そのデバイス・
ドライバをアンロードすることを選択できる。次にオペ
レーティング・システムは、ＰＣＩ構成レジスタを介し
てそのスロット内の装置を使用不能にする（ステップ８
２０）。このコンテキストでは、ＰＣＩ使用不能とは、
その装置がバス活動に関与しないようにＰＣＩコマンド
・レジスタ・ビットをプログラミングすることを意味す
る。装置を使用不能にすることは、スロットが将来の任
意の時点に再活動化される場合にその装置が非活動状態
になることを保証するための安全機能である。最後に、
オペレーティング・システムは、そのスロットに対する
区分の所有権を除去するように対応するスロット区分記
述子をプログラミングする（ステップ８２５）。これで
除去動作を完了する（ステップ８３０）。
【００４６】オペレーティング・システムが実行するア
クションに関してこのプロセスを説明するが、これらの
機能は、問題の区分内で実行される他のソフトウェアに
よって実行することができる。これは、その動作を調整
し、装置を実施することができる適切なソフトウェアを
含むはずである。
クションに関してこのプロセスを説明するが、これらの
機能は、問題の区分内で実行される他のソフトウェアに
よって実行することができる。これは、その動作を調整
し、装置を実施することができる適切なソフトウェアを
含むはずである。
【００４７】追加−排他的所有権 次に図１０を参照すると、排他的に所有されるスロット
をある区分に追加するためのプロセスが示されている。
その区分がスロットを必要とするときに（ステップ８３
５）、その区分内に含めるべきスロットが選択される
（ステップ８４０）。オペレーティング・システムは、
そのスロットが現在所有されているかどうかまたはその
スロットが所有されていないかどうかを判定するために
検査する（ステップ８４５）。この検査は、ターゲット
・スロット用のスロット記述子を読み取ることによって
実行される。そのスロットが所有されている場合、その
スロットは区分に含めるために使用可能ではなく、した
がって、「エラー−スロット使用不能」などのエラーが
示される（ステップ８５０）。そのスロットが現在所有
されていない（使用可能である）場合、オペレーティン
グ・システムは、任意選択でそのスロット上でハード・
リセットを実行することを選択することができる（ステ
ップ８５５）。ハード・リセットを実行することは、ス
ロット内の装置がリセットされ、非活動状態であること
を保証するためにオペレーティング・システムが行える
方針上の選択である。次にオペレーティング・システム
は、そのスロットを区分に含むように対応するスロット
区分記述子をプログラミングする（ステップ８６０）。
そのスロットが区分内に入ると、そのスロット内の装置
はオペレーティング・システムにとって可視状態にな
る。
をある区分に追加するためのプロセスが示されている。
その区分がスロットを必要とするときに（ステップ８３
５）、その区分内に含めるべきスロットが選択される
（ステップ８４０）。オペレーティング・システムは、
そのスロットが現在所有されているかどうかまたはその
スロットが所有されていないかどうかを判定するために
検査する（ステップ８４５）。この検査は、ターゲット
・スロット用のスロット記述子を読み取ることによって
実行される。そのスロットが所有されている場合、その
スロットは区分に含めるために使用可能ではなく、した
がって、「エラー−スロット使用不能」などのエラーが
示される（ステップ８５０）。そのスロットが現在所有
されていない（使用可能である）場合、オペレーティン
グ・システムは、任意選択でそのスロット上でハード・
リセットを実行することを選択することができる（ステ
ップ８５５）。ハード・リセットを実行することは、ス
ロット内の装置がリセットされ、非活動状態であること
を保証するためにオペレーティング・システムが行える
方針上の選択である。次にオペレーティング・システム
は、そのスロットを区分に含むように対応するスロット
区分記述子をプログラミングする（ステップ８６０）。
そのスロットが区分内に入ると、そのスロット内の装置
はオペレーティング・システムにとって可視状態にな
る。
【００４８】次にオペレーティング・システムは、入出
力バス上の変更の開始を通知するホット・プラグ事象を
開始する（ステップ８６５）。オペレーティング・シス
テム（または、より具体的にはオペレーティング・シス
テム内のＰＣＩバス・ドライバ）は、アダプタと、潜在
的にバスを構成する（ステップ８７０）。このコンテキ
ストでは、構成プロセスは、非競合（固有の）リソース
（たとえば、メモリ・スペース）をその装置に割り当て
ることを含む。バスを構成することは、バス・ドライバ
がバス全体を検査して構成パラメータを決定し、新しい
装置の追加に対処するためにおそらく他の装置内のリソ
ースを再割当てすることを意味する。
力バス上の変更の開始を通知するホット・プラグ事象を
開始する（ステップ８６５）。オペレーティング・シス
テム（または、より具体的にはオペレーティング・シス
テム内のＰＣＩバス・ドライバ）は、アダプタと、潜在
的にバスを構成する（ステップ８７０）。このコンテキ
ストでは、構成プロセスは、非競合（固有の）リソース
（たとえば、メモリ・スペース）をその装置に割り当て
ることを含む。バスを構成することは、バス・ドライバ
がバス全体を検査して構成パラメータを決定し、新しい
装置の追加に対処するためにおそらく他の装置内のリソ
ースを再割当てすることを意味する。
【００４９】次に装置は構成されてオンライン状態にな
り、オペレーティング・システムは対応するデバイス・
ドライバをロードするかまたはその装置が追加され、使
用可能であることをすでにロードしたドライバに通知す
る（ステップ８７５）。これで追加動作を完了する（ス
テップ８８０）。
り、オペレーティング・システムは対応するデバイス・
ドライバをロードするかまたはその装置が追加され、使
用可能であることをすでにロードしたドライバに通知す
る（ステップ８７５）。これで追加動作を完了する（ス
テップ８８０）。
【００５０】除去−複数所有者 次に図１１を参照すると、それがもはや特定のスロット
の所有権を必要としないとある区分が判断したときに
（ステップ９００）、それはその区分から除去するため
のスロットを指定する（ステップ９０５）。オペレーテ
ィング・システムは、入出力バス上の変更の開始を通知
するホットプラグ事象を開始する（ステップ９１０）。
次にオペレーティング・システムは、区分所有権から除
去すべきスロット内の装置を静止する（ステップ９１
５）。このステップは、すべての保留作業を完了するこ
とと、新しい作業がその装置に対して行われるのを防止
することを含む。
の所有権を必要としないとある区分が判断したときに
（ステップ９００）、それはその区分から除去するため
のスロットを指定する（ステップ９０５）。オペレーテ
ィング・システムは、入出力バス上の変更の開始を通知
するホットプラグ事象を開始する（ステップ９１０）。
次にオペレーティング・システムは、区分所有権から除
去すべきスロット内の装置を静止する（ステップ９１
５）。このステップは、すべての保留作業を完了するこ
とと、新しい作業がその装置に対して行われるのを防止
することを含む。
【００５１】そのスロット内の装置がすべての保留活動
を完了すると、オペレーティング・システムは、他のど
の装置ももはや対応するデバイス・ドライバを必要とし
ない場合に、そのデバイス・ドライバをアンロードする
ことを選択できる。そのスロットが複数所有されている
かどうかを判定するために検査が行われる（ステップ９
２０）。そのスロットが複数所有されていない場合、オ
ペレーティング・システムはＰＣＩ構成レジスタを介し
てそのスロット内の装置を使用不能にする（ステップ９
３５）。この場合、「ＰＣＩ使用不能」とは、その装置
がバス活動に関与しないようにＰＣＩコマンド・レジス
タ・ビットをプログラミングすることを意味する。装置
を使用不能にすることは、スロットが将来の任意の時点
に再活動化される場合に非活動装置を保証するための安
全機能である。そのスロットが複数所有されている場
合、その装置は他の区分内でも活動状態になっているの
で、オペレーティング・システムはその装置を使用不能
にすることができない。
を完了すると、オペレーティング・システムは、他のど
の装置ももはや対応するデバイス・ドライバを必要とし
ない場合に、そのデバイス・ドライバをアンロードする
ことを選択できる。そのスロットが複数所有されている
かどうかを判定するために検査が行われる（ステップ９
２０）。そのスロットが複数所有されていない場合、オ
ペレーティング・システムはＰＣＩ構成レジスタを介し
てそのスロット内の装置を使用不能にする（ステップ９
３５）。この場合、「ＰＣＩ使用不能」とは、その装置
がバス活動に関与しないようにＰＣＩコマンド・レジス
タ・ビットをプログラミングすることを意味する。装置
を使用不能にすることは、スロットが将来の任意の時点
に再活動化される場合に非活動装置を保証するための安
全機能である。そのスロットが複数所有されている場
合、その装置は他の区分内でも活動状態になっているの
で、オペレーティング・システムはその装置を使用不能
にすることができない。
【００５２】最後に、オペレーティング・システムは、
そのスロットに対する区分の所有権を除去するように対
応するスロット区分記述子をプログラミングする（ステ
ップ９２５）。これで除去動作を完了する（ステップ９
３０）。
そのスロットに対する区分の所有権を除去するように対
応するスロット区分記述子をプログラミングする（ステ
ップ９２５）。これで除去動作を完了する（ステップ９
３０）。
【００５３】追加−複数所有者 次に図１２および図１３を参照すると、これは最も複雑
な事例である。というのは、割当て済みリソースを伴う
現在活動状態の装置がバス上に導入されるからである
（ステップ１０００）。ある区分のバス・セグメント内
に活動装置を含めるには、非競合構成を確立しなければ
ならない。非競合装置がバス上に導入された場合、エラ
ーが発生することになる。
な事例である。というのは、割当て済みリソースを伴う
現在活動状態の装置がバス上に導入されるからである
（ステップ１０００）。ある区分のバス・セグメント内
に活動装置を含めるには、非競合構成を確立しなければ
ならない。非競合装置がバス上に導入された場合、エラ
ーが発生することになる。
【００５４】その区分内に含めるべきスロットが選択さ
れる（ステップ１００２）。オペレーティング・システ
ムは、そのスロットが現在所有されているかどうかまた
はそのスロットが所有されていないかどうかを判定する
ために検査する（ステップ１００４）。この検査は、タ
ーゲット・スロット用のスロット記述子を読み取ること
によって実行される。そのスロットが所有されている場
合、プロセスは、図１３に関連して以下に説明する複数
所有者解明に移行する。
れる（ステップ１００２）。オペレーティング・システ
ムは、そのスロットが現在所有されているかどうかまた
はそのスロットが所有されていないかどうかを判定する
ために検査する（ステップ１００４）。この検査は、タ
ーゲット・スロット用のスロット記述子を読み取ること
によって実行される。そのスロットが所有されている場
合、プロセスは、図１３に関連して以下に説明する複数
所有者解明に移行する。
【００５５】そのスロットが現在所有されていない（使
用可能である）場合、オペレーティング・システムは、
任意選択でそのスロット上でハード・リセットを実行す
ることを選択することができる（ステップ１００６）。
ハード・リセットを実行することは、そのカードがリセ
ットされ、非活動状態であることを保証するためにオペ
レーティング・システムが行える方針上の選択である。
次にオペレーティング・システムは、そのスロットを区
分に含むように対応するスロット区分記述子をプログラ
ミングする（ステップ１００８）。そのスロットが区分
内に入ると、そのスロット内の装置はオペレーティング
・システムにとって可視状態になる。次にオペレーティ
ング・システムは、入出力バス上の変更の開始を通知す
るホット・プラグ事象を開始する（ステップ１０１
０）。複数所有権（すなわち、現行区分と他の区分の両
方で活動状態である装置）の複雑さが追加されるので、
装置およびバス構成は可視状態の（この区分がアクセス
できるスロット）複数所有装置を特別に考慮に入れなけ
ればならない。オペレーティング・システムは、排他的
に所有される装置の構成レジスタに対してのみ変更を行
えることを把握して、その装置を構成しようと試みる
（ステップ１０１２）。他の装置は固定かつ不変なもの
として扱われる。
用可能である）場合、オペレーティング・システムは、
任意選択でそのスロット上でハード・リセットを実行す
ることを選択することができる（ステップ１００６）。
ハード・リセットを実行することは、そのカードがリセ
ットされ、非活動状態であることを保証するためにオペ
レーティング・システムが行える方針上の選択である。
次にオペレーティング・システムは、そのスロットを区
分に含むように対応するスロット区分記述子をプログラ
ミングする（ステップ１００８）。そのスロットが区分
内に入ると、そのスロット内の装置はオペレーティング
・システムにとって可視状態になる。次にオペレーティ
ング・システムは、入出力バス上の変更の開始を通知す
るホット・プラグ事象を開始する（ステップ１０１
０）。複数所有権（すなわち、現行区分と他の区分の両
方で活動状態である装置）の複雑さが追加されるので、
装置およびバス構成は可視状態の（この区分がアクセス
できるスロット）複数所有装置を特別に考慮に入れなけ
ればならない。オペレーティング・システムは、排他的
に所有される装置の構成レジスタに対してのみ変更を行
えることを把握して、その装置を構成しようと試みる
（ステップ１０１２）。他の装置は固定かつ不変なもの
として扱われる。
【００５６】適当な構成を達成できる場合、装置は構成
されてオンライン状態になり、オペレーティング・シス
テムは対応するデバイス・ドライバをロードするかまた
はその装置が追加され、使用可能であることをすでにロ
ードしたドライバに通知する（ステップ１０１４）。こ
れで追加動作を完了する（ステップ１０１６）。
されてオンライン状態になり、オペレーティング・シス
テムは対応するデバイス・ドライバをロードするかまた
はその装置が追加され、使用可能であることをすでにロ
ードしたドライバに通知する（ステップ１０１４）。こ
れで追加動作を完了する（ステップ１０１６）。
【００５７】適当な構成を達成しなかった場合、単純な
事例では動作が失敗に終わるはずである。しかし、高度
のシナリオでは、適当で相互に合致した装置構成値のセ
ットを確立するために、すべての所有区分間（およびそ
の中で実行されているオペレーティング・システム間）
で連携努力が行われる（ステップ１０１８）。連携する
際にオペレーティング・システムが適当な装置構成値の
セットに到達できる場合、これらの値が適用される（ス
テップ１０２０）。オペレーティング・システムは前の
通り、続けてドライバをロードするかまたはドライバに
通知し（ステップ１０１４）、動作が完了する（ステッ
プ１０１６）。
事例では動作が失敗に終わるはずである。しかし、高度
のシナリオでは、適当で相互に合致した装置構成値のセ
ットを確立するために、すべての所有区分間（およびそ
の中で実行されているオペレーティング・システム間）
で連携努力が行われる（ステップ１０１８）。連携する
際にオペレーティング・システムが適当な装置構成値の
セットに到達できる場合、これらの値が適用される（ス
テップ１０２０）。オペレーティング・システムは前の
通り、続けてドライバをロードするかまたはドライバに
通知し（ステップ１０１４）、動作が完了する（ステッ
プ１０１６）。
【００５８】いかなる連携構成も達成できない場合、オ
ペレーティング・システムは、区分記述子をプログラミ
ングすることにより、その区分からそのスロットを除去
し（ステップ１０２２）、そのスロットを追加できなか
ったというエラーを通知しなければならない（ステップ
１０２４）。
ペレーティング・システムは、区分記述子をプログラミ
ングすることにより、その区分からそのスロットを除去
し（ステップ１０２２）、そのスロットを追加できなか
ったというエラーを通知しなければならない（ステップ
１０２４）。
【００５９】適当なバス構成を決定するためのオペレー
ティング・システム間の連携努力では、連続する区分が
装置の所有権をアサート解除し、受入れ可能な構成を入
手するかまたはアサート解除プロセスを使い果たすまで
バス構成を再試行する必要がある。
ティング・システム間の連携努力では、連続する区分が
装置の所有権をアサート解除し、受入れ可能な構成を入
手するかまたはアサート解除プロセスを使い果たすまで
バス構成を再試行する必要がある。
【００６０】次に図１３を参照すると、このプロセス
は、あるスロットが他の区分によってすでに所有されて
いる場合にステップ１０２６に到達し、そのスロット内
の装置がすでに構成され、動作可能であることを意味す
る。
は、あるスロットが他の区分によってすでに所有されて
いる場合にステップ１０２６に到達し、そのスロット内
の装置がすでに構成され、動作可能であることを意味す
る。
【００６１】オペレーティング・システムは、追加すべ
きスロット内の装置が構成値（すなわち、非競合リソー
ス割当て）の互換セットを有するかどうかを判定するた
めに検査する（ステップ１０２６）。この検査は、構成
データ用の所有区分の１つ（またはそこで実行されるオ
ペレーティング・システム）を尋ねるかまたはサービス
・プロセッサなどの中央設置場所から構成データを検索
することにより実施される。この選択は実施態様に依存
し、当業者の能力の範囲内である。
きスロット内の装置が構成値（すなわち、非競合リソー
ス割当て）の互換セットを有するかどうかを判定するた
めに検査する（ステップ１０２６）。この検査は、構成
データ用の所有区分の１つ（またはそこで実行されるオ
ペレーティング・システム）を尋ねるかまたはサービス
・プロセッサなどの中央設置場所から構成データを検索
することにより実施される。この選択は実施態様に依存
し、当業者の能力の範囲内である。
【００６２】構成値が互換性のあるものである場合、オ
ペレーティング・システムは、そのスロットを区分内に
含むように対応するスロット区分記述子を実行する（ス
テップ１０２８）。そのスロットが区分内にあると、そ
のスロット内のどの装置もオペレーティング・システム
にとって可視状態になる。次にオペレーティング・シス
テムは、入出力バス上の変更の開始を通知するホット・
プラグ事象を開始する（ステップ１０３０）。装置は構
成されてオンライン状態になり、オペレーティング・シ
ステムは対応するデバイス・ドライバをロードするかま
たはその装置が追加され、使用可能であることをすでに
ロードしたドライバに通知する（ステップ１０３２）。
これで追加動作を完了する（ステップ１０４２）。
ペレーティング・システムは、そのスロットを区分内に
含むように対応するスロット区分記述子を実行する（ス
テップ１０２８）。そのスロットが区分内にあると、そ
のスロット内のどの装置もオペレーティング・システム
にとって可視状態になる。次にオペレーティング・シス
テムは、入出力バス上の変更の開始を通知するホット・
プラグ事象を開始する（ステップ１０３０）。装置は構
成されてオンライン状態になり、オペレーティング・シ
ステムは対応するデバイス・ドライバをロードするかま
たはその装置が追加され、使用可能であることをすでに
ロードしたドライバに通知する（ステップ１０３２）。
これで追加動作を完了する（ステップ１０４２）。
【００６３】追加すべきスロット内の装置が互換構成値
を有していない場合、オペレーティング・システムは、
複数所有装置の「周り」のバスを構成するよう試みる
（ステップ１０３４）。すなわち、複数所有装置構成デ
ータを固定かつ不変なものとして保持しながら、その構
成を再計算する。この再計算が成功した場合、新しい構
成値が適用され（ステップ１０３６）、プロセスはステ
ップ１０２８から動作を再開する。再計算が成功しない
場合、動作は単に失敗に終わるだけである。
を有していない場合、オペレーティング・システムは、
複数所有装置の「周り」のバスを構成するよう試みる
（ステップ１０３４）。すなわち、複数所有装置構成デ
ータを固定かつ不変なものとして保持しながら、その構
成を再計算する。この再計算が成功した場合、新しい構
成値が適用され（ステップ１０３６）、プロセスはステ
ップ１０２８から動作を再開する。再計算が成功しない
場合、動作は単に失敗に終わるだけである。
【００６４】高度な事例では、ステップ１０１８のもの
と同様の「連携再構成」が試行される（ステップ１０３
８）。連携再構成が成功した場合、その構成が適用さ
れ、プロセスが再開する（ステップ１０３６）。
と同様の「連携再構成」が試行される（ステップ１０３
８）。連携再構成が成功した場合、その構成が適用さ
れ、プロセスが再開する（ステップ１０３６）。
【００６５】連携プロセスが失敗した場合、適当な構成
はまったく入手できず、スロット追加は失敗し、それに
応じてエラーが報告される（ステップ１０４０）。
はまったく入手できず、スロット追加は失敗し、それに
応じてエラーが報告される（ステップ１０４０）。
【００６６】ただし、この複雑な事例では、適当な構成
が決定された後でのみ、活動カードがその区分に含まれ
ることに留意されたい。プロセス内の早い時期に区分記
述子をプログラミングすると、その結果、バス上の装置
間でリソース競合が発生する可能性もある。
が決定された後でのみ、活動カードがその区分に含まれ
ることに留意されたい。プロセス内の早い時期に区分記
述子をプログラミングすると、その結果、バス上の装置
間でリソース競合が発生する可能性もある。
【００６７】複数所有権の考慮事項 ある装置が物理的レベルで複数の所有者を有する場合、
特別なプログラミングの考慮事項が必要である。対比の
ため、論理的レベルで１つの装置を共用する例としては
共用ネットワーク・プリンタがある。この共用プリンタ
の場合、そのプリンタの物理的所有者は依然として一人
だけであり、システムは実際にはパラレル・ポート・ケ
ーブルを介してプリンタに配線される。装置の物理的操
作を管理し制御するのはこのサーバ・システム（プリン
タにケーブル配線されたもの）である。
特別なプログラミングの考慮事項が必要である。対比の
ため、論理的レベルで１つの装置を共用する例としては
共用ネットワーク・プリンタがある。この共用プリンタ
の場合、そのプリンタの物理的所有者は依然として一人
だけであり、システムは実際にはパラレル・ポート・ケ
ーブルを介してプリンタに配線される。装置の物理的操
作を管理し制御するのはこのサーバ・システム（プリン
タにケーブル配線されたもの）である。
【００６８】論理的共用とは対照的に、物理的共用で
は、所有するオペレーティング・システム間の追加調整
が必要である。オペレーティング・システムは、物理的
に共用される装置へのアクセスが個別ユニットで行われ
ることを保証しなければならない。個別動作は、共用装
置の性質に応じて様々である。前述のプリンタの例の場
合、１つの個別動作は完全なプリント・ジョブである。
活動プリント・ジョブは、第２のジョブが装置に導入さ
れる前に完了できるようにしなければならない。この個
別プロトコルに従わない場合、両方のプリント・ジョブ
は破壊された状態になる。オペレーティング・システム
は、当業者の能力の範囲内で考慮される「トークン・パ
ッシング」または共用セマフォーを含む個別動作中に排
他所有権を保証するために任意の標準手段を選択するこ
とができる。
は、所有するオペレーティング・システム間の追加調整
が必要である。オペレーティング・システムは、物理的
に共用される装置へのアクセスが個別ユニットで行われ
ることを保証しなければならない。個別動作は、共用装
置の性質に応じて様々である。前述のプリンタの例の場
合、１つの個別動作は完全なプリント・ジョブである。
活動プリント・ジョブは、第２のジョブが装置に導入さ
れる前に完了できるようにしなければならない。この個
別プロトコルに従わない場合、両方のプリント・ジョブ
は破壊された状態になる。オペレーティング・システム
は、当業者の能力の範囲内で考慮される「トークン・パ
ッシング」または共用セマフォーを含む個別動作中に排
他所有権を保証するために任意の標準手段を選択するこ
とができる。
【００６９】修正形態および変形形態 当然のことながら、本発明の精神および範囲から逸脱せ
ずに開示されたシステムおよび方法に対してなすことが
可能な多くの修正形態および変形形態が存在する。たと
えば、上記の説明では特に周辺コンポーネント相互接続
（ＰＣＩ）接続の割振りを論じているが、スロット接続
の排他区分および選択的分離の技法を含む、これらの技
法は多数の異なるコンピュータ・アーキテクチャおよび
システムに適用することができる。
ずに開示されたシステムおよび方法に対してなすことが
可能な多くの修正形態および変形形態が存在する。たと
えば、上記の説明では特に周辺コンポーネント相互接続
（ＰＣＩ）接続の割振りを論じているが、スロット接続
の排他区分および選択的分離の技法を含む、これらの技
法は多数の異なるコンピュータ・アーキテクチャおよび
システムに適用することができる。
【００７０】さらに、代替実施形態では、各スロットご
とに単一ＰＨＢを使用することができる。したがって、
既存の装置の周りに構成する必要性を除去する装置（す
なわち、スロット）はバス・セグメントあたり１つだけ
であるので、より複雑な構成問題の一部は検出されな
い。形式および詳細における他の変形形態は確かに当業
者の能力の範囲内であり、特許請求の範囲の範囲内に該
当すると予想される。
とに単一ＰＨＢを使用することができる。したがって、
既存の装置の周りに構成する必要性を除去する装置（す
なわち、スロット）はバス・セグメントあたり１つだけ
であるので、より複雑な構成問題の一部は検出されな
い。形式および詳細における他の変形形態は確かに当業
者の能力の範囲内であり、特許請求の範囲の範囲内に該
当すると予想される。
【００７１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００７２】（１）複数の処理区分に分割される複数の
システム・プロセッサであって、各区分が少なくとも１
つのシステム・プロセッサと固有の区分記述子とを有す
る複数のシステム・プロセッサと、前記プロセッサによ
って書込みおよび読取りを行うために動作可能に接続さ
れる少なくとも１つのメモリと、前記システム・プロセ
ッサと通信するために接続される入出力コントローラ
と、前記入出力コントローラによって管理される複数の
入出力接続であって、各入出力接続が少なくとも１つの
前記処理区分に割当て可能な複数の入出力接続と、前記
入出力接続に接続される複数の入出力装置とを含み、前
記入出力コントローラが同じ処理区分に属す入出力接続
とシステム・プロセッサとの間の通信のみを可能にし、
前記入出力接続が前記処理区分に動的に割り当てるかま
たは前記処理区分から除去することができる、コンピュ
ータ・システム。 （２）所与の処理区分に属すプロセッサが入出力装置と
通信しているときに、その区分に属さないすべての入出
力接続が前記プロセッサから分離される、上記（１）に
記載のシステム。 （３）前記分離が電界効果トランジスタを使用して実施
される、上記（１）に記載のシステム。 （４）前記入出力接続が複数の区分に同時に属すことが
できる、上記（１）に記載のシステム。 （５）少なくとも１つのシステム・プロセッサと、前記
システム・プロセッサへの書込みおよび前記システム・
プロセッサからの読取りを行うために接続されるメモリ
と、前記メモリおよび前記プロセッサと通信するために
接続される入出力コントローラと、複数の装置接続の１
つを介して前記入出力コントローラと通信するために接
続される少なくとも１つの周辺装置とを含むコンピュー
タ・システムであって、前記システムが、前記入出力コ
ントローラにおいて、システム・プロセッサから前記周
辺装置に書き込むための要求を受け取るステップと、前
記入出力コントローラにおいて、前記システム・プロセ
ッサに対応する区分ＩＤを受け取るステップと、前記接
続が前記区分ＩＤに対応するグループに属すかどうかに
応じて、前記複数の接続の少なくとも１つをオンにする
ステップと、前記書込み要求を前記装置に渡すステップ
とを実行し、前記入出力接続が前記区分ＩＤに対応する
前記グループに動的に割り当てるかまたは前記グループ
から除去することができる、コンピュータ・システム。 （６）前記装置接続がＰＣＩスロットである、上記
（５）に記載のシステム。 （７）前記装置接続がオフになったときに、それらが電
界効果トランジスタによって前記入出力コントローラか
ら分離される、上記（５）に記載のシステム。 （８）前記グループに属さない前記接続のすべてがオフ
になる、上記（５）に記載のシステム。 （９）前記装置接続が複数の前記グループに同時に属す
ことができる、上記（５）に記載のシステム。 （１０）複数のシステム・プロセッサと、前記システム
・プロセッサへの書込みおよび前記システム・プロセッ
サからの読取りを行うために接続される少なくとも１つ
のメモリと、前記メモリおよび前記プロセッサと通信す
るために接続される入出力コントローラと、複数の装置
接続の１つを介して前記入出力コントローラと通信する
ために接続される少なくとも１つの周辺装置とを含むコ
ンピュータ・システムであって、前記システムが、前記
入出力コントローラにおいて、前記装置からメモリに書
き込むための要求を受け取るステップと、前記入出力コ
ントローラにおいて、前記装置接続に対応する区分記述
子を読み取るステップと、前記装置接続が前記区分記述
子に対応するグループに属すかどうかに応じて、前記装
置接続の少なくとも１つをオンにするステップと、前記
グループに属さない前記装置接続のすべてをオフにする
ステップと、前記装置からの前記書込み要求を前記メモ
リに渡すステップとを実行し、前記装置接続が前記区分
ＩＤに対応する前記グループに動的に割り当てるかまた
は前記グループから除去することができる、コンピュー
タ・システム。 （１１）前記装置接続がＰＣＩスロットである、上記
（１０）に記載のシステム。 （１２）前記装置接続がオフになったときに、それらが
電界効果トランジスタによって前記入出力コントローラ
から分離される、上記（１０）に記載のシステム。 （１３）前記装置接続が複数の前記グループに同時に属
すことができる、上記（１０）に記載のシステム。 （１４）複数のシステム・プロセッサと、前記システム
・プロセッサへの書込みおよび前記システム・プロセッ
サからの読取りを行うために接続される少なくとも１つ
のメモリと、前記メモリおよび前記プロセッサと通信す
るために接続される入出力コントローラと、複数の装置
接続の１つを介して前記入出力コントローラと通信する
ために接続される少なくとも１つの周辺装置とを含むコ
ンピュータ・システムであって、前記システムが、前記
複数のシステム・プロセッサのそれぞれを１つの処理区
分に割り当てるステップと、前記処理区分のそれぞれに
それぞれの区分ＩＤを割り当てるステップと、前記装置
接続のそれぞれを前記処理区分の少なくとも１つに割り
当てるステップと、メモリにおいて、各装置接続が属す
処理区分を識別する情報を記憶するステップと、同じ処
理区分に属す装置接続とシステム・プロセッサとの間で
通信を渡し、同じ処理区分に属さない装置接続とシステ
ム・プロセッサとの間で通信を渡さないステップとを実
行し、前記装置接続が前記処理区分に動的に割り当てる
かまたは前記処理区分から除去することができる、コン
ピュータ・システム。 （１５）所与の処理区分に属すシステム・プロセッサが
同じ処理区分に属す装置接続を介して通信しているとき
に、その処理区分に属さないすべての装置接続がオフに
なる、上記（１４）に記載のシステム。 （１６）前記装置接続がオフになったときに、それらが
電界効果トランジスタによって前記入出力コントローラ
から分離される、上記（１４）に記載のシステム。 （１７）前記装置接続が複数の処理区分に同時に属すこ
とができる、上記（１４）に記載のシステム。
システム・プロセッサであって、各区分が少なくとも１
つのシステム・プロセッサと固有の区分記述子とを有す
る複数のシステム・プロセッサと、前記プロセッサによ
って書込みおよび読取りを行うために動作可能に接続さ
れる少なくとも１つのメモリと、前記システム・プロセ
ッサと通信するために接続される入出力コントローラ
と、前記入出力コントローラによって管理される複数の
入出力接続であって、各入出力接続が少なくとも１つの
前記処理区分に割当て可能な複数の入出力接続と、前記
入出力接続に接続される複数の入出力装置とを含み、前
記入出力コントローラが同じ処理区分に属す入出力接続
とシステム・プロセッサとの間の通信のみを可能にし、
前記入出力接続が前記処理区分に動的に割り当てるかま
たは前記処理区分から除去することができる、コンピュ
ータ・システム。 （２）所与の処理区分に属すプロセッサが入出力装置と
通信しているときに、その区分に属さないすべての入出
力接続が前記プロセッサから分離される、上記（１）に
記載のシステム。 （３）前記分離が電界効果トランジスタを使用して実施
される、上記（１）に記載のシステム。 （４）前記入出力接続が複数の区分に同時に属すことが
できる、上記（１）に記載のシステム。 （５）少なくとも１つのシステム・プロセッサと、前記
システム・プロセッサへの書込みおよび前記システム・
プロセッサからの読取りを行うために接続されるメモリ
と、前記メモリおよび前記プロセッサと通信するために
接続される入出力コントローラと、複数の装置接続の１
つを介して前記入出力コントローラと通信するために接
続される少なくとも１つの周辺装置とを含むコンピュー
タ・システムであって、前記システムが、前記入出力コ
ントローラにおいて、システム・プロセッサから前記周
辺装置に書き込むための要求を受け取るステップと、前
記入出力コントローラにおいて、前記システム・プロセ
ッサに対応する区分ＩＤを受け取るステップと、前記接
続が前記区分ＩＤに対応するグループに属すかどうかに
応じて、前記複数の接続の少なくとも１つをオンにする
ステップと、前記書込み要求を前記装置に渡すステップ
とを実行し、前記入出力接続が前記区分ＩＤに対応する
前記グループに動的に割り当てるかまたは前記グループ
から除去することができる、コンピュータ・システム。 （６）前記装置接続がＰＣＩスロットである、上記
（５）に記載のシステム。 （７）前記装置接続がオフになったときに、それらが電
界効果トランジスタによって前記入出力コントローラか
ら分離される、上記（５）に記載のシステム。 （８）前記グループに属さない前記接続のすべてがオフ
になる、上記（５）に記載のシステム。 （９）前記装置接続が複数の前記グループに同時に属す
ことができる、上記（５）に記載のシステム。 （１０）複数のシステム・プロセッサと、前記システム
・プロセッサへの書込みおよび前記システム・プロセッ
サからの読取りを行うために接続される少なくとも１つ
のメモリと、前記メモリおよび前記プロセッサと通信す
るために接続される入出力コントローラと、複数の装置
接続の１つを介して前記入出力コントローラと通信する
ために接続される少なくとも１つの周辺装置とを含むコ
ンピュータ・システムであって、前記システムが、前記
入出力コントローラにおいて、前記装置からメモリに書
き込むための要求を受け取るステップと、前記入出力コ
ントローラにおいて、前記装置接続に対応する区分記述
子を読み取るステップと、前記装置接続が前記区分記述
子に対応するグループに属すかどうかに応じて、前記装
置接続の少なくとも１つをオンにするステップと、前記
グループに属さない前記装置接続のすべてをオフにする
ステップと、前記装置からの前記書込み要求を前記メモ
リに渡すステップとを実行し、前記装置接続が前記区分
ＩＤに対応する前記グループに動的に割り当てるかまた
は前記グループから除去することができる、コンピュー
タ・システム。 （１１）前記装置接続がＰＣＩスロットである、上記
（１０）に記載のシステム。 （１２）前記装置接続がオフになったときに、それらが
電界効果トランジスタによって前記入出力コントローラ
から分離される、上記（１０）に記載のシステム。 （１３）前記装置接続が複数の前記グループに同時に属
すことができる、上記（１０）に記載のシステム。 （１４）複数のシステム・プロセッサと、前記システム
・プロセッサへの書込みおよび前記システム・プロセッ
サからの読取りを行うために接続される少なくとも１つ
のメモリと、前記メモリおよび前記プロセッサと通信す
るために接続される入出力コントローラと、複数の装置
接続の１つを介して前記入出力コントローラと通信する
ために接続される少なくとも１つの周辺装置とを含むコ
ンピュータ・システムであって、前記システムが、前記
複数のシステム・プロセッサのそれぞれを１つの処理区
分に割り当てるステップと、前記処理区分のそれぞれに
それぞれの区分ＩＤを割り当てるステップと、前記装置
接続のそれぞれを前記処理区分の少なくとも１つに割り
当てるステップと、メモリにおいて、各装置接続が属す
処理区分を識別する情報を記憶するステップと、同じ処
理区分に属す装置接続とシステム・プロセッサとの間で
通信を渡し、同じ処理区分に属さない装置接続とシステ
ム・プロセッサとの間で通信を渡さないステップとを実
行し、前記装置接続が前記処理区分に動的に割り当てる
かまたは前記処理区分から除去することができる、コン
ピュータ・システム。 （１５）所与の処理区分に属すシステム・プロセッサが
同じ処理区分に属す装置接続を介して通信しているとき
に、その処理区分に属さないすべての装置接続がオフに
なる、上記（１４）に記載のシステム。 （１６）前記装置接続がオフになったときに、それらが
電界効果トランジスタによって前記入出力コントローラ
から分離される、上記（１４）に記載のシステム。 （１７）前記装置接続が複数の処理区分に同時に属すこ
とができる、上記（１４）に記載のシステム。
【図１】本発明の好ましい一実施の形態による例示的な
コンピュータ・システムのブロック図である。
コンピュータ・システムのブロック図である。
【図２】本発明の好ましい一実施の形態による区分コン
ピュータ・システムの高レベル・ブロック図である。
ピュータ・システムの高レベル・ブロック図である。
【図３】本発明の好ましい一実施の形態による８プロセ
ッサ・コンピュータ・システムのより詳細なブロック図
である。
ッサ・コンピュータ・システムのより詳細なブロック図
である。
【図４】本発明の好ましい一実施の形態による改良され
たＰＣＩホスト・ブリッジを示す図である。
たＰＣＩホスト・ブリッジを示す図である。
【図５】本発明の好ましい一実施の形態による区分記述
子テーブルである。
子テーブルである。
【図６】本発明の好ましい一実施の形態によるシステム
構成プロセスの流れ図である。
構成プロセスの流れ図である。
【図７】本発明の好ましい一実施の形態によるプロセッ
サ開始ＰＣＩ書込みを示す図である。
サ開始ＰＣＩ書込みを示す図である。
【図８】本発明の好ましい一実施の形態によりＰＣＩデ
バイスによって開始されるメモリ書込みを示す図であ
る。
バイスによって開始されるメモリ書込みを示す図であ
る。
【図９】本発明の好ましい一実施の形態による排他所有
権スロット除去動作を示す図である。
権スロット除去動作を示す図である。
【図１０】本発明の好ましい一実施の形態による排他所
有権スロット追加動作を示す図である。
有権スロット追加動作を示す図である。
【図１１】本発明の好ましい一実施の形態による複数所
有権スロット除去動作を示す図である。
有権スロット除去動作を示す図である。
【図１２】本発明の好ましい一実施の形態による複数所
有権スロット追加動作を示す図である。
有権スロット追加動作を示す図である。
【図１３】本発明の好ましい一実施の形態による複数所
有権スロット追加動作を示す図である。
有権スロット追加動作を示す図である。
１００ データ処理システム １０１ プロセッサ １０２ プロセッサ １０３ レベル２（Ｌ２）キャッシュ １０４ レベル２（Ｌ２）キャッシュ １０６ システム・バス １０８ システム・メモリ １１２ 入出力バス １１４ 不揮発性記憶装置 １１６ キーボード／ポインティング・デバイス １１８ グラフィック・アダプタ １２０ ディスプレイ １２１ 業界標準アーキテクチャ（ＩＳＡ）ブリッジ １２２ １次ホスト・ブリッジ（ＰＨＢ） １２４ ＰＣＩスロット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ベアロフスキ アメリカ合衆国98052 ワシントン州レッ ドモンド ワンハンドレッド・アンド・フ ィフティエイス・プレース ノースイース ト 8336 (72)発明者 パトリック・エム・ブランド アメリカ合衆国27613 ノースカロライナ 州ローリー ウィローウッド・コート 8904
Claims (17)
- 【請求項１】複数の処理区分に分割される複数のシステ
ム・プロセッサであって、各区分が少なくとも１つのシ
ステム・プロセッサと固有の区分記述子とを有する複数
のシステム・プロセッサと、 前記プロセッサによって書込みおよび読取りを行うため
に動作可能に接続される少なくとも１つのメモリと、 前記システム・プロセッサと通信するために接続される
入出力コントローラと、 前記入出力コントローラによって管理される複数の入出
力接続であって、各入出力接続が少なくとも１つの前記
処理区分に割当て可能な複数の入出力接続と、 前記入出力接続に接続される複数の入出力装置とを含
み、 前記入出力コントローラが同じ処理区分に属す入出力接
続とシステム・プロセッサとの間の通信のみを可能に
し、 前記入出力接続が前記処理区分に動的に割り当てるかま
たは前記処理区分から除去することができる、コンピュ
ータ・システム。 - 【請求項２】所与の処理区分に属すプロセッサが入出力
装置と通信しているときに、その区分に属さないすべて
の入出力接続が前記プロセッサから分離される、請求項
１に記載のシステム。 - 【請求項３】前記分離が電界効果トランジスタを使用し
て実施される、請求項１に記載のシステム。 - 【請求項４】前記入出力接続が複数の区分に同時に属す
ことができる、請求項１に記載のシステム。 - 【請求項５】少なくとも１つのシステム・プロセッサ
と、 前記システム・プロセッサへの書込みおよび前記システ
ム・プロセッサからの読取りを行うために接続されるメ
モリと、 前記メモリおよび前記プロセッサと通信するために接続
される入出力コントローラと、 複数の装置接続の１つを介して前記入出力コントローラ
と通信するために接続される少なくとも１つの周辺装置
とを含むコンピュータ・システムであって、前記システ
ムが、 前記入出力コントローラにおいて、システム・プロセッ
サから前記周辺装置に書き込むための要求を受け取るス
テップと、 前記入出力コントローラにおいて、前記システム・プロ
セッサに対応する区分ＩＤを受け取るステップと、 前記接続が前記区分ＩＤに対応するグループに属すかど
うかに応じて、前記複数の接続の少なくとも１つをオン
にするステップと、 前記書込み要求を前記装置に渡すステップとを実行し、 前記入出力接続が前記区分ＩＤに対応する前記グループ
に動的に割り当てるかまたは前記グループから除去する
ことができる、コンピュータ・システム。 - 【請求項６】前記装置接続がＰＣＩスロットである、請
求項５に記載のシステム。 - 【請求項７】前記装置接続がオフになったときに、それ
らが電界効果トランジスタによって前記入出力コントロ
ーラから分離される、請求項５に記載のシステム。 - 【請求項８】前記グループに属さない前記接続のすべて
がオフになる、請求項５に記載のシステム。 - 【請求項９】前記装置接続が複数の前記グループに同時
に属すことができる、請求項５に記載のシステム。 - 【請求項１０】複数のシステム・プロセッサと、 前記システム・プロセッサへの書込みおよび前記システ
ム・プロセッサからの読取りを行うために接続される少
なくとも１つのメモリと、 前記メモリおよび前記プロセッサと通信するために接続
される入出力コントローラと、 複数の装置接続の１つを介して前記入出力コントローラ
と通信するために接続される少なくとも１つの周辺装置
とを含むコンピュータ・システムであって、 前記システムが、 前記入出力コントローラにおいて、前記装置からメモリ
に書き込むための要求を受け取るステップと、 前記入出力コントローラにおいて、前記装置接続に対応
する区分記述子を読み取るステップと、 前記装置接続が前記区分記述子に対応するグループに属
すかどうかに応じて、前記装置接続の少なくとも１つを
オンにするステップと、 前記グループに属さない前記装置接続のすべてをオフに
するステップと、 前記装置からの前記書込み要求を前記メモリに渡すステ
ップとを実行し、 前記装置接続が前記区分ＩＤに対応する前記グループに
動的に割り当てるかまたは前記グループから除去するこ
とができる、コンピュータ・システム。 - 【請求項１１】前記装置接続がＰＣＩスロットである、
請求項１０に記載のシステム。 - 【請求項１２】前記装置接続がオフになったときに、そ
れらが電界効果トランジスタによって前記入出力コント
ローラから分離される、請求項１０に記載のシステム。 - 【請求項１３】前記装置接続が複数の前記グループに同
時に属すことができる、請求項１０に記載のシステム。 - 【請求項１４】複数のシステム・プロセッサと、 前記システム・プロセッサへの書込みおよび前記システ
ム・プロセッサからの読取りを行うために接続される少
なくとも１つのメモリと、 前記メモリおよび前記プロセッサと通信するために接続
される入出力コントローラと、 複数の装置接続の１つを介して前記入出力コントローラ
と通信するために接続される少なくとも１つの周辺装置
とを含むコンピュータ・システムであって、 前記システムが、 前記複数のシステム・プロセッサのそれぞれを１つの処
理区分に割り当てるステップと、 前記処理区分のそれぞれにそれぞれの区分ＩＤを割り当
てるステップと、 前記装置接続のそれぞれを前記処理区分の少なくとも１
つに割り当てるステップと、 メモリにおいて、各装置接続が属す処理区分を識別する
情報を記憶するステップと、 同じ処理区分に属す装置接続とシステム・プロセッサと
の間で通信を渡し、同じ処理区分に属さない装置接続と
システム・プロセッサとの間で通信を渡さないステップ
とを実行し、 前記装置接続が前記処理区分に動的に割り当てるかまた
は前記処理区分から除去することができる、コンピュー
タ・システム。 - 【請求項１５】所与の処理区分に属すシステム・プロセ
ッサが同じ処理区分に属す装置接続を介して通信してい
るときに、その処理区分に属さないすべての装置接続が
オフになる、請求項１４に記載のシステム。 - 【請求項１６】前記装置接続がオフになったときに、そ
れらが電界効果トランジスタによって前記入出力コント
ローラから分離される、請求項１４に記載のシステム。 - 【請求項１７】前記装置接続が複数の処理区分に同時に
属すことができる、請求項１４に記載のシステム。
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