JP2000305844A - キャッシュ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュメモリを効率よく動作させること
である。 【解決手段】 エントリ領域について、保持ビット、タ
グ情報、データの更新を可能にするかしないかを設定す
る固定モード指定ビットを有し、該固定モード指定ビッ
トによる前記設定と、読み出そうとするデータの上位側
アドレスと、前記データの下位側アドレスに対応するエ
ントリ領域のタグ情報および前記保持ビットとをもと
に、キャッシュミスしたときの前記エントリ領域の更新
についての実行、非実行を制御可能にする構成を備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マイクロプロセ
ッサに搭載されるキャッシュメモリ制御装置に関するも
のである。

【０００２】

【従来の技術】図５は、マイクロプロセッサ（以下、Ｃ
ＰＵという）を利用したシステム構成の概略を示すブロ
ック図である。図において、１はＣＰＵコア、５はキャ
ッシュエントリテーブル、５０はＣＰＵ、５１は外部メ
モリ、５２はキャッシュ制御回路、５３は内部バス、５
４は外部バス、５５、５６、５７は信号線、５８は入出力
装置、５９はバス制御回路である。

【０００３】一般にＣＰＵを利用したシステムは、ＣＰ
Ｕ５０、外部メモリ５１、および入出力装置５８から構
成される。さらにＣＰＵ５０は通常一つの半導体チップ
として使われているが、演算処理をするＣＰＵコア１、
一時的に外部メモリのデータを貯えるキャッシュエント
リテーブル５、キャッシュ動作を制御するキャッシュ制
御回路５２、外部バス５４を介したデータ転送を制御す
るバス制御回路５９から構成される。

【０００４】ＣＰＵコア１は、内部バス５３を介してキ
ャッシュエントリテーブル５との間でデータ転送を行
う。一般にＣＰＵ５０と外部メモリ５１間のデータ転送
は比較的低速で行われる。これは外部バス５４を介した
データ転送のオーバーヘッドが大きいからである。この
オーバーヘッドによる影響を軽減するため、ＣＰＵ５０
内に一時的に外部メモリのデータを貯えておくキャッシ
ュメモリの手法が使われる。これは、ＣＰＵコア１とキ
ャッシュエントリテーブル５との間のデータ転送が高速
に行えることを利用し、外部メモリ５１内のデータをキ
ャッシュエントリテーブル５に置いて使用する手法であ
る。

【０００５】図５に示すシステムにおいては、キャッシ
ュメモリは、キャッシュエントリテーブル５およびキャ
ッシュ制御回路５２で機能が実現される。通常、外部メ
モリ５１のサイズに比べてキャッシュエントリテーブル
５に貯えられるデータのサイズは小さいので、キャッシ
ュエントリテーブル５に貯えるデータをうまく選択し、
なるべくＣＰＵコア１が外部メモリ５１にデータを入出
力する回数を減らすことで、システム全体の処理をより
高速化できることになる。

【０００６】図６は、従来のキャッシュ制御装置を示す
ブロック図である。図６において図５と同一または相当
の部分については同一の符号を付し説明を省略する。図
において、２はキャッシュ制御レジスタ、６１はキャッ
シュ更新実行回路、６２は比較回路、７１はＮＡＮＤゲ
ート、７２はＡＮＤゲート、８１はアドレスバス、８２
はアドレスバス８１の下位側、８３はアドレスバス８１
の上位側、８４はタグ部２６のデータが出力される信号
線、９１はキャッシュ制御レジスタ２のオン／オフビッ
ト３が出力される信号線、９２はＡＮＤゲート７２の出
力信号の信号線、９３，９４，９５はキャッシュ更新実
行回路６１の各出力信号の信号線、９６は保持ビット２
５が出力される信号線である。

【０００７】キャッシュエントリテーブル５は、保持ビ
ット２５、タグ部２６、データ保持部２７の組み合わせ
で構成される各エントリを複数個持つテーブルである。
保持ビット２５は、現在データが貯えられているかどう
かを示す１ビットフィールドである。タグ部２６は、現
在保持しているデータが外部メモリ５１のどのアドレス
にあったものかを示すフィールドである。データ保持部
２７は、外部メモリ５１にあったデータを保持しておく
フィールドである。

【０００８】ＣＰＵコア１は、メモリ内のデータを指定
するのにアドレスバス８１にアドレスを出力する。この
アドレスは、図７に示すように上位アドレス９９と下位
アドレス９８に分けて考える。そしてキャッシュエント
リテーブル５に用意されるエントリの数は、下位アドレ
ス９８のビット数で表現される数となる。例えば、下位
アドレス９８が８ビットなら、エントリ数は２５６個と
なる。そしてキャッシュエントリテーブル５内のタグ部
２６には、その時点でデータ保持部２７に保持されてい
るデータが元あったアドレスの上位アドレス９９が保持
される。

【０００９】すなわち、キャッシュエントリテーブル５
の何番目のエントリにあるかによって下位アドレスが示
され、そのタグ部２６に保持された値によって上位アド
レスが示され、両者を組み合わせて、データ保持部２７
にあるデータが、元は外部メモリ５１のどの番地にあっ
たのかが明らかになるようになっている。そして、保持
ビット２５は、現在そのエントリにデータが保持されて
いるかどうかを示すビットである。

【００１０】次に、動作について説明する。今、ＣＰＵ
コア１が、あるアドレスからデータを読み出そうとした
とする。そのアドレスはアドレスバス８１に出力され
る。そして、その下位アドレスは、前記アドレスバス８
１の下位側８２を介してキャッシュエントリテーブル５
に入力され、その下位アドレスに対応するエントリが選
択される。

【００１１】もし、そのエントリに未だデータが登録さ
れていない場合、保持ビット２５がセットされていない
ので、信号線９６にＬｏｗレベルの信号が出力され、そ
の結果、ＮＡＮＤゲート７１はＨｉｇｈレベルを出力す
る。この時、キャッシュ制御レジスタ２内のオン／オフ
ビット３がオンになっていれば、ＡＮＤゲート７２はＨ
ｉｇｈレベルを出力することになる。

【００１２】ここでキャッシュ更新実行回路６１へ信号
線９２からＨｉｇｈレベルの信号が入力された場合に、
キャッシュ更新実行回路６１がキャッシュを更新するよ
うに構成されていれば、すなわち、信号線９３を介し
て、選択されているエントリの保持ビット２５が“１”
にセットされ、信号線９４を介してアドレスバス８１の
上位側８３の値をタグ部２６に保持し、さらに信号線９
５を介して外部メモリ５１から読み出したデータをデー
タ保持部２７に保持するように構成されていれば、キャ
ッシュエントリテーブル５にそのデータが保持されるこ
とになる。なお、図６では、外部メモリ５１からデータ
を読み出す部分については特に示していない。

【００１３】次に、もしそのエントリに既にデータが保
持されており、ＣＰＵコア１から出力された上位アドレ
スがタグ部２６に保持されていた値と同じ場合、アドレ
スバス８１の上位側８３の値と信号線８４に出力される
タグ部２６の値が一致するので比較回路６２の出力値が
Ｈｉｇｈレベルになる。また、保持ビット２５がセット
されているので信号線９６はＨｉｇｈレベルとなり、そ
の結果、ＮＡＮＤゲート７１の出力はＬｏｗレベルとな
る。そのためＡＮＤゲート７２の出力はＬｏｗレベルと
なり、キャッシュ更新実行回路６１は動作せず、キャッ
シュエントリテーブル５の内容は更新されずに、前の値
を保持しつづけることになる。

【００１４】逆に、ＣＰＵコア１から出力されたアドレ
スバス８１の上位側８３がタグ部２６に保持されていた
値と一致しない場合、比較回路６２の出力はＬｏｗレベ
ルとなるので、結果としてＡＮＤゲート７２はＨｉｇｈ
レベルを出力し、その結果、キャッシュ更新実行回路６
１が動作し、キャッシュの更新が行われる。

【００１５】アドレスが一致したためにキャッシュ更新
せずに済む場合を“キャッシュヒット”したという。こ
の場合、外部メモリ５１からデータを取り出す必要がな
く、キャッシュエントリテーブル５に保持された値を参
照すればよいので、ＣＰＵコア１のデータ読み出しは短
時間で終わる。

【００１６】一方、キャッシュ更新する場合を“キャッ
シュミス”したという。この場合、外部メモリ５１から
データを読み出すので、キャッシュヒットした場合に比
べて読み出すのに時間がかかる。

【００１７】

【発明が解決しようとする課題】従来のキャッシュ制御
装置は以上のように構成されていたので、“キャッシュ
ミス”した場合は必ず更新動作が行われることになる。
従って、例えば、同じ下位アドレスであって上位アドレ
スが異なるアドレスからデータを交互に読み出すような
プログラムでは、毎回キャッシュミスすることになり、
そのたびに更新動作が行われることになり、キャッシュ
メモリのメリットが得られない課題があった。

【００１８】この発明は、上記のような課題を解決する
ためになされたもので、キャッシュミスが発生した場合
のキャッシュの更新動作の実行、非実行をモード設定に
より制御できるようにして、キャッシュメモリを効率よ
く動作させることのできるキャッシュ制御装置を得るこ
とを目的とする。

【００１９】

【課題を解決するための手段】この発明に係るキャッシ
ュ制御装置は、外部メモリから読み出されたデータが保
持されているかどうかについての情報である保持ビッ
ト、前記データの前記外部メモリにおける上位側アドレ
スであるタグ情報、および前記データを、データの前記
外部メモリにおける下位側アドレスに応じたエントリ領
域へ格納するキャッシュエントリテーブルと、前記エン
トリ領域についての前記保持ビット、前記タグ情報、前
記データの更新を実行するキャッシュ更新実行回路と、
前記エントリ領域について、前記保持ビット、前記タグ
情報、前記データの更新を可能にするかしないかを設定
するモード設定手段と、該モード設定手段による設定
と、読み出そうとするデータの上位側アドレスと、前記
データの下位側アドレスに対応するエントリ領域のタグ
情報および前記保持ビットとをもとに、キャッシュミス
したときの前記エントリ領域の、前記キャッシュ更新実
行回路による更新についての実行、非実行を制御するキ
ャッシュ更新制御回路とを備えるようにしたものであ
る。

【００２０】この発明に係るキャッシュ制御装置は、キ
ャッシュ更新制御回路によるキャッシュ更新実行回路に
対する制御を許可するかしないかを決める更新実行許可
手段を備えるようにしたものである。

【００２１】この発明に係るキャッシュ制御装置は、読
み出そうとするデータの下位側アドレスに応じたエント
リ領域のタグ情報と、前記読み出そうとするデータの上
位側アドレスとを比較する比較回路と、モード設定手段
により更新不可が設定され、前記エントリ領域の保持ビ
ットがデータの保持を示していると、前記比較回路の比
較結果に関わらずキャッシュ更新実行回路による前記エ
ントリ領域の更新を非実行に制御し、前記保持ビットが
データの非保持を示していると前記キャッシュ更新実行
回路による前記エントリ領域の更新を実行可能に制御
し、前記モード設定手段により更新可が設定され、前記
保持ビットがデータの保持を示していると、前記比較回
路の比較結果を有効にし、前記比較回路の比較結果に応
じて前記キャッシュ更新実行回路による前記エントリ領
域の更新の実行、非実行を制御し、前記保持ビットがデ
ータの非保持を示していると前記キャッシュ更新実行回
路による前記エントリ領域の更新を実行可能に制御する
モード実行回路とをキャッシュ更新制御回路が備えるよ
うにしたものである。

【００２２】この発明に係るキャッシュ制御装置は、Ｃ
ＰＵによる割り込み処理実行中、キャッシュ更新実行回
路によるエントリ領域についての更新の実行を禁止する
更新禁止手段を備えるようにしたものである。

【００２３】この発明に係るキャッシュ制御装置は、Ｃ
ＰＵの割り込み処理実行中に使用される割り込み処理用
エントリテーブルと、前記ＣＰＵの通常動作実行中に使
用される通常動作用エントリテーブルとを有し、前記割
り込み処理用エントリテーブルと通常動作用エントリテ
ーブルとを、前記ＣＰＵの割り込み処理実行中および通
常動作実行中に応じて切り替えるエントリテーブル切替
手段を備えるようにしたものである。

【００２４】この発明に係るキャッシュ制御装置は、モ
ード設定手段による設定を所定の時間ごとに切り替える
タイマを備えるようにしたものである。

【００２５】この発明に係るキャッシュ制御装置は、モ
ード設定手段による設定を、実行される命令数をもとに
切り替えるモード切替手段を備えるようにしたものであ
る。

【００２６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この実施の形態１のキャッシュ
制御装置の構成を示すブロック図である。なお、このキ
ャッシュ制御装置が適用されるシステムの構成は図５に
示されるものと同様である。図１において、１はＣＰＵ
コア（モード設定手段，更新実行許可手段，エントリテ
ーブル切替手段，モード切替手段）、２はキャッシュ制
御レジスタ、５はキャッシュエントリテーブル（通常動
作用エントリテーブル）、６はキャッシュ更新実行回
路、７は比較回路（キャッシュ更新制御回路）、８はＡ
ＮＤゲート（キャッシュ更新制御回路，モード実行回
路）、１０はＡＮＤゲート（更新実行許可手段，更新禁
止手段）、９はＯＲゲート（キャッシュ更新制御回路，
モード実行回路）、１１はアドレスバス、１２はアドレ
スバス１１の下位側、１３はアドレスバス１１の上位
側、１４はタグ部２６のデータが出力される信号線、１
６はキャッシュ制御レジスタ２の固定モード指定ビット
（モード設定手段）４が出力される信号線、１７は比較
回路７の比較結果が出力される信号線、１８はＡＮＤゲ
ート８の出力信号の信号線、１９はＯＲゲート９の出力
信号の信号線、２０はキャッシュ制御レジスタ２のオン
／オフビット（更新実行許可手段）３が出力される信号
線、２１はＡＮＤ回路１０の出力信号の信号線、２２，
２３，２４はキャッシュ更新実行回路６の各出力の信号
線、１５および３０は保持ビット２５が出力される信号
線である。２８はＣＰＵコア１からキャッシュ制御レジ
スタ２へオン／オフビット３や固定モード指定ビット４
を設定するための信号線、２９はＮＡＮＤゲート（キャ
ッシュ更新制御回路，モード実行回路）である。

【００２７】キャッシュ制御レジスタ２にはオン／オフ
ビット３と固定モード指定ビット４が設定される。キャ
ッシュエントリテーブル５は、保持ビット２５、タグ部
２６、データ保持部２７の組み合わせで構成される各エ
ントリを複数個持つテーブルである。保持ビット２５
は、現在データが貯えられているかどうかを示す１ビッ
トフィールドである。タグ部２６は、現在保持している
データが外部メモリ５１のどのアドレスにあったものか
を示すフィールドである。データ保持部２７は、外部メ
モリ５１にあったデータを保持しておくフィールドであ
る。

【００２８】ＣＰＵコア１は、メモリ内のデータを指定
するのにアドレスバス１１にアドレスを出力する。アド
レスは、図７に示すように、上位アドレス９９と下位ア
ドレス９８に分けて考える。そしてキャッシュエントリ
テーブル５に用意されるエントリの数は、下位アドレス
９８のビット数で表現される数となる。例えば、下位ア
ドレス９８が８ビットなら、エントリ数は２５６個とな
る。そしてキャッシュエントリテーブル５内のタグ部２
６には、その時点でデータ保持部２７に保持されている
データが元あったアドレスの、上位アドレス９９が保持
される。すなわち、キャッシュエントリテーブル５の何
番目のエントリにあるかによって下位アドレスが示さ
れ、そのタグ部２６に保持された値によって上位アドレ
スが示され、両者を組み合わせて、データ保持部２７に
あるデータが、元は外部メモリ５１のどの番地にあった
のかが明らかになるようになっている。そして、保持ビ
ット２５は、現在そのエントリにデータが保持されてい
るかどうか示すビットである。

【００２９】次に、動作について説明する。キャッシュ
制御レジスタ２にはキャッシュ固定モードか否かを示す
固定モード指定ビット４が設定され、キャッシュ制御レ
ジスタ２の前記固定モード指定ビット４やオン／オフビ
ット３は書き換え可能である。すなわち実行されるプロ
グラムによって、そのモードをオンにしたりオフにした
りできる。以下の説明では、キャッシュ制御レジスタ２
のオン／オフビット３がセットされているものとする。

【００３０】今、キャッシュ固定モードがオン（固定モ
ード指定ビット４、オン）に設定されていた場合に、Ｃ
ＰＵコア１が、あるアドレスからデータを読み出そうと
したとする。この場合、信号線１６はＨｉｇｈレベルに
なる。そして、そのアドレスの下位アドレス９８に対応
するエントリの保持ビット２５がセットされていた場
合、すなわち既にそのエントリにデータが保持されてい
た場合は、信号線１５はＨｉｇｈレベルになり、その結
果、ＡＮＤゲート８の出力はＨｉｇｈレベルになる。

【００３１】すると、信号線１７の値にかかわらずＯＲ
ゲート９の出力はＨｉｇｈレベル、ＮＡＮＤゲート２９
の出力はＬｏｗレベルとなり、この結果、ＡＮＤゲート
１０の出力はＬｏｗレベルとなるのでキャッシュ更新は
実行されない。

【００３２】また、キャッシュ固定モードがオンに設定
されていた場合に、該当するエントリの保持ビット２５
がセットされていない場合、すなわちそのエントリにデ
ータが未だ保持されていない場合は、信号線３０はＬｏ
ｗレベルとなるので、ＮＡＮＤゲート２９の出力はＨｉ
ｇｈレベルとなり、この結果、ＡＮＤゲート１０の出力
はＨｉｇｈレベルとなるので、キャッシュ更新が実行さ
れる。すなわちデータが保持されていないエントリにつ
いては、キャッシュ更新が実行される。

【００３３】反対にキャッシュ固定モードがオフになっ
ていた場合（固定モード指定ビット４、オフ）は、信号
線１６がＬｏｗレベルとなり、ＡＮＤゲート８の出力は
Ｌｏｗレベルとなる。この結果、ＯＲゲート９は比較回
路７の出力をそのまま出力する。よって、もしアドレス
が一致しなかった場合、ＯＲゲート９の出力はＬｏｗレ
ベルとなり、続いてＮＡＮＤゲート２９の出力はＨｉｇ
ｈレベル、ＡＮＤゲート１０の出力はＨｉｇｈレベルと
なり、この結果、キャッシュ更新が実行される。

【００３４】またアドレスが一致した場合は、保持ビッ
ト２５がセットされていれば、ＮＡＮＤゲート２９の出
力はＬｏｗレベル、ＡＮＤゲート１０の出力はＬｏｗレ
ベルとなり、キャッシュ更新は実行されない。よって、
キャッシュ固定モードがオフになっていた場合は、従来
のキャッシュ装置と同等の動作をする。

【００３５】以上のように、この実施の形態１によれ
ば、キャッシュ制御レジスタ２の固定モード指定ビット
４をセットした時点から、一度、キャッシュエントリテ
ーブル５に保持されたデータは更新されることがなくな
る。この結果、例えば、同じ下位アドレスであって上位
アドレスが異なるアドレスからデータを交互に読み出す
場合、最初に読み出されたデータがキャッシュに保持さ
れ続けるので、従来のように毎回キャッシュミスするこ
とにはならず、キャッシュミスにより更新動作が行われ
る頻度を低減できることになり、非効率な動作を防ぐこ
とが可能になる。特に、プログラム中において、よく利
用される部分を実行する直前に固定モード指定ビット４
をセットするようにすれば、より高い効果が得られるよ
うになる。

【００３６】また、固定モード指定ビット４をクリアし
た時点で全てのエントリの保持ビット２５をクリアする
ように構成すれば、プログラム実行の過程でよく実行さ
れる部分が変化したときに、一旦、固定モード指定ビッ
ト４をクリアし、再度、セットすることにより、より効
果が高まる。

【００３７】実施の形態２．図２は、この実施の形態２
のキャッシュ制御装置の構成を示すブロック図である。
図２において図１と同一または相当の部分については同
一の符号を付し説明を省略する。図２において、３１は
ＡＮＤゲート（更新禁止手段）、３４はＣＰＵの実行状
態が割り込み処理ルーチン実行状態にあることを示す実
行モードビット（更新禁止手段，エントリテーブル切替
手段）である。一般に、ＣＰＵの実行状態には、通常の
実行状態と、割り込み処理ルーチン実行状態がある。そ
してＣＰＵコア１内の実行モードビット３４は、その実
行状態を示すものであり、通常の実行状態の場合は
“１”であり、割り込み処理中は“０”になるものとす
る。割り込み処理ルーチンは、通常実行状態中に割り込
みが発生した場合に実行される。

【００３８】前記実施の形態１の場合、固定モード指定
ビット４をセットした直後に割り込みが発生すると、割
り込みプログラムに関するデータが先にキャッシュに保
持されてしまい、期待していたデータが保持されない場
合が起こりうる。

【００３９】この実施の形態２では、ＡＮＤゲート３１
を設けたことで、割り込み処理実行中は信号線２０がＬ
ｏｗレベルになるので、信号線２１もＬｏｗレベルとな
り、キャッシュ更新が行われなくなる。これにより固定
モード指定ビット４をセットした直後に発生した割り込
みにより、割り込みプログラムに関するデータがキャッ
シュに先に保持されることがなくなるため、固定モード
指定ビット４をセットした直後に発生した割り込みによ
り期待していたデータが保持されないという状態を回避
できるキャッシュ制御装置が得られる効果がある。

【００４０】実施の形態３．この実施の形態３のキャッ
シュ制御装置では、ＣＰＵが通常の実行状態の場合と割
り込み処理状態との場合で、別々のキャッシュエントリ
テーブルを設けるものである。図３は、この実施の形態
３のキャッシュ制御装置の構成を示すブロック図であ
る。図３において図２と同一または相当の部分について
は同一の符号を付し説明を省略する。この実施の形態３
ではキャッシュエントリテーブル５はＣＰＵが通常の実
行状態の場合に使用される。図において、４４はＣＰＵ
が割り込み処理状態の場合に使用されるキャッシュエン
トリテーブル（割り込み処理用エントリテーブル）、４
５はキャッシュエントリテーブル４４の保持ビット、４
６はタグ部、４７はデータ保持部である。

【００４１】Ｓ１はキャッシュエントリテーブル５の保
持ビット２５またはキャッシュエントリテーブル４４の
保持ビット４５のいずれかを実行モードビット（エント
リテーブル切替手段）３４に応じて選択するセレクタ
（エントリテーブル切替手段）、Ｓ２はキャッシュエン
トリテーブル（通常動作用エントリテーブル）５のタグ
部２６の値またはキャッシュエントリテーブル（割り込
み処理用エントリテーブル）４４のタグ部４６の値のい
ずれかを実行モードビット３４に応じて選択するセレク
タ（エントリテーブル切替手段）、Ｓ３とＳ４とＳ５は
キャッシュ更新実行回路６から各キャッシュエントリテ
ーブル５，４４への信号線２２，２３，２４の接続先を
実行モードビット３４に応じてキャッシュエントリテー
ブル５側またはキャッシュエントリテーブル４４側へ切
り替えるセレクタ（エントリテーブル切替手段）であ
る。なお、この実施の形態３では、ＣＰＵコア１はエン
トリテーブル切替手段に対応する。

【００４２】この実施の形態３では、ＣＰＵの通常動作
と割り込み処理動作に応じて、使用するキャッシュエン
トリテーブルを切り替えることができるため、固定モー
ド指定ビット４をセットした直後に発生した割り込みに
より期待していたデータが保持されないという状態を回
避でき、割り込みが頻繁に発生するようなシステムでよ
り有効に前記実施の形態１の効果が発揮されるようにな
る。

【００４３】実施の形態４．図４は、この実施の形態４
のキャッシュ制御装置の構成を示すブロック図である。
図４において図１と同一または相当の部分については同
一の符号を付し説明を省略する。図において、４０は一
定時間毎にキャッシュ制御レジスタ２の固定モード指定
ビット４をクリアし、続いてセットするタイマである。

【００４４】次に、動作について説明する。タイマ４０
は、一定時間毎にキャッシュ制御レジスタ２の固定モー
ド指定ビット４をクリアし、続いてセットし、前記時間
間隔で自動的にキャッシュに保持するデータを更新す
る。

【００４５】この実施の形態４によれば、時間の経過と
ともに実行頻度が高いプログラム部分が変化していくよ
うなプログラムを実行する際、前記プログラム部分が変
化する時間間隔で自動的にキャッシュに保持するデータ
を更新することが可能になるので、前記プログラム部分
の変化によるキャッシュミスで更新動作が行われる頻度
を低減できることになり、非効率な動作を防ぐことがで
き、キャッシュを効率的に利用できるキャッシュ制御装
置が得られる効果がある。

【００４６】実施の形態５．なお、前記実施の形態４に
おけるタイマ４０の代わりに、実行される命令数をカウ
ントし、一定命令数実行するたびにキャッシュ制御レジ
スタ２の固定モード指定ビット４をクリアし、セットす
るようにしてもよく、また、その間隔をプログラムで変
更できるようにしてもよい。このため、本実施の形態５
では、ＣＰＵコア１がモード切替手段に対応する。

【００４７】この実施の形態５によれば、時間の経過と
ともに実行頻度が高いプログラム部分が変化していくよ
うなプログラムを実行する際、前記プログラム部分が変
化する状況を前記プログラムの命令数から判定し、自動
的にキャッシュに保持するデータを更新することが可能
になるので、前記プログラム部分の変化によるキャッシ
ュミスで更新動作が行われる頻度を低減できることにな
り、非効率な動作を防ぐことができ、キャッシュを効率
的に利用できるキャッシュ制御装置が得られる効果があ
る。

【００４８】

【発明の効果】以上のように、この発明によれば、モー
ド設定手段による設定と、読み出そうとするデータの上
位側アドレスと、前記データの下位側アドレスに対応す
るエントリ領域のタグ情報および保持ビットとをもと
に、キャッシュミスしたときの前記エントリ領域の更新
についての実行、非実行を制御するキャッシュ更新制御
回路を備えるように構成したので、キャッシュミスが発
生した場合のキャッシュの更新動作の実行、非実行を前
記モード設定手段により制御でき、同じ下位アドレスで
あって上位アドレスが異なるアドレスからデータを交互
に読み出すような場合でも、毎回キャッシュミスするこ
とにはならず、キャッシュの効率的な利用が図れる効果
がある。

【００４９】この発明によれば、キャッシュ更新制御回
路によるキャッシュ更新実行回路に対する制御を許可す
るかしないかを決める更新実行許可手段を備えるように
構成したので、キャッシュの更新動作の実行、非実行を
前記更新実行許可手段により制御でき、前記キャッシュ
更新制御回路によるキャッシュの更新が有害な場合には
キャッシュの更新を禁止できる効果がある。

【００５０】この発明によれば、モード設定手段により
更新不可が設定され、読み出そうとするデータの下位側
アドレスに応じたエントリ領域の保持ビットがデータの
保持を示していると、前記読み出そうとするデータの下
位側アドレスに応じたエントリ領域のタグ情報と前記デ
ータの上位側アドレスとの比較結果に関わらず、前記エ
ントリ領域の更新を非実行に制御し、前記保持ビットが
データの非保持を示していると前記エントリ領域の更新
を実行可能に制御し、前記モード設定手段により更新可
が設定され前記保持ビットがデータの保持を示している
と、前記比較結果を有効にし、前記比較結果に応じて前
記エントリ領域の更新の実行、非実行を制御し、前記保
持ビットがデータの非保持を示していると前記エントリ
領域の更新を実行可能に制御するモード実行回路を備え
るように構成したので、キャッシュミスが発生した場合
のキャッシュの更新動作の実行、非実行と、従来機能と
を前記モード設定手段により制御でき、キャッシュミス
が発生した場合のキャッシュの更新動作を非実行に制御
することで、同じ下位アドレスであって上位アドレスが
異なるアドレスからデータを交互に読み出すような場合
でも、毎回キャッシュミスすることにはならず、キャッ
シュの効率的な利用が図れる効果がある。

【００５１】この発明によれば、ＣＰＵによる割り込み
処理実行中、キャッシュ更新実行回路によるエントリ領
域についての更新の実行を禁止する更新禁止手段を備え
るように構成したので、割り込み処理実行中のキャッシ
ュの更新動作の実行を前記更新禁止手段により禁止で
き、前記割り込み処理実行中のキャッシュの更新が有害
な場合にはキャッシュの更新を禁止できる効果がある。

【００５２】この発明によれば、ＣＰＵの割り込み処理
実行中に使用される割り込み処理用エントリテーブル
と、前記ＣＰＵの通常動作実行中に使用される通常動作
用エントリテーブルとを有し、前記割り込み処理用エン
トリテーブルと通常動作用エントリテーブルとを、前記
ＣＰＵの割り込み処理実行中および通常動作実行中に応
じて切り替えるエントリテーブル切替手段を備えるよう
に構成したので、ＣＰＵの通常動作と割り込み処理動作
に応じて、使用するキャッシュエントリテーブルを切り
替えることができ、モード設定手段により更新不可を設
定した直後に発生した割り込みにより期待していたデー
タが保持されないという状態を回避でき、割り込みが頻
繁に発生する場合でもキャッシュの効率的な利用が図れ
る効果がある。

【００５３】この発明によれば、モード設定手段による
設定を所定の時間ごとに切り替えるタイマを備えるよう
に構成したので、時間の経過とともに実行頻度が高いプ
ログラム部分が変化していくような場合、前記プログラ
ム部分が変化する時間間隔を前記所定の時間と整合させ
ることで自動的にキャッシュに保持するデータを更新す
ることが可能になり、前記プログラム部分の変化による
キャッシュミスで更新動作が行われる頻度を低減でき、
キャッシュを効率的に利用できる効果がある。

【００５４】この発明によれば、モード設定手段による
設定を、実行される命令数をもとに切り替えるモード切
替手段を備えるように構成したので、時間の経過ととも
に実行頻度が高いプログラム部分が変化していくような
場合、前記プログラム部分が変化する状況を前記プログ
ラムの命令数から判定し、自動的にキャッシュに保持す
るデータを更新でき、前記プログラム部分の変化による
キャッシュミスで更新動作が行われる頻度を低減でき、
キャッシュを効率的に利用できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１のキャッシュ制御装
置の構成を示すブロック図である。

【図２】 この発明の実施の形態２のキャッシュ制御装
置の構成を示すブロック図である。

【図３】 この発明の実施の形態３のキャッシュ制御装
置の構成を示すブロック図である。

【図４】 この発明の実施の形態４のキャッシュ制御装
置の構成を示すブロック図である。

【図５】 従来のキャッシュ制御装置が適用されるマイ
クロプロセッサを利用したシステム構成の概略を示すブ
ロック図である。

【図６】 従来のキャッシュ制御装置の構成を示すブロ
ック図である。

【図７】 従来のキャッシュ制御装置におけるＣＰＵコ
アがメモリ内のデータを指定するアドレスの上位アドレ
スと下位アドレスを示す説明図である。

【符号の説明】

１ ＣＰＵコア（モード設定手段，更新実行許可手段，
エントリテーブル切替手段，モード切替手段）、３ オ
ン／オフビット（更新実行許可手段）、４ 固定モード
指定ビット（モード設定手段）、５ キャッシュエント
リテーブル（通常動作用エントリテーブル）、６ キャ
ッシュ更新実行回路、７ 比較回路（キャッシュ更新制
御回路）、８ ＡＮＤゲート（キャッシュ更新制御回
路，モード実行回路）、９ ＯＲゲート（キャッシュ更
新制御回路，モード実行回路）、１０ ＡＮＤゲート
（更新実行許可手段，更新禁止手段）、２９ ＮＡＮＤ
ゲート（キャッシュ更新制御回路，モード実行回路）、
３１ ＡＮＤゲート（更新禁止手段）、３４ 実行モー
ドビット（更新禁止手段，エントリテーブル切替手
段）、４０ タイマ、４４ キャッシュエントリテーブ
ル（割り込み処理用エントリテーブル）、Ｓ１，Ｓ２，
Ｓ３，Ｓ４，Ｓ５ セレクタ（エントリテーブル切替手
段）。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部メモリから読み出されたデータが保
   持されているかどうかについての情報である保持ビッ
   ト、前記データの前記外部メモリにおける上位側アドレ
   スであるタグ情報、および前記データを、データの前記
   外部メモリにおける下位側アドレスに応じたエントリ領
   域へ格納するキャッシュエントリテーブルと、 該キャッシュエントリテーブルの前記エントリ領域につ
   いての前記保持ビット、前記タグ情報、前記データの更
   新を実行するキャッシュ更新実行回路と、 前記キャッシュエントリテーブルの前記エントリ領域に
   ついて、前記保持ビット、前記タグ情報、前記データの
   更新を可能にするかしないかを設定するモード設定手段
   と、 該モード設定手段による設定と、データの上位側アドレ
   スと、前記データの下位側アドレスに対応するエントリ
   領域のタグ情報および前記保持ビットとをもとに、キャ
   ッシュミスしたときの前記キャッシュ更新実行回路によ
   る前記エントリ領域の更新についての実行、非実行を制
   御するキャッシュ更新制御回路と、 を備えたキャッシュ制御装置。
2. 【請求項２】 キャッシュ更新制御回路によるキャッシ
   ュ更新実行回路に対する制御を許可するかしないかを決
   める更新実行許可手段を備えていることを特徴とする請
   求項１記載のキャッシュ制御装置。
3. 【請求項３】 キャッシュ更新制御回路は、 読み出そうとするデータの下位側アドレスに応じたエン
   トリ領域のタグ情報と、前記読み出そうとする前記デー
   タの上位側アドレスとを比較する比較回路と、 モード設定手段により更新不可が設定され、保持ビット
   がデータの保持を示していると、前記比較回路の比較結
   果に関わらずキャッシュ更新実行回路による前記エント
   リ領域の更新を非実行に制御し、前記保持ビットがデー
   タの非保持を示していると前記キャッシュ更新実行回路
   による前記エントリ領域の更新を実行可能に制御し、 前記モード設定手段により更新可が設定され、前記保持
   ビットがデータの保持を示していると、前記比較回路の
   比較結果を有効にし、前記比較回路の比較結果に応じて
   前記キャッシュ更新実行回路による前記エントリ領域の
   更新の実行、非実行を制御し、前記保持ビットがデータ
   の非保持を示していると前記キャッシュ更新実行回路に
   よる前記エントリ領域の更新を実行可能に制御するモー
   ド実行回路とを備えていることを特徴とする請求項１記
   載のキャッシュ制御装置。
4. 【請求項４】 ＣＰＵによる割り込み処理実行中、キャ
   ッシュ更新実行回路によるエントリ領域についての更新
   の実行を禁止する更新禁止手段を備えていることを特徴
   とする請求項２または請求項３記載のキャッシュ制御装
   置。
5. 【請求項５】 キャッシュエントリテーブルは、 ＣＰＵの割り込み処理実行中に使用される割り込み処理
   用エントリテーブルと、前記ＣＰＵの通常動作実行中に
   使用される通常動作用エントリテーブルとを有し、 前記割り込み処理用エントリテーブルと通常動作用エン
   トリテーブルとを、前記ＣＰＵの割り込み処理実行中お
   よび通常動作実行中に応じて切り替えるエントリテーブ
   ル切替手段を備えていることを特徴とする請求項１また
   は請求項２記載のキャッシュ制御装置。
6. 【請求項６】 モード設定手段による設定を所定の時間
   ごとに切り替えるタイマを備えていることを特徴とする
   請求項１または請求項２記載のキャッシュ制御装置。
7. 【請求項７】 モード設定手段による設定を、実行され
   る命令数をもとに切り替えるモード切替手段を備えてい
   ることを特徴とする請求項１または請求項２記載のキャ
   ッシュ制御装置。