JP2000305508A

JP2000305508A - 電子放出制御装置および方法並びに画像表示装置

Info

Publication number: JP2000305508A
Application number: JP11262199A
Authority: JP
Inventors: Morikazu Konishi; 守一小西
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-04-20
Filing date: 1999-04-20
Publication date: 2000-11-02

Abstract

(57)【要約】【課題】電子放出素子に対して、連続的な電子の放出
を行わせることができる電子放出制御装置および方法並
びに画像表示装置を提供する。【解決手段】各エミッタ６毎に接続されたＭＯＳトラ
ンジスタＴによって、エミッタ６に対して、電子を放出
させるための電圧を印加するか否かの制御を各エミッタ
６毎に行う。また、各ＭＯＳトランジスタＴ毎に接続さ
れたフリップフロップ回路Ｆによって、エミッタ６に対
する電圧の印加状態を所定時間の間保持する制御を行
う。フリップフロップ回路Ｆのメモリ機能により、エミ
ッタ６に対して、連続的な電子の放出を行わせることが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子放出素子に対
する電子の放出制御を行う電子放出制御装置および方法
並びに電子放出素子から放出された電子を用いて画像表
示を行う画像表示装置に関する。

【０００２】

【従来の技術】針状の導体または半導体の先端部に高電
圧が印加されると、常温においても電子がトンネル効果
によりポテンシャル障壁を透過し、先端部から放出され
る。このような現象は、電界放出（Field Emission）ま
たは冷陰極放出（Cold-CathodeEmission）と呼ばれ、こ
の現象によって電子を放出する素子は、エミッタまたは
冷陰極等と呼ばれている。また、この現象によって電子
を放出する素子（以下、エミッタという。）を利用した
表示装置は、電界放出型ディスプレイ（以下、単に「Ｆ
ＥＤ（Field Emission Display）」という。）と呼ばれ
ている。ＦＥＤの一般的な構成は、電子の衝突によって
発光する蛍光体が塗布されたアノード電極を、複数のエ
ミッタに対して対向配置したものとなっている。このよ
うな構成のＦＥＤでは、表示しようとする画像に応じ
て、複数のエミッタから選択的に電子が放出されると共
に、放出された電子が蛍光体に衝突して発光することに
より、所望とする画像が表示される。

【０００３】図１５および図１６は、それぞれ従来のＦ
ＥＤの一構成例を示す平面図および断面図である。な
お、これらの図では、電子を放出するエミッタの一例と
して、その形状が円錐形状のスピント（Spindt：人名）
型と呼ばれる構造のものを示す。

【０００４】このＦＥＤは、マトリクス状に配置された
複数のエミッタ１０６と、この複数のエミッタ１０６に
対して対向配置されたアノード電極１０１とを備えてい
る。アノード電極１０１の上面または下面（図１６の例
では上面）には、蛍光体が塗布されることにより蛍光体
層１１１が形成されている。このＦＥＤは、更に、互い
に直交配置されたカソード電極１０２およびゲート電極
（引き出し電極）１０３を備えている。カソード電極１
０２および引き出し電極１０３は、それぞれ等間隔に配
置された複数の電極を有し、絶縁層１１２（図１６）を
介して互いに対向するように直交配置されている。各エ
ミッタ１０６は、それぞれ各引き出し電極１０３と各カ
ソード電極１０２とが交叉する位置に対応して横方向
（図１５のＸ方向）および縦方向（図１５のＹ方向）に
マトリクス状に配置されると共に、底面が各カソード電
極１０２に電気的に接続されている。各引き出し電極１
０３には、各エミッタ１０６に対応して孔１１３が設け
られている。孔１１３の中心位置は、各エミッタ１０６
の上部の頂点に対応するような位置関係となっている。
各引き出し電極１０３には、スキャンドライバ１０４が
接続されている。各カソード電極１０２には、データド
ライバ１０５が接続されている。

【０００５】なお、図示しないが、上記したＦＥＤの各
構成要素は、例えば、ガラス等からなる偏平状の管内に
収納され、内部が真空に保たれるようになっている。

【０００６】各エミッタ１０６は、例えば、０．０１Ｖ
／Å〜０．１Ｖ／Å程度の電界を選択的に与えることに
よって、トンネル効果により先端部から電子放出がなさ
れるようになっている。なお、通常、ＦＥＤでは、所定
数（例えば、１０００個）のエミッタ１０６の集まりが
１画素に対応している。蛍光体層１１１は、モノクロ画
像表示用であれば、全体が白色発光蛍光体によって形成
される。また、蛍光体層１１１は、カラー画像表示用で
あれば、赤（Red＝Ｒ），緑（Green＝Ｇ）および青（Bl
ue＝Ｂ）色発光用の蛍光体ストライプが各画素毎に配置
される。

【０００７】アノード電極１０１には、例えば、３ｋＶ
の直流電圧が固定的に印加されるようになっている。ま
た、各引き出し電極１０３には、例えば１００Ｖの直流
電圧がスキャンドライバ１０４から印加されるようにな
っている。この直流電圧は、例えば、上側の引き出し電
極１０３から下側の引き出し電極１０３へ（図１５のＹ
方向）と循環的に順次印加される。一方、各カソード電
極１０２には、データドライバ１０５から、画像信号に
応じた電圧（例えば、０Ｖ〜１０Ｖ程度の電圧）が選択
的に印加されるようになっている。

【０００８】このような構成のＦＥＤでは、例えば１０
０Ｖの直流電圧が印加された引き出し電極１０３と、画
像信号に応じて例えば０Ｖの電圧が選択的に印加された
カソード電極１０２との交点に位置するエミッタ１０６
において、電界放出が起こり、電子がアノード電極１０
１に向けて放出される。エミッタ１０６から放出された
電子は、アノード電極１０１に塗布された蛍光体に衝突
し、蛍光体を発光させる。この蛍光体の発光により、所
望とする画像表示がなされる。なお、エミッタ１０６に
おける１回の電子放出によって蛍光体が発光している時
間は、例えば、数１０μ秒程度である。

【０００９】

【発明が解決しようとする課題】ところで、上述した従
来のＦＥＤでは、エミッタ１０６に対して電子の放出を
行わせるか否かの選択を、カソード電極１０２および引
き出し電極１０３への電圧印加の有無で行っている。こ
のため、画像を表示させるために選択する画素に対応す
るエミッタ１０６には、画素の選択毎に電子を放出可能
な強電界（例えば、０．０５Ｖ／Ａ）を印加する必要が
ある。すなわち、画素の選択に伴うエミッタ１０６の電
子放出の制御は単純に強電界の印加の有無によって行っ
ている。このため、一度画素の選択に伴ってエミッタ１
０６から電子が放出され、数１０μ秒程度電子が蛍光体
に衝突して発光し続けた後は、次の画面が表示されるま
で蛍光体に対する電子の入射はない。すなわち、エミッ
タ１０６からの電子の放出が不連続となり、画面上で
は、次の画面が表示されるまでの間の発光強度の減少が
起こる。このような発光強度の減少が起こると、画像の
表示状態としては、一般にちらつきと呼ばれる輝度の変
動が起こり、画質を落とす原因となるという問題があ
る。

【００１０】なお、このような問題を解決するために
は、例えば、画素の選択が行われた場合に、各画素毎に
選択された画素の情報をメモリに保持し続け、エミッタ
１０６からその情報に基づく放射電流を出す案が考えら
れる。しかしながら、上述した従来のＦＥＤでは、上述
したカソード電極１０２および引き出し電極１０３を用
いた画素の選択方法に起因する構造により、１画素毎に
メモリー機能を保持する機能を持たせることは本質的に
不可能であった。

【００１１】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、電子放出素子に対して、連続的な電
子の放出を行わせることができる電子放出制御装置およ
び方法並びに画像表示装置を提供することにある。

【００１２】

【課題を解決するための手段】本発明による電子放出制
御装置は、複数の電子放出素子に対して、電子を放出さ
せるための電圧を印加するか否かの制御を１または２以
上の電子放出素子毎に行うと共に、複数の電子放出素子
に対する電圧の印加状態を所定時間の間保持する制御を
行う制御手段を備えたものである。

【００１３】本発明による電子放出制御方法は、複数の
電子放出素子に対して、電子を放出させるための電圧を
印加するか否かの制御を１または２以上の電子放出素子
毎に行い、複数の電子放出素子に対する電圧の印加状態
を所定時間の間保持する制御を行うようにしたものであ
る。

【００１４】また、本発明による画像表示装置は、電圧
の印加に応じて電子の放出を行う複数の電子放出素子
と、複数の電子放出素子に対して、電子を放出させるた
めの電圧を印加するか否かの制御を１または２以上の電
子放出素子毎に行うと共に、複数の電子放出素子に対す
る電圧の印加状態を所定時間の間保持する制御を行う制
御手段と、複数の電子放出素子から放出された電子の衝
突によって発光する発光手段とを備えたものである。

【００１５】本発明による電子放出制御装置および方法
並びに画像表示装置では、複数の電子放出素子に対し
て、電子を放出させるための電圧を印加するか否かの制
御が１または２以上の電子放出素子毎に行われると共
に、複数の電子放出素子に対する電圧の印加状態が所定
時間の間保持されるように制御が行われる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１７】［第１の実施の形態］図１は、本発明の第
１の実施の形態に係る画像表示装置としてのＦＥＤの概
略を示す構成図である。また、図２は、図１に示したＦ
ＥＤのα−α′線断面を部分的に示した図である。な
お、これらの図では、電子を放出するエミッタの一例と
して、その形状が円錐形状のスピント型と呼ばれる構造
のものを示す。

【００１８】本実施の形態に係るＦＥＤは、多数のエミ
ッタ６からなるエミッタ群１と、このエミッタ群１の上
側に対向配置されたアノード電極２と、エミッタ群１の
下側に対向配置されたカソード電極基板３とを備えてい
る。アノード電極２の上面または下面（図２の例では上
面）には、蛍光体が塗布されることにより蛍光体層１１
が形成されている。なお、図示しないが、これらのＦＥ
Ｄの各構成要素は、例えば、ガラス等からなる偏平状の
管内に収納され、内部が真空に保たれるようになってい
る。カソード電極基板３には、行線Ｃを介して行毎にス
キャンドライバ４が電気的に接続されると共に、列線Ｒ
を介して列毎にデータドライバ５が電気的に接続されて
いる。なお、図示しないが、このＦＥＤは、更に、スキ
ャンドライバ４およびデータドライバ５を制御するため
の制御部を備えている。このＦＥＤは、Ｍ行Ｎ列（Ｍ，
Ｎは２以上の整数）の複数の画素の集まりによって１枚
の画面が構成されるようになっている。なお、図では、
４行４列分の画素の集まりのみを示している。

【００１９】ここで、エミッタ６が、本発明における
「電子放出素子」の一具体例に対応する。また、蛍光体
層１１が、本発明における「発光手段」の一具体例に対
応する。更に、アノード電極２が、本発明における「強
電界印加手段」の一具体例に対応する。

【００２０】蛍光体層１１は、モノクロ画像表示用であ
れば、全体が白色発光蛍光体によって形成される。ま
た、蛍光体層１１は、カラー画像表示用であれば、Ｒ，
ＧおよびＢ色発光用の蛍光体ストライプが各画素毎に配
置される。

【００２１】エミッタ群１は、エミッタ６が横方向およ
び縦方向にアレイ状に複数配置されたものである。な
お、エミッタ６は、実際には、例えば、横２５個×縦４
０個＝１０００個程度の集まりが１画素に対応するよう
になっているが、図１等においては、説明および図示の
簡単化を図るため、横４個×縦５個のエミッタ６の集ま
りを１画素に対応するものとしている。なお、図では、
第１行、第１列の１画素に対応する部分を領域１０で示
している。これらの複数のエミッタ６は、例えば、Ｍｏ
（モリブデン）、Ｗ（タングステン）、Ｃｒ（クロム）
等の材料から構成され、所定の電界が与えられたとき
に、トンネル効果により先端部から電子が放出されるよ
うになっている。

【００２２】アノード電極２と各エミッタ６の先端との
間の間隔は、図２に示したように、例えば、０．５ｍｍ
となっている。アノード電極２には、例えば、３ｋＶの
直流電圧が固定的に印加される。本実施の形態において
は、全てのエミッタ６に対してアノード電極２からあら
かじめ強電界を与えて、各エミッタ６のショットキーバ
リアを、電子放出が可能となるように低くした状態にし
ている。また、本実施の形態においては、後述するＭＯ
Ｓ（Metal Oxide Semiconductor）トランジスタ回路を
用いて、各エミッタ６からの電子を放出させるための電
圧を印加するか否かの制御を行う。更に、本実施の形態
においては、後述するフリップフロップ回路を用いて、
各エミッタ６に対する電圧の印加状態を所定時間の間保
持する制御を行うようになっている。

【００２３】図３および図４は、カソード電極基板３の
概略を示す構成図である。なお、図４では、主としてカ
ソード電極基板３の第１行、第１列の領域１０に対応す
る部分を拡大して示しているが、他の領域についてもそ
の構成は同様である。カソード電極基板３には、複数の
ＭＯＳトランジスタＴおよび複数のフリップフロップ回
路Ｆが各エミッタ６に対応してアレイ状に配置されてい
る。フリップフロップ回路Ｆは、例えば、Ｄ型のフリッ
プフロップ回路である。ＭＯＳトランジスタＴは、例え
ば、ＮチャンネルのＭＯＳトランジスタである。但し、
ＭＯＳトランジスタＴは、ＰチャンネルのＭＯＳトラン
ジスタであってもよい。

【００２４】ここで、複数のＭＯＳトランジスタＴおよ
び複数のフリップフロップ回路Ｆが、本発明における
「制御手段」の一具体例に対応する。また、複数のＭＯ
ＳトランジスタＴが、本発明における「電圧制御回路」
の一具体例に対応する。更に、複数のフリップフロップ
回路Ｆが、本発明における「メモリ回路」に対応する。

【００２５】各ＭＯＳトランジスタＴのソースは、接地
されている。また、各ＭＯＳトランジスタＴのドレイン
は、各エミッタ６に電気的に接続されている。各ＭＯＳ
トランジスタＴのゲートは、各フリップフロップ回路Ｆ
の出力端子Ｑに電気的に接続されている。各フリップフ
ロップ回路Ｆのクロック入力端子ＣＬＫは、行線Ｃを介
してスキャンドライバ４に電気的に接続されている。な
お、実際には行線Ｃは、カソード電極基板３の基板内配
線Ｗ２を介して各画素毎に各フリップフロップ回路Ｆの
入力端子ＣＬＫに電気的に接続されている。各フリップ
フロップ回路Ｆの入力端子Ｄは、列線Ｒを介してデータ
ドライバ５に電気的に接続されている。なお、実際には
列線Ｒは、カソード電極基板３の基板内配線Ｗ１を介し
て各画素毎に各フリップフロップ回路Ｆの入力端子Ｄに
電気的に接続されている。ここで、スキャンドライバ４
およびデータドライバ５が、本発明における「駆動手
段」の一具体例に対応する。

【００２６】図５は、フリップフロップ回路Ｆについて
の真理値を示す説明図である。同図（Ａ）は、フリップ
フロップ回路Ｆの真理値を示す図であり、同図（Ｂ）
は、フリップフロップ回路Ｆの構成について、各端子に
入出力される信号と共に示した図である。フリップフロ
ップ回路Ｆでは、データドライバ５から入力端子Ｄへの
入力信号Ｖ_in1がロー（Ｌ）レベルで、且つスキャンド
ライバ４から入力端子ＣＬＫへの入力信号Ｖ_in2のパル
スが立ち上がりの状態（図では、上向きの矢印で示す）
であるときに、出力端子Ｑからの出力信号Ｖ_outが_、ロー
レベルとなり、反転出力端子Ｑ（図ではバー「￣」付き
のＱで示す）からの出力信号は_、ハイ（Ｈ）レベルとな
る。また、フリップフロップ回路Ｆでは、データドライ
バ５から入力端子Ｄへの入力信号Ｖ_in1がハイレベル
で、且つスキャンドライバ４から入力端子ＣＬＫへの入
力信号Ｖ_in2のパルスが立ち上がりの状態であるとき
に、出力端子Ｑからの出力信号Ｖ_outが_、ハイレベルとな
り、反転出力端子Ｑからの出力信号は_、ローレベルとな
る。更に、フリップフロップ回路Ｆでは、入力端子ＣＬ
Ｋにリセットパルスが入力されるまでは出力端子Ｑから
の出力信号Ｖ_outは、以前の値が保持されるようになっ
ている。

【００２７】なお、本実施の形態においては、フリップ
フロップ回路Ｆに入出力されるローレベルの信号電圧
は、一般的なデジタル回路に適用されている電圧値（例
えば、０Ｖ）を用いる。また、フリップフロップ回路Ｆ
に入出力されるハイレベルの信号電圧については、一般
的なデジタル回路に適用されている、例えば、５Ｖの電
圧値を用いる。但し、フリップフロップ回路Ｆに入出力
される信号電圧の値は、これらの値に限定されるもので
はない。

【００２８】各ＭＯＳトランジスタＴは、そのゲート端
子に各フリップフロップ回路Ｆの出力端子Ｑからハイレ
ベルの信号が入力されたときに、オン状態となり、ソー
ス側からドレイン側に一定の値に制限された電流が流れ
るようになっている。各ＭＯＳトランジスタＴのドレイ
ンから出力された電流は、エミッタ６に入力され、エミ
ッタ６が接地電位に制御されるようになっている。本実
施の形態においては、アノード電極２からエミッタ６に
対してあらかじめ電子放出を可能にし得る強電界が常に
与えられているため、各ＭＯＳトランジスタＴのドレイ
ンからの電流がエミッタ６に入力されると、エミッタ６
から電子放出が行われるようになっている。

【００２９】次に、上記のような構成のＦＥＤの動作に
ついて説明する。なお、以下の説明は、本実施の形態に
おける電子放出制御方法の説明を兼ねている。

【００３０】まず、ＦＥＤの全体的な動作について簡単
に説明する。このＦＥＤでは、アノード電極２によっ
て、エミッタ６の表面に、あらかじめ電子の放出を可能
にし得る強電界（例えば最低０．１Ｖ／Å程度）が固定
的に与えられる。スキャンドライバ４は、図示しない制
御部の制御に従って，フリップフロップ回路Ｆの入力端
子ＣＬＫに対して、行線Ｃを介して入力信号Ｖ_in2を印
加する。この入力信号Ｖ_i _n2は、例えば、上側（１行
目）から下側の画素に向けて所定の走査周期で順次、行
単位で循環的に印加される。なお、入力信号Ｖ_in2は、
例えば、波高が５Ｖのパルス電圧である。データドライ
バ５は、スキャンドライバ４からのパルス電圧に同期し
て、各列線Ｒを介してフリップフロップ回路Ｆの入力端
子Ｄに対して、入力信号Ｖ_in1を印加する。この入力信
号Ｖ_in1は、表示しようとする画像に応じて、各画素毎
に選択的に印加される。なお、入力信号Ｖ_in1は、例え
ば、波高が５Ｖのパルス電圧である。

【００３１】各フリップフロップ回路Ｆでは、図５
（Ａ）に示したように、例えば、データドライバ５から
入力端子Ｄへの入力信号Ｖ_in1がハイレベルで、且つス
キャンドライバ４から入力端子ＣＬＫへの入力信号Ｖ
_in2のパルスが立ち上がりの状態であるときに、出力端
子Ｑからの出力信号Ｖ_outが_、ハイレベルとなる。また、
このフリップフロップ回路Ｆでは、入力端子ＣＬＫにリ
セットパルスが入力されるまでは出力端子Ｑからの出力
信号Ｖ_outは、以前の値が保持される。各フリップフロ
ップ回路Ｆの出力端子Ｑからの出力信号Ｖ_outは、各Ｍ
ＯＳトランジスタＴのゲート端子に入力される。

【００３２】各ＭＯＳトランジスタＴは、そのゲート端
子に各フリップフロップ回路Ｆの出力端子Ｑからハイレ
ベルの信号（例えば５Ｖのパルス信号）が入力されたと
きに、オン状態となり、ソース側からドレイン側に一定
の値に制限された電流が流れる。各ＭＯＳトランジスタ
Ｔのドレインから出力された電流は、エミッタ６に入力
される。このとき、エミッタ６にはアノード電極２から
あらかじめ電子放出を可能にし得る強電界が与えられて
いるため、エミッタ６において、電界放出が起こり、電
子がアノード電極２に向けて放出される。エミッタ６か
ら放出された電子は、アノード電極２に塗布された蛍光
体に衝突し、蛍光体を発光させる。この蛍光体の発光に
より、所望とする画像表示がなされる。

【００３３】ここで、図１５および図１６を参照して説
明した従来のＦＥＤと本実施の形態におけるＦＥＤとに
おけるエミッタ６の電子放出の制御の違いについて簡単
に説明する。本実施の形態においては、エミッタ６に対
し、そのショットキーバリアが小さくなるような強電界
を常時与えておき、エミッタ６に接地電位（低電位）を
与えるか否かを各ＭＯＳトランジスタＴのオンオフ動作
で切換えて、エミッタ６から電子を放出させるか否かを
制御している。より詳しくは、各ＭＯＳトランジスタＴ
のオンオフ動作は、各フリップフロップ回路Ｆによって
制御される。これに対し、図１５および図１６を参照し
て説明した従来のＦＥＤでは、引き出し電極１０３およ
びエミッタ６間に、例えば、＋１００Ｖの電圧を印加す
るか否かの切換え、すなわち、エミッタ６に与える電界
の大きさの切換えを行って、エミッタ６のショットキー
バリアの大きさを小、大と変化させ、これによって、エ
ミッタ６から電子を放出させるか否かを制御している。
なお、複数のＭＯＳトランジスタＴを用いたエミッタ６
に対する電子放出の制御については、本出願人が先に出
願した特願平１０−３５７９３５号において、より詳細
に述べられている。

【００３４】次に、図６を参照して、本実施の形態にお
ける画像の表示動作についてより具体的に説明する。図
６は、フリップフロップ回路Ｆの入力端子Ｄに入力され
る入力信号Ｖ_in1および入力端子ＣＬＫに入力される入
力信号Ｖ_in2のタイミングチャートを示すものである。
なお、同図において、横軸は、経過時間ｔ（msec）を示
している。また、同図では、入力信号Ｖ_in1，Ｖ_in2の波
形と共に、入力信号Ｖ_in1，Ｖ_in2の入力状態に対応した
表示画像（２０（Ａ）〜２０（Ｃ））を同時に示してい
る。同図では、表示画像の各画素を四角形状に示してお
り、選択された画素（蛍光体が発光した部位の画素）を
白抜きで示している。

【００３５】以下では、「Ｌ」字状の画像２０を表示す
る場合を例に説明する。なお、同図では、スキャンドラ
イバ４からの入力信号Ｖ_in2として、５Ｖのパルス電圧
を第１行目から２０msecの走査周期で順次印加する例を
示している。また、同図では、入力信号Ｖ_in1のパルス
長を７msとし、入力信号Ｖ_in2のパルス長を、１８msと
している。但し、これらの走査周期やパルス長は、図示
した値に限定されるものではない。

【００３６】まず、同図に示したように、例えば、デー
タドライバ５から第２列目のフリップフロップ回路Ｆの
入力端子Ｄに対してハイレベルの信号を入力すると共
に、この第２列目のフリップフロップ回路Ｆの入力端子
Ｄがハイレベルの状態にあるときに、パルスの立ち上が
り位置が来るようにスキャンドライバ４から第１行目の
フリップフロップ回路Ｆの入力端子ＣＬＫに対してハイ
レベルの信号を入力する。これにより、第１行、第２列
目の画素に対応するフリップフロップ回路Ｆの出力端子
Ｑからハイレベルの信号が出力され、第１行、第２列目
の画素に対応するＭＯＳトランジスタＴのゲートがオン
状態となり、第１行、第２列目の画素に対応するエミッ
タ６から電子放出が行われる。このとき、蛍光体の発光
状態、すなわち、画像の表示状態としては、同図におい
て表示画像２０（Ａ）で示したように、第１行、第２列
目の画素の部分のみが発光した状態となる。

【００３７】以降、スキャンドライバ４は、第２行目，
第３行目…の走査に順次移行するわけであるが、本実施
の形態のＦＥＤにおいては、スキャンドライバ４が第２
行目，第３行目…の走査に移行したとしても、フリップ
フロップ回路Ｆのメモリ機能により、以前に走査した行
の画素に対応するエミッタ６における電子放出の状態が
所定時間の間保持され、蛍光体の発光状態が維持され
る。なお、ここでいう所定時間とは、例えば、次画面
（次フレーム）表示が行われるまでの期間である。これ
により、従来のようにエミッタ６からの電子の放出が不
連続となり、画面上での発光強度の減少が起こるような
事態を防止することができる。

【００３８】次に、例えば、データドライバ５から第２
列目のフリップフロップ回路Ｆの入力端子Ｄに対してハ
イレベルの信号を入力すると共に、この第２列目のフリ
ップフロップ回路Ｆの入力端子Ｄがハイレベルの状態に
あるときに、パルスの立ち上がり位置が来るようにスキ
ャンドライバ４から第２行目のフリップフロップ回路Ｆ
の入力端子ＣＬＫに対してハイレベルの信号を入力す
る。これにより、第２行、第２列目の画素に対応するフ
リップフロップ回路Ｆの出力端子Ｑからハイレベルの信
号が出力され、あらたに第２行、第２列目の画素に対応
するＭＯＳトランジスタＴのゲートがオン状態となり、
あらたに第２行、第２列目の画素に対応するエミッタ６
から電子放出が行われる。このとき、蛍光体の発光状
態、すなわち、画像の表示状態としては、同図において
表示画像２０（Ｂ）で示したように、前回選択された第
１行、第２列目の画素の部分に加えて、あらたに第２
行、第２列目の画素の部分が発光した状態となる。

【００３９】次に、例えば、データドライバ５から第２
列目および第３列目のフリップフロップ回路Ｆの入力端
子Ｄに対してハイレベルの信号を入力すると共に、この
第２列目および第３列目のフリップフロップ回路Ｆの入
力端子Ｄがハイレベルの状態にあるときに、パルスの立
ち上がり位置が来るようにスキャンドライバ４から第３
行目のフリップフロップ回路Ｆの入力端子ＣＬＫに対し
てハイレベルの信号を入力する。これにより、第３行、
第２列目の画素および第３行、第３列目の画素に対応す
るフリップフロップ回路Ｆの出力端子Ｑからハイレベル
の信号が出力され、あらたに第３行、第２列目の画素お
よび第３行、第３列目の画素に対応するＭＯＳトランジ
スタＴのゲートがオン状態となり、あらたに第３行、第
２列目の画素および第３行、第３列目の画素に対応する
エミッタ６から電子放出が行われる。このとき、蛍光体
の発光状態、すなわち、画像の表示状態としては、同図
において表示画像２０（Ｃ）で示したように、前回まで
に選択された第１行、第２列目の画素および第２行、第
２列目の部分に加えて、あらたに第３行、第２列目の画
素および第３行、第３列目の画素の部分が発光した状態
となる。

【００４０】以上のような動作により、最終的に、図示
したような「Ｌ」字状の画像２０が形成される。なお、
フリップフロップ回路Ｆに保持された状態は、所定時間
経過後（例えば、１フレームの表示を行った後）にリセ
ットされる。

【００４１】以上説明したように、本実施の形態によれ
ば、エミッタ６に対して、電子を放出させるための電圧
を印加するか否かの制御を各エミッタ６毎に行うと共
に、各エミッタ６に対する電圧の印加状態を所定時間の
間保持する制御を行うようにしたので、エミッタ６に対
して、連続的な電子の放出を行わせることができ、従来
のような表示画面間の電子放出の不連続動作を防止し、
電子放出の不連続動作に伴う画像表示のちらつきを解消
することが可能となる。これにより、画像表示装置とし
ての機能の向上を図ることができる。

【００４２】［第２の実施の形態］次に、本発明の第２
の実施の形態について説明する。なお、以下の説明で
は、上記第１の実施の形態における構成要素と同一の部
分には同一の符号を付し、適宜説明を省略する。

【００４３】図７は、本発明の第２の実施の形態に係る
ＦＥＤの概略を説明するための構成図である。本実施の
形態に係るＦＥＤが、上記第１の実施の形態のＦＥＤと
異なる点は、カソード電極基板３とデータドライバ５と
の間に列線Ｒを介して列毎にＣＭＯＳ回路４０を設けた
ことである。ＣＭＯＳ回路４０の入力端子は、データド
ライバ５に接続されている。ＣＭＯＳ回路４０は、Ｐ型
のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとが
直列的に接続されて構成されている。ＣＭＯＳ回路４０
の出力端子は、列線Ｒを介してフリップフロップ回路Ｆ
の入力端子Ｄに接続されている。ＣＭＯＳ回路４０のＮ
型のＭＯＳトランジスタのソース端子には、所定の電圧
Ｖｃｃ（例えば、５Ｖ）が印加される。ＣＭＯＳ回路４
０のＰ型のＭＯＳトランジスタのソース端子は、接地さ
れている。

【００４４】なお、ＣＭＯＳ回路４０が、本発明におけ
る「負荷低減手段」に対応する。

【００４５】本実施の形態によれば、カソード電極基板
３とデータドライバ５との間にＣＭＯＳ回路４０を設け
るようにしたので、上記第１の実施の形態のＦＥＤのよ
うにデータドライバ５からフリップフロップ回路Ｆに対
して直接信号が入力される場合と比較して、データドラ
イバ５に対する負荷の低減を図ることができる。

【００４６】なお、本実施の形態におけるその他の構
成、作用および効果は、上記第１の実施の形態と同様で
ある。

【００４７】［第３の実施の形態］次に、本発明の第３
の実施の形態について説明する。なお、以下の説明で
は、上記第１の実施の形態における構成要素と同一の部
分には同一の符号を付し、適宜説明を省略する。

【００４８】図８は、本発明の第３の実施の形態に係る
画像表示装置としてのＦＥＤの概略を説明するための図
であり、本実施の形態におけるカソード電極基板３′の
構成を示している。上記第１および第２の実施の形態で
は、各エミッタ６毎に、例えば、Ｄ型のフリップフロッ
プ回路Ｆを設けるようにしたが、本実施の形態では、図
に示したように、フリップフロップ回路Ｆを各画素毎に
設けている。同図において、領域５０で示した複数の四
角形状の部分がそれぞれ１画素分のエミッタ６の集まり
に対応する領域である。フリップフロップ回路Ｆは、こ
の１画素に対応する領域５０毎に設けられている。な
お、同図において、領域５０で示した部分が第１行、第
１列の１画素分の回路領域に対応する。同図では、横４
画素×縦５画素＝２０画素分の回路を示している。

【００４９】次に、図９〜図１１を参照して、カソード
電極基板３′における回路構成についてより詳しく説明
する。なお、図９〜図１１では、主としてカソード電極
基板３′の第１行、第１列の領域１０に対応する部分を
拡大して示しているが、他の領域についてもその構成は
同様である。

【００５０】図９は、カソード電極基板３′における回
路構成の一例を示す構成図である。なお、この図の例で
は、図４に示した回路と同様に、複数のＭＯＳトランジ
スタＴが各エミッタ６に対応してアレイ状に配置されて
いる。各ＭＯＳトランジスタＴの構成および各ＭＯＳト
ランジスタＴと各エミッタ６との接続関係は図４に示し
た回路と同様である。各フリップフロップ回路Ｆの出力
端子Ｑは、１画素分の複数のＭＯＳトランジスタＴのゲ
ートに電気的に接続されている。また、各フリップフロ
ップ回路Ｆのクロック入力端子ＣＬＫは、行線Ｃを介し
てスキャンドライバ４に電気的に接続されている。各フ
リップフロップ回路Ｆの入力端子Ｄは、列線Ｒを介して
データドライバ５に電気的に接続されている。

【００５１】この図に示した回路では、１つのフリップ
フロップ回路Ｆによって１画素分のＭＯＳトランジスタ
Ｔの制御が行われる。図４に示した回路と比較して、各
フリップフロップ回路Ｆの制御範囲は異なるが、その制
御動作は、図４に示した回路と同様である。

【００５２】図１０は、カソード電極基板３′における
回路構成の他の例を示す構成図である。図９の回路例で
は、各フリップフロップ回路Ｆを１画素単位で配置する
と共に、各ＭＯＳトランジスタＴを各エミッタ６に対応
して配置するようにしたが、図１０の回路では、各ＭＯ
ＳトランジスタＴに代わる電流制御回路５１を各フリッ
プフロップ回路Ｆと同様に１画素単位で配置するように
している。電流制御回路５１の出力端子は、１画素分の
複数のエミッタ６が電気的に接続されている。各電流制
御回路５１の入力端子には、各フリップフロップ回路Ｆ
の出力端子Ｑが電気的に接続されている。

【００５３】電流制御回路５１は、例えば、Ｎチャンネ
ルのＭＯＳトランジスタで構成され、フリップフロップ
回路Ｆの制御に応じてエミッタ６に対して一定の値に制
限された電流を流すようになっている。なお、電流制御
回路５１として、ＮチャンネルのＭＯＳトランジスタと
同様の機能を有する他の回路素子を使用してもよい。

【００５４】図１０に示した回路では、１つのフリップ
フロップ回路Ｆおよび１つの電流制御回路５１によって
１画素分のエミッタ６における電子の放出制御が行われ
る。電流制御回路５１の制御範囲は異なるが、その制御
動作は、図４に示したＭＯＳトランジスタＴと同様であ
る。

【００５５】図１１は、カソード電極基板３′における
回路構成の更に他の例を示す構成図である。同図に示し
た回路では、図１０に示した回路における各フリップフ
ロップ回路Ｆに代えて各メモリ回路５２が設けられてい
る。各メモリ回路５２は、各フリップフロップ回路Ｆと
同様の機能を有するものであり、その制御動作は基本的
に各フリップフロップ回路Ｆと同様である。すなわち、
各メモリ回路５２は、各電流制御回路５１を制御して１
画素分のエミッタ６に対する電圧の印加状態を例えば、
次画面表示の間保持するような制御を行う。

【００５６】以上説明したように、本実施の形態によれ
ば、フリップフロップ回路Ｆまたはフリップフロップ回
路Ｆに相当するメモリ回路５２を１画素分のエミッタ６
に対応させて配置するようにしたので、フリップフロッ
プ回路Ｆを１つのエミッタ６毎に配置する場合に比べ
て、回路構成の簡略化および低コスト化を図ることがで
きる。

【００５７】なお、本実施の形態におけるその他の構
成、作用および効果は、上記第１の実施の形態と同様で
ある。

【００５８】［第４の実施の形態］次に、本発明の第４
の実施の形態について説明する。なお、以下の説明で
は、上記第１ないし第３の実施の形態における構成要素
と同一の部分には同一の符号を付し、適宜説明を省略す
る。

【００５９】上記第１〜第３の実施の形態では、各エミ
ッタ６に対して、常に電子の放出を可能にし得る強電界
を固定的に与えると共に、電子を放出するか否かの制御
を１画素または各エミッタ６毎に配置された各ＭＯＳト
ランジスタＴを用いて行うようにしたが、本発明は、各
ＭＯＳトランジスタＴを用いずに、各エミッタ６に対し
て、直接的に電界強度を変化させて電子放出の制御を行
うような場合にも適用することが可能である。

【００６０】図１２は、本発明の第４の実施の形態に係
る画像表示装置としてのＦＥＤの一例を説明するための
カソード電極基板の回路構成図である。同図に示した回
路例では、各フリップフロップ回路Ｆの出力端子Ｑが各
エミッタ６に対して電気的に直接接続されている。各フ
リップフロップ回路Ｆの他の接続端子の接続関係につい
ては、図４に示した回路と同様である。この回路例で
は、各フリップフロップ回路Ｆによって、各エミッタ６
に対する電子放出の制御が直接的に行われる。各フリッ
プフロップ回路Ｆの制御動作は、図４に示した回路と同
様である。

【００６１】図１３は、本実施の形態に係るＦＥＤの他
の例を説明するためのカソード電極基板の回路構成図で
ある。同図に示した回路例では、各フリップフロップ回
路Ｆの出力端子Ｑが１画素分のエミッタ６に対して電気
的に直接接続されている。各フリップフロップ回路Ｆの
他の接続端子の接続関係については、図９に示した回路
と同様である。この回路例では、１つのフリップフロッ
プ回路Ｆによって１画素分のエミッタ６に対する電子放
出の制御が行われる。各フリップフロップ回路Ｆの制御
動作は、図９に示した回路と同様である。

【００６２】図１４は、本実施の形態に係るＦＥＤの概
略を説明するための断面図である。本実施の形態におい
ては、各エミッタ６とアノード電極２との間に、各エミ
ッタ６に対してあらかじめ固定的な電圧を印加するため
の引き出し電極８０が設けられている。各引き出し電極
８０には、各エミッタ６に対応して孔８１が設けられて
いる。各エミッタ６と引き出し電極８０との間の距離Ｌ
は、例えば、５μｍである。

【００６３】図１２および図１３に示した回路例におい
ては、各エミッタ６に電子放出を行わせる場合には、フ
リップフロップ回路Ｆの制御によって、各エミッタ６に
対して、ローレベルの電圧（例えば、０Ｖ）が印加さ
れ、各エミッタ６に電子放出を行わせない場合には、ハ
イレベルの電位（例えば、３０Ｖ）の電圧が印加され
る。引き出し電極８０（図１４）には、あらかじめ５０
Ｖ程度の電圧を印加しておけば、各エミッタ６と引き出
し８０との間の電位差の変化により、電界強度が変化
し、各エミッタ６の先端から放出される電子の制御を行
うことができる。

【００６４】なお、本実施の形態におけるその他の構
成、作用および効果は、上記第１の実施の形態と同様で
ある。

【００６５】なお、本発明は、上記各実施の形態に限定
されず種々の変形実施が可能である。例えば、上記各実
施の形態では、エミッタ６として、スピント型のものを
用いたが、エミッタ６の形状はスピント型に限らず、中
央部が陥没したいわゆるカップ型の形状等、種々の形状
のものを用いてもよい。また、上記各実施の形態では、
フリップフロップ回路Ｆにおいてハイレベルの信号の入
出力が行われたときに、エミッタ６から電子の放出がな
されるような回路構成としたが、例えば、フリップフロ
ップ回路Ｆにローレベルの信号が入力されたときに、エ
ミッタ６から電子の放出がなされるような回路構成とす
ることも可能である。

【００６６】また、各実施の形態毎の特徴を適宜組み合
わせて、ＦＥＤを構成してもよい。

【００６７】

【発明の効果】以上説明したように、請求項１記載の電
子放出制御装置もしくは請求項２記載の電子放出制御方
法または請求項３ないし１０のいずれか１に記載の画像
表示装置によれば、複数の電子放出素子に対して、電子
を放出させるための電圧を印加するか否かの制御を１ま
たは２以上の電子放出素子毎に行うと共に、複数の電子
放出素子に対する電圧の印加状態を所定時間の間保持す
る制御を行うようにしたので、電子放出素子に対して、
連続的な電子の放出を行わせることができ、特に、画像
表示装置においては、従来のように表示画面間の電子放
出の不連続動作が起こらなくなり、電子放出の不連続動
作に伴う画像表示のちらつきを解消することが可能とな
るという効果を奏する。

【００６８】特に、請求項１０記載の画像表示装置によ
れば、１または２以上の電子放出素子毎に接続されると
共に、接続された電子放出素子毎に、電子を放出させる
ための電圧を印加するか否かの制御を行う複数の電圧制
御回路と、１または２以上の電圧制御回路毎に接続され
ると共に、接続された電圧制御回路毎に電圧制御回路に
おける電子放出素子に対する電圧の印加状態を所定時間
の間保持する制御を行うメモリ回路と、１画素毎にメモ
リ回路を駆動する駆動手段と、駆動手段とメモリ回路と
の間に駆動手段に対する負荷を低減するための負荷低減
手段と備えるようにしたので、駆動手段に対する負荷の
低減を図ることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る画像表示装置
としてのＦＥＤの概略を示す構成図である。

【図２】図１に示したＦＥＤのα−α′線断面図であ
る。

【図３】図１に示したＦＥＤにおけるカソード電極基板
の概略を示す構成図である。

【図４】図１に示したＦＥＤにおけるカソード電極基板
の回路構成の一例を示す回路構成図である。

【図５】図４に示したカソード電極基板におけるフリッ
プフロップ回路の真理値を示す説明図である。

【図６】図１に示したＦＥＤにおける画素選択時の動作
タイミングを示す説明図である。

【図７】本発明の第２の実施の形態に係る画像表示装置
としてのＦＥＤの概略を示す構成図である。

【図８】本発明の第３の実施の形態に係る画像表示装置
としてのＦＥＤの概略を説明するための構成図である。

【図９】図８に示したＦＥＤにおけるカソード電極基板
の回路構成の一例を示す回路構成図である。

【図１０】図８に示したＦＥＤにおけるカソード電極基
板の回路構成の他の例を示す回路構成図である。

【図１１】図８に示したＦＥＤにおけるカソード電極基
板の回路構成の更に他の例を示す回路構成図である。

【図１２】本発明の第４の実施の形態に係る画像表示装
置としてのＦＥＤの一例を説明するためのカソード電極
基板の回路構成図である。

【図１３】本発明の第４の実施の形態に係る画像表示装
置としてのＦＥＤの他の例を説明するためのカソード電
極基板の回路構成図である。

【図１４】本発明の第４の実施の形態に係る画像表示装
置としてのＦＥＤの概略を説明するための断面図であ
る。

【図１５】従来のＦＥＤの一例を示す平面図である。

【図１６】従来のＦＥＤの一例を示す断面図である。

【符号の説明】

Ｆ…フリップフロップ回路、Ｔ…ＭＯＳトランジスタ、
１…エミッタ群、２…アノード電極、３…カソード電極
基板、４…スキャンドライバ、５…データドライバ、６
…エミッタ、１１…蛍光体層、４０…ＣＭＯＳ回路、５
１…電流制御回路、５２…メモリ回路。

Claims

【特許請求の範囲】

【請求項１】電圧の印加に応じて電子の放出を行う複
数の電子放出素子に対する電子の放出制御を行う電子放
出制御装置であって、前記複数の電子放出素子に対して、電子を放出させるた
めの電圧を印加するか否かの制御を１または２以上の電
子放出素子毎に行うと共に、前記複数の電子放出素子に
対する電圧の印加状態を所定時間の間保持する制御を行
う制御手段を備えたことを特徴とする電子放出制御装
置。
【請求項２】電圧の印加に応じて電子の放出を行う複
数の電子放出素子に対する電子の放出制御を行う電子放
出制御方法であって、前記複数の電子放出素子に対して、電子を放出させるた
めの電圧を印加するか否かの制御を１または２以上の電
子放出素子毎に行い、前記複数の電子放出素子に対する電圧の印加状態を所定
時間の間保持する制御を行うことを特徴とする電子放出
制御方法。
【請求項３】電圧の印加に応じて電子の放出を行う複
数の電子放出素子と、前記複数の電子放出素子に対して、電子を放出させるた
めの電圧を印加するか否かの制御を１または２以上の電
子放出素子毎に行うと共に、前記複数の電子放出素子に
対する電圧の印加状態を所定時間の間保持する制御を行
う制御手段と、前記複数の電子放出素子から放出された電子の衝突によ
って発光する発光手段とを備えたことを特徴とする画像
表示装置。
【請求項４】更に、前記制御手段の制御状態に関わら
ず、前記複数の電子放出素子のそれぞれに対して、電子
の放出を可能にし得る強電界を固定的に与える強電界印
加手段を備えたことを特徴とする請求項３記載の画像表
示装置。
【請求項５】前記制御手段は、１つの電子放出素子毎
または１画素に対応する電子放出素子毎の制御を行うこ
とを特徴とする請求項３記載の画像表示装置。
【請求項６】前記制御手段は、１または２以上の電子放出素子毎に接続されると共に、
接続された電子放出素子毎に、電子を放出させるための
電圧を印加するか否かの制御を行う複数の電圧制御回路
と、１または２以上の電圧制御回路毎に接続されると共に、
接続された電圧制御回路毎に前記電圧制御回路における
前記電子放出素子に対する電圧の印加状態を所定時間の
間保持する制御を行うメモリ回路とを有することを特徴
とする請求項３記載の画像表示装置。
【請求項７】前記電圧制御回路は、ドレイン端子が前
記電子放出素子に接続されたＭＯＳトランジスタを含む
ことを特徴とする請求項６記載の画像表示装置。
【請求項８】前記メモリ回路は、Ｄ型のフリップフロ
ップ回路を含むことを特徴とする請求項６記載の画像表
示装置。
【請求項９】更に、１画素毎に前記メモリ回路を駆動
する駆動手段を備えたことを特徴とする請求項６記載の
画像表示装置。
【請求項１０】更に、前記駆動手段と前記メモリ回路
との間に前記駆動手段に対する負荷を低減するための負
荷低減手段を備えたことを特徴とする請求項９記載の画
像表示装置。