JP2000294647A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2000294647A JP2000294647A JP11102704A JP10270499A JP2000294647A JP 2000294647 A JP2000294647 A JP 2000294647A JP 11102704 A JP11102704 A JP 11102704A JP 10270499 A JP10270499 A JP 10270499A JP 2000294647 A JP2000294647 A JP 2000294647A
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- fuses
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Abstract
(57)【要約】
【課題】 冗長回路用に設けたフューズを切断する際、
レーザートリマーの位置ズレが生じても、隣接して設け
られたフューズを誤って切断することのない半導体装置
を提供する。 【解決手段】 レーザを用いて切断するフューズが複数
設けられている半導体装置において、前記フューズ１０
４ａ、１０４ｂは、隣接して配置されており、且つ、前
記隣接して配置された第１のフューズ１０４ａの切断部
１０４ａＡ上を覆う絶縁膜１０５の膜厚ｔ１と第２のフ
ューズ１０４ｂの非切断部１０４ｂＢ上を覆う絶縁膜１
０５の膜厚ｔ２とが互いに異なるように形成されている
ことを特徴とする。
レーザートリマーの位置ズレが生じても、隣接して設け
られたフューズを誤って切断することのない半導体装置
を提供する。 【解決手段】 レーザを用いて切断するフューズが複数
設けられている半導体装置において、前記フューズ１０
４ａ、１０４ｂは、隣接して配置されており、且つ、前
記隣接して配置された第１のフューズ１０４ａの切断部
１０４ａＡ上を覆う絶縁膜１０５の膜厚ｔ１と第２のフ
ューズ１０４ｂの非切断部１０４ｂＢ上を覆う絶縁膜１
０５の膜厚ｔ２とが互いに異なるように形成されている
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係わり、特に、冗長回路用のフューズが設け
られている半導体装置とその製造方法に関する。
製造方法に係わり、特に、冗長回路用のフューズが設け
られている半導体装置とその製造方法に関する。
【０００２】
【従来の技術】不良ワード、ディジット置換のため用い
られるリダンダンシヒューズは、設計ルールの微細化及
び高集積化に伴いヒューズ本数の増加が予想される。ヒ
ューズ本数の増加に伴いヒューズピッチが減少し、ヒュ
ーズカット時に隣接するヒューズまでカットされる恐れ
がある。現在、１ＧビットＤＲＡＭに於いては、ヒュー
ズピッチ３．２μｍに対し、レーザートリマーのビーム
サイズが２．５μｍ〜３．０μｍと大きい。以下に従来
例を示す。
られるリダンダンシヒューズは、設計ルールの微細化及
び高集積化に伴いヒューズ本数の増加が予想される。ヒ
ューズ本数の増加に伴いヒューズピッチが減少し、ヒュ
ーズカット時に隣接するヒューズまでカットされる恐れ
がある。現在、１ＧビットＤＲＡＭに於いては、ヒュー
ズピッチ３．２μｍに対し、レーザートリマーのビーム
サイズが２．５μｍ〜３．０μｍと大きい。以下に従来
例を示す。
【０００３】図１０（ａ）、図１１（ａ）に示す半導体
装置は、一連の半導体装置の製造プロセスを経た後、半
導体装置を保護する感光性ポリイミド５０８をウェハ全
面に塗布し、フォトリソグラフィを行った状態を示して
いる。その後、図１０（ｂ）、図１１（ｂ）に示すよう
に、感光性ポリイミド５０８をマスクに層間膜５０７，
５０５を除去し、電極パッド部及びリダンダンシヒュー
ズ窓５０９を開口する。
装置は、一連の半導体装置の製造プロセスを経た後、半
導体装置を保護する感光性ポリイミド５０８をウェハ全
面に塗布し、フォトリソグラフィを行った状態を示して
いる。その後、図１０（ｂ）、図１１（ｂ）に示すよう
に、感光性ポリイミド５０８をマスクに層間膜５０７，
５０５を除去し、電極パッド部及びリダンダンシヒュー
ズ窓５０９を開口する。
【０００４】しかし、上記した従来の方法では、リダン
ダンシヒューズ５０４上の全ての層間膜厚が均一に形成
されるため、ヒューズカットに用いるレーザートリマー
の位置ズレが生じると、隣接ヒューズまでカットされて
しまうという欠点があった。
ダンシヒューズ５０４上の全ての層間膜厚が均一に形成
されるため、ヒューズカットに用いるレーザートリマー
の位置ズレが生じると、隣接ヒューズまでカットされて
しまうという欠点があった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、高集積度の半導体
装置において、冗長回路用に設けたリダンダンシフュー
ズを切断する際、レーザートリマーの位置ズレが生じて
も、隣接して設けられたフューズを誤って切断すること
のないようにした新規な半導体装置とその製造方法を提
供するものである。
した従来技術の欠点を改良し、特に、高集積度の半導体
装置において、冗長回路用に設けたリダンダンシフュー
ズを切断する際、レーザートリマーの位置ズレが生じて
も、隣接して設けられたフューズを誤って切断すること
のないようにした新規な半導体装置とその製造方法を提
供するものである。
【０００６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、レーザを用いて切断するフュー
ズが複数設けられている半導体装置において、前記フュ
ーズは、隣接して配置されており、且つ、前記隣接して
配置された第１のフューズの切断部上を覆う絶縁膜の膜
厚と第２のフューズの非切断部上を覆う絶縁膜の膜厚と
が互いに異なるように形成されていることを特徴とする
ものであり、叉、第２態様は、レーザを用いて切断する
フューズが複数設けられている半導体装置において、第
１のフューズに隣接して第２のフューズが設けられ、前
記第１のフューズの切断部には、第２のフューズの非切
断部が隣接して設けられ、前記第１のフューズの非切断
部には、第２のフューズの切断部が隣接して設けられ、
前記第１及び第２のフューズの切断部上を覆う絶縁膜の
膜厚は、前記第１及び第２のフューズの非切断部上を覆
う絶縁膜の膜厚よりも薄く形成されていることを特徴と
するものであり、叉、第３態様は、前記フューズの非切
断部上の絶縁膜上には、配線層が形成されていることを
特徴とするものであり、叉、第４態様は、前記フューズ
の非切断部上の絶縁膜上には、エッチングストッパ層が
形成されていることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、レーザを用いて切断するフュー
ズが複数設けられている半導体装置において、前記フュ
ーズは、隣接して配置されており、且つ、前記隣接して
配置された第１のフューズの切断部上を覆う絶縁膜の膜
厚と第２のフューズの非切断部上を覆う絶縁膜の膜厚と
が互いに異なるように形成されていることを特徴とする
ものであり、叉、第２態様は、レーザを用いて切断する
フューズが複数設けられている半導体装置において、第
１のフューズに隣接して第２のフューズが設けられ、前
記第１のフューズの切断部には、第２のフューズの非切
断部が隣接して設けられ、前記第１のフューズの非切断
部には、第２のフューズの切断部が隣接して設けられ、
前記第１及び第２のフューズの切断部上を覆う絶縁膜の
膜厚は、前記第１及び第２のフューズの非切断部上を覆
う絶縁膜の膜厚よりも薄く形成されていることを特徴と
するものであり、叉、第３態様は、前記フューズの非切
断部上の絶縁膜上には、配線層が形成されていることを
特徴とするものであり、叉、第４態様は、前記フューズ
の非切断部上の絶縁膜上には、エッチングストッパ層が
形成されていることを特徴とするものである。
【０００７】即ち、本発明に係わる半導体装置の製造方
法の第１態様は、第１の配線層上に第２の配線層が設け
られ、前記第１の配線層と第２の配線層とはコンタクト
を介して接続され、且つ、レーザを用いて切断するフュ
ーズが複数設けられている半導体装置の製造方法におい
て、半導体基板上に前記複数のフューズを形成する第１
の工程と、前記複数のフューズが設けられている層より
上層に、前記第１の配線層を形成する第２の工程と、前
記第１の配線層上に設けられた絶縁層をエッチングして
コンタクトホールを形成すると共に、前記フューズの切
断部上の絶縁層をエッチングして、隣接するフューズ上
の絶縁膜の膜厚が互いに異なるようにエッチング加工す
る第３の工程とを含むことを特徴とするものであり、
叉、第２態様は、レーザを用いて切断するフューズが複
数設けられている半導体装置の製造方法において、半導
体基板上に前記複数のフューズを形成する第１の工程
と、前記フューズより上層で、且つ、前記フューズの非
切断部上に重なるように配線層を形成する第２の工程
と、前記フューズ上を覆うように設けられた絶縁膜をエ
ッチングすると共に、前記配線層をエッチングストッパ
として用いて、前記フューズの切断部上の絶縁層の膜厚
を非切断部の膜厚に比べて薄くエッチング加工する第３
の工程とを含むことを特徴とするものであり、叉、第３
態様は、レーザを用いて切断するフューズが複数設けら
れている半導体装置の製造方法において、半導体基板上
に前記複数のフューズを形成する第１の工程と、前記フ
ューズより上層で、且つ、前記フューズの非切断部上に
重なるようにエッチングストッパ層を形成する第２の工
程と、前記フューズ上を覆うように設けられた絶縁膜を
エッチングすると共に、前記フューズの切断部の絶縁層
の膜厚を、前記フューズの非切断部の膜厚に比べて薄く
なるようにエッチング加工する第３の工程とを含むこと
を特徴とするものである。
法の第１態様は、第１の配線層上に第２の配線層が設け
られ、前記第１の配線層と第２の配線層とはコンタクト
を介して接続され、且つ、レーザを用いて切断するフュ
ーズが複数設けられている半導体装置の製造方法におい
て、半導体基板上に前記複数のフューズを形成する第１
の工程と、前記複数のフューズが設けられている層より
上層に、前記第１の配線層を形成する第２の工程と、前
記第１の配線層上に設けられた絶縁層をエッチングして
コンタクトホールを形成すると共に、前記フューズの切
断部上の絶縁層をエッチングして、隣接するフューズ上
の絶縁膜の膜厚が互いに異なるようにエッチング加工す
る第３の工程とを含むことを特徴とするものであり、
叉、第２態様は、レーザを用いて切断するフューズが複
数設けられている半導体装置の製造方法において、半導
体基板上に前記複数のフューズを形成する第１の工程
と、前記フューズより上層で、且つ、前記フューズの非
切断部上に重なるように配線層を形成する第２の工程
と、前記フューズ上を覆うように設けられた絶縁膜をエ
ッチングすると共に、前記配線層をエッチングストッパ
として用いて、前記フューズの切断部上の絶縁層の膜厚
を非切断部の膜厚に比べて薄くエッチング加工する第３
の工程とを含むことを特徴とするものであり、叉、第３
態様は、レーザを用いて切断するフューズが複数設けら
れている半導体装置の製造方法において、半導体基板上
に前記複数のフューズを形成する第１の工程と、前記フ
ューズより上層で、且つ、前記フューズの非切断部上に
重なるようにエッチングストッパ層を形成する第２の工
程と、前記フューズ上を覆うように設けられた絶縁膜を
エッチングすると共に、前記フューズの切断部の絶縁層
の膜厚を、前記フューズの非切断部の膜厚に比べて薄く
なるようにエッチング加工する第３の工程とを含むこと
を特徴とするものである。
【０００８】
【発明の実施の形態】本発明に係わる半導体装置は、レ
ーザを用いて切断するフューズが複数設けられている半
導体装置において、前記フューズは、隣接して配置され
ており、且つ、前記隣接して配置された第１のフューズ
の切断部上を覆う絶縁膜の膜厚と第２のフューズの非切
断部上を覆う絶縁膜の膜厚とが互いに異なるように形成
されていることを特徴とするものであり、このように構
成することで、冗長回路用に設けたフューズを低パワー
で切断できるから、切断する際、レーザートリマーの位
置ズレが生じても、膜厚の厚い部分はレーザパワーから
守られ、従って、隣接して設けられたフューズを誤って
切断することがなくなる。
ーザを用いて切断するフューズが複数設けられている半
導体装置において、前記フューズは、隣接して配置され
ており、且つ、前記隣接して配置された第１のフューズ
の切断部上を覆う絶縁膜の膜厚と第２のフューズの非切
断部上を覆う絶縁膜の膜厚とが互いに異なるように形成
されていることを特徴とするものであり、このように構
成することで、冗長回路用に設けたフューズを低パワー
で切断できるから、切断する際、レーザートリマーの位
置ズレが生じても、膜厚の厚い部分はレーザパワーから
守られ、従って、隣接して設けられたフューズを誤って
切断することがなくなる。
【０００９】
【実施例】以下に、本発明に係わる半導体装置とその製
造方法の具体例を図面を参照しながら詳細に説明する。 （第１の具体例）図１乃至図３は、本発明に係わる半導
体装置の第１の具体例の構造を示す図であって、これら
の図には、レーザを用いて切断するフューズが複数設け
られている半導体装置において、前記フューズ１０４
ａ、１０４ｂは、隣接して配置されており、且つ、前記
隣接して配置された第１のフューズ１０４ａの切断部１
０４ａＡ上を覆う絶縁膜１０５の膜厚ｔ１と第２のフュ
ーズ１０４ｂの非切断部１０４ｂＢ上を覆う絶縁膜１０
５の膜厚ｔ２とが互いに異なるように形成されているこ
とを特徴とする半導体装置が示され、又、レーザを用い
て切断するフューズが複数設けられている半導体装置に
おいて、第１のフューズ１０４ａに隣接して第２のフュ
ーズ１０４ｂが設けられ、前記第１のフューズ１０４ａ
の切断部１０４ａＡには、第２のフューズ１０４ｂの非
切断部１０４ｂＢが隣接して設けられ、前記第１のフュ
ーズ１０４ａの非切断部１０４ａＢには、第２のフュー
ズ１０４ｂの切断部１０４ｂＡが隣接して設けられ、前
記第１及び第２のフューズの切断部１０４ａＡ、１０４
ｂＡ上を覆う絶縁膜１０５の膜厚ｔ１は、前記第１及び
第２のフューズの非切断部１０４ａＢ、１０４ｂＢ上を
覆う絶縁膜の膜厚ｔ２よりも薄く形成されていることを
特徴とする半導体装置が示されている。
造方法の具体例を図面を参照しながら詳細に説明する。 （第１の具体例）図１乃至図３は、本発明に係わる半導
体装置の第１の具体例の構造を示す図であって、これら
の図には、レーザを用いて切断するフューズが複数設け
られている半導体装置において、前記フューズ１０４
ａ、１０４ｂは、隣接して配置されており、且つ、前記
隣接して配置された第１のフューズ１０４ａの切断部１
０４ａＡ上を覆う絶縁膜１０５の膜厚ｔ１と第２のフュ
ーズ１０４ｂの非切断部１０４ｂＢ上を覆う絶縁膜１０
５の膜厚ｔ２とが互いに異なるように形成されているこ
とを特徴とする半導体装置が示され、又、レーザを用い
て切断するフューズが複数設けられている半導体装置に
おいて、第１のフューズ１０４ａに隣接して第２のフュ
ーズ１０４ｂが設けられ、前記第１のフューズ１０４ａ
の切断部１０４ａＡには、第２のフューズ１０４ｂの非
切断部１０４ｂＢが隣接して設けられ、前記第１のフュ
ーズ１０４ａの非切断部１０４ａＢには、第２のフュー
ズ１０４ｂの切断部１０４ｂＡが隣接して設けられ、前
記第１及び第２のフューズの切断部１０４ａＡ、１０４
ｂＡ上を覆う絶縁膜１０５の膜厚ｔ１は、前記第１及び
第２のフューズの非切断部１０４ａＢ、１０４ｂＢ上を
覆う絶縁膜の膜厚ｔ２よりも薄く形成されていることを
特徴とする半導体装置が示されている。
【００１０】以下に、第１の具体例を更に詳細に説明す
る。図１（ａ）、図２（ａ）、図３（ａ）に示す半導体
装置は、一連の半導体製造プロセスを経た後、第１ＡＬ
（アルミ）配線１０１と、この第１ＡＬ（アルミ）配線
１０１の上層に形成した第２ＡＬ配線１０２とを接続す
るためのスルーホール１０３を形成するためのフォトリ
ソグラフィ及びエッチングを行った状態を示している。
この時、図３（ａ）に示すように、スルーホール１０３
と同時にリダンダンシヒューズ１０４上の層間膜１０５
の一部をコンタクトの深さ分約０．５〜１．０μｍ開口
し、開口１０５ａを形成する。その後、図１（ｂ）、図
２（ｂ）に示すように、第２ＡＬ配線１０２を形成し、
更に層間膜１０７形成した後、感光性ポリイミド膜１０
８をウェハ全面に塗布し、露光・現像を行い、電極パッ
ド部及びリダンダンシヒューズ１０４上の感光性ポリイ
ミド膜１０８を除去する。その後、図１（ｃ）、図２
（ｃ）、図３（ｂ）に示すように、感光性ポリイミド１
０８をマスクに層間膜１０７及び１０５をエッチング
し、電極パッド部及びリダンダンシヒューズ窓１０９を
開口する。このエッチングにより、リダンダンシヒュー
ズ１０４上の層間膜１０５の膜厚は、カットするリダン
ダンシヒューズ１０４ａＡ上で約０．３〜０．６μｍに
なり、隣接するヒューズ１０４ｂＢ上は約１．０〜１．
３μｍに形成できる。
る。図１（ａ）、図２（ａ）、図３（ａ）に示す半導体
装置は、一連の半導体製造プロセスを経た後、第１ＡＬ
（アルミ）配線１０１と、この第１ＡＬ（アルミ）配線
１０１の上層に形成した第２ＡＬ配線１０２とを接続す
るためのスルーホール１０３を形成するためのフォトリ
ソグラフィ及びエッチングを行った状態を示している。
この時、図３（ａ）に示すように、スルーホール１０３
と同時にリダンダンシヒューズ１０４上の層間膜１０５
の一部をコンタクトの深さ分約０．５〜１．０μｍ開口
し、開口１０５ａを形成する。その後、図１（ｂ）、図
２（ｂ）に示すように、第２ＡＬ配線１０２を形成し、
更に層間膜１０７形成した後、感光性ポリイミド膜１０
８をウェハ全面に塗布し、露光・現像を行い、電極パッ
ド部及びリダンダンシヒューズ１０４上の感光性ポリイ
ミド膜１０８を除去する。その後、図１（ｃ）、図２
（ｃ）、図３（ｂ）に示すように、感光性ポリイミド１
０８をマスクに層間膜１０７及び１０５をエッチング
し、電極パッド部及びリダンダンシヒューズ窓１０９を
開口する。このエッチングにより、リダンダンシヒュー
ズ１０４上の層間膜１０５の膜厚は、カットするリダン
ダンシヒューズ１０４ａＡ上で約０．３〜０．６μｍに
なり、隣接するヒューズ１０４ｂＢ上は約１．０〜１．
３μｍに形成できる。
【００１１】このように、この具体例の半導体装置の製
造方法は、第１の配線層上に第２の配線層が設けられ、
前記第１の配線層と第２の配線層とはコンタクトを介し
て接続され、且つ、レーザを用いて切断するフューズが
複数設けられている半導体装置の製造方法において、半
導体基板上に前記複数のフューズを形成する第１の工程
と、前記複数のフューズが設けられている層より上層
に、前記第１の配線層を形成する第２の工程と、前記第
１の配線層上に設けられた絶縁層をエッチングしてコン
タクトホールを形成すると共に、前記フューズの切断部
上の絶縁層をエッチングして、隣接するフューズ上の絶
縁膜の膜厚が互いに異なるようにエッチング加工する第
３の工程とを含むことを特徴とするものである。
造方法は、第１の配線層上に第２の配線層が設けられ、
前記第１の配線層と第２の配線層とはコンタクトを介し
て接続され、且つ、レーザを用いて切断するフューズが
複数設けられている半導体装置の製造方法において、半
導体基板上に前記複数のフューズを形成する第１の工程
と、前記複数のフューズが設けられている層より上層
に、前記第１の配線層を形成する第２の工程と、前記第
１の配線層上に設けられた絶縁層をエッチングしてコン
タクトホールを形成すると共に、前記フューズの切断部
上の絶縁層をエッチングして、隣接するフューズ上の絶
縁膜の膜厚が互いに異なるようにエッチング加工する第
３の工程とを含むことを特徴とするものである。
【００１２】従って、この具体例は、リダンダンシヒュ
ーズ上の層間膜に膜厚差を設けることにより、隣接する
リダンダンシヒューズに影響を与えることなしに、所定
のフューズカット作業を可能にしたものである。 （第２の具体例）図４乃至図６は、本発明の半導体装置
の第２の具体例を示す図である。
ーズ上の層間膜に膜厚差を設けることにより、隣接する
リダンダンシヒューズに影響を与えることなしに、所定
のフューズカット作業を可能にしたものである。 （第２の具体例）図４乃至図６は、本発明の半導体装置
の第２の具体例を示す図である。
【００１３】この第２の具体例は、半導体装置を保護す
る感光性ポリイミドのフォトリソグラフィに於いて、リ
ダンダンシヒューズ上の感光性ポリイミドの一部を開口
することにより、リダンダンシヒューズ上の層間膜に膜
厚差を設けるようにしたものである。図４（ａ）、図５
（ａ）に示す半導体装置は、一連の半導体装置の製造プ
ロセスを経た後、半導体装置を保護する感光性ポリイミ
ド３０８をウェハ全面に塗布し、フォトリソグラフィを
行た状態を示している。そして、リダンダンシヒューズ
３０４上の感光性ポリイミド３０８の一部を開口し、そ
の後、図４（ｂ）、図５（ｂ）に示すように、感光性ポ
リイミド３０８をマスクに層間膜３０７及び３０５を除
去し、電極パッド部及びリダンダンシヒューズ窓３０７
を開口する。このような工程を経ることで、リダンダン
シヒューズ３０４上の層間膜に膜厚差を設けることが出
来る。 （第３の具体例）図７乃至図８は、本発明の半導体装置
の第３の具体例を示す図である。
る感光性ポリイミドのフォトリソグラフィに於いて、リ
ダンダンシヒューズ上の感光性ポリイミドの一部を開口
することにより、リダンダンシヒューズ上の層間膜に膜
厚差を設けるようにしたものである。図４（ａ）、図５
（ａ）に示す半導体装置は、一連の半導体装置の製造プ
ロセスを経た後、半導体装置を保護する感光性ポリイミ
ド３０８をウェハ全面に塗布し、フォトリソグラフィを
行た状態を示している。そして、リダンダンシヒューズ
３０４上の感光性ポリイミド３０８の一部を開口し、そ
の後、図４（ｂ）、図５（ｂ）に示すように、感光性ポ
リイミド３０８をマスクに層間膜３０７及び３０５を除
去し、電極パッド部及びリダンダンシヒューズ窓３０７
を開口する。このような工程を経ることで、リダンダン
シヒューズ３０４上の層間膜に膜厚差を設けることが出
来る。 （第３の具体例）図７乃至図８は、本発明の半導体装置
の第３の具体例を示す図である。
【００１４】この第３の具体例は、幾つかの半導体形成
プロセスを経た後、第１ＡＬ配線４０１を形成する際
に、リダンダンシヒューズ４０４上に第１ＡＬ配線の一
部の配線４０１ａを残すことにより、この配線をヒュー
ズ窓４０９開口時のエッチングストッパとして用い、ヒ
ューズ４０４上の層間膜に膜厚差を設けるものである。
図７（ａ）、図８（ａ）に示す半導体装置は、一連の半
導体製造プロセスを経た後、第１ＡＬ配線のフォトリソ
グラフィ及びエッチングを行った状態を示している。そ
して、図９（ａ）に示すように、第１ＡＬ配線４０１形
成と同時にリダンダンシヒューズ４０４上に第１ＡＬ配
線の一部の配線４０１ａを交互に残す。
プロセスを経た後、第１ＡＬ配線４０１を形成する際
に、リダンダンシヒューズ４０４上に第１ＡＬ配線の一
部の配線４０１ａを残すことにより、この配線をヒュー
ズ窓４０９開口時のエッチングストッパとして用い、ヒ
ューズ４０４上の層間膜に膜厚差を設けるものである。
図７（ａ）、図８（ａ）に示す半導体装置は、一連の半
導体製造プロセスを経た後、第１ＡＬ配線のフォトリソ
グラフィ及びエッチングを行った状態を示している。そ
して、図９（ａ）に示すように、第１ＡＬ配線４０１形
成と同時にリダンダンシヒューズ４０４上に第１ＡＬ配
線の一部の配線４０１ａを交互に残す。
【００１５】その後、図７（ｂ）、図８（ｂ）に示すよ
うに、層間膜４０７を形成した後、感光性ポリイミド膜
４０８をウェハ全面塗布し、露光・現像を行い、電極パ
ッド部及びリダンダンシヒューズ４０４上の感光性ポリ
イミド膜４０８を除去する。その後、図７（ｃ）、図８
（ｃ）、図９（ｂ）に示すように、感光性ポリイミド４
０８をマスクに層間膜４０７及び４０５をエッチング
し、電極パッド部及びリダンダンシヒューズ窓４０９を
開口する。この時、リダンダンシヒューズ４０４ａ上に
残した第１ＡＬ配線４０１ａが層間膜エッチング時のエ
ッチングストッパになり、リダンダンシヒューズ４０
４、４０４ａ上の層間膜に膜厚差を設けることができ
る。
うに、層間膜４０７を形成した後、感光性ポリイミド膜
４０８をウェハ全面塗布し、露光・現像を行い、電極パ
ッド部及びリダンダンシヒューズ４０４上の感光性ポリ
イミド膜４０８を除去する。その後、図７（ｃ）、図８
（ｃ）、図９（ｂ）に示すように、感光性ポリイミド４
０８をマスクに層間膜４０７及び４０５をエッチング
し、電極パッド部及びリダンダンシヒューズ窓４０９を
開口する。この時、リダンダンシヒューズ４０４ａ上に
残した第１ＡＬ配線４０１ａが層間膜エッチング時のエ
ッチングストッパになり、リダンダンシヒューズ４０
４、４０４ａ上の層間膜に膜厚差を設けることができ
る。
【００１６】上記方法は、第１ＡＬ配線４０１を層間膜
エッチングストップ膜として用いるようにしたが、第２
ＡＬ配線４０２を層間膜エッチングストップ膜としても
構わない。このように、この具体例の半導体装置の製造
方法は、レーザを用いて切断するフューズが複数設けら
れている半導体装置の製造方法において、半導体基板上
に前記複数のフューズを形成する第１の工程と、前記フ
ューズより上層で、且つ、前記フューズの非切断部上に
重なるように配線層を形成する第２の工程と、前記フュ
ーズ上を覆うように設けられた絶縁膜をエッチングする
と共に、前記配線層をエッチングストッパとして用い
て、前記フューズの切断部上の絶縁層の膜厚を非切断部
の膜厚に比べて薄くエッチング加工する第３の工程とを
含むことを特徴とするものである。なお、エッチングス
トッパとして作用するものであれば、上記した配線層以
外の絶縁膜、酸化膜からなる層を設けるように構成して
も、本発明の目的を達成することが出来る。
エッチングストップ膜として用いるようにしたが、第２
ＡＬ配線４０２を層間膜エッチングストップ膜としても
構わない。このように、この具体例の半導体装置の製造
方法は、レーザを用いて切断するフューズが複数設けら
れている半導体装置の製造方法において、半導体基板上
に前記複数のフューズを形成する第１の工程と、前記フ
ューズより上層で、且つ、前記フューズの非切断部上に
重なるように配線層を形成する第２の工程と、前記フュ
ーズ上を覆うように設けられた絶縁膜をエッチングする
と共に、前記配線層をエッチングストッパとして用い
て、前記フューズの切断部上の絶縁層の膜厚を非切断部
の膜厚に比べて薄くエッチング加工する第３の工程とを
含むことを特徴とするものである。なお、エッチングス
トッパとして作用するものであれば、上記した配線層以
外の絶縁膜、酸化膜からなる層を設けるように構成して
も、本発明の目的を達成することが出来る。
【００１７】
【発明の効果】本発明に係わる半導体装置とその製造方
法は、上述のように構成したので、冗長回路用に設けた
フューズを低パワーで切断できるから、切断する際、レ
ーザートリマーの位置ズレが生じても、膜厚の厚い部分
はレーザパワーから守られ、従って、隣接して設けられ
たフューズを誤って切断することがなくなる。
法は、上述のように構成したので、冗長回路用に設けた
フューズを低パワーで切断できるから、切断する際、レ
ーザートリマーの位置ズレが生じても、膜厚の厚い部分
はレーザパワーから守られ、従って、隣接して設けられ
たフューズを誤って切断することがなくなる。
【００１８】従って、高集積度の半導体装置の製造歩留
まりが向上する。
まりが向上する。
【図１】本発明に係わる半導体装置の第１の具体例のＸ
−Ｘ’断面図である。
−Ｘ’断面図である。
【図２】第１の具体例のＹ−Ｙ’断面図である。
【図３】（ａ）は、図２（ａ）の平面図、（ｂ）は、図
２（ｃ）の平面図である。
２（ｃ）の平面図である。
【図４】第２の具体例のＸ−Ｘ’断面図である。
【図５】第２の具体例のＹ−Ｙ’断面図である。
【図６】図５（ｂ）の平面図である。
【図７】第３の具体例のＸ−Ｘ’断面図である。
【図８】第３の具体例のＹ−Ｙ’断面図である。
【図９】（ａ）は、図８（ａ）の平面図、（ｂ）は、図
８（ｃ）の平面図である。
８（ｃ）の平面図である。
【図１０】従来の半導体装置のＸ−Ｘ’断面図である。
【図１１】従来の半導体装置のＹ−Ｙ’断面図である。
１０１ 第１ＡＬ配線 １０２ 第２ＡＬ配線 １０３ スルーホール １０４ リダンダシフューズ １０４ａＡ、１０４ｂＡ 切断部 １０４ａＢ、１０４ｂＢ 非切断部 １０５、１０７ 層間膜 １０５ａ 開口 １０８ 感光性ポリイミド １０９ ヒューズ窓
Claims (7)
- 【請求項１】 レーザを用いて切断するフューズが複数
設けられている半導体装置において、前記フューズは、
隣接して配置されており、且つ、前記隣接して配置され
た第１のフューズの切断部上を覆う絶縁膜の膜厚と第２
のフューズの非切断部上を覆う絶縁膜の膜厚とが互いに
異なるように形成されていることを特徴とする半導体装
置。 - 【請求項２】 レーザを用いて切断するフューズが複数
設けられている半導体装置において、 第１のフューズに隣接して第２のフューズが設けられ、
前記第１のフューズの切断部には、第２のフューズの非
切断部が隣接して設けられ、前記第１のフューズの非切
断部には、第２のフューズの切断部が隣接して設けら
れ、前記第１及び第２のフューズの切断部上を覆う絶縁
膜の膜厚は、前記第１及び第２のフューズの非切断部上
を覆う絶縁膜の膜厚よりも薄く形成されていることを特
徴とする半導体装置。 - 【請求項３】 前記フューズの非切断部上の絶縁膜上に
は、配線層が形成されていることを特徴とする請求項１
又は２記載の半導体装置。 - 【請求項４】 前記フューズの非切断部上の絶縁膜上に
は、エッチングストッパ層が形成されていることを特徴
とする請求項１又は２記載の半導体装置。 - 【請求項５】 第１の配線層上に第２の配線層が設けら
れ、前記第１の配線層と第２の配線層とはコンタクトを
介して接続され、且つ、レーザを用いて切断するフュー
ズが複数設けられている半導体装置の製造方法におい
て、 半導体基板上に前記複数のフューズを形成する第１の工
程と、 前記複数のフューズが設けられている層より上層に、前
記第１の配線層を形成する第２の工程と、 前記第１の配線層上に設けられた絶縁層をエッチングし
てコンタクトホールを形成すると共に、前記フューズの
切断部上の絶縁層をエッチングして、隣接するフューズ
上の絶縁膜の膜厚が互いに異なるようにエッチング加工
する第３の工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 レーザを用いて切断するフューズが複数
設けられている半導体装置の製造方法において、 半導体基板上に前記複数のフューズを形成する第１の工
程と、 前記フューズより上層で、且つ、前記フューズの非切断
部上に重なるように配線層を形成する第２の工程と、 前記フューズ上を覆うように設けられた絶縁膜をエッチ
ングすると共に、前記配線層をエッチングストッパとし
て用いて、前記フューズの切断部上の絶縁層の膜厚を非
切断部の膜厚に比べて薄くエッチング加工する第３の工
程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 レーザを用いて切断するフューズが複数
設けられている半導体装置の製造方法において、 半導体基板上に前記複数のフューズを形成する第１の工
程と、 前記フューズより上層で、且つ、前記フューズの非切断
部上に重なるようにエッチングストッパ層を形成する第
２の工程と、 前記フューズ上を覆うように設けられた絶縁膜をエッチ
ングすると共に、前記フューズの切断部の絶縁層の膜厚
を、前記フューズの非切断部の膜厚に比べて薄くなるよ
うにエッチング加工する第３の工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102704A JP2000294647A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102704A JP2000294647A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294647A true JP2000294647A (ja) | 2000-10-20 |
Family
ID=14334666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11102704A Pending JP2000294647A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006148021A (ja) * | 2004-11-24 | 2006-06-08 | Matsushita Electric Ind Co Ltd | 半導体回路装置及びその製造方法 |
-
1999
- 1999-04-09 JP JP11102704A patent/JP2000294647A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006148021A (ja) * | 2004-11-24 | 2006-06-08 | Matsushita Electric Ind Co Ltd | 半導体回路装置及びその製造方法 |
| JP4504791B2 (ja) * | 2004-11-24 | 2010-07-14 | パナソニック株式会社 | 半導体回路装置及びその製造方法 |
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