JP2000286699A - 位相比較器 - Google Patents
位相比較器Info
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- JP2000286699A JP2000286699A JP11092584A JP9258499A JP2000286699A JP 2000286699 A JP2000286699 A JP 2000286699A JP 11092584 A JP11092584 A JP 11092584A JP 9258499 A JP9258499 A JP 9258499A JP 2000286699 A JP2000286699 A JP 2000286699A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 主としてデジタルＰＬＬ回路におけるチャー
ジポンプの動作遅延により発生する不感帯を防止できる
ようにすること。 【解決手段】 位相比較手段３に入力する二つの入力の
うちの一つを入力とし所定のパルス幅を出力するパルス
生成手段４と、位相比較器３の二つの出力のうちの一つ
の位相誤差Ｐｕを制御信号としパルス生成手段４からの
信号を入力とするゲート手段５と、位相比較器３のもう
一つの位相誤差Ｐｄと前記ゲート手段５の出力を論理加
算する加算手段６で構成され、位相誤差Ｐｕと加算手段
６からの二つの出力をチャージポンプへの出力としてい
る。
ジポンプの動作遅延により発生する不感帯を防止できる
ようにすること。 【解決手段】 位相比較手段３に入力する二つの入力の
うちの一つを入力とし所定のパルス幅を出力するパルス
生成手段４と、位相比較器３の二つの出力のうちの一つ
の位相誤差Ｐｕを制御信号としパルス生成手段４からの
信号を入力とするゲート手段５と、位相比較器３のもう
一つの位相誤差Ｐｄと前記ゲート手段５の出力を論理加
算する加算手段６で構成され、位相誤差Ｐｕと加算手段
６からの二つの出力をチャージポンプへの出力としてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、無線送受信器のチ
ャンネル選択回路として用いられ、特に収束安定性の良
いデジタルＰＬＬ回路を実現するための位相比較器に関
する。
ャンネル選択回路として用いられ、特に収束安定性の良
いデジタルＰＬＬ回路を実現するための位相比較器に関
する。
【０００２】
【従来の技術】デジタルＰＬＬ回路においては位相比較
器とチャージポンプが主たる構成要素である。
器とチャージポンプが主たる構成要素である。
【０００３】図８に従来の位相比較器とチャージポンプ
の構成を示す。図８において、１は第一の入力端子、２
は第二の入力端子、３は位相比較手段、１６はチャージ
ポンプ、１７は電源、２２はチャージポンプ出力であ
る。チャージポンプ１６は定電流源１８及び２１、電子
スイッチ１９及び２０から構成されている。位相比較器
は位相比較手段３のみで構成されている。図９は図８に
示す従来の位相比較器とチャージポンプの動作図であ
る。図９を用いて従来の回路の動作を説明する。
の構成を示す。図８において、１は第一の入力端子、２
は第二の入力端子、３は位相比較手段、１６はチャージ
ポンプ、１７は電源、２２はチャージポンプ出力であ
る。チャージポンプ１６は定電流源１８及び２１、電子
スイッチ１９及び２０から構成されている。位相比較器
は位相比較手段３のみで構成されている。図９は図８に
示す従来の位相比較器とチャージポンプの動作図であ
る。図９を用いて従来の回路の動作を説明する。
【０００４】位相比較手段３の入力端子１には電圧制御
発振器の出力を分周した信号ｆａが入力する。一方入力
端子２には基準信号ｆｒが入力する。図９に示す例では
端子１に入力したｆａの方が端子２に入力したｆｒより
位相が時間Ｔａだけ進んでいる。位相比較手段３では二
つの入力の相対的な位相の進み遅れを検出し、ｆａの位
相がｆｒの位相に比べ進んでいる場合は、端子ａに位相
差に相当する負のパルスＰｄを出力する。一方ｆａの位
相がｆｒの位相に比べ遅れている場合は、端子ｂに位相
差に相当する負のパルスＰｕを出力する。図９の例では
出力端子ａに負のパルスＰｄが出力し、出力端子ｂには
なにも出力しない。次にチャージポンプ１６の動作を説
明する。出力ａに負のパルスＰｄが生じると電子スイッ
チ１９がＯＮする。一方出力ｂに負のパルスＰｕが生じ
ると電子スイッチ２０がＯＮする。電子スイッチ１９あ
るいは２０がＯＮすると定電流源１８あるいは２１より
電流が出力端子２２を介して流出あるいは流入する。図
９の例ではスイッチ１９がＯＮし、出力端子２２には電
流が流出する。電子スイッチ１９及び２０はＣＭＯＳス
イッチで構成されている。また定電流源１８及び２１も
ＣＭＯＳ素子を用いたカレントミラー回路により構成さ
れている。定電流源８、２１及び電子スイッチ１９、２
０を構成するＣＭＯＳ素子のサイズは流す電流に応じた
大きさが必要でありゲート／ソース間等に容量を有して
いる。そのため図９に示すように端子ａに負のパルスＰ
ｄが生じても、チャージポンプ出力２２に出力が生じ始
めるのに遅延が生じ、かつ立ち上がりもゆっくりした波
形となる。位相比較手段３はＣＭＯＳの論理回路により
構成されている。
発振器の出力を分周した信号ｆａが入力する。一方入力
端子２には基準信号ｆｒが入力する。図９に示す例では
端子１に入力したｆａの方が端子２に入力したｆｒより
位相が時間Ｔａだけ進んでいる。位相比較手段３では二
つの入力の相対的な位相の進み遅れを検出し、ｆａの位
相がｆｒの位相に比べ進んでいる場合は、端子ａに位相
差に相当する負のパルスＰｄを出力する。一方ｆａの位
相がｆｒの位相に比べ遅れている場合は、端子ｂに位相
差に相当する負のパルスＰｕを出力する。図９の例では
出力端子ａに負のパルスＰｄが出力し、出力端子ｂには
なにも出力しない。次にチャージポンプ１６の動作を説
明する。出力ａに負のパルスＰｄが生じると電子スイッ
チ１９がＯＮする。一方出力ｂに負のパルスＰｕが生じ
ると電子スイッチ２０がＯＮする。電子スイッチ１９あ
るいは２０がＯＮすると定電流源１８あるいは２１より
電流が出力端子２２を介して流出あるいは流入する。図
９の例ではスイッチ１９がＯＮし、出力端子２２には電
流が流出する。電子スイッチ１９及び２０はＣＭＯＳス
イッチで構成されている。また定電流源１８及び２１も
ＣＭＯＳ素子を用いたカレントミラー回路により構成さ
れている。定電流源８、２１及び電子スイッチ１９、２
０を構成するＣＭＯＳ素子のサイズは流す電流に応じた
大きさが必要でありゲート／ソース間等に容量を有して
いる。そのため図９に示すように端子ａに負のパルスＰ
ｄが生じても、チャージポンプ出力２２に出力が生じ始
めるのに遅延が生じ、かつ立ち上がりもゆっくりした波
形となる。位相比較手段３はＣＭＯＳの論理回路により
構成されている。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の位相比較器では、チャージポンプ１６を構成するＣＭ
ＯＳ素子の遅延や立ち上がり特性のため、ｆａとｆｒの
位相差が小さくなり、端子ａまたは端子ｂの出力パルス
幅が狭くなると端子２２に出力が生じない領域が出現す
る。この領域は不感帯と呼ばれ位相差があってもチャー
ジポンプ出力２２に信号が生じない。そのため電圧制御
発振器を制御できず位相誤差を零まで制御する事ができ
ない。従ってデジタルＰＬＬの収束が不安定となり、
（１）周波数が所定の精度以内に引き込まれる時間が長
い、（２）周波数が安定せず、ふらふらするという課題
があった。
の位相比較器では、チャージポンプ１６を構成するＣＭ
ＯＳ素子の遅延や立ち上がり特性のため、ｆａとｆｒの
位相差が小さくなり、端子ａまたは端子ｂの出力パルス
幅が狭くなると端子２２に出力が生じない領域が出現す
る。この領域は不感帯と呼ばれ位相差があってもチャー
ジポンプ出力２２に信号が生じない。そのため電圧制御
発振器を制御できず位相誤差を零まで制御する事ができ
ない。従ってデジタルＰＬＬの収束が不安定となり、
（１）周波数が所定の精度以内に引き込まれる時間が長
い、（２）周波数が安定せず、ふらふらするという課題
があった。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明の位相比較器は、電圧制御発振器の信号を分周
した信号ｆａと基準信号ｆｒを比較し位相誤差に基づき
チャージポンプを駆動して前記電圧制御発振器の発振周
波数を制御するデジタルＰＬＬ制御回路において、前記
ｆａを第一の入力、前記ｆｒを第二の入力とし前記第二
の入力より前記第一の入力の方が位相が進んでいる場合
位相誤差Ｐｄを出力し前記第二の入力より前記第一の入
力の方が位相が遅れている場合位相誤差Ｐｕを出力する
位相比較手段と、前記ｆａあるいはｆｒの信号エッジを
基準に所定のパルス幅の信号を生成するパルス生成手段
と、前記位相比較手段の出力ＰｄあるいはＰｕが出力す
る時には前記パルス生成手段からのパルス信号を出力し
ないようにするゲート手段と、前記位相比較手段の二つ
の出力の内前記ゲート手段を制御する出力と違う出力Ｐ
ｕまたはＰｄと前記ゲート手段の出力を論理加算する加
算手段とで構成され、前記ゲート手段を制御する出力と
前記加算手段の出力で前記チャージポンプを駆動するよ
うにしたものである。
に本発明の位相比較器は、電圧制御発振器の信号を分周
した信号ｆａと基準信号ｆｒを比較し位相誤差に基づき
チャージポンプを駆動して前記電圧制御発振器の発振周
波数を制御するデジタルＰＬＬ制御回路において、前記
ｆａを第一の入力、前記ｆｒを第二の入力とし前記第二
の入力より前記第一の入力の方が位相が進んでいる場合
位相誤差Ｐｄを出力し前記第二の入力より前記第一の入
力の方が位相が遅れている場合位相誤差Ｐｕを出力する
位相比較手段と、前記ｆａあるいはｆｒの信号エッジを
基準に所定のパルス幅の信号を生成するパルス生成手段
と、前記位相比較手段の出力ＰｄあるいはＰｕが出力す
る時には前記パルス生成手段からのパルス信号を出力し
ないようにするゲート手段と、前記位相比較手段の二つ
の出力の内前記ゲート手段を制御する出力と違う出力Ｐ
ｕまたはＰｄと前記ゲート手段の出力を論理加算する加
算手段とで構成され、前記ゲート手段を制御する出力と
前記加算手段の出力で前記チャージポンプを駆動するよ
うにしたものである。
【０００７】
【発明の実施の形態】本発明は、電圧制御発振器の信号
を分周した信号ｆａと基準信号ｆｒを比較し位相誤差に
基づきチャージポンプを駆動して前記電圧制御発振器の
発振周波数を制御するデジタルＰＬＬ制御回路におい
て、前記ｆａを第一の入力、前記ｆｒを第二の入力とし
前記第二の入力より前記第一の入力の方が位相が進んで
いる場合位相誤差Ｐｄを出力し前記第二の入力より前記
第一の入力の方が位相が遅れている場合位相誤差Ｐｕを
出力する位相比較手段と、前記ｆａあるいはｆｒの信号
エッジを基準に所定のパルス幅の信号を生成するパルス
生成手段と、前記位相比較手段の出力ＰｄあるいはＰｕ
が出力する時には前記パルス生成手段からのパルス信号
を出力しないようにするゲート手段と、前記位相比較手
段の二つの出力の内前記ゲート手段を制御する出力と違
う出力ＰｕまたはＰｄと前記ゲート手段の出力を論理加
算する加算手段とで構成され、前記ゲート手段を制御す
る出力と前記加算手段の出力で前記チャージポンプを駆
動するようにしている。
を分周した信号ｆａと基準信号ｆｒを比較し位相誤差に
基づきチャージポンプを駆動して前記電圧制御発振器の
発振周波数を制御するデジタルＰＬＬ制御回路におい
て、前記ｆａを第一の入力、前記ｆｒを第二の入力とし
前記第二の入力より前記第一の入力の方が位相が進んで
いる場合位相誤差Ｐｄを出力し前記第二の入力より前記
第一の入力の方が位相が遅れている場合位相誤差Ｐｕを
出力する位相比較手段と、前記ｆａあるいはｆｒの信号
エッジを基準に所定のパルス幅の信号を生成するパルス
生成手段と、前記位相比較手段の出力ＰｄあるいはＰｕ
が出力する時には前記パルス生成手段からのパルス信号
を出力しないようにするゲート手段と、前記位相比較手
段の二つの出力の内前記ゲート手段を制御する出力と違
う出力ＰｕまたはＰｄと前記ゲート手段の出力を論理加
算する加算手段とで構成され、前記ゲート手段を制御す
る出力と前記加算手段の出力で前記チャージポンプを駆
動するようにしている。
【０００８】そして、位相比較器の二つの出力の両方に
交互に所定幅以上のパルスが発生する領域を生じさせる
ことができる。
交互に所定幅以上のパルスが発生する領域を生じさせる
ことができる。
【０００９】また、電圧制御発振器の信号を分周した信
号ｆａと基準信号ｆｒを比較し位相誤差に基づきチャー
ジポンプを駆動して前記電圧制御発振器の発振周波数を
制御するデジタルＰＬＬ制御回路において、前記ｆａを
第一の入力、前記ｆｒを第二の入力とし前記第二の入力
より前記第一の入力の方が位相が進んでいる場合位相誤
差Ｐｄを出力し前記第二の入力より前記第一の入力の方
が位相が遅れている場合位相誤差Ｐｕを出力する位相比
較手段と、前記ｆａあるいはｆｒの信号エッジを基準に
所定のパルス幅の信号を生成するパルス生成手段と、前
記位相比較手段の出力ＰｄあるいはＰｕと前記パルス生
成手段からのパルス信号を論理加算する加算手段と、前
記位相比較手段の二つの出力の内前記加算手段の入力と
して用いた出力と違う出力ＰｕまたはＰｄが出力する時
には前記加算手段からの信号を出力しないようにするゲ
ート手段とで構成され、前記ゲート手段を制御する出力
と前記ゲート手段の出力で前記チャージポンプを駆動す
るようにしている。
号ｆａと基準信号ｆｒを比較し位相誤差に基づきチャー
ジポンプを駆動して前記電圧制御発振器の発振周波数を
制御するデジタルＰＬＬ制御回路において、前記ｆａを
第一の入力、前記ｆｒを第二の入力とし前記第二の入力
より前記第一の入力の方が位相が進んでいる場合位相誤
差Ｐｄを出力し前記第二の入力より前記第一の入力の方
が位相が遅れている場合位相誤差Ｐｕを出力する位相比
較手段と、前記ｆａあるいはｆｒの信号エッジを基準に
所定のパルス幅の信号を生成するパルス生成手段と、前
記位相比較手段の出力ＰｄあるいはＰｕと前記パルス生
成手段からのパルス信号を論理加算する加算手段と、前
記位相比較手段の二つの出力の内前記加算手段の入力と
して用いた出力と違う出力ＰｕまたはＰｄが出力する時
には前記加算手段からの信号を出力しないようにするゲ
ート手段とで構成され、前記ゲート手段を制御する出力
と前記ゲート手段の出力で前記チャージポンプを駆動す
るようにしている。
【００１０】そして、位相比較器の二つの出力の両方に
交互に所定幅以上のパルスが発生する領域を生じさせる
ことができる。
交互に所定幅以上のパルスが発生する領域を生じさせる
ことができる。
【００１１】また、電圧制御発振器の信号を分周した信
号ｆａと基準信号ｆｒを比較し位相誤差に基づきチャー
ジポンプを駆動して前記電圧制御発振器の発振周波数を
制御するデジタルＰＬＬ制御回路において、前記ｆａま
たはｆｒを第一の入力、前記第一の入力とは別である前
記ｆａあるいは前記ｆｒのどちらかに遅延手段を挿入し
前記遅延手段の出力を第二の入力とし前記第二の入力よ
り前記第一の入力の方が位相が進んでいる場合位相誤差
Ｐｄを出力し前記第二の入力より前記第一の入力の方が
位相が遅れている場合位相誤差Ｐｕを出力する位相比較
手段と、前記遅延手段の入力と出力を用いてパルスを生
成するパルス生成手段と、前記位相比較手段の出力Ｐｄ
あるいはＰｕが出力する時には前記パルス生成手段から
のパルス信号を出力しないようにするゲート手段と、前
記位相比較手段の二つの出力の内前記ゲート手段を制御
する出力と違う出力ＰｕまたはＰｄと前記ゲート手段の
出力を論理加算する加算手段とで構成され、前記ゲート
手段を制御する出力と前記加算手段の出力で前記チャー
ジポンプを駆動するようにしている。
号ｆａと基準信号ｆｒを比較し位相誤差に基づきチャー
ジポンプを駆動して前記電圧制御発振器の発振周波数を
制御するデジタルＰＬＬ制御回路において、前記ｆａま
たはｆｒを第一の入力、前記第一の入力とは別である前
記ｆａあるいは前記ｆｒのどちらかに遅延手段を挿入し
前記遅延手段の出力を第二の入力とし前記第二の入力よ
り前記第一の入力の方が位相が進んでいる場合位相誤差
Ｐｄを出力し前記第二の入力より前記第一の入力の方が
位相が遅れている場合位相誤差Ｐｕを出力する位相比較
手段と、前記遅延手段の入力と出力を用いてパルスを生
成するパルス生成手段と、前記位相比較手段の出力Ｐｄ
あるいはＰｕが出力する時には前記パルス生成手段から
のパルス信号を出力しないようにするゲート手段と、前
記位相比較手段の二つの出力の内前記ゲート手段を制御
する出力と違う出力ＰｕまたはＰｄと前記ゲート手段の
出力を論理加算する加算手段とで構成され、前記ゲート
手段を制御する出力と前記加算手段の出力で前記チャー
ジポンプを駆動するようにしている。
【００１２】そして、位相比較器の二つの出力の両方に
交互に所定幅以上のパルスが発生する領域を生じさせる
ことができる。
交互に所定幅以上のパルスが発生する領域を生じさせる
ことができる。
【００１３】また、電圧制御発振器の信号を分周した信
号ｆａと基準信号ｆｒを比較し位相誤差に基づきチャー
ジポンプを駆動して前記電圧制御発振器の発振周波数を
制御するデジタルＰＬＬ制御回路において、前記ｆａま
たはｆｒを第一の入力、前記第一の入力とは別である前
記ｆａあるいは前記ｆｒのどちらかに遅延手段を挿入し
前記遅延手段の出力を第二の入力とし前記第二の入力よ
り前記第一の入力の方が位相が進んでいる場合位相誤差
Ｐｄを出力し前記第二の入力より前記第一の入力の方が
位相が遅れている場合位相誤差Ｐｕを出力する位相比較
手段と、前記遅延手段の入力と出力を用いてパルスを生
成するパルス生成手段と、前記位相比較手段の出力Ｐｄ
あるいはＰｕと前記パルス生成手段からのパルス信号を
論理加算する加算手段と、前記位相比較手段の二つの出
力の内前記加算手段の入力として用いた出力と違う出力
ＰｕまたはＰｄが出力する時には前記加算手段からの信
号を出力しないようにするゲート手段とで構成され、前
記ゲート手段を制御する出力と前記ゲート手段の出力で
前記チャージポンプを駆動するようにしている。
号ｆａと基準信号ｆｒを比較し位相誤差に基づきチャー
ジポンプを駆動して前記電圧制御発振器の発振周波数を
制御するデジタルＰＬＬ制御回路において、前記ｆａま
たはｆｒを第一の入力、前記第一の入力とは別である前
記ｆａあるいは前記ｆｒのどちらかに遅延手段を挿入し
前記遅延手段の出力を第二の入力とし前記第二の入力よ
り前記第一の入力の方が位相が進んでいる場合位相誤差
Ｐｄを出力し前記第二の入力より前記第一の入力の方が
位相が遅れている場合位相誤差Ｐｕを出力する位相比較
手段と、前記遅延手段の入力と出力を用いてパルスを生
成するパルス生成手段と、前記位相比較手段の出力Ｐｄ
あるいはＰｕと前記パルス生成手段からのパルス信号を
論理加算する加算手段と、前記位相比較手段の二つの出
力の内前記加算手段の入力として用いた出力と違う出力
ＰｕまたはＰｄが出力する時には前記加算手段からの信
号を出力しないようにするゲート手段とで構成され、前
記ゲート手段を制御する出力と前記ゲート手段の出力で
前記チャージポンプを駆動するようにしている。
【００１４】そして、位相比較器の二つの出力の両方に
交互に所定幅以上のパルスが発生する領域を生じさせる
ことができる。
交互に所定幅以上のパルスが発生する領域を生じさせる
ことができる。
【００１５】そしてまた、パルス生成手段は、遅延手段
と、論理演算手段で構成されている。そのため、簡単な
構成でパルスを生成できる。
と、論理演算手段で構成されている。そのため、簡単な
構成でパルスを生成できる。
【００１６】
【実施例】以下本発明の実施例を図面を用いて説明す
る。
る。
【００１７】（実施例１）図１は本発明の実施例１の位
相比較器のブロックである。
相比較器のブロックである。
【００１８】図１において、１は第一の入力端子、２は
第二の入力端子、３は位相比較手段、４はパルス生成手
段、５はゲート手段、６は加算手段、７は第一の出力端
子、８は第二の出力端子である。入力端子１及び入力端
子２にはｆａ及びｆｒが入力する。位相比較手段３の出
力ａ及びｂにはＰｄ及びＰｕが出力する。出力端子７及
び出力端子８の信号は図１には図示していないがチャー
ジポンプ１６の電子スイッチ１９及び２０を制御する。
図２は図１に示す実施例１の各部の動作を示す動作図で
ある。図２と図１を参照しながら動作を説明する。
第二の入力端子、３は位相比較手段、４はパルス生成手
段、５はゲート手段、６は加算手段、７は第一の出力端
子、８は第二の出力端子である。入力端子１及び入力端
子２にはｆａ及びｆｒが入力する。位相比較手段３の出
力ａ及びｂにはＰｄ及びＰｕが出力する。出力端子７及
び出力端子８の信号は図１には図示していないがチャー
ジポンプ１６の電子スイッチ１９及び２０を制御する。
図２は図１に示す実施例１の各部の動作を示す動作図で
ある。図２と図１を参照しながら動作を説明する。
【００１９】入力端子１にはｆａが入力し、入力端子２
にはｆｒが入力する。位相比較手段３は図８の従来例と
同様の動作をする。パルス生成手段４の構成は図７に示
すように遅延手段１２と論理回路である反転手段１３と
ＮＡＮＤ手段１４からなっている。端子１１はパルス生
成手段４の入力端子でありｆａが入力する。端子１５は
パルス生成手段４の出力端子であり図２のｃが出力す
る。パルス生成手段４の動作について図７を参照しなが
ら説明する。遅延手段１２において端子１に入力したｆ
ａ信号を時間Ｔ遅延させる。遅延されたｆａを反転して
遅延前のｆａとＮＡＮＤすることにより図２のｃの波形
が得られる。このようにパルス生成手段４はｆａの立ち
上がりエッジから所定のパルス幅のパルスを生成する。
ｃのパルスはゲート手段５においてａにパルスがない時
のみ出力を許可される。従ってゲート手段５の出力はｄ
の波形となる。加算手段６ではｂのパルスとｄのパルス
が負論理で加算される。図２の例ではｂにパルスがない
ため出力端子８にはｄのパルスが出力する。一方出力端
子７にはａのパルスが出力する。そしてチャージポンプ
出力である端子２２には正負の信号が出力する。すなわ
ち入力端子１に入力するｆａが入力端子２に入力するｆ
ｒより位相進みＴａがＴ時間以上大きいとｄにパルスは
生じない。よって出力端子８にもパルスは生じない。そ
して位相進みＴａが小さくなっていきＴ時間以下になる
とｄ及び出力端子８にパルスが生じてくる。チャージポ
ンプの動作遅延以上に遅延時間Ｔを大きくすればチャー
ジポンプ出力端子２２に出力が生じない領域をなくすこ
とができる。
にはｆｒが入力する。位相比較手段３は図８の従来例と
同様の動作をする。パルス生成手段４の構成は図７に示
すように遅延手段１２と論理回路である反転手段１３と
ＮＡＮＤ手段１４からなっている。端子１１はパルス生
成手段４の入力端子でありｆａが入力する。端子１５は
パルス生成手段４の出力端子であり図２のｃが出力す
る。パルス生成手段４の動作について図７を参照しなが
ら説明する。遅延手段１２において端子１に入力したｆ
ａ信号を時間Ｔ遅延させる。遅延されたｆａを反転して
遅延前のｆａとＮＡＮＤすることにより図２のｃの波形
が得られる。このようにパルス生成手段４はｆａの立ち
上がりエッジから所定のパルス幅のパルスを生成する。
ｃのパルスはゲート手段５においてａにパルスがない時
のみ出力を許可される。従ってゲート手段５の出力はｄ
の波形となる。加算手段６ではｂのパルスとｄのパルス
が負論理で加算される。図２の例ではｂにパルスがない
ため出力端子８にはｄのパルスが出力する。一方出力端
子７にはａのパルスが出力する。そしてチャージポンプ
出力である端子２２には正負の信号が出力する。すなわ
ち入力端子１に入力するｆａが入力端子２に入力するｆ
ｒより位相進みＴａがＴ時間以上大きいとｄにパルスは
生じない。よって出力端子８にもパルスは生じない。そ
して位相進みＴａが小さくなっていきＴ時間以下になる
とｄ及び出力端子８にパルスが生じてくる。チャージポ
ンプの動作遅延以上に遅延時間Ｔを大きくすればチャー
ジポンプ出力端子２２に出力が生じない領域をなくすこ
とができる。
【００２０】（実施例２）図３は本発明の実施例２の位
相比較器のブロック図である。
相比較器のブロック図である。
【００２１】図３において、図１と同じ機能ブロックに
は同じ番号を付与している。図１と異なる点は、加算手
段６とゲート手段５の位置が逆になっている点である。
本実施例はパルス生成手段４の出力とｂの出力を加算手
段６で負論理加算した後ゲート手段５でａに負のパルス
がある時には信号を出力しないようにしている。従って
出力端子７及び出力端子８には実施例１と同様の信号が
出力する。
は同じ番号を付与している。図１と異なる点は、加算手
段６とゲート手段５の位置が逆になっている点である。
本実施例はパルス生成手段４の出力とｂの出力を加算手
段６で負論理加算した後ゲート手段５でａに負のパルス
がある時には信号を出力しないようにしている。従って
出力端子７及び出力端子８には実施例１と同様の信号が
出力する。
【００２２】（実施例３）図４は本発明の実施例３の位
相比較器のブロック図である。
相比較器のブロック図である。
【００２３】図４において、図１と同じ機能ブロックに
は同じ番号を付与している。図１と異なる点は、遅延手
段９によりｆｒを遅延させた後、位相比較手段３に入力
していることと、図１のパルス生成手段４の代わりにパ
ルス生成手段４に内蔵されている遅延手段１２の代わり
に前記遅延手段９を用いることによりパルス生成手段４
から遅延手段１２を省略したパルス生成手段１０を設け
たことである。その他の動作については図１の実施例１
と同様である。図５は図４に示す実施例３の各部の動作
を示す動作図である。図５と図４を参照しながら動作を
説明する。
は同じ番号を付与している。図１と異なる点は、遅延手
段９によりｆｒを遅延させた後、位相比較手段３に入力
していることと、図１のパルス生成手段４の代わりにパ
ルス生成手段４に内蔵されている遅延手段１２の代わり
に前記遅延手段９を用いることによりパルス生成手段４
から遅延手段１２を省略したパルス生成手段１０を設け
たことである。その他の動作については図１の実施例１
と同様である。図５は図４に示す実施例３の各部の動作
を示す動作図である。図５と図４を参照しながら動作を
説明する。
【００２４】図において、入力端子１にはｆａが入力
し、入力端子２にはｆｒが入力する。遅延手段９ではｆ
ｒのパルスをＴ時間遅延させｅのパルスを出力する。パ
ルス生成手段１０はｆｒの立ち上がりエッジから所定の
パルス幅Ｔのパルスｃを生成する。ｃのパルスはゲート
手段５においてａにパルスがない時のみ出力を許可され
る。従ってゲート手段５の出力はｄの波形となる。加算
手段６ではｂのパルスとｄのパルスが負論理で加算され
る。図２の例ではｂにパルスがないため出力端子８には
ｄのパルスが出力する。一方出力端子７にはａのパルス
が出力する。そしてチャージポンプ出力である端子２２
には正負の信号が出力する。すなわち入力端子１に入力
するｆａが入力端子２に入力するｆｒが遅延したｅのパ
ルスより位相進みＴａがＴ時間以上大きいとｄにパルス
は生じない。よって出力端子８にもパルスは生じない。
そして位相進みＴａが小さくなっていきＴ時間以下にな
るとｄ及び出力端子８にパルスが生じてくる。チャージ
ポンプの動作遅延以上に遅延時間Ｔを大きくすればチャ
ージポンプ出力端子２２に出力が生じない領域をなくす
ことができる。
し、入力端子２にはｆｒが入力する。遅延手段９ではｆ
ｒのパルスをＴ時間遅延させｅのパルスを出力する。パ
ルス生成手段１０はｆｒの立ち上がりエッジから所定の
パルス幅Ｔのパルスｃを生成する。ｃのパルスはゲート
手段５においてａにパルスがない時のみ出力を許可され
る。従ってゲート手段５の出力はｄの波形となる。加算
手段６ではｂのパルスとｄのパルスが負論理で加算され
る。図２の例ではｂにパルスがないため出力端子８には
ｄのパルスが出力する。一方出力端子７にはａのパルス
が出力する。そしてチャージポンプ出力である端子２２
には正負の信号が出力する。すなわち入力端子１に入力
するｆａが入力端子２に入力するｆｒが遅延したｅのパ
ルスより位相進みＴａがＴ時間以上大きいとｄにパルス
は生じない。よって出力端子８にもパルスは生じない。
そして位相進みＴａが小さくなっていきＴ時間以下にな
るとｄ及び出力端子８にパルスが生じてくる。チャージ
ポンプの動作遅延以上に遅延時間Ｔを大きくすればチャ
ージポンプ出力端子２２に出力が生じない領域をなくす
ことができる。
【００２５】（実施例４）図６は本発明の実施例４の位
相比較器のブロック図である。
相比較器のブロック図である。
【００２６】図６において、図４と同じ機能ブロックに
は同じ番号を付与している。図４と異なる点は、加算手
段６とゲート手段５の位置が逆になっている点である。
本実施例はパルス生成手段１０の出力とｂの出力を加算
手段６で負論理加算した後ゲート手段５でａに負のパル
スがある時には信号を出力しないようにしている。従っ
て出力端子７及び出力端子８には実施例３と同様の信号
が出力する。
は同じ番号を付与している。図４と異なる点は、加算手
段６とゲート手段５の位置が逆になっている点である。
本実施例はパルス生成手段１０の出力とｂの出力を加算
手段６で負論理加算した後ゲート手段５でａに負のパル
スがある時には信号を出力しないようにしている。従っ
て出力端子７及び出力端子８には実施例３と同様の信号
が出力する。
【００２７】なお実施例１〜実施例４において入力端子
１にｆｒを入力し、入力端子２にｆａを入力してもかま
わない。
１にｆｒを入力し、入力端子２にｆａを入力してもかま
わない。
【００２８】
【発明の効果】以上のように本発明によれば、電圧制御
発振器の信号を分周した信号ｆａと基準信号ｆｒを比較
し位相誤差に基づきチャージポンプを駆動して前記電圧
制御発振器の発振周波数を制御するデジタルＰＬＬ制御
回路において、前記ｆａを第一の入力、前記ｆｒを第二
の入力とし前記第二の入力より前記第一の入力の方が位
相が進んでいる場合位相誤差Ｐｄを出力し前記第二の入
力より前記第一の入力の方が位相が遅れている場合位相
誤差Ｐｕを出力する位相比較手段と、前記ｆａあるいは
ｆｒの信号エッジを基準に所定のパルス幅の信号を生成
するパルス生成手段と、前記位相比較手段の出力Ｐｄあ
るいはＰｕが出力する時には前記パルス生成手段からの
パルス信号を出力しないようにするゲート手段と、前記
位相比較手段の二つの出力の内前記ゲート手段を制御す
る出力と違う出力ＰｕまたはＰｄと前記ゲート手段の出
力を論理加算する加算手段とで構成され、前記ゲート手
段を制御する出力と前記加算手段の出力で前記チャージ
ポンプを駆動するようにしているため、位相比較器の二
つの出力の両方に交互に所定幅以上のパルスが発生する
領域を生じさせることができ、よってチャージポンプの
動作遅延による不感帯の発生を防ぐことができる。
発振器の信号を分周した信号ｆａと基準信号ｆｒを比較
し位相誤差に基づきチャージポンプを駆動して前記電圧
制御発振器の発振周波数を制御するデジタルＰＬＬ制御
回路において、前記ｆａを第一の入力、前記ｆｒを第二
の入力とし前記第二の入力より前記第一の入力の方が位
相が進んでいる場合位相誤差Ｐｄを出力し前記第二の入
力より前記第一の入力の方が位相が遅れている場合位相
誤差Ｐｕを出力する位相比較手段と、前記ｆａあるいは
ｆｒの信号エッジを基準に所定のパルス幅の信号を生成
するパルス生成手段と、前記位相比較手段の出力Ｐｄあ
るいはＰｕが出力する時には前記パルス生成手段からの
パルス信号を出力しないようにするゲート手段と、前記
位相比較手段の二つの出力の内前記ゲート手段を制御す
る出力と違う出力ＰｕまたはＰｄと前記ゲート手段の出
力を論理加算する加算手段とで構成され、前記ゲート手
段を制御する出力と前記加算手段の出力で前記チャージ
ポンプを駆動するようにしているため、位相比較器の二
つの出力の両方に交互に所定幅以上のパルスが発生する
領域を生じさせることができ、よってチャージポンプの
動作遅延による不感帯の発生を防ぐことができる。
【００２９】また、電圧制御発振器の信号を分周した信
号ｆａと基準信号ｆｒを比較し位相誤差に基づきチャー
ジポンプを駆動して前記電圧制御発振器の発振周波数を
制御するデジタルＰＬＬ制御回路において、前記ｆａを
第一の入力、前記ｆｒを第二の入力とし前記第二の入力
より前記第一の入力の方が位相が進んでいる場合位相誤
差Ｐｄを出力し前記第二の入力より前記第一の入力の方
が位相が遅れている場合位相誤差Ｐｕを出力する位相比
較手段と、前記ｆａあるいはｆｒの信号エッジを基準に
所定のパルス幅の信号を生成するパルス生成手段と、前
記位相比較手段の出力ＰｄあるいはＰｕと前記パルス生
成手段からのパルス信号を論理加算する加算手段と、前
記位相比較手段の二つの出力の内前記加算手段の入力と
して用いた出力と違う出力ＰｕまたはＰｄが出力する時
には前記加算手段からの信号を出力しないようにするゲ
ート手段とで構成され、前記ゲート手段を制御する出力
と前記ゲート手段の出力で前記チャージポンプを駆動す
るようにしているため、位相比較器の二つの出力の両方
に交互に所定幅以上のパルスが発生する領域を生じさせ
ることができ、よってチャージポンプの動作遅延による
不感帯の発生を防ぐことができる。
号ｆａと基準信号ｆｒを比較し位相誤差に基づきチャー
ジポンプを駆動して前記電圧制御発振器の発振周波数を
制御するデジタルＰＬＬ制御回路において、前記ｆａを
第一の入力、前記ｆｒを第二の入力とし前記第二の入力
より前記第一の入力の方が位相が進んでいる場合位相誤
差Ｐｄを出力し前記第二の入力より前記第一の入力の方
が位相が遅れている場合位相誤差Ｐｕを出力する位相比
較手段と、前記ｆａあるいはｆｒの信号エッジを基準に
所定のパルス幅の信号を生成するパルス生成手段と、前
記位相比較手段の出力ＰｄあるいはＰｕと前記パルス生
成手段からのパルス信号を論理加算する加算手段と、前
記位相比較手段の二つの出力の内前記加算手段の入力と
して用いた出力と違う出力ＰｕまたはＰｄが出力する時
には前記加算手段からの信号を出力しないようにするゲ
ート手段とで構成され、前記ゲート手段を制御する出力
と前記ゲート手段の出力で前記チャージポンプを駆動す
るようにしているため、位相比較器の二つの出力の両方
に交互に所定幅以上のパルスが発生する領域を生じさせ
ることができ、よってチャージポンプの動作遅延による
不感帯の発生を防ぐことができる。
【００３０】また、電圧制御発振器の信号を分周した信
号ｆａと基準信号ｆｒを比較し位相誤差に基づきチャー
ジポンプを駆動して前記電圧制御発振器の発振周波数を
制御するデジタルＰＬＬ制御回路において、前記ｆａま
たはｆｒを第一の入力、前記第一の入力とは別である前
記ｆａあるいは前記ｆｒのどちらかに遅延手段を挿入し
前記遅延手段の出力を第二の入力とし前記第二の入力よ
り前記第一の入力の方が位相が進んでいる場合位相誤差
Ｐｄを出力し前記第二の入力より前記第一の入力の方が
位相が遅れている場合位相誤差Ｐｕを出力する位相比較
手段と、前記遅延手段の入力と出力を用いてパルスを生
成するパルス生成手段と、前記位相比較手段の出力Ｐｄ
あるいはＰｕが出力する時には前記パルス生成手段から
のパルス信号を出力しないようにするゲート手段と、前
記位相比較手段の二つの出力の内前記ゲート手段を制御
する出力と違う出力ＰｕまたはＰｄと前記ゲート手段の
出力を論理加算する加算手段とで構成され、前記ゲート
手段を制御する出力と前記加算手段の出力で前記チャー
ジポンプを駆動するようにしているため、位相比較器の
二つの出力の両方に交互に所定幅以上のパルスが発生す
る領域を生じさせることができ、よってチャージポンプ
の動作遅延による不感帯の発生を防ぐことができる。
号ｆａと基準信号ｆｒを比較し位相誤差に基づきチャー
ジポンプを駆動して前記電圧制御発振器の発振周波数を
制御するデジタルＰＬＬ制御回路において、前記ｆａま
たはｆｒを第一の入力、前記第一の入力とは別である前
記ｆａあるいは前記ｆｒのどちらかに遅延手段を挿入し
前記遅延手段の出力を第二の入力とし前記第二の入力よ
り前記第一の入力の方が位相が進んでいる場合位相誤差
Ｐｄを出力し前記第二の入力より前記第一の入力の方が
位相が遅れている場合位相誤差Ｐｕを出力する位相比較
手段と、前記遅延手段の入力と出力を用いてパルスを生
成するパルス生成手段と、前記位相比較手段の出力Ｐｄ
あるいはＰｕが出力する時には前記パルス生成手段から
のパルス信号を出力しないようにするゲート手段と、前
記位相比較手段の二つの出力の内前記ゲート手段を制御
する出力と違う出力ＰｕまたはＰｄと前記ゲート手段の
出力を論理加算する加算手段とで構成され、前記ゲート
手段を制御する出力と前記加算手段の出力で前記チャー
ジポンプを駆動するようにしているため、位相比較器の
二つの出力の両方に交互に所定幅以上のパルスが発生す
る領域を生じさせることができ、よってチャージポンプ
の動作遅延による不感帯の発生を防ぐことができる。
【００３１】電圧制御発振器の信号を分周した信号ｆａ
と基準信号ｆｒを比較し位相誤差に基づきチャージポン
プを駆動して前記電圧制御発振器の発振周波数を制御す
るデジタルＰＬＬ制御回路において、前記ｆａまたはｆ
ｒを第一の入力、前記第一の入力とは別である前記ｆａ
あるいは前記ｆｒのどちらかに遅延手段を挿入し前記遅
延手段の出力を第二の入力とし前記第二の入力より前記
第一の入力の方が位相が進んでいる場合位相誤差Ｐｄを
出力し前記第二の入力より前記第一の入力の方が位相が
遅れている場合位相誤差Ｐｕを出力する位相比較手段
と、前記遅延手段の入力と出力を用いてパルスを生成す
るパルス生成手段と、前記位相比較手段の出力Ｐｄある
いはＰｕと前記パルス生成手段からのパルス信号を論理
加算する加算手段と、前記位相比較手段の二つの出力の
内前記加算手段の入力として用いた出力と違う出力Ｐｕ
またはＰｄが出力する時には前記加算手段からの信号を
出力しないようにするゲート手段とで構成され、前記ゲ
ート手段を制御する出力と前記ゲート手段の出力で前記
チャージポンプを駆動するようにしているため、位相比
較器の二つの出力の両方に交互に所定幅以上のパルスが
発生する領域を生じさせることができ、よってチャージ
ポンプの動作遅延による不感帯の発生を防ぐことができ
る。
と基準信号ｆｒを比較し位相誤差に基づきチャージポン
プを駆動して前記電圧制御発振器の発振周波数を制御す
るデジタルＰＬＬ制御回路において、前記ｆａまたはｆ
ｒを第一の入力、前記第一の入力とは別である前記ｆａ
あるいは前記ｆｒのどちらかに遅延手段を挿入し前記遅
延手段の出力を第二の入力とし前記第二の入力より前記
第一の入力の方が位相が進んでいる場合位相誤差Ｐｄを
出力し前記第二の入力より前記第一の入力の方が位相が
遅れている場合位相誤差Ｐｕを出力する位相比較手段
と、前記遅延手段の入力と出力を用いてパルスを生成す
るパルス生成手段と、前記位相比較手段の出力Ｐｄある
いはＰｕと前記パルス生成手段からのパルス信号を論理
加算する加算手段と、前記位相比較手段の二つの出力の
内前記加算手段の入力として用いた出力と違う出力Ｐｕ
またはＰｄが出力する時には前記加算手段からの信号を
出力しないようにするゲート手段とで構成され、前記ゲ
ート手段を制御する出力と前記ゲート手段の出力で前記
チャージポンプを駆動するようにしているため、位相比
較器の二つの出力の両方に交互に所定幅以上のパルスが
発生する領域を生じさせることができ、よってチャージ
ポンプの動作遅延による不感帯の発生を防ぐことができ
る。
【００３２】パルス生成手段は、遅延手段と、論理演算
手段で構成されているため、簡単な構成でパルスを生成
することができる。
手段で構成されているため、簡単な構成でパルスを生成
することができる。
【図１】本発明の実施例１の位相比較器のブロック図
【図２】同位相比較器の動作を説明するタイミングチャ
ート
ート
【図３】本発明の実施例２の位相比較器のブロック図
【図４】本発明の実施例３の位相比較器のブロック図
【図５】同位相比較器の動作を説明するタイミングチャ
ート
ート
【図６】本発明の実施例４の位相比較器のブロック図
【図７】本発明の実施例１〜４におけるパルス生成手段
のブロック図
のブロック図
【図８】従来の位相比較器とチャージポンプのブロック
図
図
【図９】同ポンプの動作説明図
３ 位相比較手段 ４ パルス生成手段 ５ ゲート手段 ６ 加算手段 １０ パルス生成手段
Claims (5)
- 【請求項１】電圧制御発振器の信号を分周した信号ｆａ
と基準信号ｆｒとを比較し位相誤差に基づきチャージポ
ンプを駆動して前記電圧制御発振器の発振周波数を制御
するデジタルＰＬＬ制御回路において、前記信号ｆａを
第一の入力、前記基準信号ｆｒを第二の入力とし前記第
二の入力より前記第一の入力の方の位相が進んでいる場
合位相誤差Ｐｄを出力し、前記第二の入力より前記第一
の入力の方の位相が遅れている場合位相誤差Ｐｕを出力
する位相比較手段と、前記信号ｆａあるいは基準信号ｆ
ｒの信号エッジを基準に所定のパルス幅の信号を生成す
るパルス生成手段と、前記位相比較手段からの位相誤差
Ｐｄあるいは位相誤差Ｐｕが出力する時には前記パルス
生成手段からのパルス信号を出力しないようにするゲー
ト手段と、前記位相比較手段の二つの出力の内前記ゲー
ト手段を制御する出力と違う位相誤差ＰｕまたはＰｄと
前記ゲート手段の出力を論理加算する加算手段とで構成
され、前記ゲート手段を制御する出力と前記加算手段の
出力で前記チャージポンプを駆動する位相比較器。 - 【請求項２】電圧制御発振器の信号を分周した信号ｆａ
と基準信号ｆｒとを比較し位相誤差に基づきチャージポ
ンプを駆動して前記電圧制御発振器の発振周波数を制御
するデジタルＰＬＬ制御回路において、前記信号ｆａを
第一の入力、前記基準信号ｆｒを第二の入力とし前記第
二の入力より前記第一の入力の方の位相が進んでいる場
合位相誤差Ｐｄを出力し、前記第二の入力より前記第一
の入力の方の位相が遅れている場合位相誤差Ｐｕを出力
する位相比較手段と、前記信号ｆａあるいは基準信号ｆ
ｒの信号エッジを基準に所定のパルス幅の信号を生成す
るパルス生成手段と、前記位相比較手段からの位相誤差
Ｐｄあるいは位相誤差Ｐｕと前記パルス生成手段からの
パルス信号を論理加算する加算手段と、前記位相比較手
段の二つの出力の内前記加算手段の入力として用いた出
力と違う位相誤差Ｐｕまたは位相誤差Ｐｄが出力する時
には前記加算手段からの信号を出力しないようにするゲ
ート手段とで構成され、前記ゲート手段を制御する出力
と前記ゲート手段の出力とで前記チャージポンプを駆動
する位相比較器。 - 【請求項３】電圧制御発振器の信号を分周した信号ｆａ
と基準信号ｆｒとを比較し位相誤差に基づきチャージポ
ンプを駆動して前記電圧制御発振器の発振周波数を制御
するデジタルＰＬＬ制御回路において、前記信号ｆａま
たは基準信号ｆｒを第一の入力とし、前記第一の入力と
は別である前記信号ｆａあるいは前記基準信号ｆｒのど
ちらかに遅延手段を挿入し前記遅延手段の出力を第二の
入力とし前記第二の入力より前記第一の入力の方の位相
が進んでいる場合位相誤差Ｐｄを出力し前記第二の入力
より前記第一の入力の方の位相が遅れている場合位相誤
差Ｐｕを出力する位相比較手段と、前記遅延手段の入力
と出力を用いてパルスを生成するパルス生成手段と、前
記位相比較手段からの位相誤差Ｐｄあるいは位相誤差Ｐ
ｕが出力する時には前記パルス生成手段からのパルス信
号を出力しないようにするゲート手段と、前記位相比較
手段からの二つの出力の内前記ゲート手段を制御する出
力と違う位相誤差Ｐｕまたは位相誤差Ｐｄと前記ゲート
手段の出力を論理加算する加算手段とで構成され、前記
ゲート手段を制御する出力と前記加算手段の出力で前記
チャージポンプを駆動する位相比較器。 - 【請求項４】電圧制御発振器の信号を分周した信号ｆａ
と基準信号ｆｒを比較し位相誤差に基づきチャージポン
プを駆動して前記電圧制御発振器の発振周波数を制御す
るデジタルＰＬＬ制御回路において、前記信号ｆａまた
は基準信号ｆｒを第一の入力、前記第一の入力とは別で
ある前記信号ｆａあるいは前記基準信号ｆｒのどちらか
に遅延手段を挿入し前記遅延手段の出力を第二の入力と
し前記第二の入力より前記第一の入力の方の位相が進ん
でいる場合位相誤差Ｐｄを出力し前記第二の入力より前
記第一の入力の方が位相が遅れている場合位相誤差Ｐｕ
を出力する位相比較手段と、前記遅延手段の入力と出力
を用いてパルスを生成するパルス生成手段と、前記位相
比較手段からの位相誤差Ｐｄあるいは位相誤差Ｐｕと前
記パルス生成手段からのパルス信号を論理加算する加算
手段と、前記位相比較手段の二つの出力の内前記加算手
段の入力として用いた出力と違う位相誤差Ｐｕまたは位
相誤差Ｐｄが出力する時には前記加算手段からの信号を
出力しないようにするゲート手段とで構成され、前記ゲ
ート手段を制御する出力と前記ゲート手段の出力とで前
記チャージポンプを駆動する位相比較器。 - 【請求項５】パルス生成手段は、遅延手段と論理演算手
段とで構成された請求項１又は２記載の位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11092584A JP2000286699A (ja) | 1999-03-31 | 1999-03-31 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11092584A JP2000286699A (ja) | 1999-03-31 | 1999-03-31 | 位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286699A true JP2000286699A (ja) | 2000-10-13 |
Family
ID=14058496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11092584A Pending JP2000286699A (ja) | 1999-03-31 | 1999-03-31 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000286699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781469B2 (en) | 2002-09-13 | 2004-08-24 | Mediatek Incorporation | Phase-locked loop having phase detector error signal reshaping and method thereof |
-
1999
- 1999-03-31 JP JP11092584A patent/JP2000286699A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781469B2 (en) | 2002-09-13 | 2004-08-24 | Mediatek Incorporation | Phase-locked loop having phase detector error signal reshaping and method thereof |
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