JP2000286291A - 半導体素子の実装構造体 - Google Patents
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】回路導体のパターニングを比較的容易に行なう
ことが可能な小型の半導体素子の実装構造体を提供す
る。 【解決手段】上面に回路パターン2 及び該回路パターン
2 の一部上面に多数の接続パッド3 が被着されている絶
縁基板1 と、下面に多数の端子5 を有する四角形状の半
導体素子4 とからなり、前記半導体素子4 の端子5 を絶
縁基板1 上の接続パッド3 に導電性接着剤6 を介して接
続してなる半導体素子の実装構造体であって、前記半導
体素子4 の少なくとも一辺に沿って多数の接続パッド3
を複数列の千鳥状に配列し、且つ接続パッド3 の導出方
向と直交する方向の幅w1を前記一辺から離れるにしたが
って漸次広く、長さw2を前記一辺から離れるにしたがっ
て漸次短くなす。また前記導電性接着剤6 をビスフェノ
ール型エポキシ樹脂から成る封止材7 で被覆する。
ことが可能な小型の半導体素子の実装構造体を提供す
る。 【解決手段】上面に回路パターン2 及び該回路パターン
2 の一部上面に多数の接続パッド3 が被着されている絶
縁基板1 と、下面に多数の端子5 を有する四角形状の半
導体素子4 とからなり、前記半導体素子4 の端子5 を絶
縁基板1 上の接続パッド3 に導電性接着剤6 を介して接
続してなる半導体素子の実装構造体であって、前記半導
体素子4 の少なくとも一辺に沿って多数の接続パッド3
を複数列の千鳥状に配列し、且つ接続パッド3 の導出方
向と直交する方向の幅w1を前記一辺から離れるにしたが
って漸次広く、長さw2を前記一辺から離れるにしたがっ
て漸次短くなす。また前記導電性接着剤6 をビスフェノ
ール型エポキシ樹脂から成る封止材7 で被覆する。
Description
【０００１】
【発明の属する技術分野】本発明は各種電子デバイスに
使用される半導体素子の実装構造体に関するものであ
る。
使用される半導体素子の実装構造体に関するものであ
る。
【０００２】
【従来の技術】従来より、半導体素子をフェースダウン
ボンディングにて実装したものが知られている。
ボンディングにて実装したものが知られている。
【０００３】このフェースダウンボンディングに使用さ
れる半導体素子の下面には、高密度に形成された電子回
路以外に複数個の端子が設けられており、これらの端子
を回路基板の接続パッドに半田等の導電性接着剤を介し
て接続することにより半導体素子を回路基板上に実装さ
せるようになっている。
れる半導体素子の下面には、高密度に形成された電子回
路以外に複数個の端子が設けられており、これらの端子
を回路基板の接続パッドに半田等の導電性接着剤を介し
て接続することにより半導体素子を回路基板上に実装さ
せるようになっている。
【０００４】尚、前記接続パッドは、回路導体の一端部
に、導電性接着剤の濡れ性を向上させるために金やニッ
ケル等を１μｍ〜５μｍの厚みに被着させて成り、この
接続パッドを介して半導体素子の端子と回路基板上の回
路導体を導電性接着剤で接合することにより両者の接続
をより確実なものとなすようにしている。
に、導電性接着剤の濡れ性を向上させるために金やニッ
ケル等を１μｍ〜５μｍの厚みに被着させて成り、この
接続パッドを介して半導体素子の端子と回路基板上の回
路導体を導電性接着剤で接合することにより両者の接続
をより確実なものとなすようにしている。
【０００５】
【発明が解決しようとする課題】ところで、サーマルヘ
ッドやＬＥＤヘッド等のヘッド駆動用ＩＣとして用いら
れる半導体素子には、その一辺に沿って６４〜１４４個
もの多数の出力端子が設けられている。
ッドやＬＥＤヘッド等のヘッド駆動用ＩＣとして用いら
れる半導体素子には、その一辺に沿って６４〜１４４個
もの多数の出力端子が設けられている。
【０００６】しかしながら、このような多数の端子を半
導体素子の一辺に沿って一列に並べると、隣合う端子間
の距離やこれら端子に対応して設けられる接続パッド間
の距離が極めて狭くなることから、これらのパターニン
グが困難となる上に、端子と接続パッドを接合する導電
性接着剤が隣のものと短絡するといった不具合が生じ易
く、これらのことが半導体素子の接続信頼性を著しく低
下させていた。
導体素子の一辺に沿って一列に並べると、隣合う端子間
の距離やこれら端子に対応して設けられる接続パッド間
の距離が極めて狭くなることから、これらのパターニン
グが困難となる上に、端子と接続パッドを接合する導電
性接着剤が隣のものと短絡するといった不具合が生じ易
く、これらのことが半導体素子の接続信頼性を著しく低
下させていた。
【０００７】そこで上記欠点を解消するために、回路基
板上の接続パッドを複数列の千鳥状に配列させ、これら
接続パッドに対応する端子の配置も同様の千鳥状となし
ておくことで、隣合う接続パッド間の距離や端子間に余
裕を持たせ、導電性接着剤同志の短絡を防止することが
提案されている。
板上の接続パッドを複数列の千鳥状に配列させ、これら
接続パッドに対応する端子の配置も同様の千鳥状となし
ておくことで、隣合う接続パッド間の距離や端子間に余
裕を持たせ、導電性接着剤同志の短絡を防止することが
提案されている。
【０００８】ところが、前記多数の接続パッドは、その
面積が個々に異なっていると導電性接着剤にかかる荷重
が相違し、半導体素子が実装作業中に傾いてしまうこと
があるので、その面積を等しく揃えておく意味で、通
常、全て同一形状に成してある。このため、接続パッド
を更に高密度に配列させようとする場合、隣合う接続パ
ッド間を通る回路導体の線幅を更に細く微細加工せざる
を得なくなり、この場合もパターニングが困難となる上
に、接続パッドを配列させるのに必要な面積や半導体素
子そのものの面積が広くなってしまい、製造コストの上
昇を招くとともに、近時の小型化への要求に対応するこ
とができなくなる欠点を有している。
面積が個々に異なっていると導電性接着剤にかかる荷重
が相違し、半導体素子が実装作業中に傾いてしまうこと
があるので、その面積を等しく揃えておく意味で、通
常、全て同一形状に成してある。このため、接続パッド
を更に高密度に配列させようとする場合、隣合う接続パ
ッド間を通る回路導体の線幅を更に細く微細加工せざる
を得なくなり、この場合もパターニングが困難となる上
に、接続パッドを配列させるのに必要な面積や半導体素
子そのものの面積が広くなってしまい、製造コストの上
昇を招くとともに、近時の小型化への要求に対応するこ
とができなくなる欠点を有している。
【０００９】
【課題を解決するための手段】本発明は上記欠点に鑑み
案出されたもので、本発明の半導体素子の実装構造体
は、上面に回路パターン及び該回路パターンの一部上面
に多数の接続パッドが被着されている絶縁基板と、下面
に多数の端子を有する四角形状の半導体素子とから成
り、前記半導体素子の端子を絶縁基板上の接続パッドに
導電性接着剤を介して接続してなる半導体素子の実装構
造体であって、前記半導体素子の少なくとも一辺に沿っ
て前記多数の接続パッドが複数列の千鳥状に配列されて
おり、且つ接続パッドの導出方向と直交する方向の幅が
前記半導体素子の一辺から離れるにしたがって漸次広
く、長さが前記半導体素子の一辺から離れるにしたがっ
て漸次短くなしてあることを特徴とするものである。
案出されたもので、本発明の半導体素子の実装構造体
は、上面に回路パターン及び該回路パターンの一部上面
に多数の接続パッドが被着されている絶縁基板と、下面
に多数の端子を有する四角形状の半導体素子とから成
り、前記半導体素子の端子を絶縁基板上の接続パッドに
導電性接着剤を介して接続してなる半導体素子の実装構
造体であって、前記半導体素子の少なくとも一辺に沿っ
て前記多数の接続パッドが複数列の千鳥状に配列されて
おり、且つ接続パッドの導出方向と直交する方向の幅が
前記半導体素子の一辺から離れるにしたがって漸次広
く、長さが前記半導体素子の一辺から離れるにしたがっ
て漸次短くなしてあることを特徴とするものである。
【００１０】また本発明の半導体素子の実装構造体は、
前記導電性接着剤がビスフェノール型エポキシ樹脂から
成る封止材により被覆されていることを特徴とするもの
である。
前記導電性接着剤がビスフェノール型エポキシ樹脂から
成る封止材により被覆されていることを特徴とするもの
である。
【００１１】
【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。図１は本発明の実装構造体をサーマ
ルヘッドに適用した形態を示す縦断面図、図２は図１の
サーマルヘッドの要部拡大図、図３は図１のサーマルヘ
ッドの要部を示す横断面図、図４は図１のサーマルヘッ
ドに使用される回路基板の半導体素子実装部を示す平面
図、図５は接続パッドのレイアウト及び形状を示す要部
拡大図であり、1 は絶縁基板、2 は回路導体、3 は接続
パッド、4 は半導体素子、5は端子、6 は導電性接着
剤、7 は封止材である。尚、図２及び図３においては封
止材7 を省略して示す。
て詳細に説明する。図１は本発明の実装構造体をサーマ
ルヘッドに適用した形態を示す縦断面図、図２は図１の
サーマルヘッドの要部拡大図、図３は図１のサーマルヘ
ッドの要部を示す横断面図、図４は図１のサーマルヘッ
ドに使用される回路基板の半導体素子実装部を示す平面
図、図５は接続パッドのレイアウト及び形状を示す要部
拡大図であり、1 は絶縁基板、2 は回路導体、3 は接続
パッド、4 は半導体素子、5は端子、6 は導電性接着
剤、7 は封止材である。尚、図２及び図３においては封
止材7 を省略して示す。
【００１２】前記絶縁基板1 は、アルミナセラミックス
やガラス等の電気絶縁性材料から成り、その上面で多数
の発熱素子R や多数の回路導体2 や接続パッド3 ，半導
体素子4 ，封止用の樹脂7 等を支持するようになってい
る。
やガラス等の電気絶縁性材料から成り、その上面で多数
の発熱素子R や多数の回路導体2 や接続パッド3 ，半導
体素子4 ，封止用の樹脂7 等を支持するようになってい
る。
【００１３】前記絶縁基板1 は、例えばアルミナセラミ
ックスから成る場合、アルミナ，シリカ，マグネシア等
のセラミック原料粉末に適当な有機溶媒、有機溶剤を添
加・混合して泥漿状に成すとともに、これを従来周知の
ドクターブレード法等を採用することによってセラミッ
クグリーンシートを得、しかる後、該セラミックグリー
ンシートに所定形状に打ち抜いた上、これを高温（約１
６００℃）で焼成することにより製作される。
ックスから成る場合、アルミナ，シリカ，マグネシア等
のセラミック原料粉末に適当な有機溶媒、有機溶剤を添
加・混合して泥漿状に成すとともに、これを従来周知の
ドクターブレード法等を採用することによってセラミッ
クグリーンシートを得、しかる後、該セラミックグリー
ンシートに所定形状に打ち抜いた上、これを高温（約１
６００℃）で焼成することにより製作される。
【００１４】またこのような絶縁基板1 の上面には、多
数の回路導体2 が所定パターンに被着・形成される。
数の回路導体2 が所定パターンに被着・形成される。
【００１５】前記回路導体2 は、例えばサーマルヘッド
に適用する場合、半導体素子4 （ヘッド駆動用ＩＣ）の
端子5 より発せられる出力を発熱素子R に印加するため
の給電配線や外部からの印画信号等を半導体素子4 に供
給するための信号配線としての作用を為し、例えばアル
ミニウム等の金属を従来周知の薄膜手法、具体的にはス
パッタリングやフォトリソグラフィー技術，エッチング
技術等を採用することによって絶縁基板1 の上面に所定
厚み、所定パターンに被着・形成される。
に適用する場合、半導体素子4 （ヘッド駆動用ＩＣ）の
端子5 より発せられる出力を発熱素子R に印加するため
の給電配線や外部からの印画信号等を半導体素子4 に供
給するための信号配線としての作用を為し、例えばアル
ミニウム等の金属を従来周知の薄膜手法、具体的にはス
パッタリングやフォトリソグラフィー技術，エッチング
技術等を採用することによって絶縁基板1 の上面に所定
厚み、所定パターンに被着・形成される。
【００１６】また、これら多数の回路導体2 の一部上面
には、各々が略同一の面積を有する多数の接続パッド3
が被着されている。
には、各々が略同一の面積を有する多数の接続パッド3
が被着されている。
【００１７】前記多数の接続パッド3 は後述する半導体
素子4 の一辺に沿って複数列の千鳥状をなすように配列
されており、本形態においては１４４個の接続パッド3
を２４個ずつに区分して６列の千鳥状に配列させてい
る。
素子4 の一辺に沿って複数列の千鳥状をなすように配列
されており、本形態においては１４４個の接続パッド3
を２４個ずつに区分して６列の千鳥状に配列させてい
る。
【００１８】前記接続パッド3 は、各々が略四角形状を
成し、導電性接着剤6 に対する濡れ性の良好な金属、例
えば導電性接着剤6 が半田から成る場合、金やニッケル
等を回路導体2 の一端部に１μｍ〜５μｍの厚みに被着
して形成される。
成し、導電性接着剤6 に対する濡れ性の良好な金属、例
えば導電性接着剤6 が半田から成る場合、金やニッケル
等を回路導体2 の一端部に１μｍ〜５μｍの厚みに被着
して形成される。
【００１９】これら接続パッド3 の表面には、半導体素
子4 を実装する際、導電性接着剤6が良好に濡れるよう
になっていることから、半導体素子4 の端子5 と回路導
体2との接続がより確実になる。
子4 を実装する際、導電性接着剤6が良好に濡れるよう
になっていることから、半導体素子4 の端子5 と回路導
体2との接続がより確実になる。
【００２０】またこの場合、前記接続パッド3 は前述し
た如く全て略同一の面積を有しているため、各接続パッ
ド3 と半導体素子4 の端子5 とを接続する個々の導電性
接着剤6 にかかる荷重も全て略等しくなり、それ故、半
導体素子4 の実装作業中、半導体素子4 の上下両面を絶
縁基板1 の上面に対し平行に維持することができる。従
って半導体素子4 が実装作業中に傾斜するといった事態
を有効に防止することができる。
た如く全て略同一の面積を有しているため、各接続パッ
ド3 と半導体素子4 の端子5 とを接続する個々の導電性
接着剤6 にかかる荷重も全て略等しくなり、それ故、半
導体素子4 の実装作業中、半導体素子4 の上下両面を絶
縁基板1 の上面に対し平行に維持することができる。従
って半導体素子4 が実装作業中に傾斜するといった事態
を有効に防止することができる。
【００２１】尚、多数の接続パッド3 を前述の如く複数
列の千鳥状に配列させておくのは、隣合う接続パッド間
3-3 や半導体素子4 側に設けられる端子間5-5 に余裕を
持たせて、導電性接着剤同志の短絡を有効に防止するた
めである。
列の千鳥状に配列させておくのは、隣合う接続パッド間
3-3 や半導体素子4 側に設けられる端子間5-5 に余裕を
持たせて、導電性接着剤同志の短絡を有効に防止するた
めである。
【００２２】また更に前記多数の接続パッド3 は、その
導出方向と直交する方向（接続パッド3 の配列方向）の
幅w1が前述した半導体素子4 の一辺から離れるにしたが
って漸次広く、幅w1と直交する方向の長さw2が半導体素
子4 の一辺から離れるにしたがって漸次短くなしてあ
る。
導出方向と直交する方向（接続パッド3 の配列方向）の
幅w1が前述した半導体素子4 の一辺から離れるにしたが
って漸次広く、幅w1と直交する方向の長さw2が半導体素
子4 の一辺から離れるにしたがって漸次短くなしてあ
る。
【００２３】前記幅w1は接続パッド3 の列毎に略等しい
寸法に設定されており、例えば接続パッド3 の面積が６
０００μｍ2 の場合、半導体素子4 の一辺に最も近い列
（第１列）の接続パッド3 の幅w1は４８．４μｍに、第
２列の接続パッド3 の幅w1は４９．４μｍに、第３列の
接続パッド3 の幅w1は６２．４μｍに、第４列の接続パ
ッド3 の幅w1は７５．２μｍに、第５列の接続パッド3
の幅w1は７７．０μｍに、第６列の接続パッド3 の幅w1
は７７．５μｍに設定される。
寸法に設定されており、例えば接続パッド3 の面積が６
０００μｍ2 の場合、半導体素子4 の一辺に最も近い列
（第１列）の接続パッド3 の幅w1は４８．４μｍに、第
２列の接続パッド3 の幅w1は４９．４μｍに、第３列の
接続パッド3 の幅w1は６２．４μｍに、第４列の接続パ
ッド3 の幅w1は７５．２μｍに、第５列の接続パッド3
の幅w1は７７．０μｍに、第６列の接続パッド3 の幅w1
は７７．５μｍに設定される。
【００２４】一方、前記幅w1と直交する方向の長さw2
は、幅w1とは逆に、半導体素子4 の一辺から離れるにし
たがって漸次短くなしてあり、先に述べた寸法例の場
合、第１列の接続パッド3 の長さw2は１３７．０μｍ
に、第２列の接続パッド3 の長さw2は１３４．０μｍ
に、第３列の接続パッド3 の長さw2は１０５．０μｍ
に、第４列の接続パッド3 の長さw2は８６．０μｍに、
第５列の接続パッド3 の長さw2は７７．０μｍに、第６
列の接続パッド3 の長さw2は７６．５μｍに設定され
る。
は、幅w1とは逆に、半導体素子4 の一辺から離れるにし
たがって漸次短くなしてあり、先に述べた寸法例の場
合、第１列の接続パッド3 の長さw2は１３７．０μｍ
に、第２列の接続パッド3 の長さw2は１３４．０μｍ
に、第３列の接続パッド3 の長さw2は１０５．０μｍ
に、第４列の接続パッド3 の長さw2は８６．０μｍに、
第５列の接続パッド3 の長さw2は７７．０μｍに、第６
列の接続パッド3 の長さw2は７６．５μｍに設定され
る。
【００２５】このように多数の接続パッド3 の幅w1を半
導体素子4 の一辺から離れるにしたがって漸次広く、長
さw2を半導体素子4 の一辺から離れるにしたがって漸次
短くなしておくことにより、接続パッド3 を例えば５０
０個／ｉｎｃｈ〜７２０個／ｉｎｃｈで高密度に配列さ
せる場合であっても、隣合う接続パッド間3-3 に十分な
余裕を持たせることができ、これによって隣合う接続パ
ッド間3-3 を通る回路導体2 の線幅を出来るだけ広く確
保してパターニングを容易になすことができる。
導体素子4 の一辺から離れるにしたがって漸次広く、長
さw2を半導体素子4 の一辺から離れるにしたがって漸次
短くなしておくことにより、接続パッド3 を例えば５０
０個／ｉｎｃｈ〜７２０個／ｉｎｃｈで高密度に配列さ
せる場合であっても、隣合う接続パッド間3-3 に十分な
余裕を持たせることができ、これによって隣合う接続パ
ッド間3-3 を通る回路導体2 の線幅を出来るだけ広く確
保してパターニングを容易になすことができる。
【００２６】またこの場合、多数の接続パッド3 を配列
させるのに必要な面積を、接続パッド3 の配列方向と直
交する方向に短縮することができるため、絶縁基板1 や
半導体素子4 の小型化が可能であり、これによって製造
コストの低減にも有効なものとなる。
させるのに必要な面積を、接続パッド3 の配列方向と直
交する方向に短縮することができるため、絶縁基板1 や
半導体素子4 の小型化が可能であり、これによって製造
コストの低減にも有効なものとなる。
【００２７】更に接続パッド3 の形成領域まで通じる回
路導体2 の線幅を半導体素子4 の一辺から離れるにした
がって広くなしておけば、配線抵抗を均一化することが
できるとともに、導電性接着剤6 を熱風により加熱・溶
融させる場合に熱を導電性接着剤6 に回路導体2 を介し
て均一に伝導させることができるようになる利点もあ
る。
路導体2 の線幅を半導体素子4 の一辺から離れるにした
がって広くなしておけば、配線抵抗を均一化することが
できるとともに、導電性接着剤6 を熱風により加熱・溶
融させる場合に熱を導電性接着剤6 に回路導体2 を介し
て均一に伝導させることができるようになる利点もあ
る。
【００２８】尚、前記接続パッド3 は従来周知の無電界
めっき法等を採用することにより回路導体2 の一部表面
に所定厚み、所定パターンをなすように被着・形成され
る。
めっき法等を採用することにより回路導体2 の一部表面
に所定厚み、所定パターンをなすように被着・形成され
る。
【００２９】そして、上述した多数の接続パッド3 に
は、四角形状をなす半導体素子4 の下面に設けた多数の
端子5 が導電性接着剤6 を介して接続される。
は、四角形状をなす半導体素子4 の下面に設けた多数の
端子5 が導電性接着剤6 を介して接続される。
【００３０】前記半導体素子4 は、例えばサーマルヘッ
ドに適用する場合、発熱素子R の発熱を個別に制御する
ヘッド駆動用ＩＣとしての作用を為し、この場合、長方
形状をなす半導体素子4 の下面には一方の長辺に沿って
６４〜１４４個の多数の出力用端子5 が、他方の長辺側
には各種信号用端子やグランド用端子等が４〜２０個程
度設けられ、これらの端子5 を絶縁基板上面の対応する
回路導体2 に接続パッド3 を介して導電性接着剤6 で接
合することにより半導体素子4 が絶縁基板1 上に実装さ
れる。
ドに適用する場合、発熱素子R の発熱を個別に制御する
ヘッド駆動用ＩＣとしての作用を為し、この場合、長方
形状をなす半導体素子4 の下面には一方の長辺に沿って
６４〜１４４個の多数の出力用端子5 が、他方の長辺側
には各種信号用端子やグランド用端子等が４〜２０個程
度設けられ、これらの端子5 を絶縁基板上面の対応する
回路導体2 に接続パッド3 を介して導電性接着剤6 で接
合することにより半導体素子4 が絶縁基板1 上に実装さ
れる。
【００３１】かかる半導体素子4 の端子5 は、半導体素
子4 を絶縁基板上面の所定位置に載置させた際、各端子
5 が対応する接続パッド3 に対面するように配置され
る。従って、回路導体2 の接続パッド3 が６列の千鳥状
に配列されている場合、出力端子5 も接続パッド3 と全
く同じピッチで６列の千鳥状に配列されることとなる。
子4 を絶縁基板上面の所定位置に載置させた際、各端子
5 が対応する接続パッド3 に対面するように配置され
る。従って、回路導体2 の接続パッド3 が６列の千鳥状
に配列されている場合、出力端子5 も接続パッド3 と全
く同じピッチで６列の千鳥状に配列されることとなる。
【００３２】前記半導体素子4 は従来周知のフェースダ
ウンボンディングにて絶縁基板1 上に実装されており、
その下面に設けた多数の端子5 は接続パッド3 よりも小
さな面積、具体的には接続パッド3 の２０％〜５０％の
面積で全て略同一形状に形成されているため、接続パッ
ド3 と端子5 とを接続する導電性接着剤6 の外形は、周
面が接続パッド3 側に向かって広がるテーパー状をなす
こととなる。従って接続パッド3 の導出方向と直交する
方向にかかる導電性接着剤6 のテーパー角θは半導体素
子4 の一辺から離れるにしたがって漸次大となり、これ
によって封止材7 となる樹脂の前駆体が絶縁基板1 と半
導体素子4 との間隙に良好に導入・充填させることがで
きる利点もある。
ウンボンディングにて絶縁基板1 上に実装されており、
その下面に設けた多数の端子5 は接続パッド3 よりも小
さな面積、具体的には接続パッド3 の２０％〜５０％の
面積で全て略同一形状に形成されているため、接続パッ
ド3 と端子5 とを接続する導電性接着剤6 の外形は、周
面が接続パッド3 側に向かって広がるテーパー状をなす
こととなる。従って接続パッド3 の導出方向と直交する
方向にかかる導電性接着剤6 のテーパー角θは半導体素
子4 の一辺から離れるにしたがって漸次大となり、これ
によって封止材7 となる樹脂の前駆体が絶縁基板1 と半
導体素子4 との間隙に良好に導入・充填させることがで
きる利点もある。
【００３３】この場合、前記テーパー角θもまた列毎に
略等しい角度に設定されており、例えば半導体素子4 の
一辺に最も近い列（第１列）の導電性接着剤6 のテーパ
ー角θは５２．７３°に、第２列のテーパー角θは５
１．８１°に、第３列のテーパー角θは４０．６０°
に、第４列のテーパー角θは３０．３６°に、第５列の
テーパー角θは２４．５７°に、第６列のテーパー角θ
は２４．２２°に設定される。
略等しい角度に設定されており、例えば半導体素子4 の
一辺に最も近い列（第１列）の導電性接着剤6 のテーパ
ー角θは５２．７３°に、第２列のテーパー角θは５
１．８１°に、第３列のテーパー角θは４０．６０°
に、第４列のテーパー角θは３０．３６°に、第５列の
テーパー角θは２４．５７°に、第６列のテーパー角θ
は２４．２２°に設定される。
【００３４】そして前記半導体素子4 や導電性接着剤6
はビスフェノール型エポキシ樹脂から成る封止材7 によ
り被覆されている。
はビスフェノール型エポキシ樹脂から成る封止材7 によ
り被覆されている。
【００３５】前記封止材7 は半導体素子4 を大気中に含
まれている水分等の接触による腐食等から保護するため
のものであり、ビスフェノール型エポキシ樹脂は適度な
分子量を有するビスフェノールＡを主原料とするため、
これを毛細管現象によって絶縁基板1 と半導体素子4 と
の間隙に良好に導入することができ、これによって導電
性接着剤6 を封止材7 で完全に被覆することが可能とな
る。
まれている水分等の接触による腐食等から保護するため
のものであり、ビスフェノール型エポキシ樹脂は適度な
分子量を有するビスフェノールＡを主原料とするため、
これを毛細管現象によって絶縁基板1 と半導体素子4 と
の間隙に良好に導入することができ、これによって導電
性接着剤6 を封止材7 で完全に被覆することが可能とな
る。
【００３６】尚、前記封止材7 は、ビスフェノール型エ
ポキシ樹脂のワニスをディスペンサー等を用いて半導体
素子4 が実装されている絶縁基板1 の上面所定領域に塗
布し、これを１５０℃〜２００℃の温度で加熱・重合さ
せることにより半導体素子全体を被覆した状態で形成さ
れる。このとき、ビスフェノール型エポキシ樹脂のワニ
スは前述した如く毛細管現象により半導体素子4 と絶縁
基板1 との間隙にも良好に導入されるため、導電性接着
剤6 は封止材7 でもって完全に被覆されることとなる。
このワニスの粘度は１００ポイズ以下に設定しておくの
が好ましく、この範囲内となしておくことにより前述の
毛細管現象をより良好に発揮させることができる。
ポキシ樹脂のワニスをディスペンサー等を用いて半導体
素子4 が実装されている絶縁基板1 の上面所定領域に塗
布し、これを１５０℃〜２００℃の温度で加熱・重合さ
せることにより半導体素子全体を被覆した状態で形成さ
れる。このとき、ビスフェノール型エポキシ樹脂のワニ
スは前述した如く毛細管現象により半導体素子4 と絶縁
基板1 との間隙にも良好に導入されるため、導電性接着
剤6 は封止材7 でもって完全に被覆されることとなる。
このワニスの粘度は１００ポイズ以下に設定しておくの
が好ましく、この範囲内となしておくことにより前述の
毛細管現象をより良好に発揮させることができる。
【００３７】本発明の実装構造体は上述の形態に限定さ
れるものではなく、本発明の要旨を逸脱しない範囲にお
いて種々の変更、改良等が可能である。
れるものではなく、本発明の要旨を逸脱しない範囲にお
いて種々の変更、改良等が可能である。
【００３８】例えば上述の形態では多数の接続パッド3
を６列の千鳥状に配列させたが、これに限られるもので
はなく、２列〜５列の千鳥状であっても、７列以上の千
鳥状であっても同様の目的を達成することができる。
を６列の千鳥状に配列させたが、これに限られるもので
はなく、２列〜５列の千鳥状であっても、７列以上の千
鳥状であっても同様の目的を達成することができる。
【００３９】また上述の形態では接続パッド3 の形状を
略四角形状になしたが、これに代えて五角形状や六角形
状，円形状等になしても良い。
略四角形状になしたが、これに代えて五角形状や六角形
状，円形状等になしても良い。
【００４０】更に上述の形態において接続パッド3 と回
路導体2 との間に、両者間の密着力をより高くなすため
に、パラジウム等の金属から成る密着層を介在させてお
いても良い。
路導体2 との間に、両者間の密着力をより高くなすため
に、パラジウム等の金属から成る密着層を介在させてお
いても良い。
【００４１】また更に上述の形態においては接続パッド
3 を単一の金属により形成したが、これに代えて接続パ
ッド3 を２種類以上の金属、例えばニッケルから成る第
１接続パッド上に金から成る第２接続パッドを積層して
２層構造の接続パッド3 となしたり、或いは３種類以上
の金属を順次積層した多層構造の接続パッド3 となして
も良い。
3 を単一の金属により形成したが、これに代えて接続パ
ッド3 を２種類以上の金属、例えばニッケルから成る第
１接続パッド上に金から成る第２接続パッドを積層して
２層構造の接続パッド3 となしたり、或いは３種類以上
の金属を順次積層した多層構造の接続パッド3 となして
も良い。
【００４２】
【発明の効果】本発明によれば、接続パッドの配列方向
にかかる幅を半導体素子の一辺から離れるにしたがって
漸次広く、長さを前記一辺から離れるにしたがって漸次
短くなしておくことにより、接続パッドを高密度に配列
させる場合であっても、隣合う接続パッド間に十分な余
裕を持たせることができ、これによって隣合う接続パッ
ド間を通る回路導体の線長さを出来るだけ広く確保して
パターニングを容易になすことが可能になる。
にかかる幅を半導体素子の一辺から離れるにしたがって
漸次広く、長さを前記一辺から離れるにしたがって漸次
短くなしておくことにより、接続パッドを高密度に配列
させる場合であっても、隣合う接続パッド間に十分な余
裕を持たせることができ、これによって隣合う接続パッ
ド間を通る回路導体の線長さを出来るだけ広く確保して
パターニングを容易になすことが可能になる。
【００４３】また本発明によれば、多数の接続パッドを
配列させるのに必要な面積を、接続パッドの配列方向と
直交する方向に短縮することができるため、絶縁基板や
半導体素子の小型化が可能であり、これによって製造コ
ストの低減にも有効なものとなる。
配列させるのに必要な面積を、接続パッドの配列方向と
直交する方向に短縮することができるため、絶縁基板や
半導体素子の小型化が可能であり、これによって製造コ
ストの低減にも有効なものとなる。
【００４４】更に本発明によれば、前記導電性接着剤を
ビスフェノール型エポキシ樹脂から成る封止材で被覆し
ておくことにより、該樹脂のワニスを毛細管現象によっ
て絶縁基板と半導体素子との間隙に良好に導入せしめ、
導電性接着剤を封止材で完全に被覆することができる。
ビスフェノール型エポキシ樹脂から成る封止材で被覆し
ておくことにより、該樹脂のワニスを毛細管現象によっ
て絶縁基板と半導体素子との間隙に良好に導入せしめ、
導電性接着剤を封止材で完全に被覆することができる。
【図１】図１は本発明の実装構造体をサーマルヘッドに
適用した形態を示す縦断面図である。
適用した形態を示す縦断面図である。
【図２】図１の要部拡大図である。
【図３】図１のサーマルヘッドの要部を示す横断面図で
ある。
ある。
【図４】図１のサーマルヘッドに使用される回路基板の
半導体素子実装部を示す平面図である。
半導体素子実装部を示す平面図である。
【図５】接続パッドのレイアウト及び形状を示す要部拡
大図である。
大図である。
1 ・・・絶縁基板、2 ・・・回路導体、3 ・・・接続パ
ッド、4 ・・・半導体素子、5 ・・・端子、6 ・・・導
電性接着剤、7 ・・・封止材
ッド、4 ・・・半導体素子、5 ・・・端子、6 ・・・導
電性接着剤、7 ・・・封止材
Claims (2)
- 【請求項１】上面に回路パターン及び該回路パターンの
一部上面に多数の接続パッドが被着されている絶縁基板
と、 下面に多数の端子を有する四角形状の半導体素子とから
成り、 前記半導体素子の端子を絶縁基板上の接続パッドに導電
性接着剤を介して接続してなる半導体素子の実装構造体
であって、 前記半導体素子の少なくとも一辺に沿って前記多数の接
続パッドが複数列の千鳥状に配列されており、且つ接続
パッドの導出方向と直交する方向の幅が前記半導体素子
の一辺から離れるにしたがって漸次広く、長さが前記半
導体素子の一辺から離れるにしたがって漸次短くなして
あることを特徴とする半導体素子の実装構造体。 - 【請求項２】前記導電性接着剤がビスフェノール型エポ
キシ樹脂から成る封止材により被覆されていることを特
徴とする請求項１に記載の半導体素子の実装構造体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08996299A JP3537699B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体素子の実装構造体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08996299A JP3537699B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体素子の実装構造体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000286291A true JP2000286291A (ja) | 2000-10-13 |
| JP3537699B2 JP3537699B2 (ja) | 2004-06-14 |
Family
ID=13985325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08996299A Expired - Fee Related JP3537699B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体素子の実装構造体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3537699B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154187B2 (en) | 2003-12-24 | 2006-12-26 | Seiko Epson Corporation | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device |
| JP2007036283A (ja) * | 2006-09-29 | 2007-02-08 | Sharp Corp | 半導体装置 |
| US7279794B2 (en) * | 2003-12-12 | 2007-10-09 | Seiko Epson Corporation | Semiconductor device and electronic device, and methods for manufacturing thereof |
| CN100345291C (zh) * | 2003-12-12 | 2007-10-24 | 精工爱普生株式会社 | 半导体装置和电子器件及其制造方法 |
| JP2010118428A (ja) * | 2008-11-12 | 2010-05-27 | Renesas Technology Corp | 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法 |
| US8953006B2 (en) | 2011-03-25 | 2015-02-10 | Kyocera Corporation | Thermal head and thermal printer provided with same |
-
1999
- 1999-03-30 JP JP08996299A patent/JP3537699B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7279794B2 (en) * | 2003-12-12 | 2007-10-09 | Seiko Epson Corporation | Semiconductor device and electronic device, and methods for manufacturing thereof |
| CN100345291C (zh) * | 2003-12-12 | 2007-10-24 | 精工爱普生株式会社 | 半导体装置和电子器件及其制造方法 |
| CN100364086C (zh) * | 2003-12-12 | 2008-01-23 | 精工爱普生株式会社 | 半导体装置和电子设备及其制造方法 |
| US7154187B2 (en) | 2003-12-24 | 2006-12-26 | Seiko Epson Corporation | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device |
| US7525200B2 (en) | 2003-12-24 | 2009-04-28 | Seiko Epson Corporation | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device |
| US7786598B2 (en) | 2003-12-24 | 2010-08-31 | Seiko Epson Corporation | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device |
| US7872358B2 (en) | 2003-12-24 | 2011-01-18 | Seiko Epson Corporation | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device |
| US8338965B2 (en) | 2003-12-24 | 2012-12-25 | Seiko Epson Corporation | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device |
| JP2007036283A (ja) * | 2006-09-29 | 2007-02-08 | Sharp Corp | 半導体装置 |
| JP2010118428A (ja) * | 2008-11-12 | 2010-05-27 | Renesas Technology Corp | 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法 |
| US8953006B2 (en) | 2011-03-25 | 2015-02-10 | Kyocera Corporation | Thermal head and thermal printer provided with same |
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