JP2000260933A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000260933A JP2000260933A JP11058819A JP5881999A JP2000260933A JP 2000260933 A JP2000260933 A JP 2000260933A JP 11058819 A JP11058819 A JP 11058819A JP 5881999 A JP5881999 A JP 5881999A JP 2000260933 A JP2000260933 A JP 2000260933A
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Abstract
(57)【要約】
【課題】複数の半導体チップの機能を有し小型で実装面
積が小さく複合的で多機能な半導体装置を製造する方法
を提供する。 【解決手段】異なる機能を持つ半導体チップ１−１，１
−２，１−３を積層し、３次元的に電気的接続を行う。
電極パッド部３−１に開けたスルーホールに、半田めっ
きを施した金属細線ワイヤー４−１を挿入し、そのの
ち、リフロー炉で半田を溶融させて接合する。
積が小さく複合的で多機能な半導体装置を製造する方法
を提供する。 【解決手段】異なる機能を持つ半導体チップ１−１，１
−２，１−３を積層し、３次元的に電気的接続を行う。
電極パッド部３−１に開けたスルーホールに、半田めっ
きを施した金属細線ワイヤー４−１を挿入し、そのの
ち、リフロー炉で半田を溶融させて接合する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数個の半導体チ
ップを積層した、より高い機能を有する半導体装置の製
造方法に関する。
ップを積層した、より高い機能を有する半導体装置の製
造方法に関する。
【０００２】
【従来の技術】昨今の急速な半導体技術の進歩により、
半導体チップの高性能化とチップサイズの小型化が図ら
れてきた。しかしながら、チップ自体の小型化によりそ
れをパッケージ化し実装するのが困難となってきてお
り、また実装コストの大幅な増加の原因にもなってい
る。
半導体チップの高性能化とチップサイズの小型化が図ら
れてきた。しかしながら、チップ自体の小型化によりそ
れをパッケージ化し実装するのが困難となってきてお
り、また実装コストの大幅な増加の原因にもなってい
る。
【０００３】さらに、半導体装置に複合的な高い機能が
要求されるようになり、複数の半導体装置を組み込んだ
システムが要求され、結果的に基板上に半導体の占める
面積が大きくなってきている。この課題を解決すべく３
次元構造を持った半導体チップ・パッケージのアイデア
がすでに多数検討されている。例えば、特開平５−６３
１３７号や特開平６−２９１２５０号（特許番号第２６
０５９６８号）や特開平８−２６４７１２号や特開平１
０−１６３４１１号などである。これらに共通する基本
構造を図３に示す。半導体チップ１−１、１−２、１−
３を重ねあわせ、スルーホール４に形成された導電体物
質を介して電気的接続を得るものである。
要求されるようになり、複数の半導体装置を組み込んだ
システムが要求され、結果的に基板上に半導体の占める
面積が大きくなってきている。この課題を解決すべく３
次元構造を持った半導体チップ・パッケージのアイデア
がすでに多数検討されている。例えば、特開平５−６３
１３７号や特開平６−２９１２５０号（特許番号第２６
０５９６８号）や特開平８−２６４７１２号や特開平１
０−１６３４１１号などである。これらに共通する基本
構造を図３に示す。半導体チップ１−１、１−２、１−
３を重ねあわせ、スルーホール４に形成された導電体物
質を介して電気的接続を得るものである。
【０００４】
【発明が解決しようとする課題】本発明は、図４に示し
たような３次元構造を容易に実現させるべく創作された
ものであり、小型で実装面積が少なくかつ多機能である
３次元構造の半導体チップを得ることを目的とする。
たような３次元構造を容易に実現させるべく創作された
ものであり、小型で実装面積が少なくかつ多機能である
３次元構造の半導体チップを得ることを目的とする。
【０００５】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、電気信号取り出し用の配線および電極パッ
ドを形成した第１の半導体チップと、第１の半導体チッ
プと同じ位置に電気信号取り出し用の配線および電極パ
ッドを形成した第２の半導体チップを積層し、少なくと
も二つの半導体チップを備えた半導体装置を製造する半
導体装置の製造方法において、第１の半導体チップと第
２の半導体チップの電気信号取り出し用の電極パッドに
形成したスルーホールに、半田めっきを施した金属細線
ワイヤーを通したのち、加熱により半田を溶融させて、
第１と第２の半導体チップ間の電気的接合部を形成する
ことを特徴とする。
製造方法は、電気信号取り出し用の配線および電極パッ
ドを形成した第１の半導体チップと、第１の半導体チッ
プと同じ位置に電気信号取り出し用の配線および電極パ
ッドを形成した第２の半導体チップを積層し、少なくと
も二つの半導体チップを備えた半導体装置を製造する半
導体装置の製造方法において、第１の半導体チップと第
２の半導体チップの電気信号取り出し用の電極パッドに
形成したスルーホールに、半田めっきを施した金属細線
ワイヤーを通したのち、加熱により半田を溶融させて、
第１と第２の半導体チップ間の電気的接合部を形成する
ことを特徴とする。
【０００６】請求項１の半導体装置の製造方法において
は、チップに切断する前のウェハーの状態でホールを形
成し、複数のウェハーを積層したのち半田めっきを施し
たワイヤーをホールに通し、一括してリフローにより電
気的接合部を形成した後、チップサイズにダイシングし
てもよい（請求項２）。
は、チップに切断する前のウェハーの状態でホールを形
成し、複数のウェハーを積層したのち半田めっきを施し
たワイヤーをホールに通し、一括してリフローにより電
気的接合部を形成した後、チップサイズにダイシングし
てもよい（請求項２）。
【０００７】
【発明の実施の形態】以下、本発明を実施の形態に基づ
き、詳細に説明する。
き、詳細に説明する。
【０００８】＜実施の形態１＞図２は、実施の形態１に
より作成された半導体装置の構造を示した断面図であ
る。半導体チップ１−１、１−２、１−３がパッド３−
１、３−２、３−３に開けられたスルーホール内に挿入
された金属ワイヤー４−１により、互いに電気的に接続
されている。
より作成された半導体装置の構造を示した断面図であ
る。半導体チップ１−１、１−２、１−３がパッド３−
１、３−２、３−３に開けられたスルーホール内に挿入
された金属ワイヤー４−１により、互いに電気的に接続
されている。
【０００９】次に、本発明の製造方法を、図１に基づい
て詳細に述べる。
て詳細に述べる。
【００１０】図１−ａに示したように、半導体チップ１
−１上に、電気的接続をとるためのパッド３−１が形成
してある。パッド部のサイズは１００ミクロン角であ
る。このパッドの中央に直径８０ミクロンの大きさのス
ルーホール２−１を作成する。スルーホールの開口方法
は、レーザーで開ける方法やシリコンを異方性エッチン
グで開けておく方法などがある。なお、パッドの材質は
通常Ａｌが一般的だが、ここではＡｌ上にバリヤ層とし
てＴｉ／ＴｉＮ層を形成した上に、Ｃｕが形成してある
パッドを使用した。
−１上に、電気的接続をとるためのパッド３−１が形成
してある。パッド部のサイズは１００ミクロン角であ
る。このパッドの中央に直径８０ミクロンの大きさのス
ルーホール２−１を作成する。スルーホールの開口方法
は、レーザーで開ける方法やシリコンを異方性エッチン
グで開けておく方法などがある。なお、パッドの材質は
通常Ａｌが一般的だが、ここではＡｌ上にバリヤ層とし
てＴｉ／ＴｉＮ層を形成した上に、Ｃｕが形成してある
パッドを使用した。
【００１１】次に、図１−ｂに示したように、スルーホ
ールを形成した半導体チップ１−１、１−２、１−３を
位置合わせしながら重ねあわせ、次に、図１−ｃに示し
たように、表面に１０μｍの半田めっきを施した直径７
０μｍのＡｕ細線ワイヤー４−１を用意しておき、これ
をスルーホールに貫通させた。
ールを形成した半導体チップ１−１、１−２、１−３を
位置合わせしながら重ねあわせ、次に、図１−ｃに示し
たように、表面に１０μｍの半田めっきを施した直径７
０μｍのＡｕ細線ワイヤー４−１を用意しておき、これ
をスルーホールに貫通させた。
【００１２】この状態でリフロー炉で半田を溶解せしめ
ることにより、半導体チップ１−１、１−２、１−３を
スルーホールを介して電気的に接続することができた。
ることにより、半導体チップ１−１、１−２、１−３を
スルーホールを介して電気的に接続することができた。
【００１３】＜実施の形態２＞図３は、実施の形態２に
より作成された半導体装置の構成を示した図である。第
１の半導体チップ１−１の上に第２の半導体チップ１−
２が積層されている。それぞれのチップ上にはパッド３
が複数個形成されており、半導体チップ１−１に形成さ
れたパッド群５はワイヤーボンディングするためのパッ
ドである。またチップ１−２上に形成されたパッド群７
もワイヤーボンディングするためのパッドである。ここ
で、パッド３に中央に半田めっきを施した金属ワイヤー
４を形成してあるパッド群６により、上下のチップの電
気的接続を取っている。
より作成された半導体装置の構成を示した図である。第
１の半導体チップ１−１の上に第２の半導体チップ１−
２が積層されている。それぞれのチップ上にはパッド３
が複数個形成されており、半導体チップ１−１に形成さ
れたパッド群５はワイヤーボンディングするためのパッ
ドである。またチップ１−２上に形成されたパッド群７
もワイヤーボンディングするためのパッドである。ここ
で、パッド３に中央に半田めっきを施した金属ワイヤー
４を形成してあるパッド群６により、上下のチップの電
気的接続を取っている。
【００１４】次に、実施の形態２の製造方法を、図３に
基づいて詳細に述べる。
基づいて詳細に述べる。
【００１５】図３に示したように、半導体チップ１−１
上に、電気的接続をとるためのパッド３がすでに形成し
てある。このパッド３が複数個形成され、パッド群５と
パッド群６が形成されている。このパッド部のサイズは
１００ミクロン角である。このうちのパッド群６につい
てのみ、中央に直径８０ミクロンの大きさのスルーホー
ルを作成する。スルーホールの開口方法は、レーザーで
開ける方法をもちいた。なお、パッドの材質は通常Ａｌ
が一般的だが、ここではＡｌ上にＡｕが形成してあるパ
ッドを使用した。
上に、電気的接続をとるためのパッド３がすでに形成し
てある。このパッド３が複数個形成され、パッド群５と
パッド群６が形成されている。このパッド部のサイズは
１００ミクロン角である。このうちのパッド群６につい
てのみ、中央に直径８０ミクロンの大きさのスルーホー
ルを作成する。スルーホールの開口方法は、レーザーで
開ける方法をもちいた。なお、パッドの材質は通常Ａｌ
が一般的だが、ここではＡｌ上にＡｕが形成してあるパ
ッドを使用した。
【００１６】次に、同様に、半導体チップ１−２上に
も、電気的接続をとるためのパッド３が形成してある。
このパッド３が複数個形成され、パッド群６とパッド群
７が形成されている。このパッド部のサイズは１００ミ
クロン角である。このうちのパッド群６についてのみ、
中央に直径８０ミクロンの大きさのスルーホールを作成
する。形成方法は先ほどと同じである。またパッド群６
については、チップ１−１と１−２を積層した際に、ス
ルーホールが貫通するように正確にアライメントできる
ように形成されている。スルーホールを形成した半導体
チップ１−１、１−２を位置合わせしながら重ねあわ
せ、次に、表面に１０μｍの半田めっきを施した直径７
０μｍのＡｕ細線ワイヤー４を用意しておき、これをス
ルーホールに貫通させた。
も、電気的接続をとるためのパッド３が形成してある。
このパッド３が複数個形成され、パッド群６とパッド群
７が形成されている。このパッド部のサイズは１００ミ
クロン角である。このうちのパッド群６についてのみ、
中央に直径８０ミクロンの大きさのスルーホールを作成
する。形成方法は先ほどと同じである。またパッド群６
については、チップ１−１と１−２を積層した際に、ス
ルーホールが貫通するように正確にアライメントできる
ように形成されている。スルーホールを形成した半導体
チップ１−１、１−２を位置合わせしながら重ねあわ
せ、次に、表面に１０μｍの半田めっきを施した直径７
０μｍのＡｕ細線ワイヤー４を用意しておき、これをス
ルーホールに貫通させた。
【００１７】この状態でリフロー炉で半田を溶解せしめ
ることにより、半導体チップ１−１、１−２をスルーホ
ールを介して電気的に接続できた。
ることにより、半導体チップ１−１、１−２をスルーホ
ールを介して電気的に接続できた。
【００１８】
【発明の効果】本発明により、図４に記したような３次
元構造を容易に実現することができ、小型で実装面積の
少なく、かつ多機能である３次元構造の半導体チップ、
例えば第１のチップとしてマイコンチップと第２のチッ
プとしてメモリーを組み合わせることにより、従来より
小型で多機能な半導体チップのような半導体装置を得る
ことができた。
元構造を容易に実現することができ、小型で実装面積の
少なく、かつ多機能である３次元構造の半導体チップ、
例えば第１のチップとしてマイコンチップと第２のチッ
プとしてメモリーを組み合わせることにより、従来より
小型で多機能な半導体チップのような半導体装置を得る
ことができた。
【図１】本発明の製造方法を示した図。
【図２】実施の形態１により形成した半導体チップの断
面図。
面図。
【図３】実施の形態２により作成した半導体チップの平
面図。
面図。
【図４】一般的な半導体チップを積層した３次元構造の
断面図。
断面図。
１−１．第１の半導体チップ １−２．第２の半導体チップ １−３．第３の半導体チップ ２．スルーホール ３−１．第１の半導体チップの電極パッド ３−２．第２の半導体チップの電極パッド ３−３．第３の半導体チップの電極パッド ４−１．表面に半田めっきを施した金属細線ワイヤー ４−２．導電性材料 ５．第１の半導体チップのパッド群 ６．第１の半導体チップと第２の半導体チップを接続す
るためのパッド群 ７．第２の半導体チップのパッド群
るためのパッド群 ７．第２の半導体チップのパッド群
Claims (2)
- 【請求項１】電気信号取り出し用の配線および電極パッ
ドを形成した第１の半導体チップと、第１の半導体チッ
プと同じ位置に電気信号取り出し用の配線および電極パ
ッドを形成した第２の半導体チップを積層し、少なくと
も二つの半導体チップを備えた半導体装置を製造する半
導体装置の製造方法において、第１の半導体チップと第
２の半導体チップの電気信号取り出し用の電極パッドに
形成したスルーホールに、半田めっきを施した金属細線
ワイヤーを通したのち、加熱により半田を溶融させて、
第１の半導体チップと第２の半導体チップとの間の電気
的接合部を形成することを特徴とする半導体装置の製造
方法。 - 【請求項２】請求項１に記載の半導体装置の製造方法に
おいて、チップに切断する前のウェハーの状態でスルー
ホールを形成し、複数のウェハーを積層したのち半田め
っきを施したワイヤーをスルーホールに通し、一括して
リフローにより電気的接合部を形成した後、チップサイ
ズにダイシングすることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05881999A JP3697926B2 (ja) | 1999-03-05 | 1999-03-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05881999A JP3697926B2 (ja) | 1999-03-05 | 1999-03-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000260933A true JP2000260933A (ja) | 2000-09-22 |
| JP3697926B2 JP3697926B2 (ja) | 2005-09-21 |
Family
ID=13095245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05881999A Expired - Fee Related JP3697926B2 (ja) | 1999-03-05 | 1999-03-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3697926B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100435813B1 (ko) * | 2001-12-06 | 2004-06-12 | 삼성전자주식회사 | 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법 |
| KR100817718B1 (ko) | 2006-12-27 | 2008-03-27 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조방법 |
| KR101078737B1 (ko) | 2009-08-10 | 2011-11-02 | 주식회사 하이닉스반도체 | 적층 반도체 패키지 |
| US8159066B2 (en) | 2009-08-10 | 2012-04-17 | Hynix Semiconductor Inc. | Semiconductor package having a heat dissipation member |
| US8368195B2 (en) | 2009-01-05 | 2013-02-05 | Hitachi Metals, Ltd. | Semiconductor device including arrangement to control connection height and alignment between a plurity of stacked semiconductor chips |
| JP5733486B1 (ja) * | 2014-09-09 | 2015-06-10 | 千住金属工業株式会社 | Ｃｕカラム、Ｃｕ核カラム、はんだ継手およびシリコン貫通電極 |
| JP2015519751A (ja) * | 2012-05-17 | 2015-07-09 | ヘプタゴン・マイクロ・オプティクス・プライベート・リミテッドＨｅｐｔａｇｏｎ Ｍｉｃｒｏ Ｏｐｔｉｃｓ Ｐｔｅ． Ｌｔｄ． | ウエハスタックの組立 |
-
1999
- 1999-03-05 JP JP05881999A patent/JP3697926B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6908785B2 (en) | 2001-12-06 | 2005-06-21 | Samsung Electronics Co., Ltd. | Multi-chip package (MCP) with a conductive bar and method for manufacturing the same |
| US7531890B2 (en) | 2001-12-06 | 2009-05-12 | Samsung Electronics Co., Ltd. | Multi-chip package (MCP) with a conductive bar and method for manufacturing the same |
| KR100435813B1 (ko) * | 2001-12-06 | 2004-06-12 | 삼성전자주식회사 | 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법 |
| KR100817718B1 (ko) | 2006-12-27 | 2008-03-27 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조방법 |
| US8368195B2 (en) | 2009-01-05 | 2013-02-05 | Hitachi Metals, Ltd. | Semiconductor device including arrangement to control connection height and alignment between a plurity of stacked semiconductor chips |
| KR101078737B1 (ko) | 2009-08-10 | 2011-11-02 | 주식회사 하이닉스반도체 | 적층 반도체 패키지 |
| US8159066B2 (en) | 2009-08-10 | 2012-04-17 | Hynix Semiconductor Inc. | Semiconductor package having a heat dissipation member |
| US8253256B2 (en) | 2009-08-10 | 2012-08-28 | Hynix Semiconductor Inc. | Stacked semiconductor package |
| US9716081B2 (en) | 2012-05-17 | 2017-07-25 | Heptagon Micro Optics Pte. Ltd. | Assembly of wafer stacks |
| JP2015519751A (ja) * | 2012-05-17 | 2015-07-09 | ヘプタゴン・マイクロ・オプティクス・プライベート・リミテッドＨｅｐｔａｇｏｎ Ｍｉｃｒｏ Ｏｐｔｉｃｓ Ｐｔｅ． Ｌｔｄ． | ウエハスタックの組立 |
| US10903197B2 (en) | 2012-05-17 | 2021-01-26 | Ams Sensors Singapore Pte. Ltd. | Assembly of wafer stacks |
| US9997506B2 (en) | 2012-05-17 | 2018-06-12 | Heptagon Micro Optics Pte. Ltd. | Assembly of wafer stacks |
| JP5733486B1 (ja) * | 2014-09-09 | 2015-06-10 | 千住金属工業株式会社 | Ｃｕカラム、Ｃｕ核カラム、はんだ継手およびシリコン貫通電極 |
| CN106688085A (zh) * | 2014-09-09 | 2017-05-17 | 千住金属工业株式会社 | Cu柱、Cu芯柱、钎焊接头及硅穿孔电极 |
| KR20180021222A (ko) * | 2014-09-09 | 2018-02-28 | 센주긴조쿠고교 가부시키가이샤 | Cu 칼럼, Cu 핵 칼럼, 납땜 조인트 및 실리콘 관통 전극 |
| TWI566650B (zh) * | 2014-09-09 | 2017-01-11 | 千住金屬工業股份有限公司 | Copper pillars, copper core posts, welded joints and silicon through electrodes |
| US10811376B2 (en) | 2014-09-09 | 2020-10-20 | Senju Metal Industry Co., Ltd. | Cu column, Cu core column, solder joint, and through-silicon via |
| WO2016038686A1 (ja) * | 2014-09-09 | 2016-03-17 | 千住金属工業株式会社 | Ｃｕカラム、Ｃｕ核カラム、はんだ継手およびシリコン貫通電極 |
| KR102315758B1 (ko) | 2014-09-09 | 2021-10-20 | 센주긴조쿠고교 가부시키가이샤 | Cu 칼럼, Cu 핵 칼럼, 납땜 조인트 및 실리콘 관통 전극 |
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|---|---|
| JP3697926B2 (ja) | 2005-09-21 |
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