JP2000243856A - 半導体デバイス形成方法 - Google Patents
半導体デバイス形成方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】
【課題】半導体デバイス基板の第１ゲート誘電層に害を
与えずに、異なる厚さの第２ゲート誘電層を製造する方
法を提供する。 【解決手段】半導体デバイス基板上に第１誘電層（２
２）を形成する。レジスト層（３２）をパターン化し
て、第１誘電層（２２）の一部を露出させる。第１誘電
層（２２）の一部を除去して、半導体デバイス基板の一
部（４２）を露出させる。レジスト層（３２）を除去す
る。フッ素含有溶液を用いずに半導体デバイス基板を清
浄する。半導体デバイス基板上に第２誘電層（６２）を
形成する。
与えずに、異なる厚さの第２ゲート誘電層を製造する方
法を提供する。 【解決手段】半導体デバイス基板上に第１誘電層（２
２）を形成する。レジスト層（３２）をパターン化し
て、第１誘電層（２２）の一部を露出させる。第１誘電
層（２２）の一部を除去して、半導体デバイス基板の一
部（４２）を露出させる。レジスト層（３２）を除去す
る。フッ素含有溶液を用いずに半導体デバイス基板を清
浄する。半導体デバイス基板上に第２誘電層（６２）を
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体デバ
イス形成方法に関し、特にゲート誘電層を含む半導体デ
バイスの形成方法に関するものである。
イス形成方法に関し、特にゲート誘電層を含む半導体デ
バイスの形成方法に関するものである。
【０００２】
【関連する技術】異なる電位で動作する複数のトランジ
スタが集積回路設計中に組み込まれていくに従って、複
数のゲート誘電層厚さを有する半導体デバイスがだんだ
ん一般的になっている。例えば、不揮発性メモリ内の離
れたトランジスタが異なる電位で動作可能であり、異な
る電力消費および性能検討に適応する。
スタが集積回路設計中に組み込まれていくに従って、複
数のゲート誘電層厚さを有する半導体デバイスがだんだ
ん一般的になっている。例えば、不揮発性メモリ内の離
れたトランジスタが異なる電位で動作可能であり、異な
る電力消費および性能検討に適応する。
【０００３】しかし、異なるゲート誘電層厚さを有する
デバイスの製造は問題が多い。そのような１つの従来の
方法は、典型的には約２５ナノメートル以上の厚さの第
１ゲート誘電層を半導体デバイス基板上に形成するもの
である。第１ゲート誘電層は、パターン化されエッチン
グされて、基板のある領域を露出させ、そこに続いて第
２ゲート誘電層が形成される。レジスト除去後に、第２
ゲート誘電層形成に先立ち、事前清浄行程が実行され
る。従来の事前清浄行程は典型的には、フッ化水素（Ｈ
Ｆ）酸溶液その他の酸エッチャントを使用して、第１ゲ
ート誘電層の上部をエッチして除去する。第１ゲート誘
電層の上部は、レジスト層によって、残余の有機性又は
移動性イオン汚染物を含有することがあるからである。
事前清浄行程に続き、典型的には約７〜１０ナノメート
ルの範囲内の厚さを有する第２ゲート誘電層が形成され
る。
デバイスの製造は問題が多い。そのような１つの従来の
方法は、典型的には約２５ナノメートル以上の厚さの第
１ゲート誘電層を半導体デバイス基板上に形成するもの
である。第１ゲート誘電層は、パターン化されエッチン
グされて、基板のある領域を露出させ、そこに続いて第
２ゲート誘電層が形成される。レジスト除去後に、第２
ゲート誘電層形成に先立ち、事前清浄行程が実行され
る。従来の事前清浄行程は典型的には、フッ化水素（Ｈ
Ｆ）酸溶液その他の酸エッチャントを使用して、第１ゲ
ート誘電層の上部をエッチして除去する。第１ゲート誘
電層の上部は、レジスト層によって、残余の有機性又は
移動性イオン汚染物を含有することがあるからである。
事前清浄行程に続き、典型的には約７〜１０ナノメート
ルの範囲内の厚さを有する第２ゲート誘電層が形成され
る。
【０００４】この事前清浄行程に伴う問題点は、第１ゲ
ート誘電層の最上部分を除去するエッチングの一様性に
関する。２５ナノメートル以下のゲート誘電層の場合、
非一様なエッチングのために種々の厚さのゲート誘電層
が生じ、結果として、降伏閾値電圧や駆動電流などのデ
バイスパラメータに比較的大きなばらつきがでてしま
う。さらに、エッチングによって、第１ゲート誘電層に
ピンホールが形成されたり、表面が粗くなったりする。
表面の粗さやピンホールは、ゲート誘電層が薄くなるに
従い、トランジスタ動作にとってますます有害となる。
ート誘電層の最上部分を除去するエッチングの一様性に
関する。２５ナノメートル以下のゲート誘電層の場合、
非一様なエッチングのために種々の厚さのゲート誘電層
が生じ、結果として、降伏閾値電圧や駆動電流などのデ
バイスパラメータに比較的大きなばらつきがでてしま
う。さらに、エッチングによって、第１ゲート誘電層に
ピンホールが形成されたり、表面が粗くなったりする。
表面の粗さやピンホールは、ゲート誘電層が薄くなるに
従い、トランジスタ動作にとってますます有害となる。
【０００５】これらの問題を扱った、複数のゲート誘電
層を形成する他の方法があるが、それは以下の理由によ
り望まれないものである。そのような１つの方法は、薄
いゲート誘電層を形成すべき領域に窒素をインプラント
してアニールするものである。しかし、この方法のプロ
セス制御およびスケーラビリティが難しい。なぜなら
ば、インプラント条件に依存して酸化速度が著しく変化
してしまうからである。他の方法として、二重ゲート集
積プロセスを用いて、先ず薄いゲート誘電層およびその
電極を形成し、次に厚いゲート誘電層を形成するものが
ある。この方法はより複雑であり高コストである。なぜ
ならば、追加的なマスク動作を要するからである。最後
の方法として、薄い窒化層を第１ゲート誘電層上に形成
して、ＨＦ清浄中に第１ゲート誘電層を保護するものが
ある。しかし、窒化層の厚さとして約１〜３ナノメート
ルが要求され、従来炉での窒素付着を用いることができ
ない。故に、その付着には低いスループットの単一ウエ
ファプロセスの使用が要求される。
層を形成する他の方法があるが、それは以下の理由によ
り望まれないものである。そのような１つの方法は、薄
いゲート誘電層を形成すべき領域に窒素をインプラント
してアニールするものである。しかし、この方法のプロ
セス制御およびスケーラビリティが難しい。なぜなら
ば、インプラント条件に依存して酸化速度が著しく変化
してしまうからである。他の方法として、二重ゲート集
積プロセスを用いて、先ず薄いゲート誘電層およびその
電極を形成し、次に厚いゲート誘電層を形成するものが
ある。この方法はより複雑であり高コストである。なぜ
ならば、追加的なマスク動作を要するからである。最後
の方法として、薄い窒化層を第１ゲート誘電層上に形成
して、ＨＦ清浄中に第１ゲート誘電層を保護するものが
ある。しかし、窒化層の厚さとして約１〜３ナノメート
ルが要求され、従来炉での窒素付着を用いることができ
ない。故に、その付着には低いスループットの単一ウエ
ファプロセスの使用が要求される。
【０００６】
【実施例】以下に本発明の実施例について図面を参照し
て説明する。図面に示した素子はあくまでも例示であ
り、説明を明瞭にするためにスケールや寸法を誇張して
ある素子があり、本発明を限定するものではない。
て説明する。図面に示した素子はあくまでも例示であ
り、説明を明瞭にするためにスケールや寸法を誇張して
ある素子があり、本発明を限定するものではない。
【０００７】本発明の１実施例に従い、半導体デバイス
基板上に第１誘電層が形成される。レジスト層がパター
ン化され第１誘電層の一部を露出する。第１誘電層の一
部が除去されて、半導体デバイス基板の一部を露出す
る。レジスト層が除去され、半導体デバイス基板がフッ
化水素含有溶液を用いずに清浄化される。次に第２誘電
層が半導体デバイス基板上に形成される。
基板上に第１誘電層が形成される。レジスト層がパター
ン化され第１誘電層の一部を露出する。第１誘電層の一
部が除去されて、半導体デバイス基板の一部を露出す
る。レジスト層が除去され、半導体デバイス基板がフッ
化水素含有溶液を用いずに清浄化される。次に第２誘電
層が半導体デバイス基板上に形成される。
【０００８】図１は、本発明の一実施例に係る半導体デ
バイス形成方法の一部を示した基板部分の断面図であ
る。本明細書において、半導体デバイス基板とは、単結
晶半導体ウェファ、半導体オン絶縁体ウェファなど、半
導体デバイス形成に用いる全ての基板を含む。図１に示
すように、フィールド分離領域１４が半導体デバイス基
板の一部内に形成される。図１には浅いトレンチ分離を
示したが、他の分離プロセスも用いることができる。約
５〜３０ナノメートルの範囲の厚さを有する犠牲酸化層
１６が、半導体デバイス基板上に形成される。半導体デ
バイス基板は続いてパターン化されドープされて、Ｐウ
ェル領域１０およびＮウェル領域１２を画成する。
バイス形成方法の一部を示した基板部分の断面図であ
る。本明細書において、半導体デバイス基板とは、単結
晶半導体ウェファ、半導体オン絶縁体ウェファなど、半
導体デバイス形成に用いる全ての基板を含む。図１に示
すように、フィールド分離領域１４が半導体デバイス基
板の一部内に形成される。図１には浅いトレンチ分離を
示したが、他の分離プロセスも用いることができる。約
５〜３０ナノメートルの範囲の厚さを有する犠牲酸化層
１６が、半導体デバイス基板上に形成される。半導体デ
バイス基板は続いてパターン化されドープされて、Ｐウ
ェル領域１０およびＮウェル領域１２を画成する。
【０００９】図２に示すように、犠牲酸化層１６が除去
され、Ｐウェル領域１０およびＮウェル領域１２上に第
１ゲート誘電層２２が形成される。第１ゲート誘電層２
２は代表的には、熱酸化プロセスを用いて形成される。
第１ゲート誘電層２２の厚さは代表的には約１５ナノメ
ートル以下であり、通常は１０ナノメートル以下であ
る。一実施例では、第１ゲート誘電層２２は、約５〜８
ナノメートルの範囲内の厚さである。第１ゲート誘電層
２２が引き続く化学プロセスに晒されるので、比較的濃
く形成される。一実施例では、第１ゲート誘電層２２
は、約８００度Ｃ〜１０００度Ｃの範囲の温度で、分子
状酸素および塩素含有種を含む雰囲気を用いて、形成さ
れる。その塩素含有種は、塩素種が雰囲気の体積百分率
で約１０％までである、塩酸（ＨＣｌ）、トリクロロエ
タン（Ｃ2Ｈ3Ｃｌ3）その他を含む。酸化物は次に、約
８００度Ｃ〜１０００度Ｃの範囲の温度で、約３０分間
アニールされる。
され、Ｐウェル領域１０およびＮウェル領域１２上に第
１ゲート誘電層２２が形成される。第１ゲート誘電層２
２は代表的には、熱酸化プロセスを用いて形成される。
第１ゲート誘電層２２の厚さは代表的には約１５ナノメ
ートル以下であり、通常は１０ナノメートル以下であ
る。一実施例では、第１ゲート誘電層２２は、約５〜８
ナノメートルの範囲内の厚さである。第１ゲート誘電層
２２が引き続く化学プロセスに晒されるので、比較的濃
く形成される。一実施例では、第１ゲート誘電層２２
は、約８００度Ｃ〜１０００度Ｃの範囲の温度で、分子
状酸素および塩素含有種を含む雰囲気を用いて、形成さ
れる。その塩素含有種は、塩素種が雰囲気の体積百分率
で約１０％までである、塩酸（ＨＣｌ）、トリクロロエ
タン（Ｃ2Ｈ3Ｃｌ3）その他を含む。酸化物は次に、約
８００度Ｃ〜１０００度Ｃの範囲の温度で、約３０分間
アニールされる。
【００１０】第１ゲート誘電層２２の形成後に、レジス
ト層３２がパターン化され、第１ゲート誘電層２２の一
部が露出され、後に除去される。代表的には第１ゲート
誘電層２２が残る領域は、より高電位で動作するトラン
ジスタ、またはより厚いゲート誘電層を要する特性のト
ランジスタを形成するために用いられる。
ト層３２がパターン化され、第１ゲート誘電層２２の一
部が露出され、後に除去される。代表的には第１ゲート
誘電層２２が残る領域は、より高電位で動作するトラン
ジスタ、またはより厚いゲート誘電層を要する特性のト
ランジスタを形成するために用いられる。
【００１１】第１ゲート誘電層２２の露出された部分
は、Ｎウェル領域１２上にあり、除去されて、図４に示
すように半導体デバイス基板の表面４２を露出させる。
プロセス中に、フィールド分離領域１４の少しの部分も
除去された様子を凹部４４で示す。除去は代表的には、
薄いフッ化水素酸などのフッ素含有溶液を用いて実行さ
れる。この溶液は、レジスト浸食の可能性を減少させる
ために、スプレー酸工具（スプレー工具）に適用され
る。変形的には除去は、エマルジョン（emersion）槽内
で実行され、あるいはプラズマエッチプロセスにて実行
される。第１ゲート誘電層２２の露出部分が除去された
後に、図５に示すように、レジスト層３２が除去され
る。代表的にはレジスト層は、第１ゲート誘電層２２を
著しく損傷しないプロセスで除去される。例えば、下流
プラズマ灰（downstream plasma asher）、有機溶媒、
硫酸・過酸化水素（Ｈ2ＳＯ4-Ｈ2Ｏ2）溶液をレジスト
層３２の除去のために用いることができる。
は、Ｎウェル領域１２上にあり、除去されて、図４に示
すように半導体デバイス基板の表面４２を露出させる。
プロセス中に、フィールド分離領域１４の少しの部分も
除去された様子を凹部４４で示す。除去は代表的には、
薄いフッ化水素酸などのフッ素含有溶液を用いて実行さ
れる。この溶液は、レジスト浸食の可能性を減少させる
ために、スプレー酸工具（スプレー工具）に適用され
る。変形的には除去は、エマルジョン（emersion）槽内
で実行され、あるいはプラズマエッチプロセスにて実行
される。第１ゲート誘電層２２の露出部分が除去された
後に、図５に示すように、レジスト層３２が除去され
る。代表的にはレジスト層は、第１ゲート誘電層２２を
著しく損傷しないプロセスで除去される。例えば、下流
プラズマ灰（downstream plasma asher）、有機溶媒、
硫酸・過酸化水素（Ｈ2ＳＯ4-Ｈ2Ｏ2）溶液をレジスト
層３２の除去のために用いることができる。
【００１２】次に、第２ゲート誘電層の形成に先立ち、
半導体デバイス基板の事前清浄が行われる。事前清浄行
程中、Ｈ2ＳＯ4-Ｈ2Ｏ2溶液が最初用いられ、半導体デ
バイス基板の露出表面から残余の有機汚染物を除去す
る。従来技術とは異なり、事前清浄行程中に意図的な酸
化エッチングは行わない。従来技術では、ＨＦ浸漬が通
常用いられて、裸表面４２上に自然に形成された酸化物
を除去したり、レジストにより導入された汚染物を含む
第１ゲート誘電層２２の最上部分をエッチしたりした。
本発明は、この酸化エッチング行程の必要性を排除し、
かつ安定性の問題を処理したものである。故に、第１ゲ
ート誘電層２２は、事前清浄行程の一部として、フッ素
含有溶液やガスに晒されることがない。
半導体デバイス基板の事前清浄が行われる。事前清浄行
程中、Ｈ2ＳＯ4-Ｈ2Ｏ2溶液が最初用いられ、半導体デ
バイス基板の露出表面から残余の有機汚染物を除去す
る。従来技術とは異なり、事前清浄行程中に意図的な酸
化エッチングは行わない。従来技術では、ＨＦ浸漬が通
常用いられて、裸表面４２上に自然に形成された酸化物
を除去したり、レジストにより導入された汚染物を含む
第１ゲート誘電層２２の最上部分をエッチしたりした。
本発明は、この酸化エッチング行程の必要性を排除し、
かつ安定性の問題を処理したものである。故に、第１ゲ
ート誘電層２２は、事前清浄行程の一部として、フッ素
含有溶液やガスに晒されることがない。
【００１３】Ｈ2ＳＯ4-Ｈ2Ｏ2溶液により基板が除去さ
れ、脱イオン水でリンスされ、水酸化アンモニア・過酸
化水素（NH4OH-H2O2）溶液に晒される。基板は次に、脱
イオン水でリンスされ、塩酸・過酸化水素（HCl-H2O2）
溶液に晒されて、基板表面４２から残余の金属汚染物を
除去し、脱イオン水でさらにリンスされる。
れ、脱イオン水でリンスされ、水酸化アンモニア・過酸
化水素（NH4OH-H2O2）溶液に晒される。基板は次に、脱
イオン水でリンスされ、塩酸・過酸化水素（HCl-H2O2）
溶液に晒されて、基板表面４２から残余の金属汚染物を
除去し、脱イオン水でさらにリンスされる。
【００１４】次に基板が処理されて、図６に示すように
第１ゲート誘電層２２よりも薄い第２ゲート誘電層６２
を形成する。代表的には第２ゲート誘電層６２は熱酸化
プロセスを用いて形成され、約２〜８ナノメートルの範
囲内の厚さである。第２ゲート誘電層６２形成中に、第
１ゲート誘電層２２の厚さは、第２ゲート誘電層６２の
最終厚さに比例して、増加する。第１ゲート誘電層２２
の最終的厚さは、約７〜１０ナノメートルの範囲内にあ
る。
第１ゲート誘電層２２よりも薄い第２ゲート誘電層６２
を形成する。代表的には第２ゲート誘電層６２は熱酸化
プロセスを用いて形成され、約２〜８ナノメートルの範
囲内の厚さである。第２ゲート誘電層６２形成中に、第
１ゲート誘電層２２の厚さは、第２ゲート誘電層６２の
最終厚さに比例して、増加する。第１ゲート誘電層２２
の最終的厚さは、約７〜１０ナノメートルの範囲内にあ
る。
【００１５】第２ゲート誘電層６２の形成後に、処理が
続き、図７に示すように、ゲート電極７０，７１および
ソース／ドレイン領域７６，７７を形成する。一実施例
では、ポリシリコンやシリコンゲルマニウムなどの導電
材料が第１および第２エーと誘電層２２，６２上に形成
される。導電材料がパターン化され、エッチされてゲー
ト電極７０，７１を形成する。ゲート電極７０，７１の
側壁に沿ってスペーサ７４が形成される。適切なマスク
層およびインプラントが用いられて、ゲート７０，７１
およびそれらの各ソース／ドレイン領域７６，７７をド
ープする。Ｐウェル領域にＮ型ドーパントが用いられ
て、Ｐチャネルトランジスタを形成する。Ｎウェル領域
にＰ型ドーパントが用いられて、Ｎチャネルトランジス
タを形成する。図７の実施例では、厚い第１ゲート誘電
層２２を用いてＰチャネルトランジスタが形成され、薄
い第２ゲート誘電層６２を用いてＮチャネルトランジス
タが形成される。
続き、図７に示すように、ゲート電極７０，７１および
ソース／ドレイン領域７６，７７を形成する。一実施例
では、ポリシリコンやシリコンゲルマニウムなどの導電
材料が第１および第２エーと誘電層２２，６２上に形成
される。導電材料がパターン化され、エッチされてゲー
ト電極７０，７１を形成する。ゲート電極７０，７１の
側壁に沿ってスペーサ７４が形成される。適切なマスク
層およびインプラントが用いられて、ゲート７０，７１
およびそれらの各ソース／ドレイン領域７６，７７をド
ープする。Ｐウェル領域にＮ型ドーパントが用いられ
て、Ｐチャネルトランジスタを形成する。Ｎウェル領域
にＰ型ドーパントが用いられて、Ｎチャネルトランジス
タを形成する。図７の実施例では、厚い第１ゲート誘電
層２２を用いてＰチャネルトランジスタが形成され、薄
い第２ゲート誘電層６２を用いてＮチャネルトランジス
タが形成される。
【００１６】一実施例では、ドープされたソース／ドレ
イン領域７６，７７およびゲート電極７０，７１の形成
後に、それらの上にシリサイド領域７８が形成される。
シリサイド材料は、チタニウム、コバルト、モリブデン
その他を含む。本実施例では、シリサイドは自己整合プ
ロセスを用いて形成される。
イン領域７６，７７およびゲート電極７０，７１の形成
後に、それらの上にシリサイド領域７８が形成される。
シリサイド材料は、チタニウム、コバルト、モリブデン
その他を含む。本実施例では、シリサイドは自己整合プ
ロセスを用いて形成される。
【００１７】トランジスタ形成に続き、図８に示すよう
に、レベル間誘電層（ILD）８２および相互接続体８４
が形成される。レベル間誘電層８２は代表的には、酸
素、窒素、低誘電定数（low-k）材料その他を含む１又
はそれ以上の層である。本明細書において低誘電定数と
は、約３．５よりも低い誘電定数を意味する。ある実施
例では、低誘電定数層は有機材料を含みうる。さらに、
必要に応じて硬いマスクおよびキャッピング膜（cappin
g films）を用いて、相互接続体８４のための開口をパ
ターン化して形成することもできる。
に、レベル間誘電層（ILD）８２および相互接続体８４
が形成される。レベル間誘電層８２は代表的には、酸
素、窒素、低誘電定数（low-k）材料その他を含む１又
はそれ以上の層である。本明細書において低誘電定数と
は、約３．５よりも低い誘電定数を意味する。ある実施
例では、低誘電定数層は有機材料を含みうる。さらに、
必要に応じて硬いマスクおよびキャッピング膜（cappin
g films）を用いて、相互接続体８４のための開口をパ
ターン化して形成することもできる。
【００１８】相互接続体８４は二つの部分を含む。バイ
ア（via）部分が比較的狭く、シリサイド領域７８に接
触する。トレンチ部分が広く、バイア部分間の接触を可
能にする。故に、トレンチは主としてレベル間誘電層内
部の水平接続を形成し、一方バイアが主として導電層間
の垂直接続を形成する。相互接続８４は、アルミニウ
ム、銅その他の導電材料を含む。ドーパントまたは合金
素子を相互接続体に付加して、電気移動抵抗や他の電気
的特性、信頼性特性を改良することができる。代表的に
は、相互接続体開口内に導電材料を形成する前に、相互
接続開口内に接着／バリア膜を形成する。
ア（via）部分が比較的狭く、シリサイド領域７８に接
触する。トレンチ部分が広く、バイア部分間の接触を可
能にする。故に、トレンチは主としてレベル間誘電層内
部の水平接続を形成し、一方バイアが主として導電層間
の垂直接続を形成する。相互接続８４は、アルミニウ
ム、銅その他の導電材料を含む。ドーパントまたは合金
素子を相互接続体に付加して、電気移動抵抗や他の電気
的特性、信頼性特性を改良することができる。代表的に
は、相互接続体開口内に導電材料を形成する前に、相互
接続開口内に接着／バリア膜を形成する。
【００１９】相互接続体８４の形成に続き、半導体デバ
イス上にパッシベイション層８６を形成する。図８には
示していないが、他の電気的接続体が他のシリサイド領
域７８に接続されている。さらに、デバイスを実質的に
完成させるために、他のレベル間誘電層および相互接続
れべるを形成することができる。
イス上にパッシベイション層８６を形成する。図８には
示していないが、他の電気的接続体が他のシリサイド領
域７８に接続されている。さらに、デバイスを実質的に
完成させるために、他のレベル間誘電層および相互接続
れべるを形成することができる。
【００２０】本発明の多くの変形実施例が可能である。
例えば、第１または第２ゲート誘電層２２，６２は、化
学蒸着、物理蒸着、またはこれらの組合せなど、熱酸化
以外の方法で形成することもできる。さらに、もしゲー
ト誘電層２２，６２が上記方法の組合せを用いて形成さ
れるならば、誘電層の第１部分形成後、誘電層の第２部
分形成前にアニーリング行程を実行できる。ゲート誘電
層２２，６２はさらに、高誘電定数（high-k）材料を含
みうる。本明細書において、高誘電定数（high-k）材料
とは、約４．２以上の誘電定数を持つ材料である。例え
ば、第１または第２ゲート誘電層２２，６２はシリコン
ナイトライド、シリコンオキシナイトライド、タンタル
ペントオキサイド、バリウムストロンチウムチタネイ
ト、鉛ジルコネイトチタネイトその他を含みうる。変形
的には、第１または第２ゲート誘電層は、窒化されたり
あるいは誘電膜内に窒素を含んだりすることができる。
実施例ではＮ＋およびＰ＋ゲート電極を示したが、ゲー
ト電極はデバイスの所望電気特性に従って全てＮ＋また
はＰ＋であってもよい。ゲート電極はまた変形的には、
チタニウム、チタニウムナイトライド、タンタル、タン
タルナイトライド、タングステン、タングステンナイト
ライドその他の金属または金属含有材料で形成されても
良い。さらに、トランジスタは、Ｐ型基板、Ｎ型基板内
部に形成されても良いし、Ｎチャネルトランジスタまた
はＰチャネルトランジスタのどちらかだけでも良い。
例えば、第１または第２ゲート誘電層２２，６２は、化
学蒸着、物理蒸着、またはこれらの組合せなど、熱酸化
以外の方法で形成することもできる。さらに、もしゲー
ト誘電層２２，６２が上記方法の組合せを用いて形成さ
れるならば、誘電層の第１部分形成後、誘電層の第２部
分形成前にアニーリング行程を実行できる。ゲート誘電
層２２，６２はさらに、高誘電定数（high-k）材料を含
みうる。本明細書において、高誘電定数（high-k）材料
とは、約４．２以上の誘電定数を持つ材料である。例え
ば、第１または第２ゲート誘電層２２，６２はシリコン
ナイトライド、シリコンオキシナイトライド、タンタル
ペントオキサイド、バリウムストロンチウムチタネイ
ト、鉛ジルコネイトチタネイトその他を含みうる。変形
的には、第１または第２ゲート誘電層は、窒化されたり
あるいは誘電膜内に窒素を含んだりすることができる。
実施例ではＮ＋およびＰ＋ゲート電極を示したが、ゲー
ト電極はデバイスの所望電気特性に従って全てＮ＋また
はＰ＋であってもよい。ゲート電極はまた変形的には、
チタニウム、チタニウムナイトライド、タンタル、タン
タルナイトライド、タングステン、タングステンナイト
ライドその他の金属または金属含有材料で形成されても
良い。さらに、トランジスタは、Ｐ型基板、Ｎ型基板内
部に形成されても良いし、Ｎチャネルトランジスタまた
はＰチャネルトランジスタのどちらかだけでも良い。
【００２１】本実施例では自己整合シリサイドプロセス
が用いられたが、非自己整合プロセスが用いられても良
い。例えば、シリコンゲート電極層を付着した後に、ド
ーピング行程を実施してゲート電極層をドープし、続い
てタングステンを付着させアニールして、タングステン
シリサイドを形成することができる。タングステンシリ
サイド形成後に、ドープされたシリコンとタングステン
シリサイドとの組合せをパターン化しエッチして、ゲー
ト電極を形成することができる。さらに、ゲート電極ス
タックは、自己整合接触体を作るための絶縁体としてま
たは反射防止層として用いるためにシリコンナイトライ
ドまたはシリコン豊富な層を含みうる。
が用いられたが、非自己整合プロセスが用いられても良
い。例えば、シリコンゲート電極層を付着した後に、ド
ーピング行程を実施してゲート電極層をドープし、続い
てタングステンを付着させアニールして、タングステン
シリサイドを形成することができる。タングステンシリ
サイド形成後に、ドープされたシリコンとタングステン
シリサイドとの組合せをパターン化しエッチして、ゲー
ト電極を形成することができる。さらに、ゲート電極ス
タックは、自己整合接触体を作るための絶縁体としてま
たは反射防止層として用いるためにシリコンナイトライ
ドまたはシリコン豊富な層を含みうる。
【００２２】本発明の実施例に従って、従来技術を越え
る多数の利点が見いだされる。第１ゲート誘電層の上方
部分が事前清浄行程中に比較的エッチされないので、第
１ゲート電極層は形成されたままの状態で保持される。
本発明の実施例では、従来技術で遭遇したような厚さ変
動、ピンホール、表面損傷の傾向がない。従って、全体
的誘電膜品質が改良される。図９および図１０は、その
ような改良点を示している。
る多数の利点が見いだされる。第１ゲート誘電層の上方
部分が事前清浄行程中に比較的エッチされないので、第
１ゲート電極層は形成されたままの状態で保持される。
本発明の実施例では、従来技術で遭遇したような厚さ変
動、ピンホール、表面損傷の傾向がない。従って、全体
的誘電膜品質が改良される。図９および図１０は、その
ような改良点を示している。
【００２３】図９は、図８に示すゲート誘電層２２とし
て用いた３種の異なる酸化層についての累積厚さ分布百
分率をプロットしたものである。線９-１は、上述した
従来方法を用いて処理したゲート誘電層の厚さ分布を示
す。線９-２は、本発明の実施例に従って処理したゲー
ト誘電層の厚さ分布を示す。線９-３は、形成後にＨＦ
に晒さない単一ゲート誘電層であるコントロールサンプ
ルの厚さ分布を示す。このプロットによれば、コントロ
ールサンプルおよび実施例プロセスについての厚さ分布
標準偏差はともに大体０．０３ナノメートルであること
が分かる。これは、標準偏差が大体０．１２ナノメート
ルである従来方法と対照的である。従って、従来方法の
ゲート誘電層の厚さ標準偏差はコントロールや本実施例
に較べて約３〜４倍である。
て用いた３種の異なる酸化層についての累積厚さ分布百
分率をプロットしたものである。線９-１は、上述した
従来方法を用いて処理したゲート誘電層の厚さ分布を示
す。線９-２は、本発明の実施例に従って処理したゲー
ト誘電層の厚さ分布を示す。線９-３は、形成後にＨＦ
に晒さない単一ゲート誘電層であるコントロールサンプ
ルの厚さ分布を示す。このプロットによれば、コントロ
ールサンプルおよび実施例プロセスについての厚さ分布
標準偏差はともに大体０．０３ナノメートルであること
が分かる。これは、標準偏差が大体０．１２ナノメート
ルである従来方法と対照的である。従って、従来方法の
ゲート誘電層の厚さ標準偏差はコントロールや本実施例
に較べて約３〜４倍である。
【００２４】図１０は、３種の異なる層について、累積
百分率対ブレイクダウン分布（ＱＢＤ）を示すプロット
図である。ＱＢＤはゲート誘電完全性の指標である。線
１０-１は、上述した従来方法を用いて処理したゲート
誘電層のＱＢＤ分布を示す。線１０-２は、本発明の実
施例に従って処理したゲート誘電層のＱＢＤ分布を示
す。線１０-３は、上記コントロールサンプルのＱＢＤ
分布を示す。線１０-２は、実施例方法についての平均
ＱＢＤが大体１１クーロン毎平方センチメートルである
ことを示す。これは、平均大体３．５クーロン毎平方セ
ンチメートルのＱＢＤを有する従来方法と対照的であ
る。このプロットによれば、事前清浄中にＨＦを減少す
ることにより、ＱＢＤが従来方法より約３〜４のファク
ターだけ大きくなることが分かる。
百分率対ブレイクダウン分布（ＱＢＤ）を示すプロット
図である。ＱＢＤはゲート誘電完全性の指標である。線
１０-１は、上述した従来方法を用いて処理したゲート
誘電層のＱＢＤ分布を示す。線１０-２は、本発明の実
施例に従って処理したゲート誘電層のＱＢＤ分布を示
す。線１０-３は、上記コントロールサンプルのＱＢＤ
分布を示す。線１０-２は、実施例方法についての平均
ＱＢＤが大体１１クーロン毎平方センチメートルである
ことを示す。これは、平均大体３．５クーロン毎平方セ
ンチメートルのＱＢＤを有する従来方法と対照的であ
る。このプロットによれば、事前清浄中にＨＦを減少す
ることにより、ＱＢＤが従来方法より約３〜４のファク
ターだけ大きくなることが分かる。
【００２５】さらに、第２ゲート誘電層事前清浄中にＨ
Ｆをなくすことにより、従来のＨＦ事前清浄行程で起こ
ったようなフィールド分離浸食の程度が減少する。事前
清浄行程中のフィールド分離浸食が少なくなることによ
り、図５に示す事前清浄後のフィールド分離領域１４の
表面プロフィールが、図４に示す事前整序羽前のフィー
ルド分離領域１４の表面プロフィールに近くなる。フィ
ールド分離の浸食がないと、フィールド分離領域端部付
近のゲート誘電層が薄くならず、信頼性が改良される。
Ｆをなくすことにより、従来のＨＦ事前清浄行程で起こ
ったようなフィールド分離浸食の程度が減少する。事前
清浄行程中のフィールド分離浸食が少なくなることによ
り、図５に示す事前清浄後のフィールド分離領域１４の
表面プロフィールが、図４に示す事前整序羽前のフィー
ルド分離領域１４の表面プロフィールに近くなる。フィ
ールド分離の浸食がないと、フィールド分離領域端部付
近のゲート誘電層が薄くならず、信頼性が改良される。
【００２６】本発明の実施例の組み込みは比較的簡単で
ある。従来の二重ゲート誘電層プロセスとは異なり、追
加的なマスキング作業を必要としない。さらに、限界的
なプロセスや珍しい材料を使用しない。事前清浄と第２
ゲート誘電層６２の形成との間の待ち時間に限定はない
が、約５０時間を経過しても著しい悪影響はない。
ある。従来の二重ゲート誘電層プロセスとは異なり、追
加的なマスキング作業を必要としない。さらに、限界的
なプロセスや珍しい材料を使用しない。事前清浄と第２
ゲート誘電層６２の形成との間の待ち時間に限定はない
が、約５０時間を経過しても著しい悪影響はない。
【図１】本発明の一実施例に係る半導体デバイス形成方
法の一部を示した基板部分の断面図であり、ウェル形成
後の様子を示している。
法の一部を示した基板部分の断面図であり、ウェル形成
後の様子を示している。
【図２】図１と同様な図であり、第１ゲート誘電層形成
後を示している。
後を示している。
【図３】図１と同様な図であり、第１ゲート誘電層上に
レジストを形成した後の様子を示している。
レジストを形成した後の様子を示している。
【図４】図１と同様な図であり、第１ゲート誘電層の一
部を除去した後の様子を示している。
部を除去した後の様子を示している。
【図５】図１と同様な図であり、第２ゲート誘電層のた
めの事前清浄行程の様子を示している。
めの事前清浄行程の様子を示している。
【図６】図１と同様な図であり、第２ゲート誘電層形成
後を示している。
後を示している。
【図７】図１と同様な図であり、基板の一部内に能動成
分を形成した後の様子を示している。
分を形成した後の様子を示している。
【図８】図１と同様な図であり、実質的に完成したデバ
イスを示している。
イスを示している。
【図９】３種の異なるゲート誘電層の厚さの比較を表し
たグラフである。
たグラフである。
【図１０】３種の異なるゲート誘電層の降伏電荷の分布
を表したグラフである。
を表したグラフである。
１０，１２ 半導体デバイス基板 １６ 第１誘電層 ２２ 第２誘電層 ３２ レジスト層 ６２ 第３誘電層 ４２ 半導体デバイス基板の一部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナバカンタ・ハット アメリカ合衆国テキサス州オースチン、ナ ンバー412、シダーベンド・ドライブ2015 (72)発明者 ポール・ジー・ワイ・ツイ アメリカ合衆国テキサス州オースチン、キ ルゴア・レーン4104 (72)発明者 ダニエル・ティー・ケイ・ハム アメリカ合衆国テキサス州オースチン、ア パートメント1113、サウス・モ−パク5701
Claims (5)
- 【請求項１】 半導体デバイス形成方法であって：半導
体デバイス基板上に第１誘電層（１６）を形成する行
程；フッ化水素酸含有溶液を用いて第１誘電層（１６）
の一部を除去する行程；半導体デバイス基板上に第２誘
電層（２２）を形成する行程；レジスト層（３２）をパ
ターン化して、第２誘電層（２２）の一部を露出させる
行程；第２誘電層（２２）の一部を除去して、半導体デ
バイス基板の一部を露出させる行程；レジスト層（３
２）を除去する行程；フッ素含有溶液を用いずに半導体
デバイス基板を清浄する行程；ならびに半導体デバイス
基板上に第３誘電層（６２）を形成する行程；から成る
方法。 - 【請求項２】 半導体デバイス形成方法であって：半導
体デバイス基板上に第１誘電層（２２）を形成する行
程；レジスト層（３２）をパターン化して、第１誘電層
（２２）の一部を露出させる行程；第１誘電層（２２）
の一部を除去して、半導体デバイス基板の一部（４２）
を露出させる行程；レジスト層（３２）を除去する行
程；レジスト層（３２）の除去後にフッ素含有溶液を用
いずに半導体デバイス基板を清浄する行程；ならびに半
導体デバイス基板の清浄後に半導体デバイス基板上に第
２誘電層（６２）を形成する行程；から成る方法。 - 【請求項３】 半導体デバイス形成方法であって：半導
体デバイス基板上に、１５ナノメートル以下の厚さを有
する第１誘電層（２２）を形成する行程；レジスト層
（３２）をパターン化して、第１誘電層（２２）の一部
を露出させる行程；第１誘電層（２２）の一部を除去し
て、半導体デバイス基板の一部（４２）を露出させる行
程；レジスト層（３２）を除去する行程；レジスト層
（３２）の除去後、第２誘電層（６２）の形成前に、フ
ッ素含有溶液を用いずに半導体デバイス基板を清浄する
行程であって、第２誘電層（６２）の厚さが約８．０ナ
ノメートル以下であるところの、行程；ならびに半導体
デバイス基板上に前記第２誘電層（６２）を形成する行
程；から成る方法。 - 【請求項４】 半導体デバイス形成方法であって：半導
体デバイス基板上に、第１ゲート誘電層（２２）を形成
する行程；レジスト層（３２）をパターン化して、第１
ゲート誘電層（２２）の一部を露出させる行程；第１ゲ
ート誘電層（２２）の一部を除去して、半導体デバイス
基板の一部（４２）を露出させる行程；レジスト層（３
２）を除去する行程；レジスト層（３２）の除去後、第
２ゲート誘電層（６２）の形成前に、フッ素含有溶液を
用いずに半導体デバイス基板を清浄する行程であって、
第２ゲート誘電層（６２）の厚さが約４．２ナノメート
ル以下であるところの、行程；ならびに半導体デバイス
基板上に前記第２ゲート誘電層（６２）を形成する行
程；から成る方法。 - 【請求項５】 半導体デバイス形成方法であって：半導
体デバイス基板上に、第１ゲート誘電層（２２）を形成
する行程；レジスト層（３２）をパターン化して、第１
ゲート誘電層（２２）の一部を露出させる行程；第１ゲ
ート誘電層（２２）の一部を除去して、半導体デバイス
基板の一部（４２）を露出させる行程；レジスト層（３
２）を除去する行程；レジスト層の除去後、第２ゲート
誘電層の形成前に、半導体デバイス基板の事前清浄を実
施する行程であって、当該事前清浄に用いる溶液はフッ
素含有溶液ではなく、半導体デバイス基板を硫酸および
過酸化水素の溶液に晒す段階；半導体デバイス基板を水
酸化アンモニウムおよび過酸化水素の溶液に晒す段階；
および半導体デバイス基板を塩酸および過酸化水素の溶
液に晒す段階；を含む事前清浄行程；ならびに半導体デ
バイス基板上に前記第２ゲート誘電層（６２）を形成す
る行程であって、第１ゲート誘電層（２２）の厚さと第
２ゲート誘電層（６２）の厚さが異なる、ところの行
程；から成る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US253875 | 1999-02-22 | ||
| US09/253,875 US6261978B1 (en) | 1999-02-22 | 1999-02-22 | Process for forming semiconductor device with thick and thin films |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243856A true JP2000243856A (ja) | 2000-09-08 |
| JP4409028B2 JP4409028B2 (ja) | 2010-02-03 |
Family
ID=22962062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000038986A Expired - Fee Related JP4409028B2 (ja) | 1999-02-22 | 2000-02-17 | 半導体デバイス形成方法 |
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| Country | Link |
|---|---|
| US (1) | US6261978B1 (ja) |
| JP (1) | JP4409028B2 (ja) |
| KR (1) | KR100714661B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1174919A2 (en) * | 2000-07-18 | 2002-01-23 | Chartered Semiconductor Manufacturing, Inc. | A method of dual gate processing |
| JP2005353892A (ja) * | 2004-06-11 | 2005-12-22 | Seiko Epson Corp | 半導体基板、半導体装置及びその製造方法 |
| US7402530B2 (en) | 2002-10-17 | 2008-07-22 | Nec Electronics Corporation | Method for manufacturing semiconductor device and semiconductor device |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1005079B1 (en) * | 1998-11-26 | 2012-12-26 | STMicroelectronics Srl | Process for integrating in a same chip a non-volatile memory and a high-performance logic circuitry |
| JP2001077118A (ja) * | 1999-06-30 | 2001-03-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6465307B1 (en) * | 2001-11-30 | 2002-10-15 | Texas Instruments Incorporated | Method for manufacturing an asymmetric I/O transistor |
| US6689676B1 (en) | 2002-07-26 | 2004-02-10 | Motorola, Inc. | Method for forming a semiconductor device structure in a semiconductor layer |
| US6797622B2 (en) * | 2002-07-31 | 2004-09-28 | Intel Corporation | Selective etching of polysilicon |
| US7030024B2 (en) * | 2002-08-23 | 2006-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual-gate structure and method of fabricating integrated circuits having dual-gate structures |
| US6746967B2 (en) * | 2002-09-30 | 2004-06-08 | Intel Corporation | Etching metal using sonication |
| EP1503423B1 (en) * | 2003-07-31 | 2010-04-28 | STMicroelectronics Srl | Method of making a MIS power semiconductor device |
| KR100541817B1 (ko) | 2003-10-14 | 2006-01-11 | 삼성전자주식회사 | 듀얼 게이트 절연막 형성 방법 |
| KR100618815B1 (ko) * | 2003-11-12 | 2006-08-31 | 삼성전자주식회사 | 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법 |
| TWI258811B (en) * | 2003-11-12 | 2006-07-21 | Samsung Electronics Co Ltd | Semiconductor devices having different gate dielectrics and methods for manufacturing the same |
| US20070023842A1 (en) * | 2003-11-12 | 2007-02-01 | Hyung-Suk Jung | Semiconductor devices having different gate dielectric layers and methods of manufacturing the same |
| JP4040602B2 (ja) * | 2004-05-14 | 2008-01-30 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| TWI383457B (zh) * | 2008-03-20 | 2013-01-21 | Vanguard Int Semiconduct Corp | 半導體裝置的製造方法 |
| US8067283B2 (en) * | 2009-11-13 | 2011-11-29 | Vanguard International Semiconductor Corporation | Semiconductor device fabricating method |
| US20140372298A1 (en) | 2013-06-13 | 2014-12-18 | Research In Motion Limited | Communication system with digital wallet having blank user card and related methods |
| CN115547930B (zh) * | 2022-11-29 | 2023-04-04 | 绍兴中芯集成电路制造股份有限公司 | 半导体集成电路及其制备方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3878549A (en) * | 1970-10-27 | 1975-04-15 | Shumpei Yamazaki | Semiconductor memories |
| US3699646A (en) | 1970-12-28 | 1972-10-24 | Intel Corp | Integrated circuit structure and method for making integrated circuit structure |
| US4808555A (en) | 1986-07-10 | 1989-02-28 | Motorola, Inc. | Multiple step formation of conductive material layers |
| US5334861A (en) | 1992-05-19 | 1994-08-02 | Motorola Inc. | Semiconductor memory cell |
| US5316981A (en) * | 1992-10-09 | 1994-05-31 | Advanced Micro Devices, Inc. | Method for achieving a high quality thin oxide using a sacrificial oxide anneal |
| US5316965A (en) * | 1993-07-29 | 1994-05-31 | Digital Equipment Corporation | Method of decreasing the field oxide etch rate in isolation technology |
| US5496778A (en) * | 1994-01-07 | 1996-03-05 | Startec Ventures, Inc. | Point-of-use ammonia purification for electronic component manufacture |
| JPH08126873A (ja) * | 1994-10-28 | 1996-05-21 | Nec Corp | 電子部品等の洗浄方法及び装置 |
| US5998305A (en) * | 1996-03-29 | 1999-12-07 | Praxair Technology, Inc. | Removal of carbon from substrate surfaces |
| US5953599A (en) * | 1997-06-12 | 1999-09-14 | National Semiconductor Corporation | Method for forming low-voltage CMOS transistors with a thin layer of gate oxide and high-voltage CMOS transistors with a thick layer of gate oxide |
| AU750612B2 (en) * | 1997-10-22 | 2002-07-25 | Texas Instruments Incorporated | Integrated circuit having both low voltage and high voltage mos transistors and method of making |
| US5960289A (en) * | 1998-06-22 | 1999-09-28 | Motorola, Inc. | Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region |
-
1999
- 1999-02-22 US US09/253,875 patent/US6261978B1/en not_active Expired - Lifetime
-
2000
- 2000-02-17 JP JP2000038986A patent/JP4409028B2/ja not_active Expired - Fee Related
- 2000-02-21 KR KR1020000008119A patent/KR100714661B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1174919A2 (en) * | 2000-07-18 | 2002-01-23 | Chartered Semiconductor Manufacturing, Inc. | A method of dual gate processing |
| EP1174919A3 (en) * | 2000-07-18 | 2004-12-15 | Chartered Semiconductor Manufacturing Pte Ltd. | A method of dual gate processing |
| US7402530B2 (en) | 2002-10-17 | 2008-07-22 | Nec Electronics Corporation | Method for manufacturing semiconductor device and semiconductor device |
| US8129287B2 (en) | 2002-10-17 | 2012-03-06 | Renesas Electronics Corporation | Method for manufacturing semiconductor device and semiconductor device |
| JP2005353892A (ja) * | 2004-06-11 | 2005-12-22 | Seiko Epson Corp | 半導体基板、半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
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