JP2000236145A - Wiring board and its manufacturing method - Google Patents

Wiring board and its manufacturing method

Info

Publication number
JP2000236145A
JP2000236145A JP11037190A JP3719099A JP2000236145A JP 2000236145 A JP2000236145 A JP 2000236145A JP 11037190 A JP11037190 A JP 11037190A JP 3719099 A JP3719099 A JP 3719099A JP 2000236145 A JP2000236145 A JP 2000236145A
Authority
JP
Japan
Prior art keywords
layer
wiring board
insulating layer
conductive layer
buried
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11037190A
Other languages
Japanese (ja)
Inventor
Kikuo Oura
紀久男 大浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Original Assignee
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Semiconductor Manufacturing Co Ltd, Kansai Nippon Electric Co Ltd filed Critical Renesas Semiconductor Manufacturing Co Ltd
Priority to JP11037190A priority Critical patent/JP2000236145A/en
Publication of JP2000236145A publication Critical patent/JP2000236145A/en
Pending legal-status Critical Current

Links

Landscapes

  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

PROBLEM TO BE SOLVED: To reduce the thickness of a wiring board and to form a photoresist layer without producing air bubbles and exposed portions, by making a conductive wire layer embedded in a recessed portion formed in one surface of an insulating layer and a conductive wire layer embedded in a through hole, extending from the bottom surface of the insulating layer to the embedded conductive wire layer. SOLUTION: Because the formed top surfaces of embedded conductive layers 2, 3 are flush with the top surface of an insulating layer 1, when a photoresist layer or a solder-resist layer is formed on these embedded conductive layers 2, 3, a level difference is not produced on the photoresist layer or the solder- resist layer. Accordingly, this will produces neither air bubbles or reduce the thickness of the photoresist layer or the solder-resist layer at the top shoulder portions of the embedded conductive layers 2, 3 or expose the top shoulder portions of the embedded conductive layers 2, 3. Furthermore, this can make it possible to use a sheet-like photoresist layer or solder-resist layer, which facilitates the formation of the layer and does not stain the formation environment of the layer.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、電子機器等に用い
られる配線基板およびその製造方法に関し、より詳細に
は、片面配線基板、両面配線基板、ビルドアップ配線基
板等のフィルムを多層に積層して形成した配線基板とそ
の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring board used for electronic equipment and the like and a method for manufacturing the same. More specifically, a film such as a single-sided wiring board, a double-sided wiring board, or a build-up wiring board is laminated in multiple layers. And a method of manufacturing the same.

【0002】[0002]

【従来の技術】各種電子機器の組み立てに用いられる配
線基板として、従来はガラスエポキシ等の硬質基材に、
銅箔等の導電層を接着した後、導電層を所望の回路配線
パターン形状に加工したものが使用されてきたが、最近
では樹脂フィルムを用いた配線基板が賞用されている。
この種の配線基板としては、例えば特開平10−209
224号公報に開示されている。そのような配線基板に
ついて、以下説明する。図6は従来の配線基板の縦断面
図である。図6において、21はポリイミド樹脂等から
なる絶縁層で、その上に銅等の導電層22、232が所
定パターン形成されている。ここで、導電層22は独立
した回路配線となる導電層で、、23は絶縁層21の裏
面側と導通をとるための導電層である。前記導電層2
2、23は、例えば、絶縁層21に接着剤を介して接着
された銅箔等を所望パターンにエッチングして形成され
ている。前記導通用導電層23の下方の絶縁層21に
は、絶縁層21の裏面から導通用導電層23に達する透
孔24が形成されており、この透孔24内には、導通用
導電性物質25が埋め込み形成されている。
2. Description of the Related Art Conventionally, as a wiring board used for assembling various electronic devices, a hard base material such as glass epoxy,
After bonding a conductive layer such as a copper foil, the conductive layer is processed into a desired circuit wiring pattern shape, and a wiring board using a resin film has recently been awarded.
Examples of this type of wiring board include, for example, Japanese Patent Application Laid-Open No. 10-209.
No. 224. Such a wiring board will be described below. FIG. 6 is a longitudinal sectional view of a conventional wiring board. In FIG. 6, reference numeral 21 denotes an insulating layer made of a polyimide resin or the like, on which conductive layers 22, 232 of copper or the like are formed in a predetermined pattern. Here, the conductive layer 22 is a conductive layer serving as an independent circuit wiring, and 23 is a conductive layer for establishing conduction with the back side of the insulating layer 21. The conductive layer 2
2 and 23 are formed, for example, by etching a copper foil or the like bonded to the insulating layer 21 via an adhesive into a desired pattern. In the insulating layer 21 below the conductive layer 23, there is formed a through-hole 24 extending from the back surface of the insulating layer 21 to the conductive layer 23. 25 are buried.

【0003】ところが、上記の構成の配線基板において
は、絶縁層21の表面に導電層22、23が突出して形
成されているので、配線基板全体の厚さが厚くなり、薄
型化の阻害要因となっているのみならず、これらの導電
層22、23の上にフォトレジストやソルダーレジスト
層(図示省略)する場合、導電層22、23の下方隅部
に気泡が形成されたり、導電層22、23の上方肩部の
フォトレジストやソルダーレジスト層が薄くなったり、
はなはだしい場合は、導電層22、23の上方肩部が露
出するといったことが生じて、後のエッチング工程や薬
液処理工程等で、前記気泡や露出に起因する各種の不都
合が生じるという問題点があった。また、フォトレジス
ト層を塗布法で形成する場合、スピンコータを使用して
絶縁層21の上に液状のフォトレジスト液を滴下して形
成する方法が一般的であるが、この方法は作業が面倒で
あるばかりでなく、作業環境が汚れたりするという問題
点があった。さらに、導通用の透孔24が深いので、形
成に時間がかかり、それによって他の部分に剥離等の不
都合が生じたりするし、導通用導電性物質25の形成
も、めっき法では時間がかかるばかりでなく、隅部まで
導通用導電性物質25を形成することが困難であるとい
う問題点があった。
However, in the wiring board having the above structure, since the conductive layers 22 and 23 are formed so as to protrude from the surface of the insulating layer 21, the thickness of the entire wiring board is increased, which is an obstacle to the reduction in thickness. In addition to the above, when a photoresist or a solder resist layer (not shown) is formed on these conductive layers 22 and 23, bubbles are formed at lower corners of the conductive layers 22 and 23, The photoresist or solder resist layer on the upper shoulder of 23 becomes thinner,
In an extreme case, the upper shoulders of the conductive layers 22 and 23 may be exposed, which causes a problem that various inconveniences caused by the bubbles and the exposure occur in a subsequent etching process, a chemical solution treatment process, and the like. Was. When the photoresist layer is formed by a coating method, a method is generally used in which a liquid photoresist liquid is dropped on the insulating layer 21 using a spin coater, but this method is troublesome. In addition, there is a problem that the working environment becomes dirty. Further, since the conductive through-holes 24 are deep, it takes a long time to form the conductive through-holes 24, which may cause inconveniences such as peeling in other parts, and the formation of the conductive conductive material 25 takes a long time by the plating method. In addition, there is a problem that it is difficult to form the conductive material 25 for conduction to the corners.

【0004】[0004]

【発明が解決しようとする課題】そこで、本発明は、配
線基板の薄型化が可能で、導電層の上にフォトレジスト
層やソルダーレジスト層を気泡や露出部分を生じること
なく形成可能で、さらにはシート状のフォトレジスト層
やソルダーレジスト層の使用を可能にする配線基板を提
供することを目的とする。本発明は、また、上記の各種
優れた特長を有する配線基板を製造できる製造方法を提
供することを目的とする。
SUMMARY OF THE INVENTION Therefore, according to the present invention, it is possible to reduce the thickness of a wiring board and to form a photoresist layer or a solder resist layer on a conductive layer without generating bubbles or exposed portions. An object of the present invention is to provide a wiring board which enables use of a sheet-like photoresist layer or a solder resist layer. Another object of the present invention is to provide a manufacturing method capable of manufacturing a wiring board having the above various excellent features.

【0005】[0005]

【課題を解決するための手段】本発明の配線基板は、絶
縁層の一方の面に形成された埋め込み用凹部と、この埋
め込み用凹部に埋め込み形成された導電層と、絶縁層の
裏面から前記埋め込み用導電層に達する透孔と、の透孔
に埋め込み形成された導通用導電層とを有することを特
徴とする配線基板である。本発明の配線基板の製造方法
は、絶縁層の表面に埋め込み用凹部を形成する工程と、
この埋め込み用凹部に導電層を埋め込み形成する工程
と、絶縁層の裏面から前記埋め込み用導電層に達する透
孔を形成する工程と、この透孔内に導通用導電層を埋め
込み形成する工程とを含むことを特徴とする配線基板の
製造方法である。
According to the present invention, there is provided a wiring board comprising: an embedding recess formed on one surface of an insulating layer; a conductive layer embedded in the embedding recess; and a back surface of the insulating layer. A wiring substrate having a through hole reaching a buried conductive layer and a conductive conductive layer buried in the through hole. The method of manufacturing a wiring board according to the present invention includes the steps of forming a recess for embedding on the surface of the insulating layer,
A step of burying a conductive layer in the burying recess, a step of forming a through hole reaching the burying conductive layer from the back surface of the insulating layer, and a step of burying and forming a conductive layer in the through hole. A method for manufacturing a wiring board, comprising:

【0006】[0006]

【発明の実施の形態】本発明の請求項1記載の発明は、
絶縁層の一方の面に形成した埋め込み用凹部と、この埋
め込み用凹部に形成された埋め込み導電層と、絶縁層の
他方の面から前記埋め込み導電層に達する透孔と、この
透孔内に埋め込み形成された導通用導電層とを有するこ
とを特徴とする配線基板である。
BEST MODE FOR CARRYING OUT THE INVENTION
A buried recess formed on one surface of the insulating layer; a buried conductive layer formed in the buried recess; a through hole reaching the buried conductive layer from the other surface of the insulating layer; A wiring board comprising: a conductive layer formed for conduction.

【0007】本発明の請求項2記載の発明は、前記埋め
込み導電層が、めっきで形成されていることを特徴とす
る請求項1記載の配線基板である。
According to a second aspect of the present invention, there is provided the wiring board according to the first aspect, wherein the buried conductive layer is formed by plating.

【0008】本発明の請求項3記載の発明は、前記埋め
込み導電層が、無電解めっき法、または無電解めっき層
の上に電解めっき法で形成されていることを特徴とする
請求項1ないし2記載の配線基板である。
According to a third aspect of the present invention, the buried conductive layer is formed by an electroless plating method or an electrolytic plating method on the electroless plating layer. 2. The wiring board according to 2.

【0009】本発明の請求項4記載の発明は、前記埋め
込み導電層が、絶縁層の上面と略面一に形成されている
ことを特徴とする請求項1ないし3記載の配線基板であ
る。
The invention according to claim 4 of the present invention is the wiring board according to any one of claims 1 to 3, wherein the buried conductive layer is formed substantially flush with an upper surface of the insulating layer.

【0010】本発明の請求項5記載の発明は、前記埋め
込み導電層が、銅により形成されていることを特徴とす
る請求項1ないし4記載の配線基板である。
The invention according to claim 5 of the present invention is the wiring substrate according to any one of claims 1 to 4, wherein the buried conductive layer is formed of copper.

【0011】本発明の請求項6記載の発明は、前記絶縁
層が、全芳香族ポリエステル液晶ポリマフィルムである
ことを特徴とする請求項1ないし5記載の配線基板であ
る。
The invention according to claim 6 of the present invention is the wiring substrate according to any one of claims 1 to 5, wherein the insulating layer is a wholly aromatic polyester liquid crystal polymer film.

【0012】本発明の請求項7記載の発明は、前記埋め
込み用凹部内壁面が、粗面に形成されていることを特徴
とする請求項1ないし6記載の配線基板である。
The invention according to claim 7 of the present invention is the wiring board according to any one of claims 1 to 6, wherein the inner wall surface of the embedding recess is formed with a rough surface.

【0013】本発明の請求項8記載の発明は、前記導通
用導電層が、無電解めっき法、または無電解めっき層の
上に電解めっき法、または導電性ペーストの塗布のいず
れかの方法で形成されていることを特徴とする請求項1
ないし7記載の配線基板である。
The invention according to claim 8 of the present invention is characterized in that the conductive layer for conduction is formed by either an electroless plating method, an electrolytic plating method on the electroless plating layer, or a method of applying a conductive paste. 2. The semiconductor device according to claim 1, wherein:
8. The wiring board according to any one of items 7 to 7.

【0014】本発明の請求項9記載の発明は、絶縁層の
表面にフォトレジスト層を形成する工程と、フォトレジ
スト層から露出する絶縁層をエッチングして埋め込み用
凹部を形成する工程と、埋め込み用凹部に導電層を埋め
込み形成する工程と、前記絶縁層の裏面から前記埋め込
み導電層に達する透孔を形成する工程と、この透孔に導
通用導電層を形成する工程とを含むことを特徴とする配
線基板の製造方法である。
According to a ninth aspect of the present invention, there is provided a method for forming a photoresist layer on a surface of an insulating layer, etching the insulating layer exposed from the photoresist layer to form a recess for burying, Forming a conductive layer in the recess for use, forming a through hole reaching the buried conductive layer from the back surface of the insulating layer, and forming a conductive layer for conduction in the through hole. Is a method of manufacturing a wiring board.

【0015】本発明の請求項10記載の発明は、前記絶
縁層の表面に形成した埋め込み用凹部の内面をウェット
ブラスト法または液体ホーニング法で粗面化する工程
と、この粗面化された表面に無電解めっき法または無電
解めっき層の上に電解めっき法で導電層を形成する工程
とを含むことを特徴とする請求項9記載の配線基板の製
造方法である。
According to a tenth aspect of the present invention, there is provided a step of roughening the inner surface of the embedding recess formed on the surface of the insulating layer by a wet blast method or a liquid honing method, and the step of roughening the roughened surface. Forming a conductive layer by an electroless plating method or an electrolytic plating method on the electroless plating layer.

【0016】[0016]

【実施例】本発明の実施例について、以下、図面を参照
して説明する。図1は本発明の第1実施例の配線基板A
の縦断面図である。図1において、1は絶縁層で、例え
ば熱膨張係数が5〜20×10-6/℃、水蒸気透過率が
1g・20μ/m・day以下、吸水率が0.1%以
下、融点が260℃以上である厚さが25〜50μm程
度の樹脂フィルム、例えば全芳香族ポリエステル液晶ポ
リマフィルムが用いられる。全芳香族ポリエステル液晶
ポリマフィルムは、例えば、K社製のNP/CTで、熱
膨張係数が15〜20×10-6/℃、水蒸気透過率が
0.13g・20μ/m・day(40℃,90%R
H)、吸水率が0.04%(23℃,24H )、融点
が280℃(NPタイプ)および325℃(CTタイ
プ)の諸特性を有する。本発明では、絶縁層1として、
上記の全芳香族ポリエステル液晶ポリマフィルムを用い
れば、後述する各種の優れた特長があるが、それ以外
に、ポリエステル、エポキシ、ポリイミド等の可撓性を
有する樹脂フィルムを用いてもよい。2、3は絶縁層1
の表面に形成された埋め込み用凹部4、5に埋め込み形
成された、例えば銅等よりなる厚さが18μm程度の埋
め込み導電層である。ここで、埋め込み導電層2は独立
した回路配線となるものであり、3は絶縁層1の裏面側
との導通用のものである。両導電層2、3の上面は、絶
縁層1の上面と面一になっている。6は前記絶縁層1の
裏面から前記埋め込み導電層3に達する透孔7内に埋め
込み形成された導通用導電層である。以上が本発明の配
線基板Aの実施例である。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a wiring board A according to a first embodiment of the present invention.
FIG. In FIG. 1, reference numeral 1 denotes an insulating layer having, for example, a coefficient of thermal expansion of 5 to 20 × 10 −6 / ° C., a water vapor transmission rate of 1 g · 20 μ / m 2 · day or less, a water absorption rate of 0.1% or less, and a melting point of 1%. A resin film having a thickness of 260 ° C. or more and a thickness of about 25 to 50 μm, for example, a wholly aromatic polyester liquid crystal polymer film is used. The wholly aromatic polyester liquid crystal polymer film is, for example, NP / CT manufactured by K Company and has a coefficient of thermal expansion of 15 to 20 × 10 −6 / ° C. and a water vapor transmission rate of 0.13 g · 20 μ / m 2 · day (40). ℃, 90% R
H), having a water absorption of 0.04% (23 ° C., 24H 3), melting points of 280 ° C. (NP type) and 325 ° C. (CT type). In the present invention, as the insulating layer 1,
The use of the above-mentioned wholly aromatic polyester liquid crystal polymer film has various excellent features described later, but in addition, a flexible resin film such as polyester, epoxy, or polyimide may be used. 2 and 3 are insulating layers 1
Is a buried conductive layer made of, for example, copper and having a thickness of about 18 μm, which is buried in the burying recesses 4 and 5 formed on the surface of the substrate. Here, the buried conductive layer 2 is to be an independent circuit wiring, and 3 is for conduction with the back side of the insulating layer 1. The upper surfaces of both conductive layers 2 and 3 are flush with the upper surface of insulating layer 1. Reference numeral 6 denotes a conductive conductive layer buried in a through-hole 7 extending from the back surface of the insulating layer 1 to the buried conductive layer 3. The above is the embodiment of the wiring board A of the present invention.

【0017】図2は、本発明の配線基板Aの要部拡大縦
断面図である。すなわち、絶縁層1の表面に形成された
埋め込み用凹部4、5の内壁面4a、5aは、表面粗度
が0.1〜1.0μm程度、望ましくは0.5〜5.0
μm程度の粗面に形成されており、この粗面に無電解め
っき法による例えば銅等の金属薄層8、9が形成されて
いる。そして、この金属薄層8、9の上に銅等よりなる
埋め込み導電層2、3が形成されている。このような埋
め込み導電層2、3の構成であると、絶縁層1と埋め込
み導電層2、3とは底面および側面で固着されているの
で、図6に示す従来の底面のみで固着されている導電層
22、23に比較して、その固着強度は、著しく大きく
なる。しかも、絶縁層1の埋め込み用凹部4、5と金属
薄層8、9との固着強度は、前記粗面4a、5aによっ
て著しく大きくなり、したがって前記絶縁層1と埋め込
み導電層2、3とのそれぞれの界面での剥離は生じな
い。
FIG. 2 is an enlarged longitudinal sectional view of a main part of the wiring board A of the present invention. That is, the inner wall surfaces 4a, 5a of the embedding recesses 4, 5 formed on the surface of the insulating layer 1 have a surface roughness of about 0.1 to 1.0 [mu] m, preferably 0.5 to 5.0.
It is formed on a rough surface of about μm, and thin metal layers 8 and 9 such as copper are formed on the rough surface by electroless plating. The buried conductive layers 2 and 3 made of copper or the like are formed on the thin metal layers 8 and 9. In such a configuration of the buried conductive layers 2 and 3, since the insulating layer 1 and the buried conductive layers 2 and 3 are fixed on the bottom surface and side surfaces, they are fixed only on the conventional bottom surface shown in FIG. As compared with the conductive layers 22 and 23, the bonding strength is significantly higher. In addition, the bonding strength between the embedded recesses 4 and 5 of the insulating layer 1 and the thin metal layers 8 and 9 is significantly increased by the rough surfaces 4a and 5a. No delamination occurs at each interface.

【0018】また、図1、図2に示すように、埋め込み
導電層2、3の上面を絶縁層1の上面と面一に形成して
いるので、これらの埋め込み導電層2、3の上にフォト
レジスト層またはソルダーレジスト層(図示省略)を形
成した場合、フォトレジスト層またはソルダーレジスト
層に段差が生じないので、図6に示す従来の配線基板で
問題となった気泡が生じないばかりでなく、埋め込み導
電層2、3の上面肩部でフォトレジスト層またはソルダ
ーレジスト層が薄くなったり、埋め込み導電層2、3の
上面肩部が露出するといったことが皆無になり、これら
に起因する不都合は一切生じなくなるという特長があ
る。さらには、シート状のフォトレジスト層またはソル
ダーレジスト層を使用することが可能になり、これらの
形成工程が著しく容易になるばかりでなく、形成環境の
汚れもなくなる。。
As shown in FIGS. 1 and 2, the upper surfaces of the buried conductive layers 2 and 3 are formed flush with the upper surface of the insulating layer 1, so that In the case where a photoresist layer or a solder resist layer (not shown) is formed, no step is formed in the photoresist layer or the solder resist layer, so that not only bubbles which are problematic in the conventional wiring board shown in FIG. In addition, the photoresist layer or the solder resist layer is not thinned at the upper shoulders of the buried conductive layers 2 and 3, and the upper shoulders of the buried conductive layers 2 and 3 are not exposed. There is a feature that it does not occur at all. Further, it becomes possible to use a sheet-like photoresist layer or a solder resist layer, which not only greatly facilitates these forming steps but also eliminates contamination of the forming environment. .

【0019】次に、本発明の上記配線基板Aの製造方法
について説明する。図3(a)〜(j)は本発明の配線
基板Aの製造方法の工程ブロック図で、図4(a)〜
(f)および図5(g)〜(j)は前記各工程における
絶縁層等の状態を示す縦断面図である。以下、上記図3
(a)〜(j)、図4(a)〜(f)および図5(g)
〜(j)を用いて本発明の配線基板Aの製造方法につい
て説明する。まず、熱膨張係数が5〜20×10-6
℃、水蒸気透過率が1g・20μ/m・day以下、
吸水率が0.1%以下、融点が260℃以上である厚さ
が25〜50μm程度の全芳香族ポリエステル液晶ポリ
マフィルムからなる絶縁層1を用意する[図3(a)、
図4(a)]。この絶縁層1の表面は平滑であるため、
この表面に直接無電解めっき法で導電層2、3を形成す
ることはできない。次に、前記絶縁層1の表面に所定パ
ターンのフォトレジスト層11を形成する[図3
(b)、図4(b)]し、フォトレジスト層11で覆わ
れていない絶縁層1をドライまたはウェットエッチング
法でエッチングして、埋め込み用凹部4、5を形成する
[図3(c)、図4(c)]。次に、前記埋め込み用凹
部4、5の内面をウェットブラスト処理または液体ホー
ニング処理して、表面粗度が0.1〜10μm程度、好
ましくは0.5〜5.0μm程度の粗面4a、5aを形
成する[図3(d)、図4(d)]。このウェットブラ
スト処理または液体ホーニング処理は、例えば粒径が1
0〜300μm程度で硬度がヌープ硬度で1300〜2
500の範囲(またはモース硬度で7〜15の範囲)の
多角状の砥粒を用いて、ポンプ圧力1〜5kg/c
、砥粒と液体との比率は5〜40vol%程度の条
件で実施する。上記の粗面化した絶縁層1の埋め込み用
凹部4、5は、その粗面4a、5a化によって活性化さ
れているために、直接無電解めっきが可能である。その
ため、絶縁層1の埋め込み用凹部4、5の内面全面に例
えば無電解銅めっきを施して、金属薄層89を形成す
る。このとき、前記粗面化工程で、フォトレジスト層1
1の表面も粗面化され活性化されているので、このフォ
トレジスト層11の上にも金属薄層89が形成される
[図3(e)、図4(e)]。次に、フォトレジスト層
11を、その上の金属薄層89とともに除去する(リフ
トオフ)。すると、絶縁層1の埋め込み用凹部4、5の
内面、すなわち、底面および内壁面に金属薄層89が残
り、埋め込み用凹部4の内面には金属薄層8が形成さ
れ、埋め込み用凹部5の内面には金属薄層9が形成され
る。[図3(f)、図4(f)]。次に、この埋め込み
用凹部4、5に、無電解めっき法で、または前記金属薄
層8、9を利用して電解めっき法で、埋め込み導電層
2、3を形成する[図3(g)、図5(g)]、次に、
絶縁層1の裏面にフォトレジスト層12を形成し[図3
(h)、図5(h)]、フォトレジスト層12で覆われ
ていない絶縁層1をドライまたはウェットエッチングし
て、裏面から前記埋め込み導電層3の下面に達する透孔
7を形成する[図3(i)、図5(i)]。次に、フォ
トレジスト層12を除去して、または除去しないで、前
記透孔7に、無電解めっき法により、または無電解めっ
き層の上に電解めっき法により、導通用導電層6を形成
する[図3(j)、図5(j)]。なお、前記工程にお
いて、もしフォトレジスト層12を除去することなく導
通用導電層6を形成した場合は、この後、フォトレジス
ト層12を除去する。以上で、本発明の配線基板Aが製
作される。
Next, a method of manufacturing the wiring board A according to the present invention will be described. FIGS. 3A to 3J are process block diagrams of the method for manufacturing the wiring board A of the present invention, and FIGS.
(F) and FIGS. 5 (g) to (j) are longitudinal sectional views showing the state of the insulating layer and the like in each of the steps. Hereinafter, FIG.
(A)-(j), FIGS. 4 (a)-(f) and FIG. 5 (g)
The method of manufacturing the wiring board A of the present invention will be described with reference to (j). First, the coefficient of thermal expansion is 5-20 × 10 −6 /
° C, the water vapor transmission rate is 1 g · 20 μ / m 2 · day or less,
An insulating layer 1 made of a wholly aromatic polyester liquid crystal polymer film having a water absorption of 0.1% or less and a melting point of 260 ° C. or more and a thickness of about 25 to 50 μm is prepared [FIG.
FIG. 4 (a)]. Since the surface of the insulating layer 1 is smooth,
The conductive layers 2 and 3 cannot be directly formed on this surface by electroless plating. Next, a photoresist layer 11 having a predetermined pattern is formed on the surface of the insulating layer 1 [FIG.
(B), FIG. 4 (b)], the insulating layer 1 not covered with the photoresist layer 11 is etched by a dry or wet etching method to form recesses 4 and 5 for filling [FIG. 3 (c)]. 4 (c)]. Next, the inner surfaces of the embedding recesses 4 and 5 are subjected to wet blasting or liquid honing to obtain rough surfaces 4a and 5a having a surface roughness of about 0.1 to 10 μm, preferably about 0.5 to 5.0 μm. [FIG. 3 (d), FIG. 4 (d)]. In this wet blasting or liquid honing treatment, for example, when the particle size is 1
Hardness is 1300-2 in Knoop hardness at about 0-300 μm
Pump pressure of 1 to 5 kg / c using polygonal abrasive grains in the range of 500 (or in the range of 7 to 15 in Mohs hardness)
m 2 , the ratio between the abrasive grains and the liquid is about 5 to 40 vol%. Since the recessed recesses 4 and 5 of the roughened insulating layer 1 are activated by the roughened surfaces 4a and 5a, direct electroless plating is possible. Therefore, for example, electroless copper plating is applied to the entire inner surfaces of the embedding recesses 4 and 5 of the insulating layer 1 to form the thin metal layer 89. At this time, in the roughening step, the photoresist layer 1
Since the surface of 1 is also roughened and activated, a thin metal layer 89 is also formed on the photoresist layer 11 [FIGS. 3 (e) and 4 (e)]. Next, the photoresist layer 11 is removed together with the thin metal layer 89 thereon (lift-off). Then, the thin metal layer 89 remains on the inner surfaces of the embedding recesses 4 and 5 of the insulating layer 1, that is, the bottom surface and the inner wall surface, and the thin metal layer 8 is formed on the inner surface of the embedding recess 4. A thin metal layer 9 is formed on the inner surface. [FIG. 3 (f), FIG. 4 (f)]. Next, the buried conductive layers 2 and 3 are formed in the burying recesses 4 and 5 by an electroless plating method or an electrolytic plating method using the thin metal layers 8 and 9 (FIG. 3G). , FIG. 5 (g)], and then
A photoresist layer 12 is formed on the back surface of the insulating layer 1 [FIG.
(H), FIG. 5 (h)], the insulating layer 1 not covered with the photoresist layer 12 is dry- or wet-etched to form a through-hole 7 reaching from the back surface to the lower surface of the buried conductive layer 3 [FIG. 3 (i), FIG. 5 (i)]. Next, with or without removing the photoresist layer 12, the conductive layer 6 for conduction is formed in the through hole 7 by an electroless plating method or by an electrolytic plating method on the electroless plating layer. [FIG. 3 (j), FIG. 5 (j)]. In the above step, if the conductive layer 6 is formed without removing the photoresist layer 12, the photoresist layer 12 is removed thereafter. Thus, the wiring board A of the present invention is manufactured.

【0020】なお、上記実施例に示した全芳香族ポリエ
ステル液晶ポリマフィルムよりなる絶縁層1を用いる配
線基板Aによれば、絶縁層1の吸水率が0.04%(2
3℃,24H )と、従来のポリイミド樹脂フィルムの
吸水率2.9%(23℃,24H )に比較して約70
分の1であり、これに伴って、絶縁層1の埋め込み用凹
部4、5形成のためのエッチングや、埋め込み用凹部
4、5の内面の粗面化のためのウェットブラスト処理ま
たは液体ホーニング処理工程や、透孔7の形成工程等に
おける絶縁層1の吸湿寸法変化率は4×10-6/℃(R
H)と、従来のポリイミド樹脂フィルムの吸湿寸法変化
率22×10-6/℃(RH)と比較して約5分の1に低
減でき、回路配線パターンの変形等が生じない配線基板
Aが提供できるという特長がある。
According to the wiring board A using the insulating layer 1 made of the wholly aromatic polyester liquid crystal polymer film shown in the above embodiment, the water absorption of the insulating layer 1 is 0.04% (2
3 ° C., 24H) and about 70% of the water absorption of the conventional polyimide resin film of 2.9% (23 ° C., 24H).
Accordingly, etching for forming the concave portions 4 and 5 of the insulating layer 1 and wet blasting or liquid honing for roughening the inner surfaces of the concave portions 4 and 5 are accompanied. The rate of change in the moisture absorption of the insulating layer 1 in the process and the process of forming the through hole 7 is 4 × 10 −6 / ° C. (R
H) and the rate of change in moisture absorption dimension 22 × 10 −6 / ° C. (RH) of the conventional polyimide resin film can be reduced to about one-fifth, and the wiring board A that does not cause deformation of the circuit wiring pattern can be obtained. There is a feature that can be provided.

【0021】なお、上記実施例においては、前記[(図
3(e)、図4(e)]絶縁層1の埋め込み用凹部4、
5の内面を粗面化した後、無電解めっき法で無電解銅め
っき薄層89を形成する場合について説明したが、この
ような方法によれば、粗面化工程に引き続いて、無電解
めっき法で金属薄層89が形成できて便利であるが、も
し必要ならば、絶縁層1の埋め込み用凹部4、5の内面
を粗面化後、または粗面化することなく、スパッタ法で
金属薄層89を形成するようにしてもよい。
In the above embodiment, [(FIGS. 3 (e), 4 (e)]] shows the embedding recess 4 of the insulating layer 1;
5, the case where the electroless copper plating thin layer 89 is formed by the electroless plating method after roughening the inner surface of the electroless plating method is described. It is convenient to form the thin metal layer 89 by the sputtering method, but if necessary, after roughening or without roughening the inner surfaces of the embedding recesses 4 and 5 of the insulating layer 1, the metal is formed by sputtering. The thin layer 89 may be formed.

【0022】また、上記実施例においては、埋め込み用
凹部4,5のみを粗面化する場合について説明したが、
透孔7の内壁面も粗面化するようにしてもよい。
In the above embodiment, the case where only the embedding recesses 4 and 5 are roughened has been described.
The inner wall surface of the through hole 7 may be roughened.

【0023】さらに、上記実施例においては、埋め込み
用凹部4,5および透孔7の内壁面を垂直状のものとし
て図示しているが、テーパ状に形成してもよい。そのよ
うな場合、それぞれの内壁面の粗面化工程で、テーパを
利用して内壁面の粗面化が容易に行える特長がある。
Further, in the above embodiment, the inner wall surfaces of the embedding recesses 4 and 5 and the through hole 7 are shown as being vertical, but they may be formed in a tapered shape. In such a case, there is a feature that the inner wall surface can be easily roughened by utilizing the taper in each inner wall surface roughening step.

【0024】[0024]

【発明の効果】本発明は以上のように、絶縁層の一方の
面に埋め込み用凹部と、この埋め込み用凹部に形成され
た埋め込み導電層と、前記絶縁層の裏面から前記埋め込
み導電層に達する透孔と、この透孔内に埋め込み形成さ
れた導通用導電層とを有することを特徴とする配線基板
であるから、埋め込み導電層の上面を絶縁層の上面と面
一にすることができ、この埋め込み導電層の上にフォト
レジスト層やソルレジスト層を形成する場合に、埋め込
み導電層の上面肩部のフォトレジスト層やソルダーレジ
スト層が薄くなったり、埋め込み導電層の上面肩部が露
出することがなくなり、これらに起因する不都合を一掃
することができる。しかも、埋め込み導電層の上面を絶
縁層の上面と面一にすることができるから、シート状の
フォトレジスト層やソルダーレジスト層を用いることも
可能になる配線基板が提供できる。本発明はまた、絶縁
層の表面にフォトレジスト層を形成する工程と、フォト
レジスト層から露出する絶縁層をエッチングして埋め込
み用凹部を形成する工程と、埋め込み用凹部に埋め込み
導電層を形成する工程と、前記絶縁層の裏面から前記埋
め込み導電層に達する透孔を形成する工程と、この透孔
に導通用導電層を形成する工程とを含むことを特徴とす
る配線基板の製造方法であるから、前記各種の優れた特
長を有する配線基板を製造できる製造方法が提供でき
る。
As described above, according to the present invention, the buried recess on one surface of the insulating layer, the buried conductive layer formed in the buried recess, and the buried conductive layer reaching from the back surface of the insulating layer. Since the wiring board is characterized by having a through-hole and a conductive conductive layer buried in the through-hole, the upper surface of the buried conductive layer can be flush with the upper surface of the insulating layer, When a photoresist layer or a sol-resist layer is formed on the buried conductive layer, the photoresist layer or the solder resist layer at the upper shoulder of the buried conductive layer becomes thinner or the upper shoulder of the buried conductive layer is exposed. And the inconvenience caused by these can be eliminated. In addition, since the upper surface of the buried conductive layer can be flush with the upper surface of the insulating layer, a wiring board that can use a sheet-shaped photoresist layer or a solder resist layer can be provided. The present invention also provides a step of forming a photoresist layer on the surface of the insulating layer, a step of etching the insulating layer exposed from the photoresist layer to form a buried recess, and forming a buried conductive layer in the buried recess. A method of manufacturing a wiring board, comprising: a step of forming a through hole reaching the buried conductive layer from a back surface of the insulating layer; and a step of forming a conductive layer for conduction in the through hole. Accordingly, it is possible to provide a manufacturing method capable of manufacturing a wiring board having the above various excellent features.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の一実施例の配線基板Aの部分縦断面
FIG. 1 is a partial longitudinal sectional view of a wiring board A according to an embodiment of the present invention.

【図2】 本発明の一実施例の配線基板Aの要部拡大縦
断面図
FIG. 2 is an enlarged longitudinal sectional view of a main part of a wiring board A according to one embodiment of the present invention.

【図3】 図1の配線基板Aの製造方法について説明す
る工程ブロック図
FIG. 3 is a process block diagram illustrating a method for manufacturing the wiring board A of FIG. 1;

【図4】 図1の配線基板Aの製造方法について説明す
る一連の工程の内、前半の各工程における絶縁層等の状
態を示す縦断面図
FIG. 4 is a longitudinal sectional view showing a state of an insulating layer and the like in each of the first half of a series of steps for explaining a method of manufacturing the wiring board A of FIG. 1;

【図5】 図1の配線基板Aの製造方法について説明す
る一連の工程の内、後半の各工程における絶縁層等の状
態を示す縦断面図
FIG. 5 is a longitudinal sectional view showing a state of an insulating layer and the like in each of the latter half of a series of steps for explaining a method of manufacturing the wiring board A of FIG. 1;

【図6】 従来の配線基板の部分縦断面図FIG. 6 is a partial longitudinal sectional view of a conventional wiring board.

【符号の説明】[Explanation of symbols]

1 絶縁層 2、3 導電層(銅層) 4、5 埋め込み用凹部 4a、5a 埋め込み用凹部内面の粗面 6 導通用導電層 7 透孔 8、9 金属薄層 11、12 フォトレジスト層 89 金属薄層 REFERENCE SIGNS LIST 1 insulating layer 2, 3 conductive layer (copper layer) 4, 5 recess for embedding 4 a, 5 a rough surface of inner surface of recess for embedding 6 conductive layer for conduction 7 through hole 8, 9 thin metal layer 11, 12 photoresist layer 89 metal Thin layer

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】絶縁層の一方の面に形成した埋め込み用凹
部と、この埋め込み用凹部に形成された埋め込み導電層
と、絶縁層の他方の面から前記埋め込み導電層に達する
透孔と、この透孔内に埋め込み形成された導通用導電層
とを有することを特徴とする配線基板。
A buried recess formed on one surface of the insulating layer; a buried conductive layer formed in the buried recess; a through hole reaching the buried conductive layer from the other surface of the insulating layer; A wiring substrate, comprising: a conductive layer for conduction buried in a through hole.
【請求項2】前記埋め込み導電層が、めっきで形成され
ていることを特徴とする請求項1記載の配線基板。
2. The wiring board according to claim 1, wherein said buried conductive layer is formed by plating.
【請求項3】前記埋め込み導電層が、無電解めっき法、
または無電解めっき層の上に電解めっき法で形成されて
いることを特徴とする請求項1ないし2記載の配線基
板。
3. The buried conductive layer is formed by an electroless plating method,
3. The wiring board according to claim 1, wherein the wiring board is formed on the electroless plating layer by an electrolytic plating method.
【請求項4】前記埋め込み導電層が、絶縁層の上面と略
面一に形成されていることを特徴とする請求項1ないし
3記載の配線基板。
4. The wiring board according to claim 1, wherein the buried conductive layer is formed substantially flush with an upper surface of the insulating layer.
【請求項5】前記埋め込み導電層が、銅により形成され
ていることを特徴とする請求項1ないし4記載の配線基
板。
5. The wiring substrate according to claim 1, wherein said buried conductive layer is formed of copper.
【請求項6】前記絶縁層が、全芳香族ポリエステル液晶
ポリマフィルムであることを特徴とする請求項1ないし
5記載の配線基板。
6. The wiring board according to claim 1, wherein said insulating layer is a wholly aromatic polyester liquid crystal polymer film.
【請求項7】前記埋め込み用凹部内壁面が、粗面に形成
されていることを特徴とする請求項1ないし6記載の配
線基板。
7. The wiring board according to claim 1, wherein the inner wall surface of the recess for embedding is formed with a rough surface.
【請求項8】前記導通用導電層が、無電解めっき法、ま
たは無電解めっき層の上に電解めっき法、または導電性
ペーストの塗布のいずれかの方法で形成されていること
を特徴とする請求項1ないし7記載の配線基板。
8. The method according to claim 1, wherein the conductive layer for conduction is formed by an electroless plating method, an electrolytic plating method on the electroless plating layer, or a method of applying a conductive paste. The wiring board according to claim 1.
【請求項9】絶縁層の表面にフォトレジスト層を形成す
る工程と、フォトレジスト層から露出する絶縁層をエッ
チングして埋め込み用凹部を形成する工程と、埋め込み
用凹部に導電層を埋め込み形成する工程と、前記絶縁層
の裏面から前記埋め込み導電層に達する透孔を形成する
工程と、この透孔に導通用導電層を形成する工程とを含
むことを特徴とする配線基板の製造方法。
9. A step of forming a photoresist layer on the surface of the insulating layer, a step of etching the insulating layer exposed from the photoresist layer to form a recess for embedding, and embedding a conductive layer in the recess for embedding. A method of manufacturing a wiring board, comprising: a step of forming a through hole reaching the buried conductive layer from the back surface of the insulating layer; and a step of forming a conductive layer for conduction in the through hole.
【請求項10】前記絶縁層の表面に形成した埋め込み用
凹部の内面をウェットブラスト法または液体ホーニング
法で粗面化する工程と、この粗面化された表面に無電解
めっき法または無電解めっき層の上に電解めっき法で導
電層を形成する工程とを含むことを特徴とする請求項9
記載の配線基板の製造方法。
10. A step of roughening the inner surface of the embedding recess formed on the surface of the insulating layer by wet blasting or liquid honing, and electroless plating or electroless plating on the roughened surface. Forming a conductive layer on the layer by an electrolytic plating method.
The method for manufacturing the wiring board according to the above.
JP11037190A 1999-02-16 1999-02-16 Wiring board and its manufacturing method Pending JP2000236145A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11037190A JP2000236145A (en) 1999-02-16 1999-02-16 Wiring board and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11037190A JP2000236145A (en) 1999-02-16 1999-02-16 Wiring board and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2000236145A true JP2000236145A (en) 2000-08-29

Family

ID=12490667

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11037190A Pending JP2000236145A (en) 1999-02-16 1999-02-16 Wiring board and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2000236145A (en)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006100653A (en) * 2004-09-30 2006-04-13 Dainippon Printing Co Ltd Wiring board and manufacturing method thereof
JP2006332553A (en) * 2005-05-30 2006-12-07 Fujifilm Holdings Corp Method of manufacturing wiring substrate, discharge head, and image forming apparatus
JP2010080946A (en) * 2008-08-26 2010-04-08 Panasonic Electric Works Co Ltd Method of producing electric circuit, and electric circuit board obtained by the method
JP2011100796A (en) * 2009-11-04 2011-05-19 Panasonic Electric Works Co Ltd Circuit board
US8929092B2 (en) 2009-10-30 2015-01-06 Panasonic Corporation Circuit board, and semiconductor device having component mounted on circuit board
JP2015087655A (en) * 2013-10-31 2015-05-07 住友ベークライト株式会社 Optical waveguide, opto-electric hybrid substrate, and electronic apparatus
CN104902681A (en) * 2014-03-06 2015-09-09 矽创电子股份有限公司 Panel circuit
US9332642B2 (en) 2009-10-30 2016-05-03 Panasonic Corporation Circuit board

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006100653A (en) * 2004-09-30 2006-04-13 Dainippon Printing Co Ltd Wiring board and manufacturing method thereof
JP4504774B2 (en) * 2004-09-30 2010-07-14 大日本印刷株式会社 Wiring board manufacturing method
JP2006332553A (en) * 2005-05-30 2006-12-07 Fujifilm Holdings Corp Method of manufacturing wiring substrate, discharge head, and image forming apparatus
US7761980B2 (en) 2005-05-30 2010-07-27 Fujifilm Corporation Method of manufacturing a wiring substrate for ejection head
JP4644882B2 (en) * 2005-05-30 2011-03-09 富士フイルム株式会社 Wiring board manufacturing method, wiring board, discharge head, and image forming apparatus
JP2010080946A (en) * 2008-08-26 2010-04-08 Panasonic Electric Works Co Ltd Method of producing electric circuit, and electric circuit board obtained by the method
US8929092B2 (en) 2009-10-30 2015-01-06 Panasonic Corporation Circuit board, and semiconductor device having component mounted on circuit board
US9332642B2 (en) 2009-10-30 2016-05-03 Panasonic Corporation Circuit board
US9351402B2 (en) 2009-10-30 2016-05-24 Panasonic Corporation Circuit board, and semiconductor device having component mounted on circuit board
JP2011100796A (en) * 2009-11-04 2011-05-19 Panasonic Electric Works Co Ltd Circuit board
JP2015087655A (en) * 2013-10-31 2015-05-07 住友ベークライト株式会社 Optical waveguide, opto-electric hybrid substrate, and electronic apparatus
CN104902681A (en) * 2014-03-06 2015-09-09 矽创电子股份有限公司 Panel circuit

Similar Documents

Publication Publication Date Title
TWI275149B (en) Surface roughing method for embedded semiconductor chip structure
US6426011B1 (en) Method of making a printed circuit board
JP2007142403A (en) Printed board and manufacturing method of same
JP2003031925A (en) Structure with flush circuit feature and manufacturing method therefor
JP2012109526A (en) Printed circuit board and manufacturing method for the same
JP2008258520A (en) Method of manufacturing wiring substrate, and wiring substrate
US6977349B2 (en) Method for manufacturing wiring circuit boards with bumps and method for forming bumps
JP2000236145A (en) Wiring board and its manufacturing method
JP2002076578A (en) Printed wiring board and manufacturing method therefor
JPH10125818A (en) Substrate for semiconductor device, semiconductor device and manufacture thereof
JP2006041029A (en) Wiring substrate, manufacturing method thereof, and electronic device
JP4480548B2 (en) Double-sided circuit board and manufacturing method thereof
JP2005039233A (en) Substrate having via hole and its producing process
JP2000332387A (en) Manufacture of printed wiring board
JP3674662B2 (en) Wiring board manufacturing method
JP2002009202A (en) Manufacturing method for low-dielectric constant resin insulating layer, and manufacturing method for circuit board using the insulating layer as well as manufacturing method for thin-film multilayer circuit using the insulating layer
JP2001068856A (en) Insulation resin sheet and its manufacture
JP2010141164A (en) Method of manufacturing multilayer wiring board
JP2005045187A (en) Circuit board, method for manufacturing the same, and multi-layered circuit board
KR20090062709A (en) Embedded chip printed circuit board and method of fabricating the same
JP2001156453A (en) Forming method for embedded via at printed wiring board
KR100762758B1 (en) Electro component embedded PCB and manufacturing method thereof
JP2004087656A (en) Method for manufacturing printed wiring board
JP2000049440A (en) Manufacture of printed wiring multilayer board
JP2005150448A (en) Circuit substrate and its manufacturing method

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees