JP2000235063A - フェーズロックループ回路の遅延故障検出装置及び方法 - Google Patents
フェーズロックループ回路の遅延故障検出装置及び方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 81
- 230000010355 oscillation Effects 0.000 claims abstract description 32
- 238000012360 testing method Methods 0.000 claims description 80
- 230000007704 transition Effects 0.000 claims description 27
- 238000005259 measurement Methods 0.000 claims description 14
- 238000004458 analytical method Methods 0.000 claims description 12
- 230000008859 change Effects 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 38
- 238000001228 spectrum Methods 0.000 description 12
- 238000004088 simulation Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 6
- 230000001052 transient effect Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 238000010998 test method Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 235000013599 spices Nutrition 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000012886 linear function Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000001235 sensitizing effect Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 フェーズロックループ回路の遅延故障を検出
する方法及び装置を提供する。 【解決手段】 被試験フェーズロックループ回路に基準
クロック信号として周波数インパルスを印加し、被試験
フェーズロックループ回路から出力される信号の波形を
解析信号に変換し、その瞬時位相を推定する。推定され
た瞬時位相からリニア位相を推定し、かつこの推定され
たリニア位相を上記推定された瞬時位相から除去して上
記瞬時位相の変動項を求める。この瞬時位相の変動項か
ら遅延時間を測定する。そして、上記フェーズロックル
ープ回路がある発振周波数状態に滞在している時間間隔
と遅延故障が存在しないフェーズロックループ回路のあ
る発振周波数状態に滞在している時間間隔とを比較する
ことにより遅延故障を検出する。
する方法及び装置を提供する。 【解決手段】 被試験フェーズロックループ回路に基準
クロック信号として周波数インパルスを印加し、被試験
フェーズロックループ回路から出力される信号の波形を
解析信号に変換し、その瞬時位相を推定する。推定され
た瞬時位相からリニア位相を推定し、かつこの推定され
たリニア位相を上記推定された瞬時位相から除去して上
記瞬時位相の変動項を求める。この瞬時位相の変動項か
ら遅延時間を測定する。そして、上記フェーズロックル
ープ回路がある発振周波数状態に滞在している時間間隔
と遅延故障が存在しないフェーズロックループ回路のあ
る発振周波数状態に滞在している時間間隔とを比較する
ことにより遅延故障を検出する。
Description
【０００１】
【発明の属する技術分野】この発明は、フェーズロック
ループ（phase-locked loop）回路の遅延故障を検出す
る装置及び方法に関し、特に、ＶＬＳＩ（very large s
cale integratedcircuit）チップに形成されたフェーズ
ロックループ（以下、ＰＬＬと称す）回路の遅延故障を
検出するのに好適な遅延故障検出装置及び方法に関す
る。
ループ（phase-locked loop）回路の遅延故障を検出す
る装置及び方法に関し、特に、ＶＬＳＩ（very large s
cale integratedcircuit）チップに形成されたフェーズ
ロックループ（以下、ＰＬＬと称す）回路の遅延故障を
検出するのに好適な遅延故障検出装置及び方法に関す
る。
【０００２】
【従来の技術】同期システムは、クロック・エッジのタ
イミングを共有することにより協調動作する。この共有
エッジのタイミングが高い精度で制御されていればいる
程、同期システムはより高い周波数で動作できる。同期
システムの一例を図１に示す。このシステムは複数の
（この例では２つの）ＶＬＳＩチップ１１、１２が１つ
のボード（図示せず）上に実装されている構成を有す
る。基準クロックφは、ボード上の高精度発振器（例え
ば、クリスタル・クロック発生器）１３から各ＶＬＳＩ
チップ１１、１２へ供給される。これらＶＬＳＩチップ
上のＰＬＬ回路１４及び１５は、図２に示すように、外
部から与えられる基準クロックφにチップ内部で発生さ
れたクロックφ11、φ12及びφ21、φ22を同期させ、こ
れらクロックをサブシステム１６及び１７内へ送る。
（例えば、文献ｄ１参照）。
イミングを共有することにより協調動作する。この共有
エッジのタイミングが高い精度で制御されていればいる
程、同期システムはより高い周波数で動作できる。同期
システムの一例を図１に示す。このシステムは複数の
（この例では２つの）ＶＬＳＩチップ１１、１２が１つ
のボード（図示せず）上に実装されている構成を有す
る。基準クロックφは、ボード上の高精度発振器（例え
ば、クリスタル・クロック発生器）１３から各ＶＬＳＩ
チップ１１、１２へ供給される。これらＶＬＳＩチップ
上のＰＬＬ回路１４及び１５は、図２に示すように、外
部から与えられる基準クロックφにチップ内部で発生さ
れたクロックφ11、φ12及びφ21、φ22を同期させ、こ
れらクロックをサブシステム１６及び１７内へ送る。
（例えば、文献ｄ１参照）。
【０００３】このように内部クロックのエッジを基準ク
ロックのエッジに同期させることにより、異なるチップ
間で自由にデータをやり取りすることができる。ＰＬＬ
回路１４及び１５は、電圧制御発振器（voltage-contro
lled oscillator）（以下、ＶＣＯと称す）の発振波形
の周波数と位相を、入力された基準クロックφの周波数
と位相に一致させることにより、クロック・スキュー
（clock skew）を最小にし、システムの高速動作を確実
にする役割を担っている。
ロックのエッジに同期させることにより、異なるチップ
間で自由にデータをやり取りすることができる。ＰＬＬ
回路１４及び１５は、電圧制御発振器（voltage-contro
lled oscillator）（以下、ＶＣＯと称す）の発振波形
の周波数と位相を、入力された基準クロックφの周波数
と位相に一致させることにより、クロック・スキュー
（clock skew）を最小にし、システムの高速動作を確実
にする役割を担っている。
【０００４】良く知られているように、マイクロコンピ
ュータではクロック信号の最悪の瞬時値（ピークジッタ
など）が動作周波数を決めてしまう。従って、マイクロ
コンピュータにおいては、過渡的なクロック・スキュー
として現われるそのような遅延故障（delay fault）を
テストによって確実に検出しておく必要がある。次に、
ＰＬＬ回路における遅延故障がシステムに与える影響に
ついて考察する。図３にＰＬＬ回路の一例を示す。この
ＰＬＬ回路は位相周波数検出器２１と、チャージポンプ
回路２２と、ループフィルタ２３と、ＶＣＯ２４と、ク
ロックデコード及びバッファ回路２５とより構成されて
いる。今、位相周波数検出器２１の基準クロック入力端
に遅延故障ＤＦ１が存在すると仮定する。図４に示すよ
うに、ＰＬＬ回路の位相周波数検出器２１の基準クロッ
ク入力端に印加された基準クロックφREF（実線のパル
ス）は、入力端の遅延故障ＤＦ１により、一定時間遅延
されたスキュークロックφ（点線のパルス）となり、次
段のチャージポンプ回路２２に入力される。ＰＬＬ回路
は、内部クロックφ1（実線のパルス）のエッジを上記
一定時間遅延された点線のクロックφのエッジに同期さ
せる。その結果、遅延故障ＤＦ１に対応してクロック・
スキューが生じる。その上、基準クロック入力端で生じ
た偏差であるこのクロック・スキューはＰＬＬ回路では
補償されず、一定値のまま継続する。この結果、大きな
定常偏差が残っているように見える。
ュータではクロック信号の最悪の瞬時値（ピークジッタ
など）が動作周波数を決めてしまう。従って、マイクロ
コンピュータにおいては、過渡的なクロック・スキュー
として現われるそのような遅延故障（delay fault）を
テストによって確実に検出しておく必要がある。次に、
ＰＬＬ回路における遅延故障がシステムに与える影響に
ついて考察する。図３にＰＬＬ回路の一例を示す。この
ＰＬＬ回路は位相周波数検出器２１と、チャージポンプ
回路２２と、ループフィルタ２３と、ＶＣＯ２４と、ク
ロックデコード及びバッファ回路２５とより構成されて
いる。今、位相周波数検出器２１の基準クロック入力端
に遅延故障ＤＦ１が存在すると仮定する。図４に示すよ
うに、ＰＬＬ回路の位相周波数検出器２１の基準クロッ
ク入力端に印加された基準クロックφREF（実線のパル
ス）は、入力端の遅延故障ＤＦ１により、一定時間遅延
されたスキュークロックφ（点線のパルス）となり、次
段のチャージポンプ回路２２に入力される。ＰＬＬ回路
は、内部クロックφ1（実線のパルス）のエッジを上記
一定時間遅延された点線のクロックφのエッジに同期さ
せる。その結果、遅延故障ＤＦ１に対応してクロック・
スキューが生じる。その上、基準クロック入力端で生じ
た偏差であるこのクロック・スキューはＰＬＬ回路では
補償されず、一定値のまま継続する。この結果、大きな
定常偏差が残っているように見える。
【０００５】この遅延故障ＤＦ１は、ＰＬＬ回路の内部
ブロック（内部構成素子）の故障ではないため、ＰＬＬ
回路は同期状態になる。従って、ＰＬＬ回路の内部ブロ
ックをテストしても、基準クロック入力端の遅延故障を
検出することは困難である。しかしながら、このタイプ
の遅延故障は、外部の基準クロックφREFと内部のクロ
ックφ1とを比較することにより簡単に検出され得る。
次に、図５に示すように、チャージポンプ回路２２のア
ップ（Ｕｐ）信号入力端に遅延故障ＤＦ２が存在すると
仮定する。この遅延故障ＤＦ２のため、チャージポンプ
回路２２は位相周波数検出器２１から入力されたＵｐ信
号をアナログ信号へ変換して出力するタイミングが遅れ
る。さらに、このアナログ信号の遅延はＶＣＯ２４の発
振波形のタイミングの遅延となる。次のステップで、位
相周波数検出器２１が基準クロックφREF のエッジとＰ
ＬＬ回路の内部クロックφ1 のエッジとを比較し、２つ
のクロックの立ち上がりエッジの時間間隔を位相誤差信
号とし、ＶＣＯ２４の発振波形のタイミングを制御す
る。この帰還制御は、両クロックの立ち上がりエッジが
一致するまで行なわれる。従って、この遅延故障ＤＦ２
は状態遷移と同時に現われ、フィードバックにより補償
されてしまう。状態遷移のときに遅延時間は最大値を取
る。よって、図６に示すように、クロック・スキューは
状態遷移の直後に最大となり、上述したように、ＰＬＬ
回路はフィードバック系であるため、多数の引き続くサ
イクルでゼロに減じる。このようにして過渡スキューは
生じる。スキューが生じるタイミングが限定されるた
め、テストにより検出することは困難である。
ブロック（内部構成素子）の故障ではないため、ＰＬＬ
回路は同期状態になる。従って、ＰＬＬ回路の内部ブロ
ックをテストしても、基準クロック入力端の遅延故障を
検出することは困難である。しかしながら、このタイプ
の遅延故障は、外部の基準クロックφREFと内部のクロ
ックφ1とを比較することにより簡単に検出され得る。
次に、図５に示すように、チャージポンプ回路２２のア
ップ（Ｕｐ）信号入力端に遅延故障ＤＦ２が存在すると
仮定する。この遅延故障ＤＦ２のため、チャージポンプ
回路２２は位相周波数検出器２１から入力されたＵｐ信
号をアナログ信号へ変換して出力するタイミングが遅れ
る。さらに、このアナログ信号の遅延はＶＣＯ２４の発
振波形のタイミングの遅延となる。次のステップで、位
相周波数検出器２１が基準クロックφREF のエッジとＰ
ＬＬ回路の内部クロックφ1 のエッジとを比較し、２つ
のクロックの立ち上がりエッジの時間間隔を位相誤差信
号とし、ＶＣＯ２４の発振波形のタイミングを制御す
る。この帰還制御は、両クロックの立ち上がりエッジが
一致するまで行なわれる。従って、この遅延故障ＤＦ２
は状態遷移と同時に現われ、フィードバックにより補償
されてしまう。状態遷移のときに遅延時間は最大値を取
る。よって、図６に示すように、クロック・スキューは
状態遷移の直後に最大となり、上述したように、ＰＬＬ
回路はフィードバック系であるため、多数の引き続くサ
イクルでゼロに減じる。このようにして過渡スキューは
生じる。スキューが生じるタイミングが限定されるた
め、テストにより検出することは困難である。
【０００６】このように、位相周波数検出器２１の基準
クロック入力端に遅延故障ＤＦ１が存在すると、一定時
間間隔のクロック・スキューが生じる。このクロック・
スキューはＰＬＬ回路により補償されない。一方、チャ
ージポンプ回路２２のＵｐ信号入力端に遅延故障ＤＦ２
が存在すると、図７に示す状態遷移に対応して過渡的な
大きなクロック・スキューが現われる。この過遅延故障
ＤＦ２に起因する過渡的なクロック・スキューはＰＬＬ
回路により補償され、ゼロに近づく。ＰＬＬ回路の他の
ブロック（ループフィルタ２３の入力端、ＶＣＯ２４の
入力端）の遅延故障は全て、チャージポンプ回路２２の
入力端の遅延故障へマッピングすることができる。
クロック入力端に遅延故障ＤＦ１が存在すると、一定時
間間隔のクロック・スキューが生じる。このクロック・
スキューはＰＬＬ回路により補償されない。一方、チャ
ージポンプ回路２２のＵｐ信号入力端に遅延故障ＤＦ２
が存在すると、図７に示す状態遷移に対応して過渡的な
大きなクロック・スキューが現われる。この過遅延故障
ＤＦ２に起因する過渡的なクロック・スキューはＰＬＬ
回路により補償され、ゼロに近づく。ＰＬＬ回路の他の
ブロック（ループフィルタ２３の入力端、ＶＣＯ２４の
入力端）の遅延故障は全て、チャージポンプ回路２２の
入力端の遅延故障へマッピングすることができる。
【０００７】従来より縮退故障テスト（例えば、文献ｄ
２を参照）は、ＶＬＳＩチップの検証テストや製造テス
トに最も広く利用されている。まず、この縮退故障テス
ト（stuck fault testing）について簡単に説明する。
故障モデルは物理的欠陥を抽象化したものである。故障
モデルを用いると、欠陥のある回路の動作をコンピュー
タを用いて簡単にシミュレーションできる。例えば、Ｃ
ＭＯＳ（complementary metal-oxide semiconductor）
インバータの出力が論理値“１”を取り続ける状態は、
インバータの出力に１縮退故障（stuck-at 1 fault）が
存在しているモデルを用いれば説明できる。原因として
は、インバータの出力と電源電圧ラインＶDD が短絡し
てしまう欠陥や、ｎＭＯＳ（n-channel metal-oxide se
miconductor）のドレインが開放してしまう物理的欠陥
が考えられる。
２を参照）は、ＶＬＳＩチップの検証テストや製造テス
トに最も広く利用されている。まず、この縮退故障テス
ト（stuck fault testing）について簡単に説明する。
故障モデルは物理的欠陥を抽象化したものである。故障
モデルを用いると、欠陥のある回路の動作をコンピュー
タを用いて簡単にシミュレーションできる。例えば、Ｃ
ＭＯＳ（complementary metal-oxide semiconductor）
インバータの出力が論理値“１”を取り続ける状態は、
インバータの出力に１縮退故障（stuck-at 1 fault）が
存在しているモデルを用いれば説明できる。原因として
は、インバータの出力と電源電圧ラインＶDD が短絡し
てしまう欠陥や、ｎＭＯＳ（n-channel metal-oxide se
miconductor）のドレインが開放してしまう物理的欠陥
が考えられる。
【０００８】テストは、被試験回路の主入力にテストパ
ターンを印加し、この被試験回路の主出力に現われる回
路の応答パターンを観測し、この応答パターンを正常動
作時の期待値パターンと比較して回路が故障しているか
否かを調べる。図８に、縮退故障のないナンドゲートＮ
Ｄ１と０縮退故障（ｓ‐ａ‐０）のあるナンドゲートＮ
Ｄ２との組み合わせ回路を示す。両ナンドゲートＮＤ
１、ＮＤ２の出力はオアゲートＯＲ１を通じて主出力と
して取り出される。
ターンを印加し、この被試験回路の主出力に現われる回
路の応答パターンを観測し、この応答パターンを正常動
作時の期待値パターンと比較して回路が故障しているか
否かを調べる。図８に、縮退故障のないナンドゲートＮ
Ｄ１と０縮退故障（ｓ‐ａ‐０）のあるナンドゲートＮ
Ｄ２との組み合わせ回路を示す。両ナンドゲートＮＤ
１、ＮＤ２の出力はオアゲートＯＲ１を通じて主出力と
して取り出される。
【０００９】この組み合わせ回路の０縮退故障を検出で
きるテストパターンは“１１０”である。つまり、図示
するように組み合わせ回路の主入力にテストパターン
“１１０”を印加することである。何故ならば、テスト
パターン“１１０”をこの回路の主入力に印加した場合
に、０縮退故障がないときのこの組み合わせ回路の主出
力は“１”であり、０縮退故障があるときの主出力は
“０”となるから、テストパターン“１１０”をこの組
み合わせ回路に印加すると、故障があるか否かを識別す
ることが可能になるからである。さらに注意深くテスト
パターンの値を調べると、このテストパターンは、０縮
退故障個所が逆の論理値“１”を取るように生成されて
いることが分かる。
きるテストパターンは“１１０”である。つまり、図示
するように組み合わせ回路の主入力にテストパターン
“１１０”を印加することである。何故ならば、テスト
パターン“１１０”をこの回路の主入力に印加した場合
に、０縮退故障がないときのこの組み合わせ回路の主出
力は“１”であり、０縮退故障があるときの主出力は
“０”となるから、テストパターン“１１０”をこの組
み合わせ回路に印加すると、故障があるか否かを識別す
ることが可能になるからである。さらに注意深くテスト
パターンの値を調べると、このテストパターンは、０縮
退故障個所が逆の論理値“１”を取るように生成されて
いることが分かる。
【００１０】プロセス技術の急速な発展により集積回路
（ＩＣ）の超微細化が進み、その結果、信号が信号線を
伝わるときの信号線遅延の方が、信号がゲート素子を伝
わるときのゲート遅延よりも重要になっている。この結
果、遅延故障テストがマイクロプロセッサのテストに適
用され始めている（例えば、文献ｄ３を参照）。次に、
従来の遅延故障テスト法について簡単に説明する（例え
ば、文献ｄ４を参照）。
（ＩＣ）の超微細化が進み、その結果、信号が信号線を
伝わるときの信号線遅延の方が、信号がゲート素子を伝
わるときのゲート遅延よりも重要になっている。この結
果、遅延故障テストがマイクロプロセッサのテストに適
用され始めている（例えば、文献ｄ３を参照）。次に、
従来の遅延故障テスト法について簡単に説明する（例え
ば、文献ｄ４を参照）。
【００１１】遅延故障に対して２つの故障モデルが提案
されている。１つはゲート遅延故障であり、他方はパス
（path）遅延故障である。回路のあるゲートを通過する
信号の伝播時間が特定の最悪の伝播遅延値を超える場合
に、この回路はゲート遅延故障を有すると呼ばれる。同
様に、回路のある信号パスを伝播する信号の時間が特定
の最悪の伝播遅延値を超える場合に、この回路はパス遅
延故障を有すると呼ばれる。
されている。１つはゲート遅延故障であり、他方はパス
（path）遅延故障である。回路のあるゲートを通過する
信号の伝播時間が特定の最悪の伝播遅延値を超える場合
に、この回路はゲート遅延故障を有すると呼ばれる。同
様に、回路のある信号パスを伝播する信号の時間が特定
の最悪の伝播遅延値を超える場合に、この回路はパス遅
延故障を有すると呼ばれる。
【００１２】遅延故障テストには２つのパターンによる
テストを必要とする。図９に遅延故障テストの一例を示
す。図示の被試験回路は第１、第２、第３の３つのナン
ドゲートＮＤ１、ＮＤ２、ＮＤ３を備え、第１及び第２
の２つのナンドゲートＮＤ１及びＮＤ２の出力が第３の
ナンドゲートＮＤ３に入力されるように接続されている
組み合わせ回路である。最初は、遅いクロックを用いて
初期化パターンＶ1 をこの被試験回路の主入力に印加す
る。この例の初期化パターンＶ1 は“１１１１”であ
る。遅いクロックを用いるのは、そのサイクルの時間が
回路の全ての遷移を安定にするのに十分に長い場合に、
遅延故障が状態遷移に影響しないようにするためであ
る。被試験回路が初期化状態へなった後、高速クロック
を用いてテストパターンＶ2 を被試験回路の主入力に印
加する。この例のＶ2 は“０１０１”である。その結
果、図９の図面上で見て、第１及び第２のナンドゲート
ＮＤ１及びＮＤ２に対するそれぞれ２本の入力リード線
のうちの上側の信号線（Ｖ2 の“０”が入力される入力
リード線）、及び第１及び第２のナンドゲートＮＤ１及
びＮＤ２の出力から第３のナンドゲートＮＤ３の入力に
至る信号線が活性化され、テストパターンＶ2 に対応す
るパルスがこれら信号線を伝播し、伝播遅延時間に対応
してパルスが被試験回路の主出力（第３のナンドゲート
ＮＤ３の出力）に現われる。この出力された最終値は高
速クロックに同期した出力ラッチに取り込まれる。ラッ
チした値は、被試験回路に遅延故障が存在するか否かを
判定するのに用いられる。通常、システムクロックが高
速クロックとして用いられる。図１０は上述の遅延故障
テストの概念を表わす。被試験回路（組み合わせ回路）
３０の前段及び後段に入力ラッチ３１及び出力ラッチ３
２が接続されている。
テストを必要とする。図９に遅延故障テストの一例を示
す。図示の被試験回路は第１、第２、第３の３つのナン
ドゲートＮＤ１、ＮＤ２、ＮＤ３を備え、第１及び第２
の２つのナンドゲートＮＤ１及びＮＤ２の出力が第３の
ナンドゲートＮＤ３に入力されるように接続されている
組み合わせ回路である。最初は、遅いクロックを用いて
初期化パターンＶ1 をこの被試験回路の主入力に印加す
る。この例の初期化パターンＶ1 は“１１１１”であ
る。遅いクロックを用いるのは、そのサイクルの時間が
回路の全ての遷移を安定にするのに十分に長い場合に、
遅延故障が状態遷移に影響しないようにするためであ
る。被試験回路が初期化状態へなった後、高速クロック
を用いてテストパターンＶ2 を被試験回路の主入力に印
加する。この例のＶ2 は“０１０１”である。その結
果、図９の図面上で見て、第１及び第２のナンドゲート
ＮＤ１及びＮＤ２に対するそれぞれ２本の入力リード線
のうちの上側の信号線（Ｖ2 の“０”が入力される入力
リード線）、及び第１及び第２のナンドゲートＮＤ１及
びＮＤ２の出力から第３のナンドゲートＮＤ３の入力に
至る信号線が活性化され、テストパターンＶ2 に対応す
るパルスがこれら信号線を伝播し、伝播遅延時間に対応
してパルスが被試験回路の主出力（第３のナンドゲート
ＮＤ３の出力）に現われる。この出力された最終値は高
速クロックに同期した出力ラッチに取り込まれる。ラッ
チした値は、被試験回路に遅延故障が存在するか否かを
判定するのに用いられる。通常、システムクロックが高
速クロックとして用いられる。図１０は上述の遅延故障
テストの概念を表わす。被試験回路（組み合わせ回路）
３０の前段及び後段に入力ラッチ３１及び出力ラッチ３
２が接続されている。
【００１３】
【発明が解決しようとする課題】遅延故障テストのため
のテストパターンを生成することは非常に困難である。
何故ならば、回路の遅延時間及びこの回路に存在する他
の全ての遅延故障とは独立に、目的の遅延故障を検出す
るためには、次の条件が満たされなければならないから
である。即ち、「活性化された被試験ラインを伝わるオ
ンパス（on-path）の入力パルス」と「この被試験ライ
ンへ合流する枝の入力ラインを伝わるオフパス（off-pa
th）のセンシタイジング入力パルス」はそれぞれグリッ
チ（glitch）を生じてはいけない（例えば、文献ｄ５を
参照）。このため、従来の遅延故障テスト法は少数の信
号線に対してのみテストパターンを発生しており、従っ
て、回路に存在する限られた数の遅延故障を検出するこ
としかできなかった。
のテストパターンを生成することは非常に困難である。
何故ならば、回路の遅延時間及びこの回路に存在する他
の全ての遅延故障とは独立に、目的の遅延故障を検出す
るためには、次の条件が満たされなければならないから
である。即ち、「活性化された被試験ラインを伝わるオ
ンパス（on-path）の入力パルス」と「この被試験ライ
ンへ合流する枝の入力ラインを伝わるオフパス（off-pa
th）のセンシタイジング入力パルス」はそれぞれグリッ
チ（glitch）を生じてはいけない（例えば、文献ｄ５を
参照）。このため、従来の遅延故障テスト法は少数の信
号線に対してのみテストパターンを発生しており、従っ
て、回路に存在する限られた数の遅延故障を検出するこ
としかできなかった。
【００１４】ＶＬＳＩ回路の超大規模化及び複雑化に伴
い、基準クロックのエッジにチップ内部のすべてのクロ
ックエッジを合致させて、最小のスキューでクロック信
号を分配することはより困難になっている。このため、
例えばＨ木（H-tree）と呼ばれるアルゴリズムが、クロ
ック信号分配ネットワーク（クロックを分配する配線）
のレイアウト設計に導入されている。このＨ木と呼ばれ
る曲線は、図１１に示すHilbert（ヒルベルト）曲線で
ある（例えば、文献ｄ６参照）。Ｈ木では、各葉ノード
に接続されるセルは全て、クロックドライバから等距離
となるため、クロック・スキューは理論的にはゼロにな
る。さらに、Hilbert曲線は自己相似であり、脳の構造
（３次元の配線レイアウト）を構築することも可能であ
る（例えば、文献ｄ７を参照）。また、Hilbert曲線は
再帰アルゴリズムを用いて容易に生成することができ
る。３次元のクロック分配ネットワーク等へのHilbert
曲線の応用などは、興味深い研究分野である。
い、基準クロックのエッジにチップ内部のすべてのクロ
ックエッジを合致させて、最小のスキューでクロック信
号を分配することはより困難になっている。このため、
例えばＨ木（H-tree）と呼ばれるアルゴリズムが、クロ
ック信号分配ネットワーク（クロックを分配する配線）
のレイアウト設計に導入されている。このＨ木と呼ばれ
る曲線は、図１１に示すHilbert（ヒルベルト）曲線で
ある（例えば、文献ｄ６参照）。Ｈ木では、各葉ノード
に接続されるセルは全て、クロックドライバから等距離
となるため、クロック・スキューは理論的にはゼロにな
る。さらに、Hilbert曲線は自己相似であり、脳の構造
（３次元の配線レイアウト）を構築することも可能であ
る（例えば、文献ｄ７を参照）。また、Hilbert曲線は
再帰アルゴリズムを用いて容易に生成することができ
る。３次元のクロック分配ネットワーク等へのHilbert
曲線の応用などは、興味深い研究分野である。
【００１５】ＶＬＳＩ回路の高速化に伴い、クロック分
配ネットワークを動作スピードでテストすることも、よ
り重要になってきている。しかし、従来の遅延故障テス
ト法は、クロック分配ネットワークを効率的にテストす
るのには適していない。図１２に示すように、上述した
従来の遅延故障テスト法を用いてＰＬＬ回路４０内の遅
延故障をテストすることは、次の理由から困難である。
まず、（ｉ）テストのためにＰＬＬ回路４０の内部にラ
ッチを挿入すると、ＰＬＬ回路４０の内部クロックに余
分のスキューが与えられてしまう。その結果、目標とす
る動作速度を低下させる性能の劣化が避けられない。次
に、（ii）ＰＬＬ回路の内部クロックをラッチするため
には、より高速なクロックを必要とする。即ち、自己矛
盾となってしまう。
配ネットワークを動作スピードでテストすることも、よ
り重要になってきている。しかし、従来の遅延故障テス
ト法は、クロック分配ネットワークを効率的にテストす
るのには適していない。図１２に示すように、上述した
従来の遅延故障テスト法を用いてＰＬＬ回路４０内の遅
延故障をテストすることは、次の理由から困難である。
まず、（ｉ）テストのためにＰＬＬ回路４０の内部にラ
ッチを挿入すると、ＰＬＬ回路４０の内部クロックに余
分のスキューが与えられてしまう。その結果、目標とす
る動作速度を低下させる性能の劣化が避けられない。次
に、（ii）ＰＬＬ回路の内部クロックをラッチするため
には、より高速なクロックを必要とする。即ち、自己矛
盾となってしまう。
【００１６】この発明の目的は、解析信号の瞬時位相の
傾きを利用したフェーズロックループ回路の遅延故障検
出方法及び装置を提供することである。
傾きを利用したフェーズロックループ回路の遅延故障検
出方法及び装置を提供することである。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に、この発明の第１の形態においては、周波数インパル
スをフェーズロックループ回路に印加して状態遷移を行
わせる段階と、上記フェーズロックループ回路から出力
される信号からその瞬時位相を推定する段階と、上記瞬
時位相の変動項から上記ェーズロックループ回路がある
発振周波数状態に滞在している時間間隔を測定する段階
とを含むフェーズロックループ回路の遅延故障検出方法
が提供される。
に、この発明の第１の形態においては、周波数インパル
スをフェーズロックループ回路に印加して状態遷移を行
わせる段階と、上記フェーズロックループ回路から出力
される信号からその瞬時位相を推定する段階と、上記瞬
時位相の変動項から上記ェーズロックループ回路がある
発振周波数状態に滞在している時間間隔を測定する段階
とを含むフェーズロックループ回路の遅延故障検出方法
が提供される。
【００１８】好ましい一実施形態においては、上記瞬時
位相を推定する段階は、上記フェーズロックループ回路
から出力される信号の波形を解析信号に変換する段階
と、上記解析信号の瞬時位相を推定する段階とを含み、
上記時間間隔を測定する段階は、上記フェーズロックル
ープ回路がある発振周波数状態に滞在している時間間隔
と遅延故障が存在しないフェーズロックループ回路があ
る発振周波数状態に滞在している時間間隔とを比較する
ことにより遅延故障を検出する段階を含む。
位相を推定する段階は、上記フェーズロックループ回路
から出力される信号の波形を解析信号に変換する段階
と、上記解析信号の瞬時位相を推定する段階とを含み、
上記時間間隔を測定する段階は、上記フェーズロックル
ープ回路がある発振周波数状態に滞在している時間間隔
と遅延故障が存在しないフェーズロックループ回路があ
る発振周波数状態に滞在している時間間隔とを比較する
ことにより遅延故障を検出する段階を含む。
【００１９】また、上記時間間隔を測定する段階は、上
記瞬時位相の傾きの変化部から時間間隔を推定する過程
であってもよい。この発明の第２の形態においては、被
試験フェーズロックループ回路に基準クロック信号とし
て周波数インパルスを印加する周波数インパルス印加手
段と、上記被試験フェーズロックループ回路から出力さ
れる信号の波形を解析信号に変換する変換手段と、上記
解析信号の瞬時位相を推定する推定手段と、推定された
瞬時位相の変動項から遅延時間を測定する遅延時間測定
手段とを具備するフェーズロックループ回路の遅延故障
検出装置が提供される。
記瞬時位相の傾きの変化部から時間間隔を推定する過程
であってもよい。この発明の第２の形態においては、被
試験フェーズロックループ回路に基準クロック信号とし
て周波数インパルスを印加する周波数インパルス印加手
段と、上記被試験フェーズロックループ回路から出力さ
れる信号の波形を解析信号に変換する変換手段と、上記
解析信号の瞬時位相を推定する推定手段と、推定された
瞬時位相の変動項から遅延時間を測定する遅延時間測定
手段とを具備するフェーズロックループ回路の遅延故障
検出装置が提供される。
【００２０】好ましい一実施形態においては、上記変換
手段はHilbert変換対生成器であり、さらに、推定され
た瞬時位相からリニア位相を推定し、かつこの推定され
たリニア位相を上記推定された瞬時位相から除去して上
記瞬時位相の変動項を求める手段が設けられている。ま
た、上記遅延時間測定手段は、上記フェーズロックルー
プ回路がある発振周波数状態に滞在している時間間隔と
遅延故障が存在しないフェーズロックループ回路がある
発振周波数状態に滞在している時間間隔とを比較するこ
とにより遅延故障を検出する手段でよい。
手段はHilbert変換対生成器であり、さらに、推定され
た瞬時位相からリニア位相を推定し、かつこの推定され
たリニア位相を上記推定された瞬時位相から除去して上
記瞬時位相の変動項を求める手段が設けられている。ま
た、上記遅延時間測定手段は、上記フェーズロックルー
プ回路がある発振周波数状態に滞在している時間間隔と
遅延故障が存在しないフェーズロックループ回路がある
発振周波数状態に滞在している時間間隔とを比較するこ
とにより遅延故障を検出する手段でよい。
【００２１】或いは、上記遅延時間測定手段は、上記瞬
時位相の傾きの変化部から時間間隔を推定する手段であ
ってもよい。この発明の第３の形態においては、周波数
インパルスをフェーズロックループ回路に印加して状態
遷移を行わせる段階と、上記フェーズロックループ回路
から出力される信号の瞬時周期を推定する段階と、上記
瞬時周期から上記ェーズロックループ回路がある発振周
波数状態に滞在している時間間隔を測定する段階とを含
むフェーズロックループ回路の遅延故障検出方法が提供
される。
時位相の傾きの変化部から時間間隔を推定する手段であ
ってもよい。この発明の第３の形態においては、周波数
インパルスをフェーズロックループ回路に印加して状態
遷移を行わせる段階と、上記フェーズロックループ回路
から出力される信号の瞬時周期を推定する段階と、上記
瞬時周期から上記ェーズロックループ回路がある発振周
波数状態に滞在している時間間隔を測定する段階とを含
むフェーズロックループ回路の遅延故障検出方法が提供
される。
【００２２】好ましい一実施形態においては、上記時間
間隔を測定する段階は、上記入力周波数インパルスが元
の状態に戻った時間から、上記ェーズロックループ回路
の出力信号の瞬時周期が急激に変化する時間までの時間
間隔を測定する段階である。この発明の第４の形態にお
いては、被試験フェーズロックループ回路に基準クロッ
ク信号として周波数インパルスを印加する周波数インパ
ルス印加手段と、上記被試験フェーズロックループ回路
から出力される信号の瞬時周期を推定する推定手段と、
上記推定された瞬時周期から遅延時間を測定する遅延時
間測定手段とを具備するフェーズロックループ回路の遅
延故障検出装置が提供される。
間隔を測定する段階は、上記入力周波数インパルスが元
の状態に戻った時間から、上記ェーズロックループ回路
の出力信号の瞬時周期が急激に変化する時間までの時間
間隔を測定する段階である。この発明の第４の形態にお
いては、被試験フェーズロックループ回路に基準クロッ
ク信号として周波数インパルスを印加する周波数インパ
ルス印加手段と、上記被試験フェーズロックループ回路
から出力される信号の瞬時周期を推定する推定手段と、
上記推定された瞬時周期から遅延時間を測定する遅延時
間測定手段とを具備するフェーズロックループ回路の遅
延故障検出装置が提供される。
【００２３】好ましい一実施形態においては、上記遅延
時間測定手段は、上記入力周波数インパルスが元の状態
に戻った時間から、上記ェーズロックループ回路の出力
信号の瞬時周期が急激に変化する時間までの時間間隔を
測定する手段である。上記及びそれ以外のこの発明の目
的、構成及び効果については、以下に添付図面を参照し
てなされる好ましい実施形態の説明から容易に明らかに
なろう。
時間測定手段は、上記入力周波数インパルスが元の状態
に戻った時間から、上記ェーズロックループ回路の出力
信号の瞬時周期が急激に変化する時間までの時間間隔を
測定する手段である。上記及びそれ以外のこの発明の目
的、構成及び効果については、以下に添付図面を参照し
てなされる好ましい実施形態の説明から容易に明らかに
なろう。
【００２４】
【発明の実施の形態】以下、この発明をその好ましい実
施形態が示されている図１３乃至図３３を参照して詳細
に説明する。しかしながら、この発明は多くの異なる形
式及び方法で実施可能であるから、以下に述べる実施形
態にこの発明が限定されると解釈するべきではない。後
述の実施形態は、以下の開示が十分で、完全なものであ
り、この発明の範囲をこの分野の技術者に十分に知らせ
るために提供されるものである。同様の符号は全図を通
じて同様の素子を示す。
施形態が示されている図１３乃至図３３を参照して詳細
に説明する。しかしながら、この発明は多くの異なる形
式及び方法で実施可能であるから、以下に述べる実施形
態にこの発明が限定されると解釈するべきではない。後
述の実施形態は、以下の開示が十分で、完全なものであ
り、この発明の範囲をこの分野の技術者に十分に知らせ
るために提供されるものである。同様の符号は全図を通
じて同様の素子を示す。
【００２５】この発明の好ましい実施形態について説明
する前に、この発明による遅延故障検出方法の原理につ
いて説明する。既に記載したように、ＰＬＬ回路の位相
周波数検出器は、基準クロックの位相と内部クロックの
位相とを比較する。位相周波数検出器の出力はチャージ
ポンプ回路を駆動する。ループフィルタはチャージポン
プ回路の出力からリプルを除去し、直流信号をＶＣＯに
供給する。要するに、位相周波数検出器は位相差信号を
出力し、ＶＣＯの入力に与え、このＶＣＯの発振を制御
する。かくして、ＶＣＯはその発振周波数を、基準クロ
ックの周波数を追従するように、変化させる。その後、
ＶＣＯは基準クロックの周波数と等しい周波数で、かつ
基準クロックの位相と等しい位相で発振する。瞬時周波
数Δｆは、内部クロックの瞬時位相φ(t)又はＶＣＯの
出力を時間について微分することにより与えられる。
する前に、この発明による遅延故障検出方法の原理につ
いて説明する。既に記載したように、ＰＬＬ回路の位相
周波数検出器は、基準クロックの位相と内部クロックの
位相とを比較する。位相周波数検出器の出力はチャージ
ポンプ回路を駆動する。ループフィルタはチャージポン
プ回路の出力からリプルを除去し、直流信号をＶＣＯに
供給する。要するに、位相周波数検出器は位相差信号を
出力し、ＶＣＯの入力に与え、このＶＣＯの発振を制御
する。かくして、ＶＣＯはその発振周波数を、基準クロ
ックの周波数を追従するように、変化させる。その後、
ＶＣＯは基準クロックの周波数と等しい周波数で、かつ
基準クロックの位相と等しい位相で発振する。瞬時周波
数Δｆは、内部クロックの瞬時位相φ(t)又はＶＣＯの
出力を時間について微分することにより与えられる。
【００２６】
【数１】
【００２７】式（4.1.1）から、Δｆが一定のとき、瞬
時位相は一定の傾きを示し、時刻ｔにおけるその値はｔ
のリニア関数であることが分かる。
時位相は一定の傾きを示し、時刻ｔにおけるその値はｔ
のリニア関数であることが分かる。
【００２８】
【数２】
【００２９】図１３（ａ）はＶＣＯに印加されているア
ナログ信号を示し、図１３（ｂ）はＶＣＯ出力の位相偏
差Δφ(t)を示す。例えば、高い周波数ｆH から低い周
波数ｆL へＶＣＯの発振周波数を変えると、図１３
（ｂ）に矢印で示すように、瞬時位相は負の傾きを呈す
る。図１３（ａ）に示すアナログ信号のダウン（Ｄｏｗ
ｎ）信号がＶＣＯに印加されると、位相偏差波形Δφ
(t)の対応する変化は図１３（ｂ）に示すようになる。
ここで、ＰＬＬ回路は一定の静的周波数誤差Δｆε（例
えば、文献ｄ８を参照）を持つものと仮定する。即ち、
位相変動波形Δφ(t)はＤｏｗｎ信号に従って急激に負
の傾きで変化し、低い周波数ｆL に状態遷移後は静的周
波数誤差Δｆε に比例した傾きで変化する。静的周波
数誤差Δｆε がゼロのときには位相変動波形Δφ(t)は
時間軸に平行に推移する。逆に、低い周波数ｆL から高
い周波数ｆH にＶＣＯの発振周波数を変えると、図１４
（ｂ）に矢印で示すように瞬時位相は正の傾きを持つ。
図１４（ａ）はＶＣＯに印加されているアナログ信号を
示す。
ナログ信号を示し、図１３（ｂ）はＶＣＯ出力の位相偏
差Δφ(t)を示す。例えば、高い周波数ｆH から低い周
波数ｆL へＶＣＯの発振周波数を変えると、図１３
（ｂ）に矢印で示すように、瞬時位相は負の傾きを呈す
る。図１３（ａ）に示すアナログ信号のダウン（Ｄｏｗ
ｎ）信号がＶＣＯに印加されると、位相偏差波形Δφ
(t)の対応する変化は図１３（ｂ）に示すようになる。
ここで、ＰＬＬ回路は一定の静的周波数誤差Δｆε（例
えば、文献ｄ８を参照）を持つものと仮定する。即ち、
位相変動波形Δφ(t)はＤｏｗｎ信号に従って急激に負
の傾きで変化し、低い周波数ｆL に状態遷移後は静的周
波数誤差Δｆε に比例した傾きで変化する。静的周波
数誤差Δｆε がゼロのときには位相変動波形Δφ(t)は
時間軸に平行に推移する。逆に、低い周波数ｆL から高
い周波数ｆH にＶＣＯの発振周波数を変えると、図１４
（ｂ）に矢印で示すように瞬時位相は正の傾きを持つ。
図１４（ａ）はＶＣＯに印加されているアナログ信号を
示す。
【００３０】図１５は、クロック波形ＸC(t)の位相変動
波形Δφ(t)から遅延時間を推定する方法の概念を説明
するための波形図であり、同図（ａ）は遅延故障が存在
しないＰＬＬ回路（以後、遅延故障のないＰＬＬ回路と
称す）の位相変動波形Δφ(t)を示し、同図（ｂ）は少
なくとも１つの遅延故障を有するＰＬＬ回路（以後、遅
延故障のあるＰＬＬ回路と称す）の位相変動波形Δφ
(t)を示す。遅延故障は位相周波数検出器の基準クロッ
ク入力端以外の点に存在するものとするということに留
意されたい。時刻ｔ1 において、ＶＣＯの瞬時周波数が
周波数ｆ0 から周波数ｆ1 へ状態遷移を完了した場合に
は、瞬時位相の傾きは次式（４.３.１）によって表わさ
れる変化を示す。
波形Δφ(t)から遅延時間を推定する方法の概念を説明
するための波形図であり、同図（ａ）は遅延故障が存在
しないＰＬＬ回路（以後、遅延故障のないＰＬＬ回路と
称す）の位相変動波形Δφ(t)を示し、同図（ｂ）は少
なくとも１つの遅延故障を有するＰＬＬ回路（以後、遅
延故障のあるＰＬＬ回路と称す）の位相変動波形Δφ
(t)を示す。遅延故障は位相周波数検出器の基準クロッ
ク入力端以外の点に存在するものとするということに留
意されたい。時刻ｔ1 において、ＶＣＯの瞬時周波数が
周波数ｆ0 から周波数ｆ1 へ状態遷移を完了した場合に
は、瞬時位相の傾きは次式（４.３.１）によって表わさ
れる変化を示す。
【００３１】
【数３】
【００３２】ここで、Δｆ1 はΔｆε 又はゼロであ
る。同様に、時刻ｔ2 において、ＶＣＯの瞬時周波数が
周波数ｆ1 から周波数ｆ2 へ状態遷移を完了すると、瞬
時位相の傾きは次式（４.３.２）によって表わされる。
る。同様に、時刻ｔ2 において、ＶＣＯの瞬時周波数が
周波数ｆ1 から周波数ｆ2 へ状態遷移を完了すると、瞬
時位相の傾きは次式（４.３.２）によって表わされる。
【００３３】
【数４】
【００３４】よって、瞬時位相波形の傾きを観測する
と、ＶＣＯの内部の状態をモニタできると言うことが分
かる。Δｆε がゼロであっても、内部状態がモニタで
きることに留意されたい。さらに、瞬時位相波形がその
傾きを変える屈曲時刻が識別できれば、ＰＬＬ回路があ
る状態になる又はある状態から脱却するエッジ時間（開
始時間や終了時間）を測定できることになる。状態遷移
は遅延故障により遅れるから、各ＰＬＬ回路がある状態
に滞在している時間間隔（ｔ2−ｔ1）を測定することが
できれば、ＰＬＬ回路の遅延故障を測定できることにな
る。ただし、位相周波数検出器の基準クロック入力端に
存在する遅延故障はテストできる故障には含まれていな
いということに留意されたい。
と、ＶＣＯの内部の状態をモニタできると言うことが分
かる。Δｆε がゼロであっても、内部状態がモニタで
きることに留意されたい。さらに、瞬時位相波形がその
傾きを変える屈曲時刻が識別できれば、ＰＬＬ回路があ
る状態になる又はある状態から脱却するエッジ時間（開
始時間や終了時間）を測定できることになる。状態遷移
は遅延故障により遅れるから、各ＰＬＬ回路がある状態
に滞在している時間間隔（ｔ2−ｔ1）を測定することが
できれば、ＰＬＬ回路の遅延故障を測定できることにな
る。ただし、位相周波数検出器の基準クロック入力端に
存在する遅延故障はテストできる故障には含まれていな
いということに留意されたい。
【００３５】次に、遅延故障をテストするときに、ＰＬ
Ｌ回路に印加すべき信号について検討する。既に述べた
ように、遅延故障の影響は状態遷移に従って観測可能に
なる。ところで、サイン波をＰＬＬ回路に印加しても、
その状態遷移は生じない。従って、定常信号は遅延故障
のテストに利用することができない。これに対し、図１
６（ｂ）に示す周波数インパルスをＰＬＬ回路に印加す
ると、位相周波数検出器が周波数変化に対応する誤差信
号を出力し、ＰＬＬ回路は状態遷移を行う。即ち、過渡
信号を遅延故障のテストにおける印加信号として用いる
べきである。
Ｌ回路に印加すべき信号について検討する。既に述べた
ように、遅延故障の影響は状態遷移に従って観測可能に
なる。ところで、サイン波をＰＬＬ回路に印加しても、
その状態遷移は生じない。従って、定常信号は遅延故障
のテストに利用することができない。これに対し、図１
６（ｂ）に示す周波数インパルスをＰＬＬ回路に印加す
ると、位相周波数検出器が周波数変化に対応する誤差信
号を出力し、ＰＬＬ回路は状態遷移を行う。即ち、過渡
信号を遅延故障のテストにおける印加信号として用いる
べきである。
【００３６】図１６（ａ）はその周波数が１周期だけイ
ンパルス的に変化する周波数インパルス信号の波形図で
ある。周波数インパルスが基準クロック入力に印加され
ると、ＰＬＬ回路は状態を２回遷移させる。図１６
（ｂ）に示す周波数インパルスがＰＬＬ回路に印加され
ると、位相周波数検出器はインパルスの立ち上がりエッ
ジで周波数アップ信号を出力し、次に、インパルスの立
ち下がりエッジで周波数ダウン信号を出力する。従っ
て、周波数インパルスを用いると、上式（４.３.１）が
必要とする時間間隔（ｔ2−ｔ1）を一意的に求めること
ができる。
ンパルス的に変化する周波数インパルス信号の波形図で
ある。周波数インパルスが基準クロック入力に印加され
ると、ＰＬＬ回路は状態を２回遷移させる。図１６
（ｂ）に示す周波数インパルスがＰＬＬ回路に印加され
ると、位相周波数検出器はインパルスの立ち上がりエッ
ジで周波数アップ信号を出力し、次に、インパルスの立
ち下がりエッジで周波数ダウン信号を出力する。従っ
て、周波数インパルスを用いると、上式（４.３.１）が
必要とする時間間隔（ｔ2−ｔ1）を一意的に求めること
ができる。
【００３７】この発明による遅延故障検出方法及び装置
は瞬時位相の傾きに着目して発明されたものであり、１
９９９年２月８日付けで提出された「ジッタ測定装置及
び方法」と題する米国特許出願第０９／２４６，４５８
号、並びに１９９９年９月２９日付けで提出された「ジ
ッタ測定装置及び方法」と題する米国特許出願第０９／
４０８，２８０号に開示されている、クロック波形の基
本波を用いたジッタ推定方法及び装置をそれぞれ拡張し
たものである。なお、これら米国特許出願の記載は本明
細書に組み込まれる。
は瞬時位相の傾きに着目して発明されたものであり、１
９９９年２月８日付けで提出された「ジッタ測定装置及
び方法」と題する米国特許出願第０９／２４６，４５８
号、並びに１９９９年９月２９日付けで提出された「ジ
ッタ測定装置及び方法」と題する米国特許出願第０９／
４０８，２８０号に開示されている、クロック波形の基
本波を用いたジッタ推定方法及び装置をそれぞれ拡張し
たものである。なお、これら米国特許出願の記載は本明
細書に組み込まれる。
【００３８】図１７はこの発明による遅延故障検出装置
の第１の実施形態を示すブロック図である。この遅延故
障検出装置は、周波数インパルス信号を発生する周波数
インパルス発生器５１と、遅延故障が存在するか否かが
テストされる被試験ＰＬＬ回路５２と、この被試験ＰＬ
Ｌ回路５２からの出力信号が与えられるHilbert変換対
生成器５３と、このHilbert変換対生成器５３からの対
の出力信号が供給される瞬時位相推定器５４と、この瞬
時位相推定器５４からの出力信号が供給されるリニア位
相除去器５５と、このリニア位相除去器５５からの出力
信号に基づいて遅延故障が存在するか否かを決定する遅
延故障判断装置５６とから構成されている。
の第１の実施形態を示すブロック図である。この遅延故
障検出装置は、周波数インパルス信号を発生する周波数
インパルス発生器５１と、遅延故障が存在するか否かが
テストされる被試験ＰＬＬ回路５２と、この被試験ＰＬ
Ｌ回路５２からの出力信号が与えられるHilbert変換対
生成器５３と、このHilbert変換対生成器５３からの対
の出力信号が供給される瞬時位相推定器５４と、この瞬
時位相推定器５４からの出力信号が供給されるリニア位
相除去器５５と、このリニア位相除去器５５からの出力
信号に基づいて遅延故障が存在するか否かを決定する遅
延故障判断装置５６とから構成されている。
【００３９】被試験ＰＬＬ回路５２へは、周波数インパ
ルス発生器５１から基準クロック信号として、周波数イ
ンパルスが印加される。この基準クロック信号の周波数
は変化するから、被試験ＰＬＬ回路５２は状態遷移し、
従って、これら状態遷移は、遅延故障がＰＬＬ回路に存
在する場合には、出力クロック波形に影響を与える。Hi
lbert変換対生成器５３は、取り込んだクロック波形ＸC
(t)を解析信号ｚC(t)に変換し、瞬時位相推定器５４は
解析信号ｚC(t)の瞬時位相を推定し、この瞬時位相の変
動項Δφ(t)から遅延時間を測定する。
ルス発生器５１から基準クロック信号として、周波数イ
ンパルスが印加される。この基準クロック信号の周波数
は変化するから、被試験ＰＬＬ回路５２は状態遷移し、
従って、これら状態遷移は、遅延故障がＰＬＬ回路に存
在する場合には、出力クロック波形に影響を与える。Hi
lbert変換対生成器５３は、取り込んだクロック波形ＸC
(t)を解析信号ｚC(t)に変換し、瞬時位相推定器５４は
解析信号ｚC(t)の瞬時位相を推定し、この瞬時位相の変
動項Δφ(t)から遅延時間を測定する。
【００４０】上記米国特許出願第０９／２４６，４５８
号及び０９／４０８，２８０号に記載されているよう
に、ジッタ測定方法の研究においては、ゼロクロスは重
要な概念である。これら米国特許出願に開示されている
けれど、ここで、周期測定の観点から、波形のゼロクロ
スとその波形の基本波のゼロクロスとの関係について、
図３４に示すデューティ比５０％の理想クロック波形ｘ
d50%(t)を例に取って簡単に説明する。
号及び０９／４０８，２８０号に記載されているよう
に、ジッタ測定方法の研究においては、ゼロクロスは重
要な概念である。これら米国特許出願に開示されている
けれど、ここで、周期測定の観点から、波形のゼロクロ
スとその波形の基本波のゼロクロスとの関係について、
図３４に示すデューティ比５０％の理想クロック波形ｘ
d50%(t)を例に取って簡単に説明する。
【００４１】この理想クロック波形の周期をＴ0 とする
と、このクロック波形のFourier（フーリエ）変換は次
式（３.１）によって与えられる（例えば、Alan V. Opp
enheim, Alan S. Willsky and Ian T. Young, "Signals
and Systems", Prentice-Hall, Inc., 1983 参照）。
と、このクロック波形のFourier（フーリエ）変換は次
式（３.１）によって与えられる（例えば、Alan V. Opp
enheim, Alan S. Willsky and Ian T. Young, "Signals
and Systems", Prentice-Hall, Inc., 1983 参照）。
【００４２】
【数５】
【００４３】即ち、基本波の周期はクロック信号の周期
に等しい。
に等しい。
【００４４】
【数６】
【００４５】クロック信号の基本波形を抽出すると、そ
のゼロクロスは元のクロック波形のゼロクロスに対応す
る。よって、クロック波形の周期はその基本波形のゼロ
クロスから推定できる。この場合、推定精度は、たとえ
いくつかの高調波を基本波形に加えても、向上しない。
次に、Hilbert変換と解析信号について簡単に説明する
（例えば、AthanasiosPapoulis,「アナログとデジタル
の信号解析」、現代工学社、１９８２を参照）。
のゼロクロスは元のクロック波形のゼロクロスに対応す
る。よって、クロック波形の周期はその基本波形のゼロ
クロスから推定できる。この場合、推定精度は、たとえ
いくつかの高調波を基本波形に加えても、向上しない。
次に、Hilbert変換と解析信号について簡単に説明する
（例えば、AthanasiosPapoulis,「アナログとデジタル
の信号解析」、現代工学社、１９８２を参照）。
【００４６】式（３.１）から分かるように、波形Ｘ
a(t)のフーリエ変換を計算すると、正の周波数と負の周
波数にわたるパワースペクトルＳaa(f)が得られる。こ
れは両側スペクトル（two-sided power spectrum）と呼
ばれる。負の周波数のスペクトルは正の周波数のスペク
トルをｆ＝０の軸に関して折り返した鏡映である。従っ
て、両側スペクトルはｆ＝０の軸に関して対称である。
即ち、Ｓaa(-f)＝Ｓaa(f)。しかしながら、負の周波数
のスペクトルを観測することはできない。その代りに、
負の周波数成分をゼロにカットし、観測できる正の周波
数成分を２倍にしたスペクトルＧaa(f)も定義できる。
これは片側スペクトル（one-sided power spectrum）と
呼ばれる。
a(t)のフーリエ変換を計算すると、正の周波数と負の周
波数にわたるパワースペクトルＳaa(f)が得られる。こ
れは両側スペクトル（two-sided power spectrum）と呼
ばれる。負の周波数のスペクトルは正の周波数のスペク
トルをｆ＝０の軸に関して折り返した鏡映である。従っ
て、両側スペクトルはｆ＝０の軸に関して対称である。
即ち、Ｓaa(-f)＝Ｓaa(f)。しかしながら、負の周波数
のスペクトルを観測することはできない。その代りに、
負の周波数成分をゼロにカットし、観測できる正の周波
数成分を２倍にしたスペクトルＧaa(f)も定義できる。
これは片側スペクトル（one-sided power spectrum）と
呼ばれる。
【００４７】
【数７】
【００４８】上式（３.３.２）において、ｓｇｎ(f)は
符号関数であり、fが正のとき＋１の値を取り、負のfに
対しては‐１の値を取る。この片側スペクトルが、解析
信号ｚ(t)のスペクトルに対応する。この解析信号ｚ(t)
は時間領域において次のように表わすことができる。
符号関数であり、fが正のとき＋１の値を取り、負のfに
対しては‐１の値を取る。この片側スペクトルが、解析
信号ｚ(t)のスペクトルに対応する。この解析信号ｚ(t)
は時間領域において次のように表わすことができる。
【００４９】
【数８】
【００５０】式（３.４）の実数部は元の波形Ｘa(t)に
対応する。式（３.４）の虚数部は元の波形Ｘa(t)のHil
bert変換で与えられる。式（３.５）に示すように、あ
る波形Ｘa(t)のHilbert変換は、この波形Ｘa(t)と１／
πｔの畳み込み（convolution）で与えられる。例え
ば、コサイン波cos(2πf0t)のHilbert変換は次のように
導出される。
対応する。式（３.４）の虚数部は元の波形Ｘa(t)のHil
bert変換で与えられる。式（３.５）に示すように、あ
る波形Ｘa(t)のHilbert変換は、この波形Ｘa(t)と１／
πｔの畳み込み（convolution）で与えられる。例え
ば、コサイン波cos(2πf0t)のHilbert変換は次のように
導出される。
【００５１】
【数９】
【００５２】上式において、第１項の積分はゼロであ
り、かつ第２項の積分はπであるから、次式（３.６）
が得られる。
り、かつ第２項の積分はπであるから、次式（３.６）
が得られる。
【００５３】
【数１０】
【００５４】同様に、次式（３.７）が得られる。
【００５５】
【数１１】
【００５６】次に、クロック波形に対応する方形波のHi
lbert変換を導出する（例えば、Stefan L. Hahn, "Hilb
ert Transform in Signal Processing", Artrch House,
Inc., 1996を参照）。図３４に示す理想クロック波形
ｘd50%(t)のフーリエ級数は次式（３.８）によって与え
られる。
lbert変換を導出する（例えば、Stefan L. Hahn, "Hilb
ert Transform in Signal Processing", Artrch House,
Inc., 1996を参照）。図３４に示す理想クロック波形
ｘd50%(t)のフーリエ級数は次式（３.８）によって与え
られる。
【００５７】
【数１２】
【００５８】理想クロック波形のHilbert変換は、式
（３.６）を使用すると、次式（３.９）によって与えら
れる。
（３.６）を使用すると、次式（３.９）によって与えら
れる。
【００５９】
【数１３】
【００６０】図３５（ａ）はクロック信号の波形を示
し、図３５（ｂ）は図３５（ａ）に示されたクロック信
号をHilbert変換することによって得られた波形を示
す。これらの波形は、それぞれ第１１次高調波までの部
分和に基づいている。この例の周期Ｔ0 は２０nsecであ
る。解析信号ｚ(t)は、J. Dugundjiが波形の包絡線を一
意的に求めるために導入した（例えば、J. Dugundji, "
Envelopes and Pre-Envelopes of Real Waveforms", IR
E Trans. Inform. Theory, vol. IT-4, pp. 53-57, 195
8を参照）。解析信号ｚ(t)を極座標系で表わすと、次式
（３.１０.１）、（３.１０.２）及び（３.１０.３）が
得られる。
し、図３５（ｂ）は図３５（ａ）に示されたクロック信
号をHilbert変換することによって得られた波形を示
す。これらの波形は、それぞれ第１１次高調波までの部
分和に基づいている。この例の周期Ｔ0 は２０nsecであ
る。解析信号ｚ(t)は、J. Dugundjiが波形の包絡線を一
意的に求めるために導入した（例えば、J. Dugundji, "
Envelopes and Pre-Envelopes of Real Waveforms", IR
E Trans. Inform. Theory, vol. IT-4, pp. 53-57, 195
8を参照）。解析信号ｚ(t)を極座標系で表わすと、次式
（３.１０.１）、（３.１０.２）及び（３.１０.３）が
得られる。
【００６１】
【数１４】
【００６２】ここで、Ａ(t)は波形Ｘa(t)の包絡線を表
わす。このため、J. Dugundjiはｚ(t)をプリ包絡線（pr
e-envelope）と呼んでいる。なお、Θ(t)は波形Ｘa(t)
の瞬時位相を表わす。測定した波形を複素数として扱う
と、その包絡線や瞬時位相を簡単に求めることができ
る。Hilbert変換は、波形を解析信号へ変換するための
ツールである。さて、再び図１７に戻ると、Hilbert変
換対生成器５３はクロック波形ＸC(t)を解析信号ｚC(t)
に変換する。クロック波形ＸC(t)のHilbert変換は、上
記式（３.６）を使用すると、次のように与えられる。
わす。このため、J. Dugundjiはｚ(t)をプリ包絡線（pr
e-envelope）と呼んでいる。なお、Θ(t)は波形Ｘa(t)
の瞬時位相を表わす。測定した波形を複素数として扱う
と、その包絡線や瞬時位相を簡単に求めることができ
る。Hilbert変換は、波形を解析信号へ変換するための
ツールである。さて、再び図１７に戻ると、Hilbert変
換対生成器５３はクロック波形ＸC(t)を解析信号ｚC(t)
に変換する。クロック波形ＸC(t)のHilbert変換は、上
記式（３.６）を使用すると、次のように与えられる。
【００６３】
【数１５】
【００６４】上式において、ＡC は公称振幅値、ｆC は
公称周波数値、θC は初期位相角、そしてΔφ(t)は位
相変動である。ＸC(t)とが複素関数のそれぞれ実数部と
虚数部であると仮定すると、次式で表わされる解析信号
ｚC(t)がHilbert変換対生成器５３から得られる。
公称周波数値、θC は初期位相角、そしてΔφ(t)は位
相変動である。ＸC(t)とが複素関数のそれぞれ実数部と
虚数部であると仮定すると、次式で表わされる解析信号
ｚC(t)がHilbert変換対生成器５３から得られる。
【００６５】
【数１６】
【００６６】信号処理の手順をまとめると、瞬時位相推
定器５４によってクロック波形ＸC(t)の瞬時位相を推定
することにより、上記した２つの米国特許出願の開示に
基づいて、次の式（４.４.１）が得られる。
定器５４によってクロック波形ＸC(t)の瞬時位相を推定
することにより、上記した２つの米国特許出願の開示に
基づいて、次の式（４.４.１）が得られる。
【００６７】
【数１７】
【００６８】上記２つの米国特許出願に開示された位相
アンラップ法を、リニア位相除去器５５において、Θ
(t)に施すと、次式（４.４.２）が得られる。
アンラップ法を、リニア位相除去器５５において、Θ
(t)に施すと、次式（４.４.２）が得られる。
【００６９】
【数１８】
【００７０】さらに、同じく上記２つの米国特許出願に
開示されたリニア関数フィッティング（適合）法を用い
てθ(t)よりリニア位相[２πｆCｔ＋θC ]を推定する。
ただし、リニア位相を推定する範囲は、図１６（ｂ）に
示す周波数インパルスが印加される時刻ｔimpulse まで
である。次に、θ(t)からリニア位相を除去すると、変
動項Δφ(t)は次式（４.４.３）によって与えられる。
開示されたリニア関数フィッティング（適合）法を用い
てθ(t)よりリニア位相[２πｆCｔ＋θC ]を推定する。
ただし、リニア位相を推定する範囲は、図１６（ｂ）に
示す周波数インパルスが印加される時刻ｔimpulse まで
である。次に、θ(t)からリニア位相を除去すると、変
動項Δφ(t)は次式（４.４.３）によって与えられる。
【００７１】
【数１９】
【００７２】最後に、遅延故障判断装置５６において、
時刻ｔimpulse より後の時間間隔における位相の傾きか
ら、上式（４.４.３）を用いてＰＬＬ回路がある状態に
滞在している時間間隔（ｔ2−ｔ1）を推定する。この時
間間隔（ｔ2−ｔ1）を、遅延故障のないＰＬＬ回路の時
間間隔（ｔ2,Fault-Free−ｔ1,Fault-Free）と比較し
て、遅延故障が存在するか否かを決める。
時刻ｔimpulse より後の時間間隔における位相の傾きか
ら、上式（４.４.３）を用いてＰＬＬ回路がある状態に
滞在している時間間隔（ｔ2−ｔ1）を推定する。この時
間間隔（ｔ2−ｔ1）を、遅延故障のないＰＬＬ回路の時
間間隔（ｔ2,Fault-Free−ｔ1,Fault-Free）と比較し
て、遅延故障が存在するか否かを決める。
【００７３】本明細書ではこの発明によるこの遅延故障
検出方法を「Δφ(t)法」と呼ぶことにする。このΔφ
(t)法は、被試験ＰＬＬ回路５２のアナログの構成素子
（チャージポンプ回路、ループフィルタ、或いはＶＣ
Ｏ）に存在する遅延故障を検出することができる。図３
３はこの発明による遅延故障検出装置の第２の実施形態
を示すブロック図である。この遅延故障検出装置は、周
波数インパルス信号を発生するための周波数インパルス
発生器５１と、遅延故障が存在するか否かをテストされ
る被試験ＰＬＬ回路５２と、この被試験ＰＬＬ回路５２
からの出力信号のゼロクロスを検出するための、即ち、
被試験ＰＬＬ回路５２からの出力信号がゼロ振幅レベル
をクロスする時点を検出するためのゼロクロス検出器６
１と、検出されたゼロクロスに基づいて、被試験ＰＬＬ
回路５２からの出力信号の瞬時周期を求めるための瞬時
周期検出器６２と、被試験ＰＬＬ回路５２に遅延故障が
存在するか否かを決めるための遅延時間検出器６３とを
備えている。
検出方法を「Δφ(t)法」と呼ぶことにする。このΔφ
(t)法は、被試験ＰＬＬ回路５２のアナログの構成素子
（チャージポンプ回路、ループフィルタ、或いはＶＣ
Ｏ）に存在する遅延故障を検出することができる。図３
３はこの発明による遅延故障検出装置の第２の実施形態
を示すブロック図である。この遅延故障検出装置は、周
波数インパルス信号を発生するための周波数インパルス
発生器５１と、遅延故障が存在するか否かをテストされ
る被試験ＰＬＬ回路５２と、この被試験ＰＬＬ回路５２
からの出力信号のゼロクロスを検出するための、即ち、
被試験ＰＬＬ回路５２からの出力信号がゼロ振幅レベル
をクロスする時点を検出するためのゼロクロス検出器６
１と、検出されたゼロクロスに基づいて、被試験ＰＬＬ
回路５２からの出力信号の瞬時周期を求めるための瞬時
周期検出器６２と、被試験ＰＬＬ回路５２に遅延故障が
存在するか否かを決めるための遅延時間検出器６３とを
備えている。
【００７４】周波数がインパルス的に変化させられる基
準クロック信号を周波数インパルス発生器５１から被試
験ＰＬＬ回路５２の基準クロック入力端子に印加する。
この基準クロック信号の周波数はインパルス的に変化す
るから、被試験ＰＬＬ回路５２は状態遷移し、従って、
遅延故障が被試験ＰＬＬ回路５２に存在するときにはこ
れら状態遷移の影響が出力クロック波形に現われる。被
試験ＰＬＬ回路５２からの出力信号、例えば被試験ＰＬ
Ｌ回路５２のＶＣＯからの出力信号は分岐されてゼロク
ロス検出器６１の入力端子に与えられ、ここでＶＣＯか
らの出力信号のゼロクロスが検出される。検出されたゼ
ロクロスは瞬時周期検出器６２の入力端子に供給され、
瞬時周期検出器６２は、２つの隣接するゼロクロス間の
時間間隔を、カウンタを用いて計数し、この計数した時
間間隔に基づいてＶＣＯからの出力信号の瞬時周期を求
める。
準クロック信号を周波数インパルス発生器５１から被試
験ＰＬＬ回路５２の基準クロック入力端子に印加する。
この基準クロック信号の周波数はインパルス的に変化す
るから、被試験ＰＬＬ回路５２は状態遷移し、従って、
遅延故障が被試験ＰＬＬ回路５２に存在するときにはこ
れら状態遷移の影響が出力クロック波形に現われる。被
試験ＰＬＬ回路５２からの出力信号、例えば被試験ＰＬ
Ｌ回路５２のＶＣＯからの出力信号は分岐されてゼロク
ロス検出器６１の入力端子に与えられ、ここでＶＣＯか
らの出力信号のゼロクロスが検出される。検出されたゼ
ロクロスは瞬時周期検出器６２の入力端子に供給され、
瞬時周期検出器６２は、２つの隣接するゼロクロス間の
時間間隔を、カウンタを用いて計数し、この計数した時
間間隔に基づいてＶＣＯからの出力信号の瞬時周期を求
める。
【００７５】遅延時間検出器６３は、周波数インパルス
の終わりからＶＣＯの出力信号の瞬時周期が急激に変化
するまでの遅延時間を検出し、この遅延時間を、遅延故
障のない正常なＰＬＬ回路の遅延時間と比較することに
よって、被試験ＰＬＬ回路５２に遅延故障が存在するか
否かを決める。この発明によるこの遅延故障検出方法
を、本明細書では「ゼロクロス法」と呼ぶことにする。
次に、この発明を遅延故障のないＰＬＬ回路（即ち、遅
延故障が存在しないＰＬＬ回路）へ適用した具体例１に
ついて説明する。図１９はいかなる遅延故障も全く存在
しないＰＬＬ回路を示すブロック図である。この遅延故
障のないＰＬＬ回路は、通常のように、位相周波数検出
器２１と、チャージポンプ回路２２と、ループフィルタ
２３と、ＶＣＯ２４と、クロック・デコード及びバッフ
ァ回路２５とから構成されている。
の終わりからＶＣＯの出力信号の瞬時周期が急激に変化
するまでの遅延時間を検出し、この遅延時間を、遅延故
障のない正常なＰＬＬ回路の遅延時間と比較することに
よって、被試験ＰＬＬ回路５２に遅延故障が存在するか
否かを決める。この発明によるこの遅延故障検出方法
を、本明細書では「ゼロクロス法」と呼ぶことにする。
次に、この発明を遅延故障のないＰＬＬ回路（即ち、遅
延故障が存在しないＰＬＬ回路）へ適用した具体例１に
ついて説明する。図１９はいかなる遅延故障も全く存在
しないＰＬＬ回路を示すブロック図である。この遅延故
障のないＰＬＬ回路は、通常のように、位相周波数検出
器２１と、チャージポンプ回路２２と、ループフィルタ
２３と、ＶＣＯ２４と、クロック・デコード及びバッフ
ァ回路２５とから構成されている。
【００７６】０.６ μｍ、５−ＶのＣＭＯＳ技術のＳＰ
ＩＣＥでシミュレーションが行われた。図１８はＣＭＯ
Ｓ・ＦＥＴのパラメータを示す。ＳＰＩＣＥシミュレー
ションにより種々の波形が得られた。ＶＣＯ２４の発振
周波数は１２８ＭＨｚであった。シミュレーション波形
の時間分解能は５０ psec であった。シミュレーション
結果の波形から位相変動波形Δφ(t)が測定された。こ
のΔφ(t)の測定はMatlab を用いてシミュレーションさ
れた。
ＩＣＥでシミュレーションが行われた。図１８はＣＭＯ
Ｓ・ＦＥＴのパラメータを示す。ＳＰＩＣＥシミュレー
ションにより種々の波形が得られた。ＶＣＯ２４の発振
周波数は１２８ＭＨｚであった。シミュレーション波形
の時間分解能は５０ psec であった。シミュレーション
結果の波形から位相変動波形Δφ(t)が測定された。こ
のΔφ(t)の測定はMatlab を用いてシミュレーションさ
れた。
【００７７】図２０（ａ）は、ＶＣＯ２４への入力波形
を示す。この具体例１では、周波数インパルスは時刻 1
000.5 nsec の時点においてＰＬＬ回路の基準クロック
入力へ印加された。この周波数インパルスは、図１９に
示すように、高い周波数から低い周波数へ、及び低い周
波数から高い周波数へとその周波数が変化された。図２
０（ｂ）はこのＰＬＬ回路の内部クロック波形を示す。
周波数ダウン（Ｄｏｗｎ）・パルスが、周波数インパル
ス印加後の次の立ち上がりエッジ（約 1032 nsec の時
点）においてＶＣＯ２４へ入力されていることが分か
る。周波数アップ（Ｕｐ）・パルスは、約 1098 nsec
の時点においてＶＣＯ２４へ印加されている。
を示す。この具体例１では、周波数インパルスは時刻 1
000.5 nsec の時点においてＰＬＬ回路の基準クロック
入力へ印加された。この周波数インパルスは、図１９に
示すように、高い周波数から低い周波数へ、及び低い周
波数から高い周波数へとその周波数が変化された。図２
０（ｂ）はこのＰＬＬ回路の内部クロック波形を示す。
周波数ダウン（Ｄｏｗｎ）・パルスが、周波数インパル
ス印加後の次の立ち上がりエッジ（約 1032 nsec の時
点）においてＶＣＯ２４へ入力されていることが分か
る。周波数アップ（Ｕｐ）・パルスは、約 1098 nsec
の時点においてＶＣＯ２４へ印加されている。
【００７８】図２１は、この発明によるゼロクロス法と
この発明によるΔφ(t)法とを比較するための波形を示
す。図２１（ａ）は、この発明によるゼロクロス法によ
って測定したＶＣＯ２４の発振波形の瞬時周期の測定結
果である。点線は基準クロック波形の瞬時周期を示す。
図２１（ｂ）は、この発明によるΔφ(t)法において使
用された下記のアルゴリズム（実波形をその基本周波数
の解析信号に変換する手順）を用いて推定されたΔφ
(t)を示す。
この発明によるΔφ(t)法とを比較するための波形を示
す。図２１（ａ）は、この発明によるゼロクロス法によ
って測定したＶＣＯ２４の発振波形の瞬時周期の測定結
果である。点線は基準クロック波形の瞬時周期を示す。
図２１（ｂ）は、この発明によるΔφ(t)法において使
用された下記のアルゴリズム（実波形をその基本周波数
の解析信号に変換する手順）を用いて推定されたΔφ
(t)を示す。
【００７９】１．高速フーリエ変換（ＦＦＴ）を使用し
てＸC(t)を周波数領域へ変換する。 ２．負の周波数成分をゼロにカットする。クロック周波
数の近傍の正の周波数成分のみを帯域通過フィルタ（Ｂ
ＰＦ）に通し、他の正の周波数成分はゼロにカットす
る。 ３．高速フーリエ逆変換（ＩＦＦＴ）を使用してスペク
トルを時間領域へ変換する。
てＸC(t)を周波数領域へ変換する。 ２．負の周波数成分をゼロにカットする。クロック周波
数の近傍の正の周波数成分のみを帯域通過フィルタ（Ｂ
ＰＦ）に通し、他の正の周波数成分はゼロにカットす
る。 ３．高速フーリエ逆変換（ＩＦＦＴ）を使用してスペク
トルを時間領域へ変換する。
【００８０】即ち、２次高調波を含まない周波数範囲
（２０ＭＨｚ〜２００ＭＨｚ）のスペクトルを帯域通過
フィルタによって抽出し、高速フーリエ逆変換によりΔ
φ(t)を得る。図２１（ａ）から理解できるように、時
間軸方向の分解能を上げたために、ＶＣＯ２４からの出
力信号の瞬時周期は、周波数インパルスの立ち上がりエ
ッジ及び立ち下がりエッジの両方において２段階で変化
し、図面上で見て左側の縦の点線が周波数インパルスの
終わりの時点にあるときに、即ち、約 1066 nsec の時
点のときに、元の周期に戻る。この時点から、ＰＬＬ回
路の内部クロックは周波数インパルスに対応した周波数
追従動作を開始し、発振周波数の状態が遷移する。図面
上で見て右側の縦の点線において、ＶＣＯ２４は、周波
数インパルスの立ち上がりエッジに対応して、周期を小
さくしようとし、その結果、瞬時周期が急激に減少する
ので、ＶＣＯ２４はその時点でその周期を基準周期（周
波数インパルスを印加する前の周期）に戻す動作を開始
する。これら２本の縦の点線間の時間間隔 57.70 nsec
は、発振周波数の状態が遷移している時間期間である。
（２０ＭＨｚ〜２００ＭＨｚ）のスペクトルを帯域通過
フィルタによって抽出し、高速フーリエ逆変換によりΔ
φ(t)を得る。図２１（ａ）から理解できるように、時
間軸方向の分解能を上げたために、ＶＣＯ２４からの出
力信号の瞬時周期は、周波数インパルスの立ち上がりエ
ッジ及び立ち下がりエッジの両方において２段階で変化
し、図面上で見て左側の縦の点線が周波数インパルスの
終わりの時点にあるときに、即ち、約 1066 nsec の時
点のときに、元の周期に戻る。この時点から、ＰＬＬ回
路の内部クロックは周波数インパルスに対応した周波数
追従動作を開始し、発振周波数の状態が遷移する。図面
上で見て右側の縦の点線において、ＶＣＯ２４は、周波
数インパルスの立ち上がりエッジに対応して、周期を小
さくしようとし、その結果、瞬時周期が急激に減少する
ので、ＶＣＯ２４はその時点でその周期を基準周期（周
波数インパルスを印加する前の周期）に戻す動作を開始
する。これら２本の縦の点線間の時間間隔 57.70 nsec
は、発振周波数の状態が遷移している時間期間である。
【００８１】図２１（ｂ）のΔφ(t)を観察すると、周
波数ダウン・パルスによる状態遷移は約 1050 nsec の
時点ｔ1 で終了しており、次の周波数アップ・パルスに
対応した状態遷移は、約 58.30 nsec 後の時点ｔ2 から
始まることが分かる。この具体例１は、瞬時位相の傾き
の測定と周波数インパルス信号とを組み合わせると、Ｐ
ＬＬ回路がある状態に滞在している時間間隔を推定する
ことができるということを検証している。
波数ダウン・パルスによる状態遷移は約 1050 nsec の
時点ｔ1 で終了しており、次の周波数アップ・パルスに
対応した状態遷移は、約 58.30 nsec 後の時点ｔ2 から
始まることが分かる。この具体例１は、瞬時位相の傾き
の測定と周波数インパルス信号とを組み合わせると、Ｐ
ＬＬ回路がある状態に滞在している時間間隔を推定する
ことができるということを検証している。
【００８２】次に、この発明を、基準クロック入力端に
遅延故障が存在するＰＬＬ回路に適用した具体例２につ
いて説明する。図２２は、ＰＬＬ回路の位相周波数検出
器２１の基準クロック入力端に遅延故障ＤＦ１が存在す
るＰＬＬ回路を示すブロック図である。このＰＬＬ回路
の構成は図１９に示したものと同じである。このタイプ
の遅延故障はこの発明の方法ではテスト又は検出できな
い。次に、その理由を明らかにする。
遅延故障が存在するＰＬＬ回路に適用した具体例２につ
いて説明する。図２２は、ＰＬＬ回路の位相周波数検出
器２１の基準クロック入力端に遅延故障ＤＦ１が存在す
るＰＬＬ回路を示すブロック図である。このＰＬＬ回路
の構成は図１９に示したものと同じである。このタイプ
の遅延故障はこの発明の方法ではテスト又は検出できな
い。次に、その理由を明らかにする。
【００８３】図２２に示したＰＬＬ回路をＳＰＩＣＥに
よりシミュレーションした。基準クロック入力端に存在
する遅延故障ＤＦ１の数値シミュレーションのために、
一連の偶数個のインバータが回路に挿入された。図２３
（ａ）は、ＶＣＯ２４への入力波形を示す。周波数イン
パルスは、図２２に示すように、高い周波数から低い周
波数へ、及び低い周波数から高い周波数へとその周波数
が変化された。図２３（ｂ）は、ＰＬＬ回路の内部クロ
ック波形を示す。点線は基準クロック波形を示す。ＰＬ
Ｌ回路の内部クロック波形は基準クロック波形と同期せ
ず、一定のクロック・スキューが生じているのが分か
る。
よりシミュレーションした。基準クロック入力端に存在
する遅延故障ＤＦ１の数値シミュレーションのために、
一連の偶数個のインバータが回路に挿入された。図２３
（ａ）は、ＶＣＯ２４への入力波形を示す。周波数イン
パルスは、図２２に示すように、高い周波数から低い周
波数へ、及び低い周波数から高い周波数へとその周波数
が変化された。図２３（ｂ）は、ＰＬＬ回路の内部クロ
ック波形を示す。点線は基準クロック波形を示す。ＰＬ
Ｌ回路の内部クロック波形は基準クロック波形と同期せ
ず、一定のクロック・スキューが生じているのが分か
る。
【００８４】図２４はこの発明によるゼロクロス法とこ
の発明によるΔφ(t)法とを比較するための波形を示
す。図２４（ａ）は、この発明によるゼロクロス法によ
って測定したＶＣＯ２４の発振波形の瞬時周期の測定結
果である。点線は基準クロック波形の瞬時周期を示す。
図２４（ｂ）は、この発明によるΔφ(t)法において使
用された上記のアルゴリズム（実波形をその基本周波数
の解析信号に変換する手順）を用いて推定されたΔφ
(t)を示す。
の発明によるΔφ(t)法とを比較するための波形を示
す。図２４（ａ）は、この発明によるゼロクロス法によ
って測定したＶＣＯ２４の発振波形の瞬時周期の測定結
果である。点線は基準クロック波形の瞬時周期を示す。
図２４（ｂ）は、この発明によるΔφ(t)法において使
用された上記のアルゴリズム（実波形をその基本周波数
の解析信号に変換する手順）を用いて推定されたΔφ
(t)を示す。
【００８５】図２４から、たとえ基準クロック入力端に
遅延故障ＤＦ１が存在しても、ＰＬＬ回路は状態遷移を
正しく行っていることが分かる。従って、ＰＬＬ回路の
内部状態をモニタしただけでは、このタイプの遅延故障
を検出することはできない。逆に、図２３（ｂ）から理
解できるように、このタイプの遅延故障は、外部の基準
クロックと比較することにより簡単に検出することが可
能となる。この具体例２は、この発明の方法ではＰＬＬ
回路の基準クロック入力端に存在する遅延故障ＤＦ１を
検出できないということを検証している。
遅延故障ＤＦ１が存在しても、ＰＬＬ回路は状態遷移を
正しく行っていることが分かる。従って、ＰＬＬ回路の
内部状態をモニタしただけでは、このタイプの遅延故障
を検出することはできない。逆に、図２３（ｂ）から理
解できるように、このタイプの遅延故障は、外部の基準
クロックと比較することにより簡単に検出することが可
能となる。この具体例２は、この発明の方法ではＰＬＬ
回路の基準クロック入力端に存在する遅延故障ＤＦ１を
検出できないということを検証している。
【００８６】次に、この発明を、チャージポンプ回路の
信号入力端に遅延故障が存在するＰＬＬ回路に適用した
具体例３について説明する。図２５は、ＰＬＬ回路のチ
ャージポンプ回路２２の信号入力端に遅延故障ＤＦ２が
存在するＰＬＬ回路を示すブロック図である。このＰＬ
Ｌ回路の構成は図１９に示したものと同じである。チャ
ージポンプ回路２２は２つの信号入力端子を備えてい
る。即ち、一方の信号入力端子には位相周波数検出器２
１から論理信号Ｕｐが入力され、他方の信号入力端子に
は位相周波数検出器２１から論理信号Ｄｏｗｎが入力さ
れる。位相周波数検出器２１から入力された論理信号Ｕ
ｐ又はＤｏｗｎはチャージポンプ回路２２によりアナロ
グ信号へ変換される。これら論理信号Ｕｐ及びＤｏｗｎ
は「周波数を高くする」及び「周波数を低くする」とい
う状態遷移にそれぞれ対応している。
信号入力端に遅延故障が存在するＰＬＬ回路に適用した
具体例３について説明する。図２５は、ＰＬＬ回路のチ
ャージポンプ回路２２の信号入力端に遅延故障ＤＦ２が
存在するＰＬＬ回路を示すブロック図である。このＰＬ
Ｌ回路の構成は図１９に示したものと同じである。チャ
ージポンプ回路２２は２つの信号入力端子を備えてい
る。即ち、一方の信号入力端子には位相周波数検出器２
１から論理信号Ｕｐが入力され、他方の信号入力端子に
は位相周波数検出器２１から論理信号Ｄｏｗｎが入力さ
れる。位相周波数検出器２１から入力された論理信号Ｕ
ｐ又はＤｏｗｎはチャージポンプ回路２２によりアナロ
グ信号へ変換される。これら論理信号Ｕｐ及びＤｏｗｎ
は「周波数を高くする」及び「周波数を低くする」とい
う状態遷移にそれぞれ対応している。
【００８７】種々の状態遷移を活性化するためには、異
なる周波数のインパルスを必要とする。（ｉ）チャージ
ポンプ回路２２のＵｐ信号入力端に存在する遅延故障Ｄ
Ｆ２を検出する場合には、周波数インパルス信号の周波
数は高い周波数から低い周波数へ、及び低い周波数から
高い周波数へと順番に変化される。これに対し、（ii）
チャージポンプ回路２２のＤｏｗｎ信号入力端に存在す
る遅延故障ＤＦ３（図２８参照）を検出する場合には、
周波数インパルス信号の周波数は低い周波数から高い周
波数へ、及び高い周波数から低い周波数へと順番に変化
される。ここでは、既に説明した縮退故障テストと同じ
考え方を適用している。即ち、０縮退故障を検出する場
合には、故障個所において逆の論理値“１”を取るテス
トパターンを生成すればよい。
なる周波数のインパルスを必要とする。（ｉ）チャージ
ポンプ回路２２のＵｐ信号入力端に存在する遅延故障Ｄ
Ｆ２を検出する場合には、周波数インパルス信号の周波
数は高い周波数から低い周波数へ、及び低い周波数から
高い周波数へと順番に変化される。これに対し、（ii）
チャージポンプ回路２２のＤｏｗｎ信号入力端に存在す
る遅延故障ＤＦ３（図２８参照）を検出する場合には、
周波数インパルス信号の周波数は低い周波数から高い周
波数へ、及び高い周波数から低い周波数へと順番に変化
される。ここでは、既に説明した縮退故障テストと同じ
考え方を適用している。即ち、０縮退故障を検出する場
合には、故障個所において逆の論理値“１”を取るテス
トパターンを生成すればよい。
【００８８】最初に、チャージポンプ回路２２のＵｐ信
号入力端に遅延故障ＤＦ２が存在するＰＬＬ回路につい
て検討する。図２５に示したＰＬＬ回路をＳＰＩＣＥに
よりシミュレーションした。Ｕｐ信号入力端に存在する
遅延故障ＤＦ２をシミュレーションするために、一連の
偶数個のインバータが回路に挿入された。遅延故障ＤＦ
２の遅延時間は 2.957 nsec であった。周波数インパル
スは、図２５に示すように、高い周波数から低い周波数
へ、及び低い周波数から高い周波数へとその周波数が変
化された。図２６（ａ）はＶＣＯ２４への入力波形を示
す。図２６（ｂ）はＰＬＬ回路の内部クロック波形を示
す。点線は基準クロック波形を示す。
号入力端に遅延故障ＤＦ２が存在するＰＬＬ回路につい
て検討する。図２５に示したＰＬＬ回路をＳＰＩＣＥに
よりシミュレーションした。Ｕｐ信号入力端に存在する
遅延故障ＤＦ２をシミュレーションするために、一連の
偶数個のインバータが回路に挿入された。遅延故障ＤＦ
２の遅延時間は 2.957 nsec であった。周波数インパル
スは、図２５に示すように、高い周波数から低い周波数
へ、及び低い周波数から高い周波数へとその周波数が変
化された。図２６（ａ）はＶＣＯ２４への入力波形を示
す。図２６（ｂ）はＰＬＬ回路の内部クロック波形を示
す。点線は基準クロック波形を示す。
【００８９】図２７はこの発明によるゼロクロス法とこ
の発明によるΔφ(t)法とを比較するための波形を示
す。図２７（ａ）は、この発明によるゼロクロス法によ
って測定したＶＣＯ２４の発振波形の瞬時周期の測定結
果である。点線は基準クロック波形の瞬時周期を示す。
ＰＬＬ回路がある状態に滞在している時間間隔（ｔ2−
ｔ1）は、約 61.65 nsec であると推定された。図２７
（ｂ）は、この発明によるΔφ(t)法において使用され
た上記のアルゴリズム（実波形をその基本周波数の解析
信号に変換する手順）を用いて推定されたΔφ(t)を示
す。時間間隔（ｔ2−ｔ1）は約 61.90 nsec であると推
定された。
の発明によるΔφ(t)法とを比較するための波形を示
す。図２７（ａ）は、この発明によるゼロクロス法によ
って測定したＶＣＯ２４の発振波形の瞬時周期の測定結
果である。点線は基準クロック波形の瞬時周期を示す。
ＰＬＬ回路がある状態に滞在している時間間隔（ｔ2−
ｔ1）は、約 61.65 nsec であると推定された。図２７
（ｂ）は、この発明によるΔφ(t)法において使用され
た上記のアルゴリズム（実波形をその基本周波数の解析
信号に変換する手順）を用いて推定されたΔφ(t)を示
す。時間間隔（ｔ2−ｔ1）は約 61.90 nsec であると推
定された。
【００９０】次に、チャージポンプ回路２２のＤｏｗｎ
信号入力端に遅延故障ＤＦ３が存在するＰＬＬ回路につ
いて検討する。図２８に示したＰＬＬ回路をＳＰＩＣＥ
によりシミュレーションした。Ｄｏｗｎ信号入力端に存
在する遅延故障ＤＦ３の数値シミュレーションのため
に、一連の偶数個のインバータが回路に挿入された。遅
延故障ＤＦ３の遅延時間は 4.413 nsec であった。周波
数インパルスは、図２８に示すように、低い周波数から
高い周波数へ、及び高い周波数から低い周波数へとその
周波数が変化された。
信号入力端に遅延故障ＤＦ３が存在するＰＬＬ回路につ
いて検討する。図２８に示したＰＬＬ回路をＳＰＩＣＥ
によりシミュレーションした。Ｄｏｗｎ信号入力端に存
在する遅延故障ＤＦ３の数値シミュレーションのため
に、一連の偶数個のインバータが回路に挿入された。遅
延故障ＤＦ３の遅延時間は 4.413 nsec であった。周波
数インパルスは、図２８に示すように、低い周波数から
高い周波数へ、及び高い周波数から低い周波数へとその
周波数が変化された。
【００９１】図２９（ａ）はＶＣＯ２４への入力波形を
示す。図２９（ｂ）はＰＬＬ回路の内部クロック波形を
示す。点線は基準クロック波形を示す。図３０は、この
発明によるゼロクロス法とこの発明によるΔφ(t) 法と
を比較するための波形を示す。図３０（ａ）は、この発
明によるゼロクロス法によって測定したＶＣＯ２４の発
振波形の瞬時周期の測定結果である。点線は基準クロッ
ク波形の瞬時周期を示す。時間間隔（ｔ2−ｔ1）は、約
29.25 nsec であると推定された。図３０（ｂ）は、こ
の発明によるΔφ(t)法において使用された上記のアル
ゴリズム（実波形をその基本周波数の解析信号に変換す
る手順）を用いて推定されたΔφ(t)を示す。時間間隔
（ｔ2−ｔ1）は約 25.20 nsec であると推定された。
示す。図２９（ｂ）はＰＬＬ回路の内部クロック波形を
示す。点線は基準クロック波形を示す。図３０は、この
発明によるゼロクロス法とこの発明によるΔφ(t) 法と
を比較するための波形を示す。図３０（ａ）は、この発
明によるゼロクロス法によって測定したＶＣＯ２４の発
振波形の瞬時周期の測定結果である。点線は基準クロッ
ク波形の瞬時周期を示す。時間間隔（ｔ2−ｔ1）は、約
29.25 nsec であると推定された。図３０（ｂ）は、こ
の発明によるΔφ(t)法において使用された上記のアル
ゴリズム（実波形をその基本周波数の解析信号に変換す
る手順）を用いて推定されたΔφ(t)を示す。時間間隔
（ｔ2−ｔ1）は約 25.20 nsec であると推定された。
【００９２】次に、この発明によるΔφ(t)法とこの発
明によるゼロクロス法とを比較する。この実験には図２
５に示したＰＬＬ回路を使用し、そのチャージポンプ回
路２２の信号入力端に存在する故障の遅延時間を、０ n
sec から７ nsec まで変化させた。図３１はチャージポ
ンプ回路２２のＵｐ信号入力端に遅延故障ＤＦ２が存在
するＰＬＬ回路についての実験結果を示す。図３１か
ら、この発明によるΔφ(t)法はこの発明によるゼロク
ロス法とほぼ互換のある推定値を与えていることが分か
る。推定された遅延時間はステップ状の変化を示してい
る。これは、位相周波数検出器２１がクロックエッジの
タイミングでのみＰＬＬ回路の状態遷移を生じさせるか
らである。
明によるゼロクロス法とを比較する。この実験には図２
５に示したＰＬＬ回路を使用し、そのチャージポンプ回
路２２の信号入力端に存在する故障の遅延時間を、０ n
sec から７ nsec まで変化させた。図３１はチャージポ
ンプ回路２２のＵｐ信号入力端に遅延故障ＤＦ２が存在
するＰＬＬ回路についての実験結果を示す。図３１か
ら、この発明によるΔφ(t)法はこの発明によるゼロク
ロス法とほぼ互換のある推定値を与えていることが分か
る。推定された遅延時間はステップ状の変化を示してい
る。これは、位相周波数検出器２１がクロックエッジの
タイミングでのみＰＬＬ回路の状態遷移を生じさせるか
らである。
【００９３】図３２はチャージポンプ回路２２のＤｏｗ
ｎ信号入力端に遅延故障ＤＦ３が存在するＰＬＬ回路に
ついての実験結果を示す。この発明によるゼロクロス法
とこの発明によるΔφ(t)法とを比較すると、図３２か
ら、ゼロクロス法は大きな偏り誤差（bias error）を持
っていることが分かる。これは、ゼロクロス法の測定点
がゼロクロスのみに限られているためである。これに対
し、Δφ(t) 法は、たとえ波形の周期が短い場合でも、
時間分解能に制限を受けない。何故ならば、図３１と図
３２を比較することによって、Δφ(t)法は２ nsec 以
上の遅延故障を検出できていることが明らかであるから
である。換言すると、この発明によるΔφ(t) 法は、波
形の周期とは独立に、遅延故障を検出できる。
ｎ信号入力端に遅延故障ＤＦ３が存在するＰＬＬ回路に
ついての実験結果を示す。この発明によるゼロクロス法
とこの発明によるΔφ(t)法とを比較すると、図３２か
ら、ゼロクロス法は大きな偏り誤差（bias error）を持
っていることが分かる。これは、ゼロクロス法の測定点
がゼロクロスのみに限られているためである。これに対
し、Δφ(t) 法は、たとえ波形の周期が短い場合でも、
時間分解能に制限を受けない。何故ならば、図３１と図
３２を比較することによって、Δφ(t)法は２ nsec 以
上の遅延故障を検出できていることが明らかであるから
である。換言すると、この発明によるΔφ(t) 法は、波
形の周期とは独立に、遅延故障を検出できる。
【００９４】以上の結果から明らかなように、この発明
によるΔφ(t) 法は、ＰＬＬ回路の状態を低い周波数状
態に遷移させ、ＰＬＬ回路がある状態に滞在している時
間間隔を推定する場合には、この発明によるゼロクロス
法の推定値と互換のある推定値を与える。一方、ＰＬＬ
回路の状態を高い周波数状態に遷移させ、かつＰＬＬ回
路がある状態に滞在している時間間隔を推定する場合に
は、この発明によるΔφ(t)法はこの発明によるゼロク
ロス法よりも偏り誤差が小さい。
によるΔφ(t) 法は、ＰＬＬ回路の状態を低い周波数状
態に遷移させ、ＰＬＬ回路がある状態に滞在している時
間間隔を推定する場合には、この発明によるゼロクロス
法の推定値と互換のある推定値を与える。一方、ＰＬＬ
回路の状態を高い周波数状態に遷移させ、かつＰＬＬ回
路がある状態に滞在している時間間隔を推定する場合に
は、この発明によるΔφ(t)法はこの発明によるゼロク
ロス法よりも偏り誤差が小さい。
【００９５】しかしながら、この発明によるΔφ(t) 法
は遅延故障の遅延時間を測定することができない。これ
は、図３１と図３２にプロットした時間間隔（ｔ2−
ｔ1）がそれぞれ、遅延故障の遅延時間に比例して変化
しないことから明らかである。上述のように、この発明
によるΔφ(t) 法は、（ｉ）周波数インパルスをＰＬＬ
回路に印加し、（ii）このＰＬＬ回路をある周波数を発
振する状態に中間的に滞在させ、そして（iii）ＰＬＬ
回路がその周波数発振状態に滞在している時間間隔を測
定することにより、ＰＬＬ回路の遅延故障を検出すると
いう過程を取っている。このため、この発明によるΔφ
(t) 法を使用する遅延故障検出方法は、標本化のための
トリガー信号を必要としないし、また、たとえ波形の周
期が短い場合でも、時間分解能に制限を受けない、とい
う特徴を有する。
は遅延故障の遅延時間を測定することができない。これ
は、図３１と図３２にプロットした時間間隔（ｔ2−
ｔ1）がそれぞれ、遅延故障の遅延時間に比例して変化
しないことから明らかである。上述のように、この発明
によるΔφ(t) 法は、（ｉ）周波数インパルスをＰＬＬ
回路に印加し、（ii）このＰＬＬ回路をある周波数を発
振する状態に中間的に滞在させ、そして（iii）ＰＬＬ
回路がその周波数発振状態に滞在している時間間隔を測
定することにより、ＰＬＬ回路の遅延故障を検出すると
いう過程を取っている。このため、この発明によるΔφ
(t) 法を使用する遅延故障検出方法は、標本化のための
トリガー信号を必要としないし、また、たとえ波形の周
期が短い場合でも、時間分解能に制限を受けない、とい
う特徴を有する。
【００９６】これに対し、この発明によるゼロクロス法
を使用する遅延故障検出方法は、標本化のためのトリガ
ー信号を必要とし、かつ波形の周期が短い場合には大き
な偏り誤差を持つ。これら事実は、上述のように、ＳＰ
ＩＣＥシミュレーションとMatlabを用いた測定シミュレ
ーションとによって検証された。さらに、ＰＬＬ回路は
フィードバック系であるため、遅延故障は過渡スキュー
を生じる。スキューが生じるタイミングが制限されるた
め、この発明によるゼロクロス法の場合のようにトリガ
ーを用いたテストを実行することは困難である。何故な
らば、目標とするゼロクロスを精確に捕捉しなければな
らないからである。これに対し、この発明によるΔφ
(t) 法は時間分解能に制限を受けないという利点があ
る。その上、被試験ＰＬＬ回路のミックスド信号ブロッ
ク（チャージポンプ回路、ループフィルタ、ＶＣＯ）に
存在する遅延故障を同時にテスト又は検出できるという
利点がある。
を使用する遅延故障検出方法は、標本化のためのトリガ
ー信号を必要とし、かつ波形の周期が短い場合には大き
な偏り誤差を持つ。これら事実は、上述のように、ＳＰ
ＩＣＥシミュレーションとMatlabを用いた測定シミュレ
ーションとによって検証された。さらに、ＰＬＬ回路は
フィードバック系であるため、遅延故障は過渡スキュー
を生じる。スキューが生じるタイミングが制限されるた
め、この発明によるゼロクロス法の場合のようにトリガ
ーを用いたテストを実行することは困難である。何故な
らば、目標とするゼロクロスを精確に捕捉しなければな
らないからである。これに対し、この発明によるΔφ
(t) 法は時間分解能に制限を受けないという利点があ
る。その上、被試験ＰＬＬ回路のミックスド信号ブロッ
ク（チャージポンプ回路、ループフィルタ、ＶＣＯ）に
存在する遅延故障を同時にテスト又は検出できるという
利点がある。
【００９７】以上、この発明を例示の実施例について記
載したが、この発明の精神及び範囲から逸脱することな
しに、これら実施例について種々の変形、変更、及び／
又は改良をなし得ることはこの分野の技術者には明らか
である。従って、この発明は図示し、かつ上述した実施
例に限定されるものではなく、添付の特許請求の範囲に
よって定まる発明の範囲内に入る全てのそのような変
形、変更、及び／又は改良をも包含するものである。
載したが、この発明の精神及び範囲から逸脱することな
しに、これら実施例について種々の変形、変更、及び／
又は改良をなし得ることはこの分野の技術者には明らか
である。従って、この発明は図示し、かつ上述した実施
例に限定されるものではなく、添付の特許請求の範囲に
よって定まる発明の範囲内に入る全てのそのような変
形、変更、及び／又は改良をも包含するものである。
【００９８】
【発明の効果】以上説明したように、この発明によれ
ば、解析信号の瞬時位相の傾きを利用してフェーズロッ
クループ回路の遅延故障を検出するものであるから、過
渡的なクロック・スキューとして現われるフェーズロッ
クループ回路の遅延故障を確実に検出することができ
る。なお、上記した文献ｄ１〜ｄ８は下記の通りであ
る。 [ｄ１]： Jan M. Rabaey, Digital Integrated Circuit
s: A DesignPerspective, Prentice-Hall, Inc., 199
6。 [ｄ２]： 藤原秀雄「コンピュータの設計とテスト」、
工学図書株式会社、1990。 [ｄ３]： R. Scott Fetherston, Imtiaz P. Shaik and
Siyad C. Ma,"Testability Features of AMD-K6 Microp
rocessor", IEEEInternational Test Conference, pp.
406-413, 1997。 [ｄ４]： Sudhakar M. Reddy, Delay Fault: Modeling,
Fault Simulation, andTest Generation, IEEE Intern
ational Test Conference Tutorial,1995。 [ｄ５]： Ankan K. Ppramanick and Sudhakar M. Redd
y, "On the Design ofPath Delay Fault Testable Comb
inational Circuits", IEEEInternational Fault-Toler
ant Computing Symposium, pp. 374-381,1990。 [ｄ６]： Niklaus Wirth, Algorithm + Data Structure
s = Programs,Prentice-Hall, Inc., 1976。 [ｄ７]： Manfred Schroeder, Fractals, Chaos, Power
Laws, W. H. Freemanand Company, 1991。 [ｄ８]： Floyd M. Gardner, "Phase Accuracy of Char
ge Pump PLL's", IEEETrans. Commun., vol. COM-30, p
p. 2362-2363, 1982。
ば、解析信号の瞬時位相の傾きを利用してフェーズロッ
クループ回路の遅延故障を検出するものであるから、過
渡的なクロック・スキューとして現われるフェーズロッ
クループ回路の遅延故障を確実に検出することができ
る。なお、上記した文献ｄ１〜ｄ８は下記の通りであ
る。 [ｄ１]： Jan M. Rabaey, Digital Integrated Circuit
s: A DesignPerspective, Prentice-Hall, Inc., 199
6。 [ｄ２]： 藤原秀雄「コンピュータの設計とテスト」、
工学図書株式会社、1990。 [ｄ３]： R. Scott Fetherston, Imtiaz P. Shaik and
Siyad C. Ma,"Testability Features of AMD-K6 Microp
rocessor", IEEEInternational Test Conference, pp.
406-413, 1997。 [ｄ４]： Sudhakar M. Reddy, Delay Fault: Modeling,
Fault Simulation, andTest Generation, IEEE Intern
ational Test Conference Tutorial,1995。 [ｄ５]： Ankan K. Ppramanick and Sudhakar M. Redd
y, "On the Design ofPath Delay Fault Testable Comb
inational Circuits", IEEEInternational Fault-Toler
ant Computing Symposium, pp. 374-381,1990。 [ｄ６]： Niklaus Wirth, Algorithm + Data Structure
s = Programs,Prentice-Hall, Inc., 1976。 [ｄ７]： Manfred Schroeder, Fractals, Chaos, Power
Laws, W. H. Freemanand Company, 1991。 [ｄ８]： Floyd M. Gardner, "Phase Accuracy of Char
ge Pump PLL's", IEEETrans. Commun., vol. COM-30, p
p. 2362-2363, 1982。
【図１】ＰＬＬ回路を用いてクロック・スキューを最小
化する同期システムの一例を示すブロック図である。
化する同期システムの一例を示すブロック図である。
【図２】図１に示したシステムの動作を説明するための
クロックパルスの波形図である。
クロックパルスの波形図である。
【図３】位相周波数検出器に遅延故障が存在するＰＬＬ
回路の一例を示すブロック図である。
回路の一例を示すブロック図である。
【図４】図３に示したＰＬＬ回路の動作を説明するため
のクロックパルスの波形図である。
のクロックパルスの波形図である。
【図５】チャージポンプ回路に遅延故障が存在するＰＬ
Ｌ回路の一例を示すブロック図である。
Ｌ回路の一例を示すブロック図である。
【図６】図５に示したＰＬＬ回路の動作を説明するため
のクロックパルスの波形図である。
のクロックパルスの波形図である。
【図７】ＰＬＬ回路の位相周波数検出器の状態図であ
る。
る。
【図８】縮退故障が存在する組み合わせ回路の一例を示
す回路図である。
す回路図である。
【図９】遅延故障が存在する組み合わせ回路の一例を示
す回路図である。
す回路図である。
【図１０】従来の遅延故障テスト法の一例を説明するた
めのブロック図である。
めのブロック図である。
【図１１】Hilbert曲線の一例を示す図である。
【図１２】ＰＬＬ回路に適用された従来の遅延故障テス
ト法の概念を示すブロック図である。
ト法の概念を示すブロック図である。
【図１３】ＰＬＬ回路のＶＣＯに与えられるアナログの
周波数ダウン信号と位相雑音波形Δφ(t)の対応する変
化を示す図である。
周波数ダウン信号と位相雑音波形Δφ(t)の対応する変
化を示す図である。
【図１４】ＰＬＬ回路のＶＣＯに与えられるアナログの
周波数アップ信号と位相雑音波形Δφ(t)の対応する変
化を示す図である。
周波数アップ信号と位相雑音波形Δφ(t)の対応する変
化を示す図である。
【図１５】被試験ＰＬＬ回路の位相変動波形Δφ(t)を
故障のないＰＬＬ回路の位相変動波形Δφ(t)と比較す
ることにより遅延故障を検出する方法を説明するための
波形図である。
故障のないＰＬＬ回路の位相変動波形Δφ(t)と比較す
ることにより遅延故障を検出する方法を説明するための
波形図である。
【図１６】ＰＬＬ回路が状態遷移を実行させられる周波
数インパルス信号の一例及び周波数インパルスの一例を
それぞれ示す波形図である。
数インパルス信号の一例及び周波数インパルスの一例を
それぞれ示す波形図である。
【図１７】この発明による遅延故障検出装置の第１の実
施例を示すブロック図である。
施例を示すブロック図である。
【図１８】ＭＯＳ・ＦＥＴのパラメータを示す特性図で
ある。
ある。
【図１９】０.６μｍ、５−ＶのＣＭＯＳ技術により構
成されたＰＬＬ回路の一例を示すブロック図である。
成されたＰＬＬ回路の一例を示すブロック図である。
【図２０】（ａ）は図１９に示したＰＬＬ回路のＶＣＯ
への入力波形を示し、（ｂ）は図１９に示したＰＬＬ回
路の内部クロックを示す波形図である。
への入力波形を示し、（ｂ）は図１９に示したＰＬＬ回
路の内部クロックを示す波形図である。
【図２１】（ａ）はこの発明によるゼロクロス法を使用
して図１９に示したＰＬＬ回路のＶＣＯの発振波形の瞬
時周期を測定した測定結果を示す波形図であり、（ｂ）
はこの発明による方法により推定された位相変動波形Δ
φ(t)を示す図である。
して図１９に示したＰＬＬ回路のＶＣＯの発振波形の瞬
時周期を測定した測定結果を示す波形図であり、（ｂ）
はこの発明による方法により推定された位相変動波形Δ
φ(t)を示す図である。
【図２２】この発明による方法ではテストできない遅延
故障を持つＰＬＬ回路の一例を示すブロック図である。
故障を持つＰＬＬ回路の一例を示すブロック図である。
【図２３】（ａ）は図２２に示したＰＬＬ回路のＶＣＯ
への入力波形を示し、（ｂ）は図２２に示したＰＬＬ回
路の内部クロックを示す波形図である。
への入力波形を示し、（ｂ）は図２２に示したＰＬＬ回
路の内部クロックを示す波形図である。
【図２４】（ａ）はこの発明によるゼロクロス法を使用
して図２２に示したＰＬＬ回路のＶＣＯの発振波形の瞬
時周期を測定した測定結果を示す波形図であり、（ｂ）
はこの発明による方法により推定された位相変動波形Δ
φ(t)を示す図である。
して図２２に示したＰＬＬ回路のＶＣＯの発振波形の瞬
時周期を測定した測定結果を示す波形図であり、（ｂ）
はこの発明による方法により推定された位相変動波形Δ
φ(t)を示す図である。
【図２５】この発明による方法によりテストできる遅延
故障を持つＰＬＬ回路の一例を示すブロック図である。
故障を持つＰＬＬ回路の一例を示すブロック図である。
【図２６】ａ）は図２５に示したＰＬＬ回路のＶＣＯへ
の入力波形を示し、（ｂ）は図２５に示したＰＬＬ回路
の内部クロックを示す波形図である。
の入力波形を示し、（ｂ）は図２５に示したＰＬＬ回路
の内部クロックを示す波形図である。
【図２７】（ａ）はこの発明によるゼロクロス法を使用
して図２５に示したＰＬＬ回路のＶＣＯの発振波形の瞬
時周期を測定した測定結果を示す波形図であり、（ｂ）
はこの発明による方法により推定された位相変動波形Δ
φ(t)を示す図である。
して図２５に示したＰＬＬ回路のＶＣＯの発振波形の瞬
時周期を測定した測定結果を示す波形図であり、（ｂ）
はこの発明による方法により推定された位相変動波形Δ
φ(t)を示す図である。
【図２８】この発明による方法によりテストできる遅延
故障を持つＰＬＬ回路の他の例を示すブロック図であ
る。
故障を持つＰＬＬ回路の他の例を示すブロック図であ
る。
【図２９】（ａ）は図２８に示したＰＬＬ回路のＶＣＯ
への入力波形を示し、（ｂ）は図２８に示したＰＬＬ回
路の内部クロックを示す波形図である。
への入力波形を示し、（ｂ）は図２８に示したＰＬＬ回
路の内部クロックを示す波形図である。
【図３０】（ａ）はこの発明によるゼロクロス法を使用
して図２８に示したＰＬＬ回路のＶＣＯの発振波形の瞬
時周期を測定した測定結果を示す波形図であり、（ｂ）
はこの発明による方法により推定された位相変動波形Δ
φ(t)を示す図である。
して図２８に示したＰＬＬ回路のＶＣＯの発振波形の瞬
時周期を測定した測定結果を示す波形図であり、（ｂ）
はこの発明による方法により推定された位相変動波形Δ
φ(t)を示す図である。
【図３１】この発明による方法を使用して図２５に示し
たＰＬＬ回路をテストした実験結果を示す図である。
たＰＬＬ回路をテストした実験結果を示す図である。
【図３２】この発明による方法を使用して図２８に示し
たＰＬＬ回路をテストした実験結果を示す図である。
たＰＬＬ回路をテストした実験結果を示す図である。
【図３３】この発明による遅延故障検出装置の第２の実
施例を示すブロック図である。
施例を示すブロック図である。
【図３４】理想のクロック信号の一例を示す波形図であ
る。
る。
【図３５】（ａ）はクロック信号の一例を示す波形図で
あり、（ｂ）は図３５（ａ）に示したクロック信号をHi
lbert変換することにより得られた波形図である。
あり、（ｂ）は図３５（ａ）に示したクロック信号をHi
lbert変換することにより得られた波形図である。
１４、１５：フェーズロックループ回路 ２１：位相周波数検出器 ２２：チャージポンプ回路 ２３：ループフィルタ ２４：電圧制御発振器 ２５：クロック・デコード及びバッファ回路 ３１：入力ラッチ ３２：出力ラッチ ５１：周波数インパルス発生器 ５２：被試験フェーズロックループ回路 ５３：Hilbert変換対生成器 ５４：瞬時位相推定器 ５５：リニア位相除去器 ５６：遅延故障判断装置 ６１：ゼロクロス検出器 ６２：瞬時周期検出器 ６３：遅延時間検出器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マニ ソーマ アメリカ合衆国 ワシントン州 98177− 4611 シアトル エヌ． ダブリュー． イレブンス アベニュー 12043 (72)発明者 石田 雅裕 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内
Claims (11)
- 【請求項１】 周波数インパルスをフェーズロックルー
プ回路に印加して状態遷移を行わせる段階と、 上記フェーズロックループ回路から出力される信号から
その瞬時位相を推定する段階と、 上記瞬時位相の変動項から上記ェーズロックループ回路
がある発振周波数状態に滞在している時間間隔を測定す
る段階とを含むことを特徴とするフェーズロックループ
回路の遅延故障検出方法。 - 【請求項２】 上記瞬時位相を推定する段階は、 上記フェーズロックループ回路から出力される信号の波
形を解析信号に変換する段階と、 上記解析信号の瞬時位相を推定する段階とを含み、 上記時間間隔を測定する段階は、 上記フェーズロックループ回路がある発振周波数状態に
滞在している時間間隔と遅延故障が存在しないフェーズ
ロックループ回路がある発振周波数状態に滞在している
時間間隔とを比較することにより遅延故障を検出する段
階を含むことを特徴とする請求項１に記載の遅延故障検
出方法。 - 【請求項３】 上記時間間隔を測定する段階は、上記瞬
時位相の傾きの変化部から時間間隔を推定する過程であ
ることを特徴とする請求項２に記載の遅延故障検出方
法。 - 【請求項４】 周波数インパルスをフェーズロックルー
プ回路に印加して状態遷移を行わせる段階と、 上記フェーズロックループ回路から出力される信号の瞬
時周期を推定する段階と、 上記瞬時周期から上記ェーズロックループ回路がある発
振周波数状態に滞在している時間間隔を測定する段階と
を含むことを特徴とするフェーズロックループ回路の遅
延故障検出方法。 - 【請求項５】 上記時間間隔を測定する段階は、上記入
力周波数インパルスが元の状態に戻った時間から、上記
ェーズロックループ回路の出力信号の瞬時周期が急激に
変化する時間までの時間間隔を測定する段階であること
を特徴とする請求項４に記載の遅延故障検出方法。 - 【請求項６】 被試験フェーズロックループ回路に基準
クロック信号として周波数インパルスを印加する周波数
インパルス印加手段と、 上記被試験フェーズロックループ回路から出力される信
号の波形を解析信号に変換する変換手段と、 上記解析信号の瞬時位相を推定する推定手段と、 推定された瞬時位相の変動項から遅延時間を測定する遅
延時間測定手段とを具備することを特徴とするフェーズ
ロックループ回路の遅延故障検出装置。 - 【請求項７】 上記変換手段はHilbert変換対生成器で
あり、さらに、推定された瞬時位相からリニア位相を推
定し、かつこの推定されたリニア位相を上記推定された
瞬時位相から除去して上記瞬時位相の変動項を求める手
段が設けられていることを特徴とする請求項６に記載の
遅延故障検出装置。 - 【請求項８】 上記遅延時間測定手段は、上記フェーズ
ロックループ回路がある発振周波数状態に滞在している
時間間隔と遅延故障が存在しないフェーズロックループ
回路がある発振周波数状態に滞在している時間間隔とを
比較することにより遅延故障を検出する手段であること
を特徴とする請求項６に記載の遅延故障検出装置。 - 【請求項９】 上記遅延時間測定手段は、上記瞬時位相
の傾きの変化部から時間間隔を推定する手段であること
を特徴とする請求項６に記載の遅延故障検出装置。 - 【請求項１０】 被試験フェーズロックループ回路に基
準クロック信号として周波数インパルスを印加する周波
数インパルス印加手段と、 上記被試験フェーズロックループ回路から出力される信
号の瞬時周期を推定する推定手段と、 上記推定された瞬時周期から遅延時間を測定する遅延時
間測定手段とを具備することを特徴とするフェーズロッ
クループ回路の遅延故障検出装置。 - 【請求項１１】 上記遅延時間測定手段は、上記入力周
波数インパルスが元の状態に戻った時間から、上記ェー
ズロックループ回路の出力信号の瞬時周期が急激に変化
する時間までの時間間隔を測定する手段であることを特
徴とする請求項１０に記載の遅延故障検出装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/251,096 US6291979B1 (en) | 1999-02-16 | 1999-02-16 | Apparatus for and method of detecting a delay fault |
| US09/494,321 US6400129B1 (en) | 1999-02-16 | 2000-01-28 | Apparatus for and method of detecting a delay fault in a phase-locked loop circuit |
| US09/494321 | 2000-01-28 | ||
| US09/251096 | 2000-01-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000235063A true JP2000235063A (ja) | 2000-08-29 |
| JP4513077B2 JP4513077B2 (ja) | 2010-07-28 |
Family
ID=26941388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000038415A Expired - Fee Related JP4513077B2 (ja) | 1999-02-16 | 2000-02-16 | フェーズロックループ回路の遅延故障検出装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6400129B1 (ja) |
| JP (1) | JP4513077B2 (ja) |
| KR (1) | KR100379354B1 (ja) |
| DE (1) | DE10006551A1 (ja) |
| TW (1) | TW445720B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003036313A1 (fr) * | 2001-10-25 | 2003-05-01 | Advantest Corporation | Appareil et procede de mesure de deplacement lateral d'horloge |
| WO2015182936A1 (ko) * | 2014-05-30 | 2015-12-03 | 한국표준과학연구원 | 시간 지연 추정 장치 및 그것의 시간 지연 추정 방법 |
| CN115575706A (zh) * | 2022-11-21 | 2023-01-06 | 保定新云达电力设备有限责任公司 | 适用于电能表校验仪的频率连续跟踪测量系统和方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7012982B1 (en) * | 1999-11-24 | 2006-03-14 | Verizon Laboratories Inc. | Method and system for de-jittering of transmitted MPEG-2 and MPEG-4 video |
| US6977950B1 (en) * | 1999-11-29 | 2005-12-20 | Lucent Technologies Inc. | Power distribution network for optoelectronic circuits |
| US7127018B2 (en) * | 2001-03-20 | 2006-10-24 | Advantest Corporation | Apparatus for and method of measuring clock skew |
| US7203229B1 (en) * | 2001-06-14 | 2007-04-10 | Advantest Corporation | Apparatus for and method of measuring jitter |
| US6832173B1 (en) * | 2002-07-30 | 2004-12-14 | Altera Corporation | Testing circuit and method for phase-locked loop |
| US7308625B1 (en) * | 2003-06-03 | 2007-12-11 | Nxp B.V. | Delay-fault testing method, related system and circuit |
| US7002358B2 (en) * | 2003-12-10 | 2006-02-21 | Hewlett-Packard Development Company, L.P. | Method and apparatus for measuring jitter |
| US7317309B2 (en) * | 2004-06-07 | 2008-01-08 | Advantest Corporation | Wideband signal analyzing apparatus, wideband period jitter analyzing apparatus, and wideband skew analyzing apparatus |
| US7460592B2 (en) * | 2005-05-04 | 2008-12-02 | Advantest Corporation | Apparatus for measuring jitter and method of measuring jitter |
| US8155174B2 (en) * | 2007-03-23 | 2012-04-10 | Rambus Inc. | Hardware and method to test phase linearity of phase synthesizer |
| GB0717800D0 (en) * | 2007-09-12 | 2007-10-24 | Mitsubishi Electric Inf Tech | Pulse analyzer |
| US8531196B1 (en) | 2009-02-03 | 2013-09-10 | Altera Corporation | Delay test circuitry |
| US9836558B2 (en) * | 2015-03-16 | 2017-12-05 | Lectrispect, Inc. | Electrical system mapping utilizing plug-in modules |
| KR102298160B1 (ko) * | 2015-08-13 | 2021-09-03 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 통신 시스템 |
| US10248520B2 (en) * | 2015-09-25 | 2019-04-02 | Oracle International Corporation | High speed functional test vectors in low power test conditions of a digital integrated circuit |
| CN111081274B (zh) * | 2020-01-03 | 2022-03-25 | 西安电子科技大学 | 基于瞬时频率的带静默间断信号的端点识别方法及应用 |
| CN114184099B (zh) * | 2021-11-04 | 2023-09-22 | 北京无线电计量测试研究所 | 一种测量引信时延的方法和装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232078U (ja) * | 1988-08-24 | 1990-02-28 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4439737A (en) * | 1982-04-21 | 1984-03-27 | Rca Corporation | Phase locked loop, as for MPSK signal detector |
| JPS6118221A (ja) * | 1984-07-04 | 1986-01-27 | Kokusai Denshin Denwa Co Ltd <Kdd> | 位相同期回路 |
| US4686569A (en) * | 1986-05-29 | 1987-08-11 | Rca Corporation | Circuitry for reducing demodulation phase error as for an automatic deghosting system |
| US4704574A (en) * | 1986-08-26 | 1987-11-03 | Rca Corporation | Phase difference measurement apparatus and method |
| CA1301261C (en) * | 1988-04-27 | 1992-05-19 | Wayne D. Grover | Method and apparatus for clock distribution and for distributed clock synchronization |
| JPH02246620A (ja) * | 1989-03-20 | 1990-10-02 | Advantest Corp | 周波数変換器を含むフェイズロックループ回路 |
| US5578917A (en) * | 1995-03-20 | 1996-11-26 | Fluke Corporation | Repetitive digital sampling circuit using two delay lines for improved time accuracy |
| KR20000001394A (ko) * | 1998-06-11 | 2000-01-15 | 윤종용 | 디지털 위상동기루프의 위상오차 검출방법과 그 회로 |
-
2000
- 2000-01-28 US US09/494,321 patent/US6400129B1/en not_active Expired - Fee Related
- 2000-02-15 KR KR10-2000-0006999A patent/KR100379354B1/ko not_active IP Right Cessation
- 2000-02-15 DE DE10006551A patent/DE10006551A1/de not_active Withdrawn
- 2000-02-16 TW TW089102642A patent/TW445720B/zh active
- 2000-02-16 JP JP2000038415A patent/JP4513077B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232078U (ja) * | 1988-08-24 | 1990-02-28 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003036313A1 (fr) * | 2001-10-25 | 2003-05-01 | Advantest Corporation | Appareil et procede de mesure de deplacement lateral d'horloge |
| US6737852B2 (en) | 2001-10-25 | 2004-05-18 | Advantest Corporation | Clock skew measuring apparatus and method |
| WO2015182936A1 (ko) * | 2014-05-30 | 2015-12-03 | 한국표준과학연구원 | 시간 지연 추정 장치 및 그것의 시간 지연 추정 방법 |
| KR20150138911A (ko) * | 2014-05-30 | 2015-12-11 | 한국표준과학연구원 | 시간 지연 추정 장치 및 그것의 시간 지연 추정 방법 |
| KR101631611B1 (ko) | 2014-05-30 | 2016-06-20 | 한국표준과학연구원 | 시간 지연 추정 장치 및 그것의 시간 지연 추정 방법 |
| US9791537B2 (en) | 2014-05-30 | 2017-10-17 | Korea Research Institute Of Standards And Science | Time delay estimation apparatus and time delay estimation method therefor |
| CN115575706A (zh) * | 2022-11-21 | 2023-01-06 | 保定新云达电力设备有限责任公司 | 适用于电能表校验仪的频率连续跟踪测量系统和方法 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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