JP4513077B2 - フェーズロックループ回路の遅延故障検出装置及び方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、フェーズロックループ（phase-locked loop）回路の遅延故障を検出する装置及び方法に関し、特に、ＶＬＳＩ（very large scale integrated circuit）チップに形成されたフェーズロックループ（以下、ＰＬＬと称す）回路の遅延故障を検出するのに好適な遅延故障検出装置及び方法に関する。
【０００２】
【従来の技術】
同期システムは、クロック・エッジのタイミングを共有することにより協調動作する。この共有エッジのタイミングが高い精度で制御されていればいる程、同期システムはより高い周波数で動作できる。同期システムの一例を図１に示す。このシステムは複数の（この例では２つの）ＶＬＳＩチップ１１、１２が１つのボード（図示せず）上に実装されている構成を有する。基準クロックφは、ボード上の高精度発振器（例えば、クリスタル・クロック発生器）１３から各ＶＬＳＩチップ１１、１２へ供給される。これらＶＬＳＩチップ上のＰＬＬ回路１４及び１５は、図２に示すように、外部から与えられる基準クロックφにチップ内部で発生されたクロックφ11、φ12及びφ21、φ22を同期させ、これらクロックをサブシステム１６及び１７内へ送る。（例えば、文献ｄ１参照）。
【０００３】
このように内部クロックのエッジを基準クロックのエッジに同期させることにより、異なるチップ間で自由にデータをやり取りすることができる。ＰＬＬ回路１４及び１５は、電圧制御発振器（voltage-controlled oscillator）（以下、ＶＣＯと称す）の発振波形の周波数と位相を、入力された基準クロックφの周波数と位相に一致させることにより、クロック・スキュー（clock skew）を最小にし、システムの高速動作を確実にする役割を担っている。
【０００４】
良く知られているように、マイクロコンピュータではクロック信号の最悪の瞬時値（ピークジッタなど）が動作周波数を決めてしまう。従って、マイクロコンピュータにおいては、過渡的なクロック・スキューとして現われるそのような遅延故障（delay fault）をテストによって確実に検出しておく必要がある。
次に、ＰＬＬ回路における遅延故障がシステムに与える影響について考察する。図３にＰＬＬ回路の一例を示す。このＰＬＬ回路は位相周波数検出器２１と、チャージポンプ回路２２と、ループフィルタ２３と、ＶＣＯ２４と、クロックデコード及びバッファ回路２５とより構成されている。今、位相周波数検出器２１の基準クロック入力端に遅延故障ＤＦ１が存在すると仮定する。図４に示すように、ＰＬＬ回路の位相周波数検出器２１の基準クロック入力端に印加された基準クロックφREF（実線のパルス）は、入力端の遅延故障ＤＦ１により、一定時間遅延されたスキュークロックφ（点線のパルス）となり、次段のチャージポンプ回路２２に入力される。ＰＬＬ回路は、内部クロックφ1（実線のパルス）のエッジを上記一定時間遅延された点線のクロックφのエッジに同期させる。その結果、遅延故障ＤＦ１に対応してクロック・スキューが生じる。その上、基準クロック入力端で生じた偏差であるこのクロック・スキューはＰＬＬ回路では補償されず、一定値のまま継続する。この結果、大きな定常偏差が残っているように見える。
【０００５】
この遅延故障ＤＦ１は、ＰＬＬ回路の内部ブロック（内部構成素子）の故障ではないため、ＰＬＬ回路は同期状態になる。従って、ＰＬＬ回路の内部ブロックをテストしても、基準クロック入力端の遅延故障を検出することは困難である。しかしながら、このタイプの遅延故障は、外部の基準クロックφREFと内部のクロックφ1とを比較することにより簡単に検出され得る。
次に、図５に示すように、チャージポンプ回路２２のアップ（Ｕｐ）信号入力端に遅延故障ＤＦ２が存在すると仮定する。この遅延故障ＤＦ２のため、チャージポンプ回路２２は位相周波数検出器２１から入力されたＵｐ信号をアナログ信号へ変換して出力するタイミングが遅れる。さらに、このアナログ信号の遅延はＶＣＯ２４の発振波形のタイミングの遅延となる。次のステップで、位相周波数検出器２１が基準クロックφREF のエッジとＰＬＬ回路の内部クロックφ1 のエッジとを比較し、２つのクロックの立ち上がりエッジの時間間隔を位相誤差信号とし、ＶＣＯ２４の発振波形のタイミングを制御する。この帰還制御は、両クロックの立ち上がりエッジが一致するまで行なわれる。従って、この遅延故障ＤＦ２は状態遷移と同時に現われ、フィードバックにより補償されてしまう。状態遷移のときに遅延時間は最大値を取る。よって、図６に示すように、クロック・スキューは状態遷移の直後に最大となり、上述したように、ＰＬＬ回路はフィードバック系であるため、多数の引き続くサイクルでゼロに減じる。このようにして過渡スキューは生じる。スキューが生じるタイミングが限定されるため、テストにより検出することは困難である。
【０００６】
このように、位相周波数検出器２１の基準クロック入力端に遅延故障ＤＦ１が存在すると、一定時間間隔のクロック・スキューが生じる。このクロック・スキューはＰＬＬ回路により補償されない。一方、チャージポンプ回路２２のＵｐ信号入力端に遅延故障ＤＦ２が存在すると、図７に示す状態遷移に対応して過渡的な大きなクロック・スキューが現われる。この過遅延故障ＤＦ２に起因する過渡的なクロック・スキューはＰＬＬ回路により補償され、ゼロに近づく。ＰＬＬ回路の他のブロック（ループフィルタ２３の入力端、ＶＣＯ２４の入力端）の遅延故障は全て、チャージポンプ回路２２の入力端の遅延故障へマッピングすることができる。
【０００７】
従来より縮退故障テスト（例えば、文献ｄ２を参照）は、ＶＬＳＩチップの検証テストや製造テストに最も広く利用されている。まず、この縮退故障テスト（stuck fault testing）について簡単に説明する。
故障モデルは物理的欠陥を抽象化したものである。故障モデルを用いると、欠陥のある回路の動作をコンピュータを用いて簡単にシミュレーションできる。例えば、ＣＭＯＳ（complementary metal-oxide semiconductor）インバータの出力が論理値“１”を取り続ける状態は、インバータの出力に１縮退故障（stuck-at 1 fault）が存在しているモデルを用いれば説明できる。原因としては、インバータの出力と電源電圧ラインＶDD が短絡してしまう欠陥や、ｎＭＯＳ（n-channel metal-oxide semiconductor）のドレインが開放してしまう物理的欠陥が考えられる。
【０００８】
テストは、被試験回路の主入力にテストパターンを印加し、この被試験回路の主出力に現われる回路の応答パターンを観測し、この応答パターンを正常動作時の期待値パターンと比較して回路が故障しているか否かを調べる。図８に、縮退故障のないナンドゲートＮＤ１と０縮退故障（ｓ‐ａ‐０）のあるナンドゲートＮＤ２との組み合わせ回路を示す。両ナンドゲートＮＤ１、ＮＤ２の出力はオアゲートＯＲ１を通じて主出力として取り出される。
【０００９】
この組み合わせ回路の０縮退故障を検出できるテストパターンは“１１０”である。つまり、図示するように組み合わせ回路の主入力にテストパターン“１１０”を印加することである。何故ならば、テストパターン“１１０”をこの回路の主入力に印加した場合に、０縮退故障がないときのこの組み合わせ回路の主出力は“１”であり、０縮退故障があるときの主出力は“０”となるから、テストパターン“１１０”をこの組み合わせ回路に印加すると、故障があるか否かを識別することが可能になるからである。さらに注意深くテストパターンの値を調べると、このテストパターンは、０縮退故障個所が逆の論理値“１”を取るように生成されていることが分かる。
【００１０】
プロセス技術の急速な発展により集積回路（ＩＣ）の超微細化が進み、その結果、信号が信号線を伝わるときの信号線遅延の方が、信号がゲート素子を伝わるときのゲート遅延よりも重要になっている。この結果、遅延故障テストがマイクロプロセッサのテストに適用され始めている（例えば、文献ｄ３を参照）。次に、従来の遅延故障テスト法について簡単に説明する（例えば、文献ｄ４を参照）。
【００１１】
遅延故障に対して２つの故障モデルが提案されている。１つはゲート遅延故障であり、他方はパス（path）遅延故障である。回路のあるゲートを通過する信号の伝播時間が特定の最悪の伝播遅延値を超える場合に、この回路はゲート遅延故障を有すると呼ばれる。同様に、回路のある信号パスを伝播する信号の時間が特定の最悪の伝播遅延値を超える場合に、この回路はパス遅延故障を有すると呼ばれる。
【００１２】
遅延故障テストには２つのパターンによるテストを必要とする。図９に遅延故障テストの一例を示す。図示の被試験回路は第１、第２、第３の３つのナンドゲートＮＤ１、ＮＤ２、ＮＤ３を備え、第１及び第２の２つのナンドゲートＮＤ１及びＮＤ２の出力が第３のナンドゲートＮＤ３に入力されるように接続されている組み合わせ回路である。最初は、遅いクロックを用いて初期化パターンＶ1 をこの被試験回路の主入力に印加する。この例の初期化パターンＶ1 は“１１１１”である。遅いクロックを用いるのは、そのサイクルの時間が回路の全ての遷移を安定にするのに十分に長い場合に、遅延故障が状態遷移に影響しないようにするためである。被試験回路が初期化状態へなった後、高速クロックを用いてテストパターンＶ2 を被試験回路の主入力に印加する。この例のＶ2 は“０１０１”である。その結果、図９の図面上で見て、第１及び第２のナンドゲートＮＤ１及びＮＤ２に対するそれぞれ２本の入力リード線のうちの上側の信号線（Ｖ2 の“０”が入力される入力リード線）、及び第１及び第２のナンドゲートＮＤ１及びＮＤ２の出力から第３のナンドゲートＮＤ３の入力に至る信号線が活性化され、テストパターンＶ2 に対応するパルスがこれら信号線を伝播し、伝播遅延時間に対応してパルスが被試験回路の主出力（第３のナンドゲートＮＤ３の出力）に現われる。この出力された最終値は高速クロックに同期した出力ラッチに取り込まれる。ラッチした値は、被試験回路に遅延故障が存在するか否かを判定するのに用いられる。通常、システムクロックが高速クロックとして用いられる。図１０は上述の遅延故障テストの概念を表わす。被試験回路（組み合わせ回路）３０の前段及び後段に入力ラッチ３１及び出力ラッチ３２が接続されている。
【００１３】
【発明が解決しようとする課題】
遅延故障テストのためのテストパターンを生成することは非常に困難である。何故ならば、回路の遅延時間及びこの回路に存在する他の全ての遅延故障とは独立に、目的の遅延故障を検出するためには、次の条件が満たされなければならないからである。即ち、「活性化された被試験ラインを伝わるオンパス（on-path）の入力パルス」と「この被試験ラインへ合流する枝の入力ラインを伝わるオフパス（off-path）のセンシタイジング入力パルス」はそれぞれグリッチ（glitch）を生じてはいけない（例えば、文献ｄ５を参照）。このため、従来の遅延故障テスト法は少数の信号線に対してのみテストパターンを発生しており、従って、回路に存在する限られた数の遅延故障を検出することしかできなかった。
【００１４】
ＶＬＳＩ回路の超大規模化及び複雑化に伴い、基準クロックのエッジにチップ内部のすべてのクロックエッジを合致させて、最小のスキューでクロック信号を分配することはより困難になっている。このため、例えばＨ木（H-tree）と呼ばれるアルゴリズムが、クロック信号分配ネットワーク（クロックを分配する配線）のレイアウト設計に導入されている。このＨ木と呼ばれる曲線は、図１１に示すHilbert（ヒルベルト）曲線である（例えば、文献ｄ６参照）。Ｈ木では、各葉ノードに接続されるセルは全て、クロックドライバから等距離となるため、クロック・スキューは理論的にはゼロになる。さらに、Hilbert曲線は自己相似であり、脳の構造（３次元の配線レイアウト）を構築することも可能である（例えば、文献ｄ７を参照）。また、Hilbert曲線は再帰アルゴリズムを用いて容易に生成することができる。３次元のクロック分配ネットワーク等へのHilbert曲線の応用などは、興味深い研究分野である。
【００１５】
ＶＬＳＩ回路の高速化に伴い、クロック分配ネットワークを動作スピードでテストすることも、より重要になってきている。しかし、従来の遅延故障テスト法は、クロック分配ネットワークを効率的にテストするのには適していない。
図１２に示すように、上述した従来の遅延故障テスト法を用いてＰＬＬ回路４０内の遅延故障をテストすることは、次の理由から困難である。まず、（ｉ）テストのためにＰＬＬ回路４０の内部にラッチを挿入すると、ＰＬＬ回路４０の内部クロックに余分のスキューが与えられてしまう。その結果、目標とする動作速度を低下させる性能の劣化が避けられない。次に、（ii）ＰＬＬ回路の内部クロックをラッチするためには、より高速なクロックを必要とする。即ち、自己矛盾となってしまう。
【００１６】
この発明の目的は、解析信号の瞬時位相の傾き又は瞬時周期を利用したフェーズロックループ回路の遅延故障検出方法及び装置を提供することである。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、この発明の第１の形態においては、周波数インパルスをフェーズロックループ回路に印加して状態遷移を行わせる段階と、上記フェーズロックループ回路から出力される信号からその瞬時位相を推定する段階と、上記瞬時位相の変動項から上記ェーズロックループ回路がある発振周波数状態に滞在している時間間隔を測定する段階とを含むフェーズロックループ回路の遅延故障検出方法が提供される。
【００１８】
好ましい一実施形態においては、上記瞬時位相を推定する段階は、上記フェーズロックループ回路から出力される信号の波形を解析信号に変換する段階と、上記解析信号の瞬時位相を推定する段階とを含み、上記時間間隔を測定する段階は、上記フェーズロックループ回路がある発振周波数状態に滞在している時間間隔と遅延故障が存在しないフェーズロックループ回路がある発振周波数状態に滞在している時間間隔とを比較することにより遅延故障を検出する段階を含む。
【００１９】
また、上記時間間隔を測定する段階は、上記瞬時位相の傾きの変化部から時間間隔を推定する過程であってもよい。
この発明の第２の形態においては、被試験フェーズロックループ回路に基準クロック信号として周波数インパルスを印加する周波数インパルス印加手段と、上記被試験フェーズロックループ回路から出力される信号の波形を解析信号に変換する変換手段と、上記解析信号の瞬時位相を推定する推定手段と、推定された瞬時位相の変動項から遅延時間を測定する遅延時間測定手段とを具備するフェーズロックループ回路の遅延故障検出装置が提供される。
【００２０】
好ましい一実施形態においては、上記変換手段はHilbert変換対生成器であり、さらに、推定された瞬時位相からリニア位相を推定し、かつこの推定されたリニア位相を上記推定された瞬時位相から除去して上記瞬時位相の変動項を求める手段が設けられている。
また、上記遅延時間測定手段は、上記フェーズロックループ回路がある発振周波数状態に滞在している時間間隔と遅延故障が存在しないフェーズロックループ回路がある発振周波数状態に滞在している時間間隔とを比較することにより遅延故障を検出する手段でよい。
【００２１】
或いは、上記遅延時間測定手段は、上記瞬時位相の傾きの変化部から時間間隔を推定する手段であってもよい。
この発明の第３の形態においては、周波数インパルスをフェーズロックループ回路に印加して状態遷移を行わせる段階と、上記フェーズロックループ回路から出力される信号の瞬時周期を推定する段階と、上記瞬時周期から上記ェーズロックループ回路がある発振周波数状態に滞在している時間間隔を測定する段階とを含むフェーズロックループ回路の遅延故障検出方法が提供される。
【００２２】
好ましい一実施形態においては、上記時間間隔を測定する段階は、上記入力周波数インパルスが元の状態に戻った時間から、上記ェーズロックループ回路の出力信号の瞬時周期が急激に変化する時間までの時間間隔を測定する段階である。この発明の第４の形態においては、被試験フェーズロックループ回路に基準クロック信号として周波数インパルスを印加する周波数インパルス印加手段と、上記被試験フェーズロックループ回路から出力される信号の瞬時周期を推定する推定手段と、上記推定された瞬時周期から遅延時間を測定する遅延時間測定手段とを具備するフェーズロックループ回路の遅延故障検出装置が提供される。
【００２３】
好ましい一実施形態においては、上記遅延時間測定手段は、上記入力周波数インパルスが元の状態に戻った時間から、上記ェーズロックループ回路の出力信号の瞬時周期が急激に変化する時間までの時間間隔を測定する手段である。
上記及びそれ以外のこの発明の目的、構成及び効果については、以下に添付図面を参照してなされる好ましい実施形態の説明から容易に明らかになろう。
【００２４】
【発明の実施の形態】
以下、この発明をその好ましい実施形態が示されている図１３乃至図３３を参照して詳細に説明する。しかしながら、この発明は多くの異なる形式及び方法で実施可能であるから、以下に述べる実施形態にこの発明が限定されると解釈するべきではない。後述の実施形態は、以下の開示が十分で、完全なものであり、この発明の範囲をこの分野の技術者に十分に知らせるために提供されるものである。同様の符号は全図を通じて同様の素子を示す。
【００２５】
この発明の好ましい実施形態について説明する前に、この発明による遅延故障検出方法の原理について説明する。
既に記載したように、ＰＬＬ回路の位相周波数検出器は、基準クロックの位相と内部クロックの位相とを比較する。位相周波数検出器の出力はチャージポンプ回路を駆動する。ループフィルタはチャージポンプ回路の出力からリプルを除去し、直流信号をＶＣＯに供給する。要するに、位相周波数検出器は位相差信号を出力し、ＶＣＯの入力に与え、このＶＣＯの発振を制御する。かくして、ＶＣＯはその発振周波数を、基準クロックの周波数を追従するように、変化させる。その後、ＶＣＯは基準クロックの周波数と等しい周波数で、かつ基準クロックの位相と等しい位相で発振する。瞬時周波数Δｆは、内部クロックの瞬時位相φ(t)又はＶＣＯの出力を時間について微分することにより与えられる。
【００２６】
【数１】
【００２７】
式（4.1.1）から、Δｆが一定のとき、瞬時位相は一定の傾きを示し、時刻ｔにおけるその値はｔのリニア関数であることが分かる。
【００２８】
【数２】
【００２９】
図１３（ａ）はＶＣＯに印加されているアナログ信号を示し、図１３（ｂ）はＶＣＯ出力の位相偏差Δφ(t)を示す。例えば、高い周波数ｆH から低い周波数ｆL へＶＣＯの発振周波数を変えると、図１３（ｂ）に矢印で示すように、瞬時位相は負の傾きを呈する。図１３（ａ）に示すアナログ信号のダウン（Ｄｏｗｎ）信号がＶＣＯに印加されると、位相偏差波形Δφ(t)の対応する変化は図１３（ｂ）に示すようになる。ここで、ＰＬＬ回路は一定の静的周波数誤差Δｆε（例えば、文献ｄ８を参照）を持つものと仮定する。即ち、位相変動波形Δφ(t)はＤｏｗｎ信号に従って急激に負の傾きで変化し、低い周波数ｆL に状態遷移後は静的周波数誤差Δｆε に比例した傾きで変化する。静的周波数誤差Δｆε がゼロのときには位相変動波形Δφ(t)は時間軸に平行に推移する。逆に、低い周波数ｆL から高い周波数ｆH にＶＣＯの発振周波数を変えると、図１４（ｂ）に矢印で示すように瞬時位相は正の傾きを持つ。図１４（ａ）はＶＣＯに印加されているアナログ信号を示す。
【００３０】
図１５は、クロック波形ＸC(t)の位相変動波形Δφ(t)から遅延時間を推定する方法の概念を説明するための波形図であり、同図（ａ）は遅延故障が存在しないＰＬＬ回路（以後、遅延故障のないＰＬＬ回路と称す）の位相変動波形Δφ(t)を示し、同図（ｂ）は少なくとも１つの遅延故障を有するＰＬＬ回路（以後、遅延故障のあるＰＬＬ回路と称す）の位相変動波形Δφ(t)を示す。遅延故障は位相周波数検出器の基準クロック入力端以外の点に存在するものとするということに留意されたい。時刻ｔ1 において、ＶＣＯの瞬時周波数が周波数ｆ0 から周波数ｆ1 へ状態遷移を完了した場合には、瞬時位相の傾きは次式（４.３.１）によって表わされる変化を示す。
【００３１】
【数３】
【００３２】
ここで、Δｆ1 はΔｆε 又はゼロである。同様に、時刻ｔ2 において、ＶＣＯの瞬時周波数が周波数ｆ1 から周波数ｆ2 へ状態遷移を完了すると、瞬時位相の傾きは次式（４.３.２）によって表わされる。
【００３３】
【数４】
【００３４】
よって、瞬時位相波形の傾きを観測すると、ＶＣＯの内部の状態をモニタできると言うことが分かる。Δｆε がゼロであっても、内部状態がモニタできることに留意されたい。
さらに、瞬時位相波形がその傾きを変える屈曲時刻が識別できれば、ＰＬＬ回路がある状態になる又はある状態から脱却するエッジ時間（開始時間や終了時間）を測定できることになる。状態遷移は遅延故障により遅れるから、各ＰＬＬ回路がある状態に滞在している時間間隔（ｔ2−ｔ1）を測定することができれば、ＰＬＬ回路の遅延故障を測定できることになる。ただし、位相周波数検出器の基準クロック入力端に存在する遅延故障はテストできる故障には含まれていないということに留意されたい。
【００３５】
次に、遅延故障をテストするときに、ＰＬＬ回路に印加すべき信号について検討する。既に述べたように、遅延故障の影響は状態遷移に従って観測可能になる。ところで、サイン波をＰＬＬ回路に印加しても、その状態遷移は生じない。従って、定常信号は遅延故障のテストに利用することができない。これに対し、図１６（ｂ）に示す周波数インパルスをＰＬＬ回路に印加すると、位相周波数検出器が周波数変化に対応する誤差信号を出力し、ＰＬＬ回路は状態遷移を行う。即ち、過渡信号を遅延故障のテストにおける印加信号として用いるべきである。
【００３６】
図１６（ａ）はその周波数が１周期だけインパルス的に変化する周波数インパルス信号の波形図である。周波数インパルスが基準クロック入力に印加されると、ＰＬＬ回路は状態を２回遷移させる。図１６（ｂ）に示す周波数インパルスがＰＬＬ回路に印加されると、位相周波数検出器はインパルスの立ち上がりエッジで周波数アップ信号を出力し、次に、インパルスの立ち下がりエッジで周波数ダウン信号を出力する。従って、周波数インパルスを用いると、上式（４.３.１）が必要とする時間間隔（ｔ2−ｔ1）を一意的に求めることができる。
【００３７】
この発明による遅延故障検出方法及び装置は瞬時位相の傾きに着目して発明されたものであり、１９９９年２月８日付けで提出された「ジッタ測定装置及び方法」と題する米国特許出願第０９／２４６，４５８号、並びに１９９９年９月２９日付けで提出された「ジッタ測定装置及び方法」と題する米国特許出願第０９／４０８，２８０号に開示されている、クロック波形の基本波を用いたジッタ推定方法及び装置をそれぞれ拡張したものである。なお、これら米国特許出願の記載は本明細書に組み込まれる。
【００３８】
図１７はこの発明による遅延故障検出装置の第１の実施形態を示すブロック図である。この遅延故障検出装置は、周波数インパルス信号を発生する周波数インパルス発生器５１と、遅延故障が存在するか否かがテストされる被試験ＰＬＬ回路５２と、この被試験ＰＬＬ回路５２からの出力信号が与えられるHilbert変換対生成器５３と、このHilbert変換対生成器５３からの対の出力信号が供給される瞬時位相推定器５４と、この瞬時位相推定器５４からの出力信号が供給されるリニア位相除去器５５と、このリニア位相除去器５５からの出力信号に基づいて遅延故障が存在するか否かを決定する遅延故障判断装置５６とから構成されている。
【００３９】
被試験ＰＬＬ回路５２へは、周波数インパルス発生器５１から基準クロック信号として、周波数インパルスが印加される。この基準クロック信号の周波数は変化するから、被試験ＰＬＬ回路５２は状態遷移し、従って、これら状態遷移は、遅延故障がＰＬＬ回路に存在する場合には、出力クロック波形に影響を与える。Hilbert変換対生成器５３は、取り込んだクロック波形ＸC(t)を解析信号ｚC(t)に変換し、瞬時位相推定器５４は解析信号ｚC(t)の瞬時位相を推定し、この瞬時位相の変動項Δφ(t)から遅延時間を測定する。
【００４０】
上記米国特許出願第０９／２４６，４５８号及び０９／４０８，２８０号に記載されているように、ジッタ測定方法の研究においては、ゼロクロスは重要な概念である。これら米国特許出願に開示されているけれど、ここで、周期測定の観点から、波形のゼロクロスとその波形の基本波のゼロクロスとの関係について、図３４に示すデューティ比５０％の理想クロック波形ｘd50%(t)を例に取って簡単に説明する。
【００４１】
この理想クロック波形の周期をＴ0 とすると、このクロック波形のFourier（フーリエ）変換は次式（３.１）によって与えられる（例えば、Alan V. Oppenheim, Alan S. Willsky and Ian T. Young, "Signals and Systems", Prentice-Hall, Inc., 1983 参照）。
【００４２】
【数５】
【００４３】
即ち、基本波の周期はクロック信号の周期に等しい。
【００４４】
【数６】
【００４５】
クロック信号の基本波形を抽出すると、そのゼロクロスは元のクロック波形のゼロクロスに対応する。よって、クロック波形の周期はその基本波形のゼロクロスから推定できる。この場合、推定精度は、たとえいくつかの高調波を基本波形に加えても、向上しない。
次に、Hilbert変換と解析信号について簡単に説明する（例えば、Athanasios Papoulis,「アナログとデジタルの信号解析」、現代工学社、１９８２を参照）。
【００４６】
式（３.１）から分かるように、波形Ｘa(t)のフーリエ変換を計算すると、正の周波数と負の周波数にわたるパワースペクトルＳaa(f)が得られる。これは両側スペクトル（two-sided power spectrum）と呼ばれる。負の周波数のスペクトルは正の周波数のスペクトルをｆ＝０の軸に関して折り返した鏡映である。従って、両側スペクトルはｆ＝０の軸に関して対称である。即ち、Ｓaa(-f)＝Ｓaa(f)。しかしながら、負の周波数のスペクトルを観測することはできない。その代りに、負の周波数成分をゼロにカットし、観測できる正の周波数成分を２倍にしたスペクトルＧaa(f)も定義できる。これは片側スペクトル（one-sided power spectrum）と呼ばれる。
【００４７】
【数７】
【００４８】
上式（３.３.２）において、ｓｇｎ(f)は符号関数であり、fが正のとき＋１の値を取り、負のfに対しては‐１の値を取る。この片側スペクトルが、解析信号ｚ(t)のスペクトルに対応する。この解析信号ｚ(t)は時間領域において次のように表わすことができる。
【００４９】
【数８】
【００５０】
式（３.４）の実数部は元の波形Ｘa(t)に対応する。式（３.４）の虚数部は元の波形Ｘa(t)のHilbert変換で与えられる。式（３.５）に示すように、ある波形Ｘa(t)のHilbert変換は、この波形Ｘa(t)と１／πｔの畳み込み（convolution）で与えられる。
例えば、コサイン波cos(2πf0t)のHilbert変換は次のように導出される。
【００５１】
【数９】
【００５２】
上式において、第１項の積分はゼロであり、かつ第２項の積分はπであるから、次式（３.６）が得られる。
【００５３】
【数１０】
【００５４】
同様に、次式（３.７）が得られる。
【００５５】
【数１１】
【００５６】
次に、クロック波形に対応する方形波のHilbert変換を導出する（例えば、Stefan L. Hahn, "Hilbert Transform in Signal Processing", Artrch House, Inc., 1996を参照）。図３４に示す理想クロック波形ｘd50%(t)のフーリエ級数は次式（３.８）によって与えられる。
【００５７】
【数１２】
【００５８】
理想クロック波形のHilbert変換は、式（３.６）を使用すると、次式（３.９）によって与えられる。
【００５９】
【数１３】
【００６０】
図３５（ａ）はクロック信号の波形を示し、図３５（ｂ）は図３５（ａ）に示されたクロック信号をHilbert変換することによって得られた波形を示す。これらの波形は、それぞれ第１１次高調波までの部分和に基づいている。この例の周期Ｔ0 は２０nsecである。
解析信号ｚ(t)は、J. Dugundjiが波形の包絡線を一意的に求めるために導入した（例えば、J. Dugundji, "Envelopes and Pre-Envelopes of Real Waveforms", IRE Trans. Inform. Theory, vol. IT-4, pp. 53-57, 1958を参照）。解析信号ｚ(t)を極座標系で表わすと、次式（３.１０.１）、（３.１０.２）及び（３.１０.３）が得られる。
【００６１】
【数１４】
【００６２】
ここで、Ａ(t)は波形Ｘa(t)の包絡線を表わす。このため、J. Dugundjiはｚ(t)をプリ包絡線（pre-envelope）と呼んでいる。なお、Θ(t)は波形Ｘa(t)の瞬時位相を表わす。
測定した波形を複素数として扱うと、その包絡線や瞬時位相を簡単に求めることができる。Hilbert変換は、波形を解析信号へ変換するためのツールである。
さて、再び図１７に戻ると、Hilbert変換対生成器５３はクロック波形ＸC(t)を解析信号ｚC(t)に変換する。クロック波形ＸC(t)のHilbert変換は、上記式（３.６）を使用すると、次のように与えられる。
【００６３】
【数１５】
【００６４】
上式において、ＡC は公称振幅値、ｆC は公称周波数値、θC は初期位相角、そしてΔφ(t)は位相変動である。
ＸC(t)とが複素関数のそれぞれ実数部と虚数部であると仮定すると、次式で表わされる解析信号ｚC(t)がHilbert変換対生成器５３から得られる。
【００６５】
【数１６】
【００６６】
信号処理の手順をまとめると、瞬時位相推定器５４によってクロック波形ＸC(t)の瞬時位相を推定することにより、上記した２つの米国特許出願の開示に基づいて、次の式（４.４.１）が得られる。
【００６７】
【数１７】
【００６８】
上記２つの米国特許出願に開示された位相アンラップ法を、リニア位相除去器５５において、Θ(t)に施すと、次式（４.４.２）が得られる。
【００６９】
【数１８】
【００７０】
さらに、同じく上記２つの米国特許出願に開示されたリニア関数フィッティング（適合）法を用いてθ(t)よりリニア位相[２πｆCｔ＋θC ]を推定する。ただし、リニア位相を推定する範囲は、図１６（ｂ）に示す周波数インパルスが印加される時刻ｔimpulse までである。次に、θ(t)からリニア位相を除去すると、変動項Δφ(t)は次式（４.４.３）によって与えられる。
【００７１】
【数１９】
【００７２】
最後に、遅延故障判断装置５６において、時刻ｔimpulse より後の時間間隔における位相の傾きから、上式（４.４.３）を用いてＰＬＬ回路がある状態に滞在している時間間隔（ｔ2−ｔ1）を推定する。この時間間隔（ｔ2−ｔ1）を、遅延故障のないＰＬＬ回路の時間間隔（ｔ2,Fault-Free−ｔ1,Fault-Free）と比較して、遅延故障が存在するか否かを決める。
【００７３】
本明細書ではこの発明によるこの遅延故障検出方法を「Δφ(t)法」と呼ぶことにする。このΔφ(t)法は、被試験ＰＬＬ回路５２のアナログの構成素子（チャージポンプ回路、ループフィルタ、或いはＶＣＯ）に存在する遅延故障を検出することができる。
図３３はこの発明による遅延故障検出装置の第２の実施形態を示すブロック図である。この遅延故障検出装置は、周波数インパルス信号を発生するための周波数インパルス発生器５１と、遅延故障が存在するか否かをテストされる被試験ＰＬＬ回路５２と、この被試験ＰＬＬ回路５２からの出力信号のゼロクロスを検出するための、即ち、被試験ＰＬＬ回路５２からの出力信号がゼロ振幅レベルをクロスする時点を検出するためのゼロクロス検出器６１と、検出されたゼロクロスに基づいて、被試験ＰＬＬ回路５２からの出力信号の瞬時周期を求めるための瞬時周期検出器６２と、被試験ＰＬＬ回路５２に遅延故障が存在するか否かを決めるための遅延時間検出器６３とを備えている。
【００７４】
周波数がインパルス的に変化させられる基準クロック信号を周波数インパルス発生器５１から被試験ＰＬＬ回路５２の基準クロック入力端子に印加する。この基準クロック信号の周波数はインパルス的に変化するから、被試験ＰＬＬ回路５２は状態遷移し、従って、遅延故障が被試験ＰＬＬ回路５２に存在するときにはこれら状態遷移の影響が出力クロック波形に現われる。被試験ＰＬＬ回路５２からの出力信号、例えば被試験ＰＬＬ回路５２のＶＣＯからの出力信号は分岐されてゼロクロス検出器６１の入力端子に与えられ、ここでＶＣＯからの出力信号のゼロクロスが検出される。検出されたゼロクロスは瞬時周期検出器６２の入力端子に供給され、瞬時周期検出器６２は、２つの隣接するゼロクロス間の時間間隔を、カウンタを用いて計数し、この計数した時間間隔に基づいてＶＣＯからの出力信号の瞬時周期を求める。
【００７５】
遅延時間検出器６３は、周波数インパルスの終わりからＶＣＯの出力信号の瞬時周期が急激に変化するまでの遅延時間を検出し、この遅延時間を、遅延故障のない正常なＰＬＬ回路の遅延時間と比較することによって、被試験ＰＬＬ回路５２に遅延故障が存在するか否かを決める。この発明によるこの遅延故障検出方法を、本明細書では「ゼロクロス法」と呼ぶことにする。
次に、この発明を遅延故障のないＰＬＬ回路（即ち、遅延故障が存在しないＰＬＬ回路）へ適用した具体例１について説明する。図１９はいかなる遅延故障も全く存在しないＰＬＬ回路を示すブロック図である。この遅延故障のないＰＬＬ回路は、通常のように、位相周波数検出器２１と、チャージポンプ回路２２と、ループフィルタ２３と、ＶＣＯ２４と、クロック・デコード及びバッファ回路２５とから構成されている。
【００７６】
０.６ μｍ、５−ＶのＣＭＯＳ技術のＳＰＩＣＥでシミュレーションが行われた。図１８はＣＭＯＳ・ＦＥＴのパラメータを示す。ＳＰＩＣＥシミュレーションにより種々の波形が得られた。ＶＣＯ２４の発振周波数は１２８ＭＨｚであった。シミュレーション波形の時間分解能は５０ psec であった。シミュレーション結果の波形から位相変動波形Δφ(t)が測定された。このΔφ(t)の測定はMatlab を用いてシミュレーションされた。
【００７７】
図２０（ａ）は、ＶＣＯ２４への入力波形を示す。この具体例１では、周波数インパルスは時刻 1000.5 nsec の時点においてＰＬＬ回路の基準クロック入力へ印加された。この周波数インパルスは、図１９に示すように、高い周波数から低い周波数へ、及び低い周波数から高い周波数へとその周波数が変化された。図２０（ｂ）はこのＰＬＬ回路の内部クロック波形を示す。周波数ダウン（Ｄｏｗｎ）・パルスが、周波数インパルス印加後の次の立ち上がりエッジ（約 1032 nsec の時点）においてＶＣＯ２４へ入力されていることが分かる。周波数アップ（Ｕｐ）・パルスは、約 1098 nsec の時点においてＶＣＯ２４へ印加されている。
【００７８】
図２１は、この発明によるゼロクロス法とこの発明によるΔφ(t)法とを比較するための波形を示す。図２１（ａ）は、この発明によるゼロクロス法によって測定したＶＣＯ２４の発振波形の瞬時周期の測定結果である。点線は基準クロック波形の瞬時周期を示す。図２１（ｂ）は、この発明によるΔφ(t)法において使用された下記のアルゴリズム（実波形をその基本周波数の解析信号に変換する手順）を用いて推定されたΔφ(t)を示す。
【００７９】
１．高速フーリエ変換（ＦＦＴ）を使用してＸC(t)を周波数領域へ変換する。
２．負の周波数成分をゼロにカットする。クロック周波数の近傍の正の周波数成分のみを帯域通過フィルタ（ＢＰＦ）に通し、他の正の周波数成分はゼロにカットする。
３．高速フーリエ逆変換（ＩＦＦＴ）を使用してスペクトルを時間領域へ変換する。
【００８０】
即ち、２次高調波を含まない周波数範囲（２０ＭＨｚ〜２００ＭＨｚ）のスペクトルを帯域通過フィルタによって抽出し、高速フーリエ逆変換によりΔφ(t)を得る。
図２１（ａ）から理解できるように、時間軸方向の分解能を上げたために、ＶＣＯ２４からの出力信号の瞬時周期は、周波数インパルスの立ち上がりエッジ及び立ち下がりエッジの両方において２段階で変化し、図面上で見て左側の縦の点線が周波数インパルスの終わりの時点にあるときに、即ち、約 1066 nsec の時点のときに、元の周期に戻る。この時点から、ＰＬＬ回路の内部クロックは周波数インパルスに対応した周波数追従動作を開始し、発振周波数の状態が遷移する。図面上で見て右側の縦の点線において、ＶＣＯ２４は、周波数インパルスの立ち上がりエッジに対応して、周期を小さくしようとし、その結果、瞬時周期が急激に減少するので、ＶＣＯ２４はその時点でその周期を基準周期（周波数インパルスを印加する前の周期）に戻す動作を開始する。これら２本の縦の点線間の時間間隔 57.70 nsec は、発振周波数の状態が遷移している時間期間である。
【００８１】
図２１（ｂ）のΔφ(t)を観察すると、周波数ダウン・パルスによる状態遷移は約 1050 nsec の時点ｔ1 で終了しており、次の周波数アップ・パルスに対応した状態遷移は、約 58.30 nsec 後の時点ｔ2 から始まることが分かる。この具体例１は、瞬時位相の傾きの測定と周波数インパルス信号とを組み合わせると、ＰＬＬ回路がある状態に滞在している時間間隔を推定することができるということを検証している。
【００８２】
次に、この発明を、基準クロック入力端に遅延故障が存在するＰＬＬ回路に適用した具体例２について説明する。図２２は、ＰＬＬ回路の位相周波数検出器２１の基準クロック入力端に遅延故障ＤＦ１が存在するＰＬＬ回路を示すブロック図である。このＰＬＬ回路の構成は図１９に示したものと同じである。このタイプの遅延故障はこの発明の方法ではテスト又は検出できない。次に、その理由を明らかにする。
【００８３】
図２２に示したＰＬＬ回路をＳＰＩＣＥによりシミュレーションした。基準クロック入力端に存在する遅延故障ＤＦ１の数値シミュレーションのために、一連の偶数個のインバータが回路に挿入された。
図２３（ａ）は、ＶＣＯ２４への入力波形を示す。周波数インパルスは、図２２に示すように、高い周波数から低い周波数へ、及び低い周波数から高い周波数へとその周波数が変化された。図２３（ｂ）は、ＰＬＬ回路の内部クロック波形を示す。点線は基準クロック波形を示す。ＰＬＬ回路の内部クロック波形は基準クロック波形と同期せず、一定のクロック・スキューが生じているのが分かる。
【００８４】
図２４はこの発明によるゼロクロス法とこの発明によるΔφ(t)法とを比較するための波形を示す。図２４（ａ）は、この発明によるゼロクロス法によって測定したＶＣＯ２４の発振波形の瞬時周期の測定結果である。点線は基準クロック波形の瞬時周期を示す。図２４（ｂ）は、この発明によるΔφ(t)法において使用された上記のアルゴリズム（実波形をその基本周波数の解析信号に変換する手順）を用いて推定されたΔφ(t)を示す。
【００８５】
図２４から、たとえ基準クロック入力端に遅延故障ＤＦ１が存在しても、ＰＬＬ回路は状態遷移を正しく行っていることが分かる。従って、ＰＬＬ回路の内部状態をモニタしただけでは、このタイプの遅延故障を検出することはできない。逆に、図２３（ｂ）から理解できるように、このタイプの遅延故障は、外部の基準クロックと比較することにより簡単に検出することが可能となる。この具体例２は、この発明の方法ではＰＬＬ回路の基準クロック入力端に存在する遅延故障ＤＦ１を検出できないということを検証している。
【００８６】
次に、この発明を、チャージポンプ回路の信号入力端に遅延故障が存在するＰＬＬ回路に適用した具体例３について説明する。図２５は、ＰＬＬ回路のチャージポンプ回路２２の信号入力端に遅延故障ＤＦ２が存在するＰＬＬ回路を示すブロック図である。このＰＬＬ回路の構成は図１９に示したものと同じである。
チャージポンプ回路２２は２つの信号入力端子を備えている。即ち、一方の信号入力端子には位相周波数検出器２１から論理信号Ｕｐが入力され、他方の信号入力端子には位相周波数検出器２１から論理信号Ｄｏｗｎが入力される。位相周波数検出器２１から入力された論理信号Ｕｐ又はＤｏｗｎはチャージポンプ回路２２によりアナログ信号へ変換される。これら論理信号Ｕｐ及びＤｏｗｎは「周波数を高くする」及び「周波数を低くする」という状態遷移にそれぞれ対応している。
【００８７】
種々の状態遷移を活性化するためには、異なる周波数のインパルスを必要とする。（ｉ）チャージポンプ回路２２のＵｐ信号入力端に存在する遅延故障ＤＦ２を検出する場合には、周波数インパルス信号の周波数は高い周波数から低い周波数へ、及び低い周波数から高い周波数へと順番に変化される。これに対し、（ii）チャージポンプ回路２２のＤｏｗｎ信号入力端に存在する遅延故障ＤＦ３（図２８参照）を検出する場合には、周波数インパルス信号の周波数は低い周波数から高い周波数へ、及び高い周波数から低い周波数へと順番に変化される。ここでは、既に説明した縮退故障テストと同じ考え方を適用している。即ち、０縮退故障を検出する場合には、故障個所において逆の論理値“１”を取るテストパターンを生成すればよい。
【００８８】
最初に、チャージポンプ回路２２のＵｐ信号入力端に遅延故障ＤＦ２が存在するＰＬＬ回路について検討する。図２５に示したＰＬＬ回路をＳＰＩＣＥによりシミュレーションした。Ｕｐ信号入力端に存在する遅延故障ＤＦ２をシミュレーションするために、一連の偶数個のインバータが回路に挿入された。遅延故障ＤＦ２の遅延時間は 2.957 nsec であった。周波数インパルスは、図２５に示すように、高い周波数から低い周波数へ、及び低い周波数から高い周波数へとその周波数が変化された。
図２６（ａ）はＶＣＯ２４への入力波形を示す。図２６（ｂ）はＰＬＬ回路の内部クロック波形を示す。点線は基準クロック波形を示す。
【００８９】
図２７はこの発明によるゼロクロス法とこの発明によるΔφ(t)法とを比較するための波形を示す。図２７（ａ）は、この発明によるゼロクロス法によって測定したＶＣＯ２４の発振波形の瞬時周期の測定結果である。点線は基準クロック波形の瞬時周期を示す。ＰＬＬ回路がある状態に滞在している時間間隔（ｔ2−ｔ1）は、約 61.65 nsec であると推定された。図２７（ｂ）は、この発明によるΔφ(t)法において使用された上記のアルゴリズム（実波形をその基本周波数の解析信号に変換する手順）を用いて推定されたΔφ(t)を示す。時間間隔（ｔ2−ｔ1）は約 61.90 nsec であると推定された。
【００９０】
次に、チャージポンプ回路２２のＤｏｗｎ信号入力端に遅延故障ＤＦ３が存在するＰＬＬ回路について検討する。図２８に示したＰＬＬ回路をＳＰＩＣＥによりシミュレーションした。Ｄｏｗｎ信号入力端に存在する遅延故障ＤＦ３の数値シミュレーションのために、一連の偶数個のインバータが回路に挿入された。遅延故障ＤＦ３の遅延時間は 4.413 nsec であった。周波数インパルスは、図２８に示すように、低い周波数から高い周波数へ、及び高い周波数から低い周波数へとその周波数が変化された。
【００９１】
図２９（ａ）はＶＣＯ２４への入力波形を示す。図２９（ｂ）はＰＬＬ回路の内部クロック波形を示す。点線は基準クロック波形を示す。
図３０は、この発明によるゼロクロス法とこの発明によるΔφ(t) 法とを比較するための波形を示す。図３０（ａ）は、この発明によるゼロクロス法によって測定したＶＣＯ２４の発振波形の瞬時周期の測定結果である。点線は基準クロック波形の瞬時周期を示す。時間間隔（ｔ2−ｔ1）は、約 29.25 nsec であると推定された。図３０（ｂ）は、この発明によるΔφ(t)法において使用された上記のアルゴリズム（実波形をその基本周波数の解析信号に変換する手順）を用いて推定されたΔφ(t)を示す。時間間隔（ｔ2−ｔ1）は約 25.20 nsec であると推定された。
【００９２】
次に、この発明によるΔφ(t)法とこの発明によるゼロクロス法とを比較する。この実験には図２５に示したＰＬＬ回路を使用し、そのチャージポンプ回路２２の信号入力端に存在する故障の遅延時間を、０ nsec から７ nsec まで変化させた。
図３１はチャージポンプ回路２２のＵｐ信号入力端に遅延故障ＤＦ２が存在するＰＬＬ回路についての実験結果を示す。図３１から、この発明によるΔφ(t)法はこの発明によるゼロクロス法とほぼ互換のある推定値を与えていることが分かる。推定された遅延時間はステップ状の変化を示している。これは、位相周波数検出器２１がクロックエッジのタイミングでのみＰＬＬ回路の状態遷移を生じさせるからである。
【００９３】
図３２はチャージポンプ回路２２のＤｏｗｎ信号入力端に遅延故障ＤＦ３が存在するＰＬＬ回路についての実験結果を示す。この発明によるゼロクロス法とこの発明によるΔφ(t)法とを比較すると、図３２から、ゼロクロス法は、大きな偏り誤差（bias error）を持っていることが分かる。これは、ゼロクロス法が、ゼロクロス間をカウンタを用いて計数し瞬時周期を求めるから少なくともカウンタの周期だけの測定誤差を含む、つまり、測定点がゼロクロスのみに限られているためである。これに対し、Δφ(t)法は、たとえ波形の周期が短い場合でも、時間分解能に制限を受けない。何故ならば、図３１と図３２を比較することによって、Δφ(t)法は２ nsec 以上の遅延故障を検出できていることが明らかであるからである。換言すると、この発明によるΔφ(t) 法は、波形の周期とは独立に、遅延故障を検出できる。
【００９４】
以上の結果から明らかなように、この発明によるΔφ(t) 法は、ＰＬＬ回路の状態を低い周波数状態に遷移させ、ＰＬＬ回路がある状態に滞在している時間間隔を推定する場合には、この発明によるゼロクロス法の推定値と互換のある推定値を与える。一方、ＰＬＬ回路の状態を高い周波数状態に遷移させ、かつＰＬＬ回路がある状態に滞在している時間間隔を推定する場合には、この発明によるΔφ(t)法はこの発明によるゼロクロス法よりも偏り誤差が小さい。
【００９５】
しかしながら、この発明によるΔφ(t) 法は遅延故障の遅延時間を測定することができない。これは、図３１と図３２にプロットした時間間隔（ｔ2−ｔ1）がそれぞれ、遅延故障の遅延時間に比例して変化しないことから明らかである。
上述のように、この発明によるΔφ(t) 法は、（ｉ）周波数インパルスをＰＬＬ回路に印加し、（ii）このＰＬＬ回路をある周波数を発振する状態に中間的に滞在させ、そして（iii）ＰＬＬ回路がその周波数発振状態に滞在している時間間隔を測定することにより、ＰＬＬ回路の遅延故障を検出するという過程を取っている。このため、この発明によるΔφ(t) 法を使用する遅延故障検出方法は、標本化のためのトリガー信号を必要としないし、また、たとえ波形の周期が短い場合でも、時間分解能に制限を受けない、という特徴を有する。
【００９６】
これに対し、この発明によるゼロクロス法を使用する遅延故障検出方法は、標本化のためのトリガー信号を必要とし、かつ波形の周期が短い場合には大きな偏り誤差を持つ。これら事実は、上述のように、ＳＰＩＣＥシミュレーションとMatlabを用いた測定シミュレーションとによって検証された。
さらに、ＰＬＬ回路はフィードバック系であるため、遅延故障は過渡スキューを生じる。スキューが生じるタイミングが制限されるため、この発明によるゼロクロス法の場合のようにトリガーを用いたテストを実行することは困難である。何故ならば、目標とするゼロクロスを精確に捕捉しなければならないからである。これに対し、この発明によるΔφ(t) 法は時間分解能に制限を受けないという利点がある。その上、被試験ＰＬＬ回路のミックスド信号ブロック（チャージポンプ回路、ループフィルタ、ＶＣＯ）に存在する遅延故障を同時にテスト又は検出できるという利点がある。
【００９７】
以上、この発明を例示の実施例について記載したが、この発明の精神及び範囲から逸脱することなしに、これら実施例について種々の変形、変更、及び／又は改良をなし得ることはこの分野の技術者には明らかである。従って、この発明は図示し、かつ上述した実施例に限定されるものではなく、添付の特許請求の範囲によって定まる発明の範囲内に入る全てのそのような変形、変更、及び／又は改良をも包含するものである。
【００９８】
【発明の効果】
以上説明したように、この発明によれば、解析信号の瞬時位相の傾きを利用してフェーズロックループ回路の遅延故障を検出するものであるから、過渡的なクロック・スキューとして現われるフェーズロックループ回路の遅延故障を確実に検出することができる。
なお、上記した文献ｄ１〜ｄ８は下記の通りである。
[ｄ１]： Jan M. Rabaey, Digital Integrated Circuits: A Design
Perspective, Prentice-Hall, Inc., 1996。
[ｄ２]： 藤原秀雄「コンピュータの設計とテスト」、工学図書株式会社、1990。
[ｄ３]： R. Scott Fetherston, Imtiaz P. Shaik and Siyad C. Ma,
"Testability Features of AMD-K6 Microprocessor", IEEE
International Test Conference, pp. 406-413, 1997。
[ｄ４]： Sudhakar M. Reddy, Delay Fault: Modeling, Fault Simulation, and
Test Generation, IEEE International Test Conference Tutorial,
1995。
[ｄ５]： Ankan K. Ppramanick and Sudhakar M. Reddy, "On the Design of
Path Delay Fault Testable Combinational Circuits", IEEE
International Fault-Tolerant Computing Symposium, pp. 374-381,
1990。
[ｄ６]： Niklaus Wirth, Algorithm + Data Structures = Programs,
Prentice-Hall, Inc., 1976。
[ｄ７]： Manfred Schroeder, Fractals, Chaos, Power Laws, W. H. Freeman
and Company, 1991。
[ｄ８]： Floyd M. Gardner, "Phase Accuracy of Charge Pump PLL's", IEEE
Trans. Commun., vol. COM-30, pp. 2362-2363, 1982。
【図面の簡単な説明】
【図１】ＰＬＬ回路を用いてクロック・スキューを最小化する同期システムの一例を示すブロック図である。
【図２】図１に示したシステムの動作を説明するためのクロックパルスの波形図である。
【図３】位相周波数検出器に遅延故障が存在するＰＬＬ回路の一例を示すブロック図である。
【図４】図３に示したＰＬＬ回路の動作を説明するためのクロックパルスの波形図である。
【図５】チャージポンプ回路に遅延故障が存在するＰＬＬ回路の一例を示すブロック図である。
【図６】図５に示したＰＬＬ回路の動作を説明するためのクロックパルスの波形図である。
【図７】ＰＬＬ回路の位相周波数検出器の状態図である。
【図８】縮退故障が存在する組み合わせ回路の一例を示す回路図である。
【図９】遅延故障が存在する組み合わせ回路の一例を示す回路図である。
【図１０】従来の遅延故障テスト法の一例を説明するためのブロック図である。
【図１１】 Hilbert曲線の一例を示す図である。
【図１２】ＰＬＬ回路に適用された従来の遅延故障テスト法の概念を示すブロック図である。
【図１３】ＰＬＬ回路のＶＣＯに与えられるアナログの周波数ダウン信号と位相雑音波形Δφ(t)の対応する変化を示す図である。
【図１４】ＰＬＬ回路のＶＣＯに与えられるアナログの周波数アップ信号と位相雑音波形Δφ(t)の対応する変化を示す図である。
【図１５】被試験ＰＬＬ回路の位相変動波形Δφ(t)を故障のないＰＬＬ回路の位相変動波形Δφ(t)と比較することにより遅延故障を検出する方法を説明するための波形図である。
【図１６】ＰＬＬ回路が状態遷移を実行させられる周波数インパルス信号の一例及び周波数インパルスの一例をそれぞれ示す波形図である。
【図１７】この発明による遅延故障検出装置の第１の実施例を示すブロック図である。
【図１８】ＭＯＳ・ＦＥＴのパラメータを示す特性図である。
【図１９】０.６μｍ、５−ＶのＣＭＯＳ技術により構成されたＰＬＬ回路の一例を示すブロック図である。
【図２０】（ａ）は図１９に示したＰＬＬ回路のＶＣＯへの入力波形を示し、（ｂ）は図１９に示したＰＬＬ回路の内部クロックを示す波形図である。
【図２１】（ａ）はこの発明によるゼロクロス法を使用して図１９に示したＰＬＬ回路のＶＣＯの発振波形の瞬時周期を測定した測定結果を示す波形図であり、（ｂ）はこの発明による方法により推定された位相変動波形Δφ(t)を示す図である。
【図２２】この発明による方法ではテストできない遅延故障を持つＰＬＬ回路の一例を示すブロック図である。
【図２３】（ａ）は図２２に示したＰＬＬ回路のＶＣＯへの入力波形を示し、（ｂ）は図２２に示したＰＬＬ回路の内部クロックを示す波形図である。
【図２４】（ａ）はこの発明によるゼロクロス法を使用して図２２に示したＰＬＬ回路のＶＣＯの発振波形の瞬時周期を測定した測定結果を示す波形図であり、（ｂ）はこの発明による方法により推定された位相変動波形Δφ(t)を示す図である。
【図２５】この発明による方法によりテストできる遅延故障を持つＰＬＬ回路の一例を示すブロック図である。
【図２６】ａ）は図２５に示したＰＬＬ回路のＶＣＯへの入力波形を示し、（ｂ）は図２５に示したＰＬＬ回路の内部クロックを示す波形図である。
【図２７】（ａ）はこの発明によるゼロクロス法を使用して図２５に示したＰＬＬ回路のＶＣＯの発振波形の瞬時周期を測定した測定結果を示す波形図であり、（ｂ）はこの発明による方法により推定された位相変動波形Δφ(t)を示す図である。
【図２８】この発明による方法によりテストできる遅延故障を持つＰＬＬ回路の他の例を示すブロック図である。
【図２９】（ａ）は図２８に示したＰＬＬ回路のＶＣＯへの入力波形を示し、（ｂ）は図２８に示したＰＬＬ回路の内部クロックを示す波形図である。
【図３０】（ａ）はこの発明によるゼロクロス法を使用して図２８に示したＰＬＬ回路のＶＣＯの発振波形の瞬時周期を測定した測定結果を示す波形図であり、（ｂ）はこの発明による方法により推定された位相変動波形Δφ(t)を示す図である。
【図３１】この発明による方法を使用して図２５に示したＰＬＬ回路をテストした実験結果を示す図である。
【図３２】この発明による方法を使用して図２８に示したＰＬＬ回路をテストした実験結果を示す図である。
【図３３】この発明による遅延故障検出装置の第２の実施例を示すブロック図である。
【図３４】理想のクロック信号の一例を示す波形図である。
【図３５】（ａ）はクロック信号の一例を示す波形図であり、（ｂ）は図３５（ａ）に示したクロック信号をHilbert変換することにより得られた波形図である。
【符号の説明】
１４、１５：フェーズロックループ回路
２１：位相周波数検出器
２２：チャージポンプ回路
２３：ループフィルタ
２４：電圧制御発振器
２５：クロック・デコード及びバッファ回路
３１：入力ラッチ
３２：出力ラッチ
５１：周波数インパルス発生器
５２：被試験フェーズロックループ回路
５３：Hilbert変換対生成器
５４：瞬時位相推定器
５５：リニア位相除去器
５６：遅延故障判断装置
６１：ゼロクロス検出器
６２：瞬時周期検出器
６３：遅延時間検出器
【発明の属する技術分野】
この発明は、フェーズロックループ（phase-locked loop）回路の遅延故障を検出する装置及び方法に関し、特に、ＶＬＳＩ（very large scale integrated circuit）チップに形成されたフェーズロックループ（以下、ＰＬＬと称す）回路の遅延故障を検出するのに好適な遅延故障検出装置及び方法に関する。
【０００２】
【従来の技術】
同期システムは、クロック・エッジのタイミングを共有することにより協調動作する。この共有エッジのタイミングが高い精度で制御されていればいる程、同期システムはより高い周波数で動作できる。同期システムの一例を図１に示す。このシステムは複数の（この例では２つの）ＶＬＳＩチップ１１、１２が１つのボード（図示せず）上に実装されている構成を有する。基準クロックφは、ボード上の高精度発振器（例えば、クリスタル・クロック発生器）１３から各ＶＬＳＩチップ１１、１２へ供給される。これらＶＬＳＩチップ上のＰＬＬ回路１４及び１５は、図２に示すように、外部から与えられる基準クロックφにチップ内部で発生されたクロックφ11、φ12及びφ21、φ22を同期させ、これらクロックをサブシステム１６及び１７内へ送る。（例えば、文献ｄ１参照）。
【０００３】
このように内部クロックのエッジを基準クロックのエッジに同期させることにより、異なるチップ間で自由にデータをやり取りすることができる。ＰＬＬ回路１４及び１５は、電圧制御発振器（voltage-controlled oscillator）（以下、ＶＣＯと称す）の発振波形の周波数と位相を、入力された基準クロックφの周波数と位相に一致させることにより、クロック・スキュー（clock skew）を最小にし、システムの高速動作を確実にする役割を担っている。
【０００４】
良く知られているように、マイクロコンピュータではクロック信号の最悪の瞬時値（ピークジッタなど）が動作周波数を決めてしまう。従って、マイクロコンピュータにおいては、過渡的なクロック・スキューとして現われるそのような遅延故障（delay fault）をテストによって確実に検出しておく必要がある。
次に、ＰＬＬ回路における遅延故障がシステムに与える影響について考察する。図３にＰＬＬ回路の一例を示す。このＰＬＬ回路は位相周波数検出器２１と、チャージポンプ回路２２と、ループフィルタ２３と、ＶＣＯ２４と、クロックデコード及びバッファ回路２５とより構成されている。今、位相周波数検出器２１の基準クロック入力端に遅延故障ＤＦ１が存在すると仮定する。図４に示すように、ＰＬＬ回路の位相周波数検出器２１の基準クロック入力端に印加された基準クロックφREF（実線のパルス）は、入力端の遅延故障ＤＦ１により、一定時間遅延されたスキュークロックφ（点線のパルス）となり、次段のチャージポンプ回路２２に入力される。ＰＬＬ回路は、内部クロックφ1（実線のパルス）のエッジを上記一定時間遅延された点線のクロックφのエッジに同期させる。その結果、遅延故障ＤＦ１に対応してクロック・スキューが生じる。その上、基準クロック入力端で生じた偏差であるこのクロック・スキューはＰＬＬ回路では補償されず、一定値のまま継続する。この結果、大きな定常偏差が残っているように見える。
【０００５】
この遅延故障ＤＦ１は、ＰＬＬ回路の内部ブロック（内部構成素子）の故障ではないため、ＰＬＬ回路は同期状態になる。従って、ＰＬＬ回路の内部ブロックをテストしても、基準クロック入力端の遅延故障を検出することは困難である。しかしながら、このタイプの遅延故障は、外部の基準クロックφREFと内部のクロックφ1とを比較することにより簡単に検出され得る。
次に、図５に示すように、チャージポンプ回路２２のアップ（Ｕｐ）信号入力端に遅延故障ＤＦ２が存在すると仮定する。この遅延故障ＤＦ２のため、チャージポンプ回路２２は位相周波数検出器２１から入力されたＵｐ信号をアナログ信号へ変換して出力するタイミングが遅れる。さらに、このアナログ信号の遅延はＶＣＯ２４の発振波形のタイミングの遅延となる。次のステップで、位相周波数検出器２１が基準クロックφREF のエッジとＰＬＬ回路の内部クロックφ1 のエッジとを比較し、２つのクロックの立ち上がりエッジの時間間隔を位相誤差信号とし、ＶＣＯ２４の発振波形のタイミングを制御する。この帰還制御は、両クロックの立ち上がりエッジが一致するまで行なわれる。従って、この遅延故障ＤＦ２は状態遷移と同時に現われ、フィードバックにより補償されてしまう。状態遷移のときに遅延時間は最大値を取る。よって、図６に示すように、クロック・スキューは状態遷移の直後に最大となり、上述したように、ＰＬＬ回路はフィードバック系であるため、多数の引き続くサイクルでゼロに減じる。このようにして過渡スキューは生じる。スキューが生じるタイミングが限定されるため、テストにより検出することは困難である。
【０００６】
このように、位相周波数検出器２１の基準クロック入力端に遅延故障ＤＦ１が存在すると、一定時間間隔のクロック・スキューが生じる。このクロック・スキューはＰＬＬ回路により補償されない。一方、チャージポンプ回路２２のＵｐ信号入力端に遅延故障ＤＦ２が存在すると、図７に示す状態遷移に対応して過渡的な大きなクロック・スキューが現われる。この過遅延故障ＤＦ２に起因する過渡的なクロック・スキューはＰＬＬ回路により補償され、ゼロに近づく。ＰＬＬ回路の他のブロック（ループフィルタ２３の入力端、ＶＣＯ２４の入力端）の遅延故障は全て、チャージポンプ回路２２の入力端の遅延故障へマッピングすることができる。
【０００７】
従来より縮退故障テスト（例えば、文献ｄ２を参照）は、ＶＬＳＩチップの検証テストや製造テストに最も広く利用されている。まず、この縮退故障テスト（stuck fault testing）について簡単に説明する。
故障モデルは物理的欠陥を抽象化したものである。故障モデルを用いると、欠陥のある回路の動作をコンピュータを用いて簡単にシミュレーションできる。例えば、ＣＭＯＳ（complementary metal-oxide semiconductor）インバータの出力が論理値“１”を取り続ける状態は、インバータの出力に１縮退故障（stuck-at 1 fault）が存在しているモデルを用いれば説明できる。原因としては、インバータの出力と電源電圧ラインＶDD が短絡してしまう欠陥や、ｎＭＯＳ（n-channel metal-oxide semiconductor）のドレインが開放してしまう物理的欠陥が考えられる。
【０００８】
テストは、被試験回路の主入力にテストパターンを印加し、この被試験回路の主出力に現われる回路の応答パターンを観測し、この応答パターンを正常動作時の期待値パターンと比較して回路が故障しているか否かを調べる。図８に、縮退故障のないナンドゲートＮＤ１と０縮退故障（ｓ‐ａ‐０）のあるナンドゲートＮＤ２との組み合わせ回路を示す。両ナンドゲートＮＤ１、ＮＤ２の出力はオアゲートＯＲ１を通じて主出力として取り出される。
【０００９】
この組み合わせ回路の０縮退故障を検出できるテストパターンは“１１０”である。つまり、図示するように組み合わせ回路の主入力にテストパターン“１１０”を印加することである。何故ならば、テストパターン“１１０”をこの回路の主入力に印加した場合に、０縮退故障がないときのこの組み合わせ回路の主出力は“１”であり、０縮退故障があるときの主出力は“０”となるから、テストパターン“１１０”をこの組み合わせ回路に印加すると、故障があるか否かを識別することが可能になるからである。さらに注意深くテストパターンの値を調べると、このテストパターンは、０縮退故障個所が逆の論理値“１”を取るように生成されていることが分かる。
【００１０】
プロセス技術の急速な発展により集積回路（ＩＣ）の超微細化が進み、その結果、信号が信号線を伝わるときの信号線遅延の方が、信号がゲート素子を伝わるときのゲート遅延よりも重要になっている。この結果、遅延故障テストがマイクロプロセッサのテストに適用され始めている（例えば、文献ｄ３を参照）。次に、従来の遅延故障テスト法について簡単に説明する（例えば、文献ｄ４を参照）。
【００１１】
遅延故障に対して２つの故障モデルが提案されている。１つはゲート遅延故障であり、他方はパス（path）遅延故障である。回路のあるゲートを通過する信号の伝播時間が特定の最悪の伝播遅延値を超える場合に、この回路はゲート遅延故障を有すると呼ばれる。同様に、回路のある信号パスを伝播する信号の時間が特定の最悪の伝播遅延値を超える場合に、この回路はパス遅延故障を有すると呼ばれる。
【００１２】
遅延故障テストには２つのパターンによるテストを必要とする。図９に遅延故障テストの一例を示す。図示の被試験回路は第１、第２、第３の３つのナンドゲートＮＤ１、ＮＤ２、ＮＤ３を備え、第１及び第２の２つのナンドゲートＮＤ１及びＮＤ２の出力が第３のナンドゲートＮＤ３に入力されるように接続されている組み合わせ回路である。最初は、遅いクロックを用いて初期化パターンＶ1 をこの被試験回路の主入力に印加する。この例の初期化パターンＶ1 は“１１１１”である。遅いクロックを用いるのは、そのサイクルの時間が回路の全ての遷移を安定にするのに十分に長い場合に、遅延故障が状態遷移に影響しないようにするためである。被試験回路が初期化状態へなった後、高速クロックを用いてテストパターンＶ2 を被試験回路の主入力に印加する。この例のＶ2 は“０１０１”である。その結果、図９の図面上で見て、第１及び第２のナンドゲートＮＤ１及びＮＤ２に対するそれぞれ２本の入力リード線のうちの上側の信号線（Ｖ2 の“０”が入力される入力リード線）、及び第１及び第２のナンドゲートＮＤ１及びＮＤ２の出力から第３のナンドゲートＮＤ３の入力に至る信号線が活性化され、テストパターンＶ2 に対応するパルスがこれら信号線を伝播し、伝播遅延時間に対応してパルスが被試験回路の主出力（第３のナンドゲートＮＤ３の出力）に現われる。この出力された最終値は高速クロックに同期した出力ラッチに取り込まれる。ラッチした値は、被試験回路に遅延故障が存在するか否かを判定するのに用いられる。通常、システムクロックが高速クロックとして用いられる。図１０は上述の遅延故障テストの概念を表わす。被試験回路（組み合わせ回路）３０の前段及び後段に入力ラッチ３１及び出力ラッチ３２が接続されている。
【００１３】
【発明が解決しようとする課題】
遅延故障テストのためのテストパターンを生成することは非常に困難である。何故ならば、回路の遅延時間及びこの回路に存在する他の全ての遅延故障とは独立に、目的の遅延故障を検出するためには、次の条件が満たされなければならないからである。即ち、「活性化された被試験ラインを伝わるオンパス（on-path）の入力パルス」と「この被試験ラインへ合流する枝の入力ラインを伝わるオフパス（off-path）のセンシタイジング入力パルス」はそれぞれグリッチ（glitch）を生じてはいけない（例えば、文献ｄ５を参照）。このため、従来の遅延故障テスト法は少数の信号線に対してのみテストパターンを発生しており、従って、回路に存在する限られた数の遅延故障を検出することしかできなかった。
【００１４】
ＶＬＳＩ回路の超大規模化及び複雑化に伴い、基準クロックのエッジにチップ内部のすべてのクロックエッジを合致させて、最小のスキューでクロック信号を分配することはより困難になっている。このため、例えばＨ木（H-tree）と呼ばれるアルゴリズムが、クロック信号分配ネットワーク（クロックを分配する配線）のレイアウト設計に導入されている。このＨ木と呼ばれる曲線は、図１１に示すHilbert（ヒルベルト）曲線である（例えば、文献ｄ６参照）。Ｈ木では、各葉ノードに接続されるセルは全て、クロックドライバから等距離となるため、クロック・スキューは理論的にはゼロになる。さらに、Hilbert曲線は自己相似であり、脳の構造（３次元の配線レイアウト）を構築することも可能である（例えば、文献ｄ７を参照）。また、Hilbert曲線は再帰アルゴリズムを用いて容易に生成することができる。３次元のクロック分配ネットワーク等へのHilbert曲線の応用などは、興味深い研究分野である。
【００１５】
ＶＬＳＩ回路の高速化に伴い、クロック分配ネットワークを動作スピードでテストすることも、より重要になってきている。しかし、従来の遅延故障テスト法は、クロック分配ネットワークを効率的にテストするのには適していない。
図１２に示すように、上述した従来の遅延故障テスト法を用いてＰＬＬ回路４０内の遅延故障をテストすることは、次の理由から困難である。まず、（ｉ）テストのためにＰＬＬ回路４０の内部にラッチを挿入すると、ＰＬＬ回路４０の内部クロックに余分のスキューが与えられてしまう。その結果、目標とする動作速度を低下させる性能の劣化が避けられない。次に、（ii）ＰＬＬ回路の内部クロックをラッチするためには、より高速なクロックを必要とする。即ち、自己矛盾となってしまう。
【００１６】
この発明の目的は、解析信号の瞬時位相の傾き又は瞬時周期を利用したフェーズロックループ回路の遅延故障検出方法及び装置を提供することである。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、この発明の第１の形態においては、周波数インパルスをフェーズロックループ回路に印加して状態遷移を行わせる段階と、上記フェーズロックループ回路から出力される信号からその瞬時位相を推定する段階と、上記瞬時位相の変動項から上記ェーズロックループ回路がある発振周波数状態に滞在している時間間隔を測定する段階とを含むフェーズロックループ回路の遅延故障検出方法が提供される。
【００１８】
好ましい一実施形態においては、上記瞬時位相を推定する段階は、上記フェーズロックループ回路から出力される信号の波形を解析信号に変換する段階と、上記解析信号の瞬時位相を推定する段階とを含み、上記時間間隔を測定する段階は、上記フェーズロックループ回路がある発振周波数状態に滞在している時間間隔と遅延故障が存在しないフェーズロックループ回路がある発振周波数状態に滞在している時間間隔とを比較することにより遅延故障を検出する段階を含む。
【００１９】
また、上記時間間隔を測定する段階は、上記瞬時位相の傾きの変化部から時間間隔を推定する過程であってもよい。
この発明の第２の形態においては、被試験フェーズロックループ回路に基準クロック信号として周波数インパルスを印加する周波数インパルス印加手段と、上記被試験フェーズロックループ回路から出力される信号の波形を解析信号に変換する変換手段と、上記解析信号の瞬時位相を推定する推定手段と、推定された瞬時位相の変動項から遅延時間を測定する遅延時間測定手段とを具備するフェーズロックループ回路の遅延故障検出装置が提供される。
【００２０】
好ましい一実施形態においては、上記変換手段はHilbert変換対生成器であり、さらに、推定された瞬時位相からリニア位相を推定し、かつこの推定されたリニア位相を上記推定された瞬時位相から除去して上記瞬時位相の変動項を求める手段が設けられている。
また、上記遅延時間測定手段は、上記フェーズロックループ回路がある発振周波数状態に滞在している時間間隔と遅延故障が存在しないフェーズロックループ回路がある発振周波数状態に滞在している時間間隔とを比較することにより遅延故障を検出する手段でよい。
【００２１】
或いは、上記遅延時間測定手段は、上記瞬時位相の傾きの変化部から時間間隔を推定する手段であってもよい。
この発明の第３の形態においては、周波数インパルスをフェーズロックループ回路に印加して状態遷移を行わせる段階と、上記フェーズロックループ回路から出力される信号の瞬時周期を推定する段階と、上記瞬時周期から上記ェーズロックループ回路がある発振周波数状態に滞在している時間間隔を測定する段階とを含むフェーズロックループ回路の遅延故障検出方法が提供される。
【００２２】
好ましい一実施形態においては、上記時間間隔を測定する段階は、上記入力周波数インパルスが元の状態に戻った時間から、上記ェーズロックループ回路の出力信号の瞬時周期が急激に変化する時間までの時間間隔を測定する段階である。この発明の第４の形態においては、被試験フェーズロックループ回路に基準クロック信号として周波数インパルスを印加する周波数インパルス印加手段と、上記被試験フェーズロックループ回路から出力される信号の瞬時周期を推定する推定手段と、上記推定された瞬時周期から遅延時間を測定する遅延時間測定手段とを具備するフェーズロックループ回路の遅延故障検出装置が提供される。
【００２３】
好ましい一実施形態においては、上記遅延時間測定手段は、上記入力周波数インパルスが元の状態に戻った時間から、上記ェーズロックループ回路の出力信号の瞬時周期が急激に変化する時間までの時間間隔を測定する手段である。
上記及びそれ以外のこの発明の目的、構成及び効果については、以下に添付図面を参照してなされる好ましい実施形態の説明から容易に明らかになろう。
【００２４】
【発明の実施の形態】
以下、この発明をその好ましい実施形態が示されている図１３乃至図３３を参照して詳細に説明する。しかしながら、この発明は多くの異なる形式及び方法で実施可能であるから、以下に述べる実施形態にこの発明が限定されると解釈するべきではない。後述の実施形態は、以下の開示が十分で、完全なものであり、この発明の範囲をこの分野の技術者に十分に知らせるために提供されるものである。同様の符号は全図を通じて同様の素子を示す。
【００２５】
この発明の好ましい実施形態について説明する前に、この発明による遅延故障検出方法の原理について説明する。
既に記載したように、ＰＬＬ回路の位相周波数検出器は、基準クロックの位相と内部クロックの位相とを比較する。位相周波数検出器の出力はチャージポンプ回路を駆動する。ループフィルタはチャージポンプ回路の出力からリプルを除去し、直流信号をＶＣＯに供給する。要するに、位相周波数検出器は位相差信号を出力し、ＶＣＯの入力に与え、このＶＣＯの発振を制御する。かくして、ＶＣＯはその発振周波数を、基準クロックの周波数を追従するように、変化させる。その後、ＶＣＯは基準クロックの周波数と等しい周波数で、かつ基準クロックの位相と等しい位相で発振する。瞬時周波数Δｆは、内部クロックの瞬時位相φ(t)又はＶＣＯの出力を時間について微分することにより与えられる。
【００２６】
【数１】
式（4.1.1）から、Δｆが一定のとき、瞬時位相は一定の傾きを示し、時刻ｔにおけるその値はｔのリニア関数であることが分かる。
【００２８】
【数２】
図１３（ａ）はＶＣＯに印加されているアナログ信号を示し、図１３（ｂ）はＶＣＯ出力の位相偏差Δφ(t)を示す。例えば、高い周波数ｆH から低い周波数ｆL へＶＣＯの発振周波数を変えると、図１３（ｂ）に矢印で示すように、瞬時位相は負の傾きを呈する。図１３（ａ）に示すアナログ信号のダウン（Ｄｏｗｎ）信号がＶＣＯに印加されると、位相偏差波形Δφ(t)の対応する変化は図１３（ｂ）に示すようになる。ここで、ＰＬＬ回路は一定の静的周波数誤差Δｆε（例えば、文献ｄ８を参照）を持つものと仮定する。即ち、位相変動波形Δφ(t)はＤｏｗｎ信号に従って急激に負の傾きで変化し、低い周波数ｆL に状態遷移後は静的周波数誤差Δｆε に比例した傾きで変化する。静的周波数誤差Δｆε がゼロのときには位相変動波形Δφ(t)は時間軸に平行に推移する。逆に、低い周波数ｆL から高い周波数ｆH にＶＣＯの発振周波数を変えると、図１４（ｂ）に矢印で示すように瞬時位相は正の傾きを持つ。図１４（ａ）はＶＣＯに印加されているアナログ信号を示す。
【００３０】
図１５は、クロック波形ＸC(t)の位相変動波形Δφ(t)から遅延時間を推定する方法の概念を説明するための波形図であり、同図（ａ）は遅延故障が存在しないＰＬＬ回路（以後、遅延故障のないＰＬＬ回路と称す）の位相変動波形Δφ(t)を示し、同図（ｂ）は少なくとも１つの遅延故障を有するＰＬＬ回路（以後、遅延故障のあるＰＬＬ回路と称す）の位相変動波形Δφ(t)を示す。遅延故障は位相周波数検出器の基準クロック入力端以外の点に存在するものとするということに留意されたい。時刻ｔ1 において、ＶＣＯの瞬時周波数が周波数ｆ0 から周波数ｆ1 へ状態遷移を完了した場合には、瞬時位相の傾きは次式（４.３.１）によって表わされる変化を示す。
【００３１】
【数３】
ここで、Δｆ1 はΔｆε 又はゼロである。同様に、時刻ｔ2 において、ＶＣＯの瞬時周波数が周波数ｆ1 から周波数ｆ2 へ状態遷移を完了すると、瞬時位相の傾きは次式（４.３.２）によって表わされる。
【００３３】
【数４】
よって、瞬時位相波形の傾きを観測すると、ＶＣＯの内部の状態をモニタできると言うことが分かる。Δｆε がゼロであっても、内部状態がモニタできることに留意されたい。
さらに、瞬時位相波形がその傾きを変える屈曲時刻が識別できれば、ＰＬＬ回路がある状態になる又はある状態から脱却するエッジ時間（開始時間や終了時間）を測定できることになる。状態遷移は遅延故障により遅れるから、各ＰＬＬ回路がある状態に滞在している時間間隔（ｔ2−ｔ1）を測定することができれば、ＰＬＬ回路の遅延故障を測定できることになる。ただし、位相周波数検出器の基準クロック入力端に存在する遅延故障はテストできる故障には含まれていないということに留意されたい。
【００３５】
次に、遅延故障をテストするときに、ＰＬＬ回路に印加すべき信号について検討する。既に述べたように、遅延故障の影響は状態遷移に従って観測可能になる。ところで、サイン波をＰＬＬ回路に印加しても、その状態遷移は生じない。従って、定常信号は遅延故障のテストに利用することができない。これに対し、図１６（ｂ）に示す周波数インパルスをＰＬＬ回路に印加すると、位相周波数検出器が周波数変化に対応する誤差信号を出力し、ＰＬＬ回路は状態遷移を行う。即ち、過渡信号を遅延故障のテストにおける印加信号として用いるべきである。
【００３６】
図１６（ａ）はその周波数が１周期だけインパルス的に変化する周波数インパルス信号の波形図である。周波数インパルスが基準クロック入力に印加されると、ＰＬＬ回路は状態を２回遷移させる。図１６（ｂ）に示す周波数インパルスがＰＬＬ回路に印加されると、位相周波数検出器はインパルスの立ち上がりエッジで周波数アップ信号を出力し、次に、インパルスの立ち下がりエッジで周波数ダウン信号を出力する。従って、周波数インパルスを用いると、上式（４.３.１）が必要とする時間間隔（ｔ2−ｔ1）を一意的に求めることができる。
【００３７】
この発明による遅延故障検出方法及び装置は瞬時位相の傾きに着目して発明されたものであり、１９９９年２月８日付けで提出された「ジッタ測定装置及び方法」と題する米国特許出願第０９／２４６，４５８号、並びに１９９９年９月２９日付けで提出された「ジッタ測定装置及び方法」と題する米国特許出願第０９／４０８，２８０号に開示されている、クロック波形の基本波を用いたジッタ推定方法及び装置をそれぞれ拡張したものである。なお、これら米国特許出願の記載は本明細書に組み込まれる。
【００３８】
図１７はこの発明による遅延故障検出装置の第１の実施形態を示すブロック図である。この遅延故障検出装置は、周波数インパルス信号を発生する周波数インパルス発生器５１と、遅延故障が存在するか否かがテストされる被試験ＰＬＬ回路５２と、この被試験ＰＬＬ回路５２からの出力信号が与えられるHilbert変換対生成器５３と、このHilbert変換対生成器５３からの対の出力信号が供給される瞬時位相推定器５４と、この瞬時位相推定器５４からの出力信号が供給されるリニア位相除去器５５と、このリニア位相除去器５５からの出力信号に基づいて遅延故障が存在するか否かを決定する遅延故障判断装置５６とから構成されている。
【００３９】
被試験ＰＬＬ回路５２へは、周波数インパルス発生器５１から基準クロック信号として、周波数インパルスが印加される。この基準クロック信号の周波数は変化するから、被試験ＰＬＬ回路５２は状態遷移し、従って、これら状態遷移は、遅延故障がＰＬＬ回路に存在する場合には、出力クロック波形に影響を与える。Hilbert変換対生成器５３は、取り込んだクロック波形ＸC(t)を解析信号ｚC(t)に変換し、瞬時位相推定器５４は解析信号ｚC(t)の瞬時位相を推定し、この瞬時位相の変動項Δφ(t)から遅延時間を測定する。
【００４０】
上記米国特許出願第０９／２４６，４５８号及び０９／４０８，２８０号に記載されているように、ジッタ測定方法の研究においては、ゼロクロスは重要な概念である。これら米国特許出願に開示されているけれど、ここで、周期測定の観点から、波形のゼロクロスとその波形の基本波のゼロクロスとの関係について、図３４に示すデューティ比５０％の理想クロック波形ｘd50%(t)を例に取って簡単に説明する。
【００４１】
この理想クロック波形の周期をＴ0 とすると、このクロック波形のFourier（フーリエ）変換は次式（３.１）によって与えられる（例えば、Alan V. Oppenheim, Alan S. Willsky and Ian T. Young, "Signals and Systems", Prentice-Hall, Inc., 1983 参照）。
【００４２】
【数５】
即ち、基本波の周期はクロック信号の周期に等しい。
【００４４】
【数６】
クロック信号の基本波形を抽出すると、そのゼロクロスは元のクロック波形のゼロクロスに対応する。よって、クロック波形の周期はその基本波形のゼロクロスから推定できる。この場合、推定精度は、たとえいくつかの高調波を基本波形に加えても、向上しない。
次に、Hilbert変換と解析信号について簡単に説明する（例えば、Athanasios Papoulis,「アナログとデジタルの信号解析」、現代工学社、１９８２を参照）。
【００４６】
式（３.１）から分かるように、波形Ｘa(t)のフーリエ変換を計算すると、正の周波数と負の周波数にわたるパワースペクトルＳaa(f)が得られる。これは両側スペクトル（two-sided power spectrum）と呼ばれる。負の周波数のスペクトルは正の周波数のスペクトルをｆ＝０の軸に関して折り返した鏡映である。従って、両側スペクトルはｆ＝０の軸に関して対称である。即ち、Ｓaa(-f)＝Ｓaa(f)。しかしながら、負の周波数のスペクトルを観測することはできない。その代りに、負の周波数成分をゼロにカットし、観測できる正の周波数成分を２倍にしたスペクトルＧaa(f)も定義できる。これは片側スペクトル（one-sided power spectrum）と呼ばれる。
【００４７】
【数７】
上式（３.３.２）において、ｓｇｎ(f)は符号関数であり、fが正のとき＋１の値を取り、負のfに対しては‐１の値を取る。この片側スペクトルが、解析信号ｚ(t)のスペクトルに対応する。この解析信号ｚ(t)は時間領域において次のように表わすことができる。
【００４９】
【数８】
式（３.４）の実数部は元の波形Ｘa(t)に対応する。式（３.４）の虚数部は元の波形Ｘa(t)のHilbert変換で与えられる。式（３.５）に示すように、ある波形Ｘa(t)のHilbert変換は、この波形Ｘa(t)と１／πｔの畳み込み（convolution）で与えられる。
例えば、コサイン波cos(2πf0t)のHilbert変換は次のように導出される。
【００５１】
【数９】
上式において、第１項の積分はゼロであり、かつ第２項の積分はπであるから、次式（３.６）が得られる。
【００５３】
【数１０】
同様に、次式（３.７）が得られる。
【００５５】
【数１１】
次に、クロック波形に対応する方形波のHilbert変換を導出する（例えば、Stefan L. Hahn, "Hilbert Transform in Signal Processing", Artrch House, Inc., 1996を参照）。図３４に示す理想クロック波形ｘd50%(t)のフーリエ級数は次式（３.８）によって与えられる。
【００５７】
【数１２】
理想クロック波形のHilbert変換は、式（３.６）を使用すると、次式（３.９）によって与えられる。
【００５９】
【数１３】
図３５（ａ）はクロック信号の波形を示し、図３５（ｂ）は図３５（ａ）に示されたクロック信号をHilbert変換することによって得られた波形を示す。これらの波形は、それぞれ第１１次高調波までの部分和に基づいている。この例の周期Ｔ0 は２０nsecである。
解析信号ｚ(t)は、J. Dugundjiが波形の包絡線を一意的に求めるために導入した（例えば、J. Dugundji, "Envelopes and Pre-Envelopes of Real Waveforms", IRE Trans. Inform. Theory, vol. IT-4, pp. 53-57, 1958を参照）。解析信号ｚ(t)を極座標系で表わすと、次式（３.１０.１）、（３.１０.２）及び（３.１０.３）が得られる。
【００６１】
【数１４】
ここで、Ａ(t)は波形Ｘa(t)の包絡線を表わす。このため、J. Dugundjiはｚ(t)をプリ包絡線（pre-envelope）と呼んでいる。なお、Θ(t)は波形Ｘa(t)の瞬時位相を表わす。
測定した波形を複素数として扱うと、その包絡線や瞬時位相を簡単に求めることができる。Hilbert変換は、波形を解析信号へ変換するためのツールである。
さて、再び図１７に戻ると、Hilbert変換対生成器５３はクロック波形ＸC(t)を解析信号ｚC(t)に変換する。クロック波形ＸC(t)のHilbert変換は、上記式（３.６）を使用すると、次のように与えられる。
【００６３】
【数１５】
上式において、ＡC は公称振幅値、ｆC は公称周波数値、θC は初期位相角、そしてΔφ(t)は位相変動である。
ＸC(t)とが複素関数のそれぞれ実数部と虚数部であると仮定すると、次式で表わされる解析信号ｚC(t)がHilbert変換対生成器５３から得られる。
【００６５】
【数１６】
信号処理の手順をまとめると、瞬時位相推定器５４によってクロック波形ＸC(t)の瞬時位相を推定することにより、上記した２つの米国特許出願の開示に基づいて、次の式（４.４.１）が得られる。
【００６７】
【数１７】
上記２つの米国特許出願に開示された位相アンラップ法を、リニア位相除去器５５において、Θ(t)に施すと、次式（４.４.２）が得られる。
【００６９】
【数１８】
さらに、同じく上記２つの米国特許出願に開示されたリニア関数フィッティング（適合）法を用いてθ(t)よりリニア位相[２πｆCｔ＋θC ]を推定する。ただし、リニア位相を推定する範囲は、図１６（ｂ）に示す周波数インパルスが印加される時刻ｔimpulse までである。次に、θ(t)からリニア位相を除去すると、変動項Δφ(t)は次式（４.４.３）によって与えられる。
【００７１】
【数１９】
最後に、遅延故障判断装置５６において、時刻ｔimpulse より後の時間間隔における位相の傾きから、上式（４.４.３）を用いてＰＬＬ回路がある状態に滞在している時間間隔（ｔ2−ｔ1）を推定する。この時間間隔（ｔ2−ｔ1）を、遅延故障のないＰＬＬ回路の時間間隔（ｔ2,Fault-Free−ｔ1,Fault-Free）と比較して、遅延故障が存在するか否かを決める。
【００７３】
本明細書ではこの発明によるこの遅延故障検出方法を「Δφ(t)法」と呼ぶことにする。このΔφ(t)法は、被試験ＰＬＬ回路５２のアナログの構成素子（チャージポンプ回路、ループフィルタ、或いはＶＣＯ）に存在する遅延故障を検出することができる。
図３３はこの発明による遅延故障検出装置の第２の実施形態を示すブロック図である。この遅延故障検出装置は、周波数インパルス信号を発生するための周波数インパルス発生器５１と、遅延故障が存在するか否かをテストされる被試験ＰＬＬ回路５２と、この被試験ＰＬＬ回路５２からの出力信号のゼロクロスを検出するための、即ち、被試験ＰＬＬ回路５２からの出力信号がゼロ振幅レベルをクロスする時点を検出するためのゼロクロス検出器６１と、検出されたゼロクロスに基づいて、被試験ＰＬＬ回路５２からの出力信号の瞬時周期を求めるための瞬時周期検出器６２と、被試験ＰＬＬ回路５２に遅延故障が存在するか否かを決めるための遅延時間検出器６３とを備えている。
【００７４】
周波数がインパルス的に変化させられる基準クロック信号を周波数インパルス発生器５１から被試験ＰＬＬ回路５２の基準クロック入力端子に印加する。この基準クロック信号の周波数はインパルス的に変化するから、被試験ＰＬＬ回路５２は状態遷移し、従って、遅延故障が被試験ＰＬＬ回路５２に存在するときにはこれら状態遷移の影響が出力クロック波形に現われる。被試験ＰＬＬ回路５２からの出力信号、例えば被試験ＰＬＬ回路５２のＶＣＯからの出力信号は分岐されてゼロクロス検出器６１の入力端子に与えられ、ここでＶＣＯからの出力信号のゼロクロスが検出される。検出されたゼロクロスは瞬時周期検出器６２の入力端子に供給され、瞬時周期検出器６２は、２つの隣接するゼロクロス間の時間間隔を、カウンタを用いて計数し、この計数した時間間隔に基づいてＶＣＯからの出力信号の瞬時周期を求める。
【００７５】
遅延時間検出器６３は、周波数インパルスの終わりからＶＣＯの出力信号の瞬時周期が急激に変化するまでの遅延時間を検出し、この遅延時間を、遅延故障のない正常なＰＬＬ回路の遅延時間と比較することによって、被試験ＰＬＬ回路５２に遅延故障が存在するか否かを決める。この発明によるこの遅延故障検出方法を、本明細書では「ゼロクロス法」と呼ぶことにする。
次に、この発明を遅延故障のないＰＬＬ回路（即ち、遅延故障が存在しないＰＬＬ回路）へ適用した具体例１について説明する。図１９はいかなる遅延故障も全く存在しないＰＬＬ回路を示すブロック図である。この遅延故障のないＰＬＬ回路は、通常のように、位相周波数検出器２１と、チャージポンプ回路２２と、ループフィルタ２３と、ＶＣＯ２４と、クロック・デコード及びバッファ回路２５とから構成されている。
【００７６】
０.６ μｍ、５−ＶのＣＭＯＳ技術のＳＰＩＣＥでシミュレーションが行われた。図１８はＣＭＯＳ・ＦＥＴのパラメータを示す。ＳＰＩＣＥシミュレーションにより種々の波形が得られた。ＶＣＯ２４の発振周波数は１２８ＭＨｚであった。シミュレーション波形の時間分解能は５０ psec であった。シミュレーション結果の波形から位相変動波形Δφ(t)が測定された。このΔφ(t)の測定はMatlab を用いてシミュレーションされた。
【００７７】
図２０（ａ）は、ＶＣＯ２４への入力波形を示す。この具体例１では、周波数インパルスは時刻 1000.5 nsec の時点においてＰＬＬ回路の基準クロック入力へ印加された。この周波数インパルスは、図１９に示すように、高い周波数から低い周波数へ、及び低い周波数から高い周波数へとその周波数が変化された。図２０（ｂ）はこのＰＬＬ回路の内部クロック波形を示す。周波数ダウン（Ｄｏｗｎ）・パルスが、周波数インパルス印加後の次の立ち上がりエッジ（約 1032 nsec の時点）においてＶＣＯ２４へ入力されていることが分かる。周波数アップ（Ｕｐ）・パルスは、約 1098 nsec の時点においてＶＣＯ２４へ印加されている。
【００７８】
図２１は、この発明によるゼロクロス法とこの発明によるΔφ(t)法とを比較するための波形を示す。図２１（ａ）は、この発明によるゼロクロス法によって測定したＶＣＯ２４の発振波形の瞬時周期の測定結果である。点線は基準クロック波形の瞬時周期を示す。図２１（ｂ）は、この発明によるΔφ(t)法において使用された下記のアルゴリズム（実波形をその基本周波数の解析信号に変換する手順）を用いて推定されたΔφ(t)を示す。
【００７９】
１．高速フーリエ変換（ＦＦＴ）を使用してＸC(t)を周波数領域へ変換する。
２．負の周波数成分をゼロにカットする。クロック周波数の近傍の正の周波数成分のみを帯域通過フィルタ（ＢＰＦ）に通し、他の正の周波数成分はゼロにカットする。
３．高速フーリエ逆変換（ＩＦＦＴ）を使用してスペクトルを時間領域へ変換する。
【００８０】
即ち、２次高調波を含まない周波数範囲（２０ＭＨｚ〜２００ＭＨｚ）のスペクトルを帯域通過フィルタによって抽出し、高速フーリエ逆変換によりΔφ(t)を得る。
図２１（ａ）から理解できるように、時間軸方向の分解能を上げたために、ＶＣＯ２４からの出力信号の瞬時周期は、周波数インパルスの立ち上がりエッジ及び立ち下がりエッジの両方において２段階で変化し、図面上で見て左側の縦の点線が周波数インパルスの終わりの時点にあるときに、即ち、約 1066 nsec の時点のときに、元の周期に戻る。この時点から、ＰＬＬ回路の内部クロックは周波数インパルスに対応した周波数追従動作を開始し、発振周波数の状態が遷移する。図面上で見て右側の縦の点線において、ＶＣＯ２４は、周波数インパルスの立ち上がりエッジに対応して、周期を小さくしようとし、その結果、瞬時周期が急激に減少するので、ＶＣＯ２４はその時点でその周期を基準周期（周波数インパルスを印加する前の周期）に戻す動作を開始する。これら２本の縦の点線間の時間間隔 57.70 nsec は、発振周波数の状態が遷移している時間期間である。
【００８１】
図２１（ｂ）のΔφ(t)を観察すると、周波数ダウン・パルスによる状態遷移は約 1050 nsec の時点ｔ1 で終了しており、次の周波数アップ・パルスに対応した状態遷移は、約 58.30 nsec 後の時点ｔ2 から始まることが分かる。この具体例１は、瞬時位相の傾きの測定と周波数インパルス信号とを組み合わせると、ＰＬＬ回路がある状態に滞在している時間間隔を推定することができるということを検証している。
【００８２】
次に、この発明を、基準クロック入力端に遅延故障が存在するＰＬＬ回路に適用した具体例２について説明する。図２２は、ＰＬＬ回路の位相周波数検出器２１の基準クロック入力端に遅延故障ＤＦ１が存在するＰＬＬ回路を示すブロック図である。このＰＬＬ回路の構成は図１９に示したものと同じである。このタイプの遅延故障はこの発明の方法ではテスト又は検出できない。次に、その理由を明らかにする。
【００８３】
図２２に示したＰＬＬ回路をＳＰＩＣＥによりシミュレーションした。基準クロック入力端に存在する遅延故障ＤＦ１の数値シミュレーションのために、一連の偶数個のインバータが回路に挿入された。
図２３（ａ）は、ＶＣＯ２４への入力波形を示す。周波数インパルスは、図２２に示すように、高い周波数から低い周波数へ、及び低い周波数から高い周波数へとその周波数が変化された。図２３（ｂ）は、ＰＬＬ回路の内部クロック波形を示す。点線は基準クロック波形を示す。ＰＬＬ回路の内部クロック波形は基準クロック波形と同期せず、一定のクロック・スキューが生じているのが分かる。
【００８４】
図２４はこの発明によるゼロクロス法とこの発明によるΔφ(t)法とを比較するための波形を示す。図２４（ａ）は、この発明によるゼロクロス法によって測定したＶＣＯ２４の発振波形の瞬時周期の測定結果である。点線は基準クロック波形の瞬時周期を示す。図２４（ｂ）は、この発明によるΔφ(t)法において使用された上記のアルゴリズム（実波形をその基本周波数の解析信号に変換する手順）を用いて推定されたΔφ(t)を示す。
【００８５】
図２４から、たとえ基準クロック入力端に遅延故障ＤＦ１が存在しても、ＰＬＬ回路は状態遷移を正しく行っていることが分かる。従って、ＰＬＬ回路の内部状態をモニタしただけでは、このタイプの遅延故障を検出することはできない。逆に、図２３（ｂ）から理解できるように、このタイプの遅延故障は、外部の基準クロックと比較することにより簡単に検出することが可能となる。この具体例２は、この発明の方法ではＰＬＬ回路の基準クロック入力端に存在する遅延故障ＤＦ１を検出できないということを検証している。
【００８６】
次に、この発明を、チャージポンプ回路の信号入力端に遅延故障が存在するＰＬＬ回路に適用した具体例３について説明する。図２５は、ＰＬＬ回路のチャージポンプ回路２２の信号入力端に遅延故障ＤＦ２が存在するＰＬＬ回路を示すブロック図である。このＰＬＬ回路の構成は図１９に示したものと同じである。
チャージポンプ回路２２は２つの信号入力端子を備えている。即ち、一方の信号入力端子には位相周波数検出器２１から論理信号Ｕｐが入力され、他方の信号入力端子には位相周波数検出器２１から論理信号Ｄｏｗｎが入力される。位相周波数検出器２１から入力された論理信号Ｕｐ又はＤｏｗｎはチャージポンプ回路２２によりアナログ信号へ変換される。これら論理信号Ｕｐ及びＤｏｗｎは「周波数を高くする」及び「周波数を低くする」という状態遷移にそれぞれ対応している。
【００８７】
種々の状態遷移を活性化するためには、異なる周波数のインパルスを必要とする。（ｉ）チャージポンプ回路２２のＵｐ信号入力端に存在する遅延故障ＤＦ２を検出する場合には、周波数インパルス信号の周波数は高い周波数から低い周波数へ、及び低い周波数から高い周波数へと順番に変化される。これに対し、（ii）チャージポンプ回路２２のＤｏｗｎ信号入力端に存在する遅延故障ＤＦ３（図２８参照）を検出する場合には、周波数インパルス信号の周波数は低い周波数から高い周波数へ、及び高い周波数から低い周波数へと順番に変化される。ここでは、既に説明した縮退故障テストと同じ考え方を適用している。即ち、０縮退故障を検出する場合には、故障個所において逆の論理値“１”を取るテストパターンを生成すればよい。
【００８８】
最初に、チャージポンプ回路２２のＵｐ信号入力端に遅延故障ＤＦ２が存在するＰＬＬ回路について検討する。図２５に示したＰＬＬ回路をＳＰＩＣＥによりシミュレーションした。Ｕｐ信号入力端に存在する遅延故障ＤＦ２をシミュレーションするために、一連の偶数個のインバータが回路に挿入された。遅延故障ＤＦ２の遅延時間は 2.957 nsec であった。周波数インパルスは、図２５に示すように、高い周波数から低い周波数へ、及び低い周波数から高い周波数へとその周波数が変化された。
図２６（ａ）はＶＣＯ２４への入力波形を示す。図２６（ｂ）はＰＬＬ回路の内部クロック波形を示す。点線は基準クロック波形を示す。
【００８９】
図２７はこの発明によるゼロクロス法とこの発明によるΔφ(t)法とを比較するための波形を示す。図２７（ａ）は、この発明によるゼロクロス法によって測定したＶＣＯ２４の発振波形の瞬時周期の測定結果である。点線は基準クロック波形の瞬時周期を示す。ＰＬＬ回路がある状態に滞在している時間間隔（ｔ2−ｔ1）は、約 61.65 nsec であると推定された。図２７（ｂ）は、この発明によるΔφ(t)法において使用された上記のアルゴリズム（実波形をその基本周波数の解析信号に変換する手順）を用いて推定されたΔφ(t)を示す。時間間隔（ｔ2−ｔ1）は約 61.90 nsec であると推定された。
【００９０】
次に、チャージポンプ回路２２のＤｏｗｎ信号入力端に遅延故障ＤＦ３が存在するＰＬＬ回路について検討する。図２８に示したＰＬＬ回路をＳＰＩＣＥによりシミュレーションした。Ｄｏｗｎ信号入力端に存在する遅延故障ＤＦ３の数値シミュレーションのために、一連の偶数個のインバータが回路に挿入された。遅延故障ＤＦ３の遅延時間は 4.413 nsec であった。周波数インパルスは、図２８に示すように、低い周波数から高い周波数へ、及び高い周波数から低い周波数へとその周波数が変化された。
【００９１】
図２９（ａ）はＶＣＯ２４への入力波形を示す。図２９（ｂ）はＰＬＬ回路の内部クロック波形を示す。点線は基準クロック波形を示す。
図３０は、この発明によるゼロクロス法とこの発明によるΔφ(t) 法とを比較するための波形を示す。図３０（ａ）は、この発明によるゼロクロス法によって測定したＶＣＯ２４の発振波形の瞬時周期の測定結果である。点線は基準クロック波形の瞬時周期を示す。時間間隔（ｔ2−ｔ1）は、約 29.25 nsec であると推定された。図３０（ｂ）は、この発明によるΔφ(t)法において使用された上記のアルゴリズム（実波形をその基本周波数の解析信号に変換する手順）を用いて推定されたΔφ(t)を示す。時間間隔（ｔ2−ｔ1）は約 25.20 nsec であると推定された。
【００９２】
次に、この発明によるΔφ(t)法とこの発明によるゼロクロス法とを比較する。この実験には図２５に示したＰＬＬ回路を使用し、そのチャージポンプ回路２２の信号入力端に存在する故障の遅延時間を、０ nsec から７ nsec まで変化させた。
図３１はチャージポンプ回路２２のＵｐ信号入力端に遅延故障ＤＦ２が存在するＰＬＬ回路についての実験結果を示す。図３１から、この発明によるΔφ(t)法はこの発明によるゼロクロス法とほぼ互換のある推定値を与えていることが分かる。推定された遅延時間はステップ状の変化を示している。これは、位相周波数検出器２１がクロックエッジのタイミングでのみＰＬＬ回路の状態遷移を生じさせるからである。
【００９３】
図３２はチャージポンプ回路２２のＤｏｗｎ信号入力端に遅延故障ＤＦ３が存在するＰＬＬ回路についての実験結果を示す。この発明によるゼロクロス法とこの発明によるΔφ(t)法とを比較すると、図３２から、ゼロクロス法は、大きな偏り誤差（bias error）を持っていることが分かる。これは、ゼロクロス法が、ゼロクロス間をカウンタを用いて計数し瞬時周期を求めるから少なくともカウンタの周期だけの測定誤差を含む、つまり、測定点がゼロクロスのみに限られているためである。これに対し、Δφ(t)法は、たとえ波形の周期が短い場合でも、時間分解能に制限を受けない。何故ならば、図３１と図３２を比較することによって、Δφ(t)法は２ nsec 以上の遅延故障を検出できていることが明らかであるからである。換言すると、この発明によるΔφ(t) 法は、波形の周期とは独立に、遅延故障を検出できる。
【００９４】
以上の結果から明らかなように、この発明によるΔφ(t) 法は、ＰＬＬ回路の状態を低い周波数状態に遷移させ、ＰＬＬ回路がある状態に滞在している時間間隔を推定する場合には、この発明によるゼロクロス法の推定値と互換のある推定値を与える。一方、ＰＬＬ回路の状態を高い周波数状態に遷移させ、かつＰＬＬ回路がある状態に滞在している時間間隔を推定する場合には、この発明によるΔφ(t)法はこの発明によるゼロクロス法よりも偏り誤差が小さい。
【００９５】
しかしながら、この発明によるΔφ(t) 法は遅延故障の遅延時間を測定することができない。これは、図３１と図３２にプロットした時間間隔（ｔ2−ｔ1）がそれぞれ、遅延故障の遅延時間に比例して変化しないことから明らかである。
上述のように、この発明によるΔφ(t) 法は、（ｉ）周波数インパルスをＰＬＬ回路に印加し、（ii）このＰＬＬ回路をある周波数を発振する状態に中間的に滞在させ、そして（iii）ＰＬＬ回路がその周波数発振状態に滞在している時間間隔を測定することにより、ＰＬＬ回路の遅延故障を検出するという過程を取っている。このため、この発明によるΔφ(t) 法を使用する遅延故障検出方法は、標本化のためのトリガー信号を必要としないし、また、たとえ波形の周期が短い場合でも、時間分解能に制限を受けない、という特徴を有する。
【００９６】
これに対し、この発明によるゼロクロス法を使用する遅延故障検出方法は、標本化のためのトリガー信号を必要とし、かつ波形の周期が短い場合には大きな偏り誤差を持つ。これら事実は、上述のように、ＳＰＩＣＥシミュレーションとMatlabを用いた測定シミュレーションとによって検証された。
さらに、ＰＬＬ回路はフィードバック系であるため、遅延故障は過渡スキューを生じる。スキューが生じるタイミングが制限されるため、この発明によるゼロクロス法の場合のようにトリガーを用いたテストを実行することは困難である。何故ならば、目標とするゼロクロスを精確に捕捉しなければならないからである。これに対し、この発明によるΔφ(t) 法は時間分解能に制限を受けないという利点がある。その上、被試験ＰＬＬ回路のミックスド信号ブロック（チャージポンプ回路、ループフィルタ、ＶＣＯ）に存在する遅延故障を同時にテスト又は検出できるという利点がある。
【００９７】
以上、この発明を例示の実施例について記載したが、この発明の精神及び範囲から逸脱することなしに、これら実施例について種々の変形、変更、及び／又は改良をなし得ることはこの分野の技術者には明らかである。従って、この発明は図示し、かつ上述した実施例に限定されるものではなく、添付の特許請求の範囲によって定まる発明の範囲内に入る全てのそのような変形、変更、及び／又は改良をも包含するものである。
【００９８】
【発明の効果】
以上説明したように、この発明によれば、解析信号の瞬時位相の傾きを利用してフェーズロックループ回路の遅延故障を検出するものであるから、過渡的なクロック・スキューとして現われるフェーズロックループ回路の遅延故障を確実に検出することができる。
なお、上記した文献ｄ１〜ｄ８は下記の通りである。
[ｄ１]： Jan M. Rabaey, Digital Integrated Circuits: A Design
Perspective, Prentice-Hall, Inc., 1996。
[ｄ２]： 藤原秀雄「コンピュータの設計とテスト」、工学図書株式会社、1990。
[ｄ３]： R. Scott Fetherston, Imtiaz P. Shaik and Siyad C. Ma,
"Testability Features of AMD-K6 Microprocessor", IEEE
International Test Conference, pp. 406-413, 1997。
[ｄ４]： Sudhakar M. Reddy, Delay Fault: Modeling, Fault Simulation, and
Test Generation, IEEE International Test Conference Tutorial,
1995。
[ｄ５]： Ankan K. Ppramanick and Sudhakar M. Reddy, "On the Design of
Path Delay Fault Testable Combinational Circuits", IEEE
International Fault-Tolerant Computing Symposium, pp. 374-381,
1990。
[ｄ６]： Niklaus Wirth, Algorithm + Data Structures = Programs,
Prentice-Hall, Inc., 1976。
[ｄ７]： Manfred Schroeder, Fractals, Chaos, Power Laws, W. H. Freeman
and Company, 1991。
[ｄ８]： Floyd M. Gardner, "Phase Accuracy of Charge Pump PLL's", IEEE
Trans. Commun., vol. COM-30, pp. 2362-2363, 1982。
【図面の簡単な説明】
【図１】ＰＬＬ回路を用いてクロック・スキューを最小化する同期システムの一例を示すブロック図である。
【図２】図１に示したシステムの動作を説明するためのクロックパルスの波形図である。
【図３】位相周波数検出器に遅延故障が存在するＰＬＬ回路の一例を示すブロック図である。
【図４】図３に示したＰＬＬ回路の動作を説明するためのクロックパルスの波形図である。
【図５】チャージポンプ回路に遅延故障が存在するＰＬＬ回路の一例を示すブロック図である。
【図６】図５に示したＰＬＬ回路の動作を説明するためのクロックパルスの波形図である。
【図７】ＰＬＬ回路の位相周波数検出器の状態図である。
【図８】縮退故障が存在する組み合わせ回路の一例を示す回路図である。
【図９】遅延故障が存在する組み合わせ回路の一例を示す回路図である。
【図１０】従来の遅延故障テスト法の一例を説明するためのブロック図である。
【図１１】 Hilbert曲線の一例を示す図である。
【図１２】ＰＬＬ回路に適用された従来の遅延故障テスト法の概念を示すブロック図である。
【図１３】ＰＬＬ回路のＶＣＯに与えられるアナログの周波数ダウン信号と位相雑音波形Δφ(t)の対応する変化を示す図である。
【図１４】ＰＬＬ回路のＶＣＯに与えられるアナログの周波数アップ信号と位相雑音波形Δφ(t)の対応する変化を示す図である。
【図１５】被試験ＰＬＬ回路の位相変動波形Δφ(t)を故障のないＰＬＬ回路の位相変動波形Δφ(t)と比較することにより遅延故障を検出する方法を説明するための波形図である。
【図１６】ＰＬＬ回路が状態遷移を実行させられる周波数インパルス信号の一例及び周波数インパルスの一例をそれぞれ示す波形図である。
【図１７】この発明による遅延故障検出装置の第１の実施例を示すブロック図である。
【図１８】ＭＯＳ・ＦＥＴのパラメータを示す特性図である。
【図１９】０.６μｍ、５−ＶのＣＭＯＳ技術により構成されたＰＬＬ回路の一例を示すブロック図である。
【図２０】（ａ）は図１９に示したＰＬＬ回路のＶＣＯへの入力波形を示し、（ｂ）は図１９に示したＰＬＬ回路の内部クロックを示す波形図である。
【図２１】（ａ）はこの発明によるゼロクロス法を使用して図１９に示したＰＬＬ回路のＶＣＯの発振波形の瞬時周期を測定した測定結果を示す波形図であり、（ｂ）はこの発明による方法により推定された位相変動波形Δφ(t)を示す図である。
【図２２】この発明による方法ではテストできない遅延故障を持つＰＬＬ回路の一例を示すブロック図である。
【図２３】（ａ）は図２２に示したＰＬＬ回路のＶＣＯへの入力波形を示し、（ｂ）は図２２に示したＰＬＬ回路の内部クロックを示す波形図である。
【図２４】（ａ）はこの発明によるゼロクロス法を使用して図２２に示したＰＬＬ回路のＶＣＯの発振波形の瞬時周期を測定した測定結果を示す波形図であり、（ｂ）はこの発明による方法により推定された位相変動波形Δφ(t)を示す図である。
【図２５】この発明による方法によりテストできる遅延故障を持つＰＬＬ回路の一例を示すブロック図である。
【図２６】ａ）は図２５に示したＰＬＬ回路のＶＣＯへの入力波形を示し、（ｂ）は図２５に示したＰＬＬ回路の内部クロックを示す波形図である。
【図２７】（ａ）はこの発明によるゼロクロス法を使用して図２５に示したＰＬＬ回路のＶＣＯの発振波形の瞬時周期を測定した測定結果を示す波形図であり、（ｂ）はこの発明による方法により推定された位相変動波形Δφ(t)を示す図である。
【図２８】この発明による方法によりテストできる遅延故障を持つＰＬＬ回路の他の例を示すブロック図である。
【図２９】（ａ）は図２８に示したＰＬＬ回路のＶＣＯへの入力波形を示し、（ｂ）は図２８に示したＰＬＬ回路の内部クロックを示す波形図である。
【図３０】（ａ）はこの発明によるゼロクロス法を使用して図２８に示したＰＬＬ回路のＶＣＯの発振波形の瞬時周期を測定した測定結果を示す波形図であり、（ｂ）はこの発明による方法により推定された位相変動波形Δφ(t)を示す図である。
【図３１】この発明による方法を使用して図２５に示したＰＬＬ回路をテストした実験結果を示す図である。
【図３２】この発明による方法を使用して図２８に示したＰＬＬ回路をテストした実験結果を示す図である。
【図３３】この発明による遅延故障検出装置の第２の実施例を示すブロック図である。
【図３４】理想のクロック信号の一例を示す波形図である。
【図３５】（ａ）はクロック信号の一例を示す波形図であり、（ｂ）は図３５（ａ）に示したクロック信号をHilbert変換することにより得られた波形図である。
【符号の説明】
１４、１５：フェーズロックループ回路
２１：位相周波数検出器
２２：チャージポンプ回路
２３：ループフィルタ
２４：電圧制御発振器
２５：クロック・デコード及びバッファ回路
３１：入力ラッチ
３２：出力ラッチ
５１：周波数インパルス発生器
５２：被試験フェーズロックループ回路
５３：Hilbert変換対生成器
５４：瞬時位相推定器
５５：リニア位相除去器
５６：遅延故障判断装置
６１：ゼロクロス検出器
６２：瞬時周期検出器
６３：遅延時間検出器
Claims (4)
- 周波数インパルスをフェーズロックループ回路に印加して状態遷移を行わせる段階と、
上記フェーズロックループ回路から出力される信号の波形をHilbert変換信号に変換する段階と、
上記Hilbert変換信号の瞬時位相を推定する段階と、
上記瞬時位相の変動項を算出する段階と、
上記変動項の傾きから上記フェーズロックループ回路がある発振周波数状態に滞在している時間間隔を測定する段階と、
被試験フェーズロックループ回路の上記推定した時間間隔と遅延故障が存在しないフェーズロックループ回路がある発振周波数状態に滞在している時間間隔とを比較する段階を含む
ことを特徴とするフェーズロックループ回路の遅延故障検出方法。 - 周波数インパルスをフェーズロックループ回路に印加して状態遷移を行わせる段階と、
上記フェーズロックループ回路のＶＣＯから出力される信号のゼロクロスを検出する段階と、
隣接する上記ゼロクロス間の時間間隔をカウンタを用いて計数して上記ＶＣＯの出力信号の瞬時周期を推定する段階と、
上記周波数インパルスの終りから上記ＶＣＯの出力信号の瞬時周期が急激に変化するまでの遅延時間を検出し、この遅延時間を遅延故障のない正常なフェーズロックループ回路の遅延時間と比較することにより、被試験フェーズロックループ回路に遅延故障が存在するか否かを判断する段階とを含む、
ことを特徴とするフェーズロックループ回路の遅延故障検出方法。 - 被試験フェーズロックループ回路に基準クロック信号として周波数インパルスを印加する周波数インパルス印加手段と、
上記被試験フェーズロックループ回路から出力される信号の波形をHilbert変換信号に変換する変換手段と、
上記Hilbert変換信号の瞬時位相を推定する推定手段と、
上記推定された瞬時位相からリニア位相を推定し、かつこの推定されたリニア位相を上記推定された瞬時位相から除去して上記瞬時位相の変動項を求める手段と、
上記変動項の傾きから求めた上記フェーズロックループ回路がある発振周波数状態に滞在している時間間隔と、遅延故障が存在しないフェーズロックループ回路がある発振周波数状態に滞在している時間間隔とを比較することにより、遅延故障の有無を判断する遅延故障判断手段とを具備することを特徴とするフェーズロックループ回路の遅延故障検出装置。 - 周波数インパルスをフェーズロックループ回路に印加して状態遷移を行わせる周波数インパルス発生器と、
上記フェーズロックループ回路のＶＣＯから出力される信号のゼロクロスを検出するゼロクロス検出器と、
隣接するゼロクロス間の時間間隔をカウンタを用いて計数して上記ＶＣＯの出力信号の瞬時周期を推定する瞬時周期検出器と、
上記周波数インパルスの終りから上記ＶＣＯの出力信号の瞬時周期が急激に変化するまでの遅延時間を検出し、この遅延時間を遅延故障のない正常なフェーズロックループ回路の遅延時間と比較することにより、被試験フェーズロックループ回路に遅延故障が存在するか否かを判断する遅延時間検出器とを含む、
ことを特徴とするフェーズロックループ回路の遅延故障検出装置。
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Citations (1)
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| JPH02246620A (ja) * | 1989-03-20 | 1990-10-02 | Advantest Corp | 周波数変換器を含むフェイズロックループ回路 |
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