JP2000232350A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2000232350A JP2000232350A JP11031256A JP3125699A JP2000232350A JP 2000232350 A JP2000232350 A JP 2000232350A JP 11031256 A JP11031256 A JP 11031256A JP 3125699 A JP3125699 A JP 3125699A JP 2000232350 A JP2000232350 A JP 2000232350A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- power supply
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】データ信号を外部に出力しないとき、データ信
号が入力される出力回路において、貫通電流をなくし、
又、出力端子となるパッドに接続されるインターフェィ
スである出力回路のレイアウト面積が低減された半導体
集積回路装置を提供することを目的とする。 【解決手段】３Ｖの電源電圧によって、各回路素子が動
作を行う出力制御回路６に、Ｌｏｗのイネーブル信号が
入力されたとき、データ信号の値にかかわらず、インバ
ータ１３及びバッファ１４から、共にＬｏｗの信号が出
力回路７に送出される。よって、イネーブル信号がＬｏ
ｗとなり、ハイインピーダンスＸｚを出力端子８より出
力するとき、ＣＭＯＳで構成されるインバータ１５及び
バッファ１６内のＮチャネルＭＯＳトランジスタ及びＰ
チャネルＭＯＳトランジスタが同時に導通状態となるこ
とがないので、その貫通電流が流れることを防ぐことが
できる。
号が入力される出力回路において、貫通電流をなくし、
又、出力端子となるパッドに接続されるインターフェィ
スである出力回路のレイアウト面積が低減された半導体
集積回路装置を提供することを目的とする。 【解決手段】３Ｖの電源電圧によって、各回路素子が動
作を行う出力制御回路６に、Ｌｏｗのイネーブル信号が
入力されたとき、データ信号の値にかかわらず、インバ
ータ１３及びバッファ１４から、共にＬｏｗの信号が出
力回路７に送出される。よって、イネーブル信号がＬｏ
ｗとなり、ハイインピーダンスＸｚを出力端子８より出
力するとき、ＣＭＯＳで構成されるインバータ１５及び
バッファ１６内のＮチャネルＭＯＳトランジスタ及びＰ
チャネルＭＯＳトランジスタが同時に導通状態となるこ
とがないので、その貫通電流が流れることを防ぐことが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置内部に設けられた内部電源電圧で動作する回路で処理
された信号を、内部電源電圧より高い電圧に応じた信号
に変換して出力する半導体集積回路装置に関するもの
で、特に３値出力インターフェイスが設けられた半導体
集積回路装置に関する。
置内部に設けられた内部電源電圧で動作する回路で処理
された信号を、内部電源電圧より高い電圧に応じた信号
に変換して出力する半導体集積回路装置に関するもの
で、特に３値出力インターフェイスが設けられた半導体
集積回路装置に関する。
【０００２】
【従来の技術】従来、半導体集積回路装置内部に設けら
れた回路において、そのＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタで組み合わされたＣＭ
ＯＳ回路のスイッチングによるノイズの発生や消費電力
を抑えるために、外部電源より供給される電圧より低い
電圧に変換された内部電源電圧で処理動作を行わせるこ
とも多い。そのため、半導体集積回路装置内の他の回路
にデータ信号を送出したり、又、半導体集積回路装置外
部にデータ信号を出力するとき、外部電源電圧に応じた
データ信号に変換する必要がある。このような半導体集
積回路装置の内部構造を示すブロック図を、図３に示
す。この図３に示す半導体集積回路装置は、出力端子３
６よりＨｉ、Ｌｏｗ、ハイインピーダンス（以下、Ｘｚ
とする。）の３値出力を行う半導体集積回路装置であ
る。
れた回路において、そのＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタで組み合わされたＣＭ
ＯＳ回路のスイッチングによるノイズの発生や消費電力
を抑えるために、外部電源より供給される電圧より低い
電圧に変換された内部電源電圧で処理動作を行わせるこ
とも多い。そのため、半導体集積回路装置内の他の回路
にデータ信号を送出したり、又、半導体集積回路装置外
部にデータ信号を出力するとき、外部電源電圧に応じた
データ信号に変換する必要がある。このような半導体集
積回路装置の内部構造を示すブロック図を、図３に示
す。この図３に示す半導体集積回路装置は、出力端子３
６よりＨｉ、Ｌｏｗ、ハイインピーダンス（以下、Ｘｚ
とする。）の３値出力を行う半導体集積回路装置であ
る。
【０００３】このような半導体集積回路装置３０は、例
えば、フロッピーディスクドライバ内に設けられるよう
な半導体集積回路装置で、外部電源より電源電圧Ｖ
CC（５Ｖとする。）が印加される電源入力端子３１と、
グランド電位に接地されるグランド端子３２と、５Ｖの
外部電源電圧ＶCCを内部電源電圧ＶDD（３Ｖとする。）
に変換する内部電源回路３３と、３Ｖの内部電源電圧Ｖ
DDでホストコンピュータ（不図示）側からの信号を受け
てその処理を行うとともにイネーブル信号及びデータ信
号を送出するコントロール回路３４と、５Ｖの電圧が印
加され前記イネーブル信号及び前記データ信号より３値
出力を行う出力回路３５と、出力回路３５より送出され
る信号を出力する出力端子３６とを有する。又、前記デ
ータ信号は、前記フロッピーディスクドライバとホスト
コンピュータへの応答信号であり、前記イネーブル信号
は、該データ信号をホストコンピュータへ出力するか否
かを制御する信号である。尚、このイネーブル信号がＬ
ｏｗのとき、データ信号が出力されない。
えば、フロッピーディスクドライバ内に設けられるよう
な半導体集積回路装置で、外部電源より電源電圧Ｖ
CC（５Ｖとする。）が印加される電源入力端子３１と、
グランド電位に接地されるグランド端子３２と、５Ｖの
外部電源電圧ＶCCを内部電源電圧ＶDD（３Ｖとする。）
に変換する内部電源回路３３と、３Ｖの内部電源電圧Ｖ
DDでホストコンピュータ（不図示）側からの信号を受け
てその処理を行うとともにイネーブル信号及びデータ信
号を送出するコントロール回路３４と、５Ｖの電圧が印
加され前記イネーブル信号及び前記データ信号より３値
出力を行う出力回路３５と、出力回路３５より送出され
る信号を出力する出力端子３６とを有する。又、前記デ
ータ信号は、前記フロッピーディスクドライバとホスト
コンピュータへの応答信号であり、前記イネーブル信号
は、該データ信号をホストコンピュータへ出力するか否
かを制御する信号である。尚、このイネーブル信号がＬ
ｏｗのとき、データ信号が出力されない。
【０００４】このような半導体集積回路装置３０におい
て、出力回路３５は、図４のように、コントロール回路
３４からデータ信号が送出されるバッファ３７と、前記
イネーブル信号を反転するインバータ３８と、バッファ
３７を介して送出されるデータ信号及びイネーブル信号
が入力されるＮＡＮＤ回路３９と、バッファ３７を介し
て送出されるデータ信号及びインバータ３８で反転され
たイネーブル信号が入力されるＮＯＲ回路４０と、ＮＡ
ＮＤ回路３９及びＮＯＲ回路４０からの信号がそれぞれ
送出されるバッファ４１，４２と、バッファ４１からの
信号がゲートに入力されるＰチャネルＭＯＳトランジス
タＴｒ１１と、バッファ４２からの信号がゲートに入力
されるＮチャネルＭＯＳトランジスタＴｒ１２とを有す
る。又、出力回路３５内のそれぞれの論理回路素子は、
５Ｖの電圧が印加され、トランジスタＴｒ１１，Ｔｒ１
２のドレインの接続ノードには出力端子３６が接続され
る。更に、トランジスタＴｒ１１のソースに５Ｖの電圧
が印加されるとともに、トランジスタＴｒ１２のソース
が接地される。
て、出力回路３５は、図４のように、コントロール回路
３４からデータ信号が送出されるバッファ３７と、前記
イネーブル信号を反転するインバータ３８と、バッファ
３７を介して送出されるデータ信号及びイネーブル信号
が入力されるＮＡＮＤ回路３９と、バッファ３７を介し
て送出されるデータ信号及びインバータ３８で反転され
たイネーブル信号が入力されるＮＯＲ回路４０と、ＮＡ
ＮＤ回路３９及びＮＯＲ回路４０からの信号がそれぞれ
送出されるバッファ４１，４２と、バッファ４１からの
信号がゲートに入力されるＰチャネルＭＯＳトランジス
タＴｒ１１と、バッファ４２からの信号がゲートに入力
されるＮチャネルＭＯＳトランジスタＴｒ１２とを有す
る。又、出力回路３５内のそれぞれの論理回路素子は、
５Ｖの電圧が印加され、トランジスタＴｒ１１，Ｔｒ１
２のドレインの接続ノードには出力端子３６が接続され
る。更に、トランジスタＴｒ１１のソースに５Ｖの電圧
が印加されるとともに、トランジスタＴｒ１２のソース
が接地される。
【０００５】この出力回路３５は、イネーブル信号がＬ
ｏｗのとき、データ信号の値に関係なく、バッファ４
１，４２から、それぞれＨｉ、Ｌｏｗの信号がトランジ
スタＴｒ１１，Ｔｒ１２のゲートに送出されるので、ト
ランジスタＴｒ１１，Ｔｒ１２は非導通の状態である。
よって、出力端子３６よりＸｚの信号が出力される。
又、イネーブル信号及びデータ信号が共にＨｉのとき、
バッファ４１，４２から共にＬｏｗの信号がトランジス
タＴｒ１１，Ｔｒ１２のゲートに送出され、トランジス
タＴｒ１１のみが導通し、出力端子３６よりＨｉの信号
が出力される。更に、イネーブル信号及びデータ信号が
それぞれＨｉ、Ｌｏｗのとき、バッファ４１，４２から
共にＨｉの信号が出力され、トランジスタＴｒ１２のみ
が導通し、出力端子３６よりＬｏｗの信号が出力され
る。
ｏｗのとき、データ信号の値に関係なく、バッファ４
１，４２から、それぞれＨｉ、Ｌｏｗの信号がトランジ
スタＴｒ１１，Ｔｒ１２のゲートに送出されるので、ト
ランジスタＴｒ１１，Ｔｒ１２は非導通の状態である。
よって、出力端子３６よりＸｚの信号が出力される。
又、イネーブル信号及びデータ信号が共にＨｉのとき、
バッファ４１，４２から共にＬｏｗの信号がトランジス
タＴｒ１１，Ｔｒ１２のゲートに送出され、トランジス
タＴｒ１１のみが導通し、出力端子３６よりＨｉの信号
が出力される。更に、イネーブル信号及びデータ信号が
それぞれＨｉ、Ｌｏｗのとき、バッファ４１，４２から
共にＨｉの信号が出力され、トランジスタＴｒ１２のみ
が導通し、出力端子３６よりＬｏｗの信号が出力され
る。
【０００６】
【発明が解決しようとする課題】この半導体集積回路装
置３０の出力回路３５に使用されるバッファ３７は、図
５のように、コントロール回路３４からデータ信号がゲ
ートに送出されるとともにソースに５Ｖの電圧が印加さ
れたＰチャネルＭＯＳトランジスタＴｒ２１と、前記デ
ータ信号がゲートに送出されるとともにソースが接地さ
れたＮチャネルＭＯＳトランジスタＴｒ２２と、前記ト
ランジスタＴｒ２１，Ｔｒ２２のドレインが接続した接
続ノードにゲートが接続し、ソースに５Ｖの電圧が印加
されたＰチャネルＭＯＳトランジスタＴｒ２３と、前記
トランジスタＴｒ２１，Ｔｒ２２のドレインが接続した
接続ノードにゲートが接続し、ソースが接地されるとと
もに前記トランジスタＴｒ２３のドレインにドレインが
接続されたＮチャネルＭＯＳトランジスタＴｒ２４とか
ら構成されている。
置３０の出力回路３５に使用されるバッファ３７は、図
５のように、コントロール回路３４からデータ信号がゲ
ートに送出されるとともにソースに５Ｖの電圧が印加さ
れたＰチャネルＭＯＳトランジスタＴｒ２１と、前記デ
ータ信号がゲートに送出されるとともにソースが接地さ
れたＮチャネルＭＯＳトランジスタＴｒ２２と、前記ト
ランジスタＴｒ２１，Ｔｒ２２のドレインが接続した接
続ノードにゲートが接続し、ソースに５Ｖの電圧が印加
されたＰチャネルＭＯＳトランジスタＴｒ２３と、前記
トランジスタＴｒ２１，Ｔｒ２２のドレインが接続した
接続ノードにゲートが接続し、ソースが接地されるとと
もに前記トランジスタＴｒ２３のドレインにドレインが
接続されたＮチャネルＭＯＳトランジスタＴｒ２４とか
ら構成されている。
【０００７】このような構成をしたバッファ３７に、Ｈ
ｉのデータ信号がコントロール回路３４より送出される
と、コントロール回路３４の電源電圧は３Ｖなので、ト
ランジスタＴｒ２１，２２のゲートに３Ｖの電圧がかか
る。そのため、データ信号を外部に出力しないイネーブ
ル信号がＬｏｗのときにおいても、バッファ３７にＨｉ
のデータ信号が入力された場合、図６のグラフより明ら
かなように、トランジスタＴｒ２１，２２が共に導通状
態となってソース・ドレイン電流が流れるため、電源電
圧とグランド電位との間に貫通電流が流れる。このよう
に、貫通電流が流れるため、イネーブル信号をＬｏｗと
したときにおいても、バッファ３７で電力が消費され
る。尚、図６は、バッファ３７に使用されるＮチャネル
ＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ
のゲート電圧ＶGとソース・ドレイン電流ＩDSとの関係
を示したグラフである。
ｉのデータ信号がコントロール回路３４より送出される
と、コントロール回路３４の電源電圧は３Ｖなので、ト
ランジスタＴｒ２１，２２のゲートに３Ｖの電圧がかか
る。そのため、データ信号を外部に出力しないイネーブ
ル信号がＬｏｗのときにおいても、バッファ３７にＨｉ
のデータ信号が入力された場合、図６のグラフより明ら
かなように、トランジスタＴｒ２１，２２が共に導通状
態となってソース・ドレイン電流が流れるため、電源電
圧とグランド電位との間に貫通電流が流れる。このよう
に、貫通電流が流れるため、イネーブル信号をＬｏｗと
したときにおいても、バッファ３７で電力が消費され
る。尚、図６は、バッファ３７に使用されるＮチャネル
ＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ
のゲート電圧ＶGとソース・ドレイン電流ＩDSとの関係
を示したグラフである。
【０００８】このような問題を鑑みて、本発明は、デー
タ信号を外部に出力しないとき、データ信号が入力され
る出力回路において、貫通電流をなくし、又、出力端子
となるパッドに接続されるインターフェィスである出力
回路のレイアウト面積が低減された半導体集積回路装置
を提供することを目的とする。
タ信号を外部に出力しないとき、データ信号が入力され
る出力回路において、貫通電流をなくし、又、出力端子
となるパッドに接続されるインターフェィスである出力
回路のレイアウト面積が低減された半導体集積回路装置
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明における半導体集
積回路装置は、第１の電源電圧によって動作を行うコン
トロール回路と、該コントロール回路で処理したデータ
信号を第２の電源電圧に応じたデータ信号に変換して出
力する出力回路と、出力回路からの信号を出力する出力
端子とを有する半導体集積回路装置において、第１の電
源電圧で動作を行い、前記コントロール回路より送出さ
れるデータ信号と該データ信号を前記出力端子へ出力す
るか否かを制御するためのイネーブル信号に応じて前記
出力回路からの出力を制御する出力制御回路を有すると
ともに、前記出力回路が、第２の電源電圧で動作を行う
信号変換部と出力部とから構成され、前記出力部が、ソ
ースに第２の電源電圧が印加されるとともにドレインが
前記出力端子に接続されたＰチャネルＭＯＳトランジス
タと、該ＰチャネルＭＯＳトランジスタのドレインにド
レインが接続されるとともにソースが接地されたＮチャ
ネルＭＯＳトランジスタとを有し、前記信号変換部が、
前記出力制御回路より送出される信号を第２の電源電圧
に応じた信号に変換するとともに、変換した信号を前記
ＰチャネルＭＯＳトランジスタのゲート及び前記Ｎチャ
ネルＭＯＳトランジスタのゲートに送出し、前記イネー
ブル信号によって前記データ信号を前記出力端子へ出力
しないように制御されるとき、前記出力制御回路と前記
信号変換部との間の信号は、共にＬｏｗとなることを特
徴とする。
積回路装置は、第１の電源電圧によって動作を行うコン
トロール回路と、該コントロール回路で処理したデータ
信号を第２の電源電圧に応じたデータ信号に変換して出
力する出力回路と、出力回路からの信号を出力する出力
端子とを有する半導体集積回路装置において、第１の電
源電圧で動作を行い、前記コントロール回路より送出さ
れるデータ信号と該データ信号を前記出力端子へ出力す
るか否かを制御するためのイネーブル信号に応じて前記
出力回路からの出力を制御する出力制御回路を有すると
ともに、前記出力回路が、第２の電源電圧で動作を行う
信号変換部と出力部とから構成され、前記出力部が、ソ
ースに第２の電源電圧が印加されるとともにドレインが
前記出力端子に接続されたＰチャネルＭＯＳトランジス
タと、該ＰチャネルＭＯＳトランジスタのドレインにド
レインが接続されるとともにソースが接地されたＮチャ
ネルＭＯＳトランジスタとを有し、前記信号変換部が、
前記出力制御回路より送出される信号を第２の電源電圧
に応じた信号に変換するとともに、変換した信号を前記
ＰチャネルＭＯＳトランジスタのゲート及び前記Ｎチャ
ネルＭＯＳトランジスタのゲートに送出し、前記イネー
ブル信号によって前記データ信号を前記出力端子へ出力
しないように制御されるとき、前記出力制御回路と前記
信号変換部との間の信号は、共にＬｏｗとなることを特
徴とする。
【００１０】このような半導体集積回路装置において、
該半導体集積回路装置のチップ上における前記コントロ
ール回路のレイアウト部分のデッドスペースに、前記出
力制御回路を配置することによって、該半導体集積回路
装置のチップ面積を低減することができる。
該半導体集積回路装置のチップ上における前記コントロ
ール回路のレイアウト部分のデッドスペースに、前記出
力制御回路を配置することによって、該半導体集積回路
装置のチップ面積を低減することができる。
【００１１】
【発明の実施の形態】本発明の実施形態について、図面
を参照して説明する。図１は、本実施形態で使用する半
導体集積回路装置の内部構造を示すブロック図である。
図２は、図１に示す半導体集積回路装置内の出力制御回
路及び出力回路の内部構造を示す論理回路図である。
を参照して説明する。図１は、本実施形態で使用する半
導体集積回路装置の内部構造を示すブロック図である。
図２は、図１に示す半導体集積回路装置内の出力制御回
路及び出力回路の内部構造を示す論理回路図である。
【００１２】図１に示す半導体集積回路装置１は、外部
電源より電源電圧ＶCC（本実施形態において、５Ｖとす
る。）が印加される電源入力端子２と、グランド電位に
接地されるグランド端子３と、５Ｖの外部電源電圧ＶCC
を内部電源電圧ＶDD（本実施形態において、３Ｖとす
る。）に変換する内部電源回路４と、３Ｖの内部電源電
圧ＶDDでホストコンピュータ（不図示）からの信号を受
けてその処理を行うとともにイネーブル信号及びデータ
信号を送出するコントロール回路５と、３Ｖの電圧が印
加され前記イネーブル信号及び前記データ信号に基づい
て出力回路７を駆動するための信号を送出する出力制御
回路６と、５Ｖの電圧が印加され出力制御回路６から送
出される信号によってＨｉ、Ｌｏｗ、Ｘｚの３値出力を
行う出力回路７と、出力回路７より送出される信号を出
力する出力端子８とを有する。尚、前記イネーブル信号
がＬｏｗのとき、半導体集積回路装置１外部にデータ信
号が出力されないものとし、又、端子３は各ブロックに
接続されている。
電源より電源電圧ＶCC（本実施形態において、５Ｖとす
る。）が印加される電源入力端子２と、グランド電位に
接地されるグランド端子３と、５Ｖの外部電源電圧ＶCC
を内部電源電圧ＶDD（本実施形態において、３Ｖとす
る。）に変換する内部電源回路４と、３Ｖの内部電源電
圧ＶDDでホストコンピュータ（不図示）からの信号を受
けてその処理を行うとともにイネーブル信号及びデータ
信号を送出するコントロール回路５と、３Ｖの電圧が印
加され前記イネーブル信号及び前記データ信号に基づい
て出力回路７を駆動するための信号を送出する出力制御
回路６と、５Ｖの電圧が印加され出力制御回路６から送
出される信号によってＨｉ、Ｌｏｗ、Ｘｚの３値出力を
行う出力回路７と、出力回路７より送出される信号を出
力する出力端子８とを有する。尚、前記イネーブル信号
がＬｏｗのとき、半導体集積回路装置１外部にデータ信
号が出力されないものとし、又、端子３は各ブロックに
接続されている。
【００１３】このような半導体集積回路装置１におい
て、出力制御回路６及び出力回路７の内部構造につい
て、図２を使用して説明する。出力制御回路６は、コン
トロール回路５より送出されたデータ信号をバッファす
るバッファ９と、前記イネーブル信号を反転するインバ
ータ１０と、バッファ９を介して送出される前記データ
信号及び前記イネーブル信号が入力されるＮＡＮＤ回路
１１と、バッファ９を介して送出される前記データ信号
及びインバータ１０で反転されたイネーブル信号が入力
されるＮＯＲ回路１２と、ＮＡＮＤ回路１１からの信号
が送出されるインバータ１３と、ＮＯＲ回路１２からの
信号が送出されるバッファ１４とから構成される。尚、
出力制御回路６内のそれぞれの論理回路素子は、３Ｖの
電圧が印加される。
て、出力制御回路６及び出力回路７の内部構造につい
て、図２を使用して説明する。出力制御回路６は、コン
トロール回路５より送出されたデータ信号をバッファす
るバッファ９と、前記イネーブル信号を反転するインバ
ータ１０と、バッファ９を介して送出される前記データ
信号及び前記イネーブル信号が入力されるＮＡＮＤ回路
１１と、バッファ９を介して送出される前記データ信号
及びインバータ１０で反転されたイネーブル信号が入力
されるＮＯＲ回路１２と、ＮＡＮＤ回路１１からの信号
が送出されるインバータ１３と、ＮＯＲ回路１２からの
信号が送出されるバッファ１４とから構成される。尚、
出力制御回路６内のそれぞれの論理回路素子は、３Ｖの
電圧が印加される。
【００１４】又、出力回路７は、インバータ１３からの
信号を反転するインバータ１５と、バッファ１４からの
信号をバッファするバッファ１６と、インバータ１５の
出力信号がゲートに入力されるとともに５Ｖの電圧がソ
ースに印加されるＰチャネルＭＯＳトランジスタＴｒ１
と、バッファ１６の出力信号がゲートに入力されるとと
もにソースが接地されるＮチャネルＭＯＳトランジスタ
Ｔｒ２とを有する。尚、出力回路７内のそれぞれの論理
回路素子は、５Ｖの電圧が印加され、トランジスタＴｒ
１，Ｔｒ２のドレインが接続した接続ノードには出力端
子８が接続される。
信号を反転するインバータ１５と、バッファ１４からの
信号をバッファするバッファ１６と、インバータ１５の
出力信号がゲートに入力されるとともに５Ｖの電圧がソ
ースに印加されるＰチャネルＭＯＳトランジスタＴｒ１
と、バッファ１６の出力信号がゲートに入力されるとと
もにソースが接地されるＮチャネルＭＯＳトランジスタ
Ｔｒ２とを有する。尚、出力回路７内のそれぞれの論理
回路素子は、５Ｖの電圧が印加され、トランジスタＴｒ
１，Ｔｒ２のドレインが接続した接続ノードには出力端
子８が接続される。
【００１５】このような構造の半導体集積回路装置１の
動作について、説明する。ところで、出力制御回路６内
のバッファ９、インバータ１０、ＮＡＮＤ回路１１及び
ＮＯＲ回路１２の動作は、図４に示す出力回路のバッフ
ァ３７、インバータ３８、ＮＡＮＤ回路３９及びＮＯＲ
回路４０と同様の動作を行う。よって、イネーブル信号
がＬｏｗのとき、データ信号の値に関係なく、ＮＡＮＤ
回路１１、ＮＯＲ回路１２から、それぞれＨｉ、Ｌｏｗ
の信号が、インバータ１３、バッファ１４に送出され
る。そのため、出力制御回路６にＬｏｗのイネーブル信
号が入力されると、インバータ１３及びバッファ１４よ
り出力回路７のインバータ１５及びバッファ１６の入力
に共にＬｏｗの信号を送出する。このとき、インバータ
１５及びバッファ１６より、それぞれトランジスタＴｒ
１，Ｔｒ２のゲートに、Ｈｉ、Ｌｏｗの信号が送出され
るので、トランジスタＴｒ１，Ｔｒ２は共に非導通の状
態となる。よって、出力端子８よりＸｚの信号が出力さ
れる。
動作について、説明する。ところで、出力制御回路６内
のバッファ９、インバータ１０、ＮＡＮＤ回路１１及び
ＮＯＲ回路１２の動作は、図４に示す出力回路のバッフ
ァ３７、インバータ３８、ＮＡＮＤ回路３９及びＮＯＲ
回路４０と同様の動作を行う。よって、イネーブル信号
がＬｏｗのとき、データ信号の値に関係なく、ＮＡＮＤ
回路１１、ＮＯＲ回路１２から、それぞれＨｉ、Ｌｏｗ
の信号が、インバータ１３、バッファ１４に送出され
る。そのため、出力制御回路６にＬｏｗのイネーブル信
号が入力されると、インバータ１３及びバッファ１４よ
り出力回路７のインバータ１５及びバッファ１６の入力
に共にＬｏｗの信号を送出する。このとき、インバータ
１５及びバッファ１６より、それぞれトランジスタＴｒ
１，Ｔｒ２のゲートに、Ｈｉ、Ｌｏｗの信号が送出され
るので、トランジスタＴｒ１，Ｔｒ２は共に非導通の状
態となる。よって、出力端子８よりＸｚの信号が出力さ
れる。
【００１６】又、イネーブル信号及びデータ信号が共に
Ｈｉのとき、ＮＡＮＤ回路１１、ＮＯＲ回路１２から、
共にＬｏｗの信号が、インバータ１３、バッファ１４に
送出される。そのため、インバータ１３及びバッファ１
４より、それぞれ出力回路７のインバータ１５及びバッ
ファ１６に、Ｈｉ、Ｌｏｗの信号を送出する。このと
き、インバータ１５及びバッファ１６より、トランジス
タＴｒ１，Ｔｒ２のゲートに、共にＬｏｗの信号が送出
されるので、トランジスタＴｒ１のみ導通する。よっ
て、出力端子８よりＨｉの信号が出力される。
Ｈｉのとき、ＮＡＮＤ回路１１、ＮＯＲ回路１２から、
共にＬｏｗの信号が、インバータ１３、バッファ１４に
送出される。そのため、インバータ１３及びバッファ１
４より、それぞれ出力回路７のインバータ１５及びバッ
ファ１６に、Ｈｉ、Ｌｏｗの信号を送出する。このと
き、インバータ１５及びバッファ１６より、トランジス
タＴｒ１，Ｔｒ２のゲートに、共にＬｏｗの信号が送出
されるので、トランジスタＴｒ１のみ導通する。よっ
て、出力端子８よりＨｉの信号が出力される。
【００１７】又、イネーブル信号及びデータ信号がそれ
ぞれＨｉ、Ｌｏｗのとき、ＮＡＮＤ回路１１、ＮＯＲ回
路１２から、共にＨｉの信号が、インバータ１３、バッ
ファ１４に送出される。そのため、インバータ１３及び
バッファ１４より、それぞれ出力回路７のインバータ１
５及びバッファ１６に、Ｌｏｗ、Ｈｉの信号を送出す
る。このとき、インバータ１５及びバッファ１６より、
トランジスタＴｒ１，Ｔｒ２のゲートに、共にＨｉの信
号が送出されるので、トランジスタＴｒ２のみ導通す
る。よって、出力端子８よりＬｏｗの信号が出力され
る。
ぞれＨｉ、Ｌｏｗのとき、ＮＡＮＤ回路１１、ＮＯＲ回
路１２から、共にＨｉの信号が、インバータ１３、バッ
ファ１４に送出される。そのため、インバータ１３及び
バッファ１４より、それぞれ出力回路７のインバータ１
５及びバッファ１６に、Ｌｏｗ、Ｈｉの信号を送出す
る。このとき、インバータ１５及びバッファ１６より、
トランジスタＴｒ１，Ｔｒ２のゲートに、共にＨｉの信
号が送出されるので、トランジスタＴｒ２のみ導通す
る。よって、出力端子８よりＬｏｗの信号が出力され
る。
【００１８】このような動作を行う半導体集積回路装置
１において、出力制御回路６内のバッファ９は３Ｖの電
源電圧が供給されているので、コントロール回路５より
Ｈｉのデータ信号が入力されたとき、図５のような構造
のバッファ９内のＰチャネルトランジスタ及びＮチャネ
ルトランジスタが、従来のように、同時に導通して貫通
電流が発生することがなくなる。又、イネーブル信号を
Ｌｏｗとしたとき、常に、出力制御回路６のインバータ
１３及びバッファ１４よりＬｏｗの信号が出力回路７に
出力される。よって、イネーブル信号がＬｏｗのとき
に、常に、グランドレベルの電圧がインバータ１５及び
バッファ１６に入力されるので、ＰチャネルＭＯＳトラ
ンジスタ及びＮチャネルＭＯＳトランジスタで構成され
るＣＭＯＳを組み合わせることによって形成されるイン
バータ１５やバッファ１６、さらには、出力端子８と負
荷（不図示）との間において貫通電流が発生することが
ない。
１において、出力制御回路６内のバッファ９は３Ｖの電
源電圧が供給されているので、コントロール回路５より
Ｈｉのデータ信号が入力されたとき、図５のような構造
のバッファ９内のＰチャネルトランジスタ及びＮチャネ
ルトランジスタが、従来のように、同時に導通して貫通
電流が発生することがなくなる。又、イネーブル信号を
Ｌｏｗとしたとき、常に、出力制御回路６のインバータ
１３及びバッファ１４よりＬｏｗの信号が出力回路７に
出力される。よって、イネーブル信号がＬｏｗのとき
に、常に、グランドレベルの電圧がインバータ１５及び
バッファ１６に入力されるので、ＰチャネルＭＯＳトラ
ンジスタ及びＮチャネルＭＯＳトランジスタで構成され
るＣＭＯＳを組み合わせることによって形成されるイン
バータ１５やバッファ１６、さらには、出力端子８と負
荷（不図示）との間において貫通電流が発生することが
ない。
【００１９】又、出力制御回路６内の論理回路素子は、
それぞれ３Ｖの内部電源電圧が供給されることによって
動作するので、半導体集積回路装置１のチップ上の３Ｖ
の電圧で動作を行うコントロール回路５の配置されたレ
イアウト部分のうち余り領域であるデッドスペースに出
力制御回路６を配置することができる。このように、出
力制御回路６をデッドスペースに配置することによっ
て、従来のように出力回路に使用していた半導体集積回
路装置１のチップにおけるピン周辺のレイアウト面積を
狭めることができるので、半導体集積回路装置１のチッ
プ面積を従来より低減することができる。
それぞれ３Ｖの内部電源電圧が供給されることによって
動作するので、半導体集積回路装置１のチップ上の３Ｖ
の電圧で動作を行うコントロール回路５の配置されたレ
イアウト部分のうち余り領域であるデッドスペースに出
力制御回路６を配置することができる。このように、出
力制御回路６をデッドスペースに配置することによっ
て、従来のように出力回路に使用していた半導体集積回
路装置１のチップにおけるピン周辺のレイアウト面積を
狭めることができるので、半導体集積回路装置１のチッ
プ面積を従来より低減することができる。
【００２０】尚、本実施形態において、出力回路７内の
インバータ１５及びバッファ１６で構成される部分が、
特許請求の範囲における信号変換部に相当するととも
に、出力回路７内のトランジスタＴｒ１，Ｔｒ２が特許
請求の範囲における出力部に相当する。
インバータ１５及びバッファ１６で構成される部分が、
特許請求の範囲における信号変換部に相当するととも
に、出力回路７内のトランジスタＴｒ１，Ｔｒ２が特許
請求の範囲における出力部に相当する。
【００２１】
【発明の効果】本発明における半導体集積回路装置によ
ると、イネーブル信号によって出力端子にコントロール
回路で処理したデータ信号を出力しないように制御され
たとき、第１の電源電圧で動作を行う出力制御回路より
第２の電源電圧で動作を行う出力回路に、Ｌｏｗの信号
が送出される。よって、このとき、前記出力回路の信号
変換部で第１の電源電圧から第２の電源電圧に信号を変
換する際に、貫通電流が前記信号変換部に流れることを
防ぐことが可能となる。又、出力制御回路が第１の電源
電圧で動作を行うので、第１の電源電圧で動作するコン
トロール回路で処理されたデータ信号が入力されても、
出力制御回路において、前記貫通電流が流れることがな
い。
ると、イネーブル信号によって出力端子にコントロール
回路で処理したデータ信号を出力しないように制御され
たとき、第１の電源電圧で動作を行う出力制御回路より
第２の電源電圧で動作を行う出力回路に、Ｌｏｗの信号
が送出される。よって、このとき、前記出力回路の信号
変換部で第１の電源電圧から第２の電源電圧に信号を変
換する際に、貫通電流が前記信号変換部に流れることを
防ぐことが可能となる。又、出力制御回路が第１の電源
電圧で動作を行うので、第１の電源電圧で動作するコン
トロール回路で処理されたデータ信号が入力されても、
出力制御回路において、前記貫通電流が流れることがな
い。
【００２２】又、出力制御回路内の回路素子は、それぞ
れコントロール回路が動作する第１の電源電圧が供給さ
れることによって動作するので、半導体集積回路装置の
チップ上において、コントロール回路の配置されたレイ
アウト部分のデッドスペースに該出力制御回路を配置す
ることができる。このように、出力制御回路を配置する
ことによって、従来のように出力回路に使用していた半
導体集積回路装置のチップにおけるピン周辺のレイアウ
ト面積を狭めることができるので、半導体集積回路装置
のチップ面積を従来より低減することができる。
れコントロール回路が動作する第１の電源電圧が供給さ
れることによって動作するので、半導体集積回路装置の
チップ上において、コントロール回路の配置されたレイ
アウト部分のデッドスペースに該出力制御回路を配置す
ることができる。このように、出力制御回路を配置する
ことによって、従来のように出力回路に使用していた半
導体集積回路装置のチップにおけるピン周辺のレイアウ
ト面積を狭めることができるので、半導体集積回路装置
のチップ面積を従来より低減することができる。
【図１】本発明で使用する半導体集積回路装置の内部構
造を示すブロック図。
造を示すブロック図。
【図２】図１に示す半導体集積回路装置内の出力制御回
路及び出力回路の内部構造を示す論理回路図。
路及び出力回路の内部構造を示す論理回路図。
【図３】従来の半導体集積回路装置の内部構造を示すブ
ロック図。
ロック図。
【図４】図３に示す半導体集積回路内の出力回路の内部
構造を示す論理回路図。
構造を示す論理回路図。
【図５】バッファの内部構造を示す回路図。
【図６】ＭＯＳトランジスタの特性を示すグラフ。
１ 半導体集積回路装置 ２ 電源入力端子 ３ グランド端子 ４ 内部電源回路 ５ コントロール回路 ６ 出力制御回路 ７ 出力回路 ８ 出力端子 ９，１４，１６ バッファ １０，１３，１５ インバータ １１ ＮＡＮＤ回路 １２ ＮＯＲ回路 ３０ 半導体集積回路装置 ３１ 電源入力端子 ３２ グランド端子 ３３ 内部電源回路 ３４ コントロール回路 ３５ 出力回路 ３６ 出力端子 ３７，４１，４２ バッファ ３８ インバータ ３９ ＮＡＮＤ回路 ４０ ＮＯＲ回路 Ｔｒ１，Ｔｒ１１ ＰチャネルＭＯＳトランジスタ Ｔｒ２１，Ｔｒ２３ ＰチャネルＭＯＳトランジスタ Ｔｒ２，Ｔｒ１２ ＮチャネルＭＯＳトランジスタ Ｔｒ２２，Ｔｒ２４ ＮチャネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】 第１の電源電圧によって動作を行うコン
トロール回路と、該コントロール回路で処理したデータ
信号を第２の電源電圧に応じたデータ信号に変換して出
力する出力回路と、出力回路からの信号を出力する出力
端子とを有する半導体集積回路装置において、 第１の電源電圧で動作を行い、前記コントロール回路よ
り送出されるデータ信号と該データ信号を前記出力端子
へ出力するか否かを制御するためのイネーブル信号に応
じて前記出力回路からの出力を制御する出力制御回路を
有するとともに、 前記出力回路が、第２の電源電圧で動作を行う信号変換
部と出力部とから構成され、 前記出力部が、ソースに第２の電源電圧が印加されると
ともにドレインが前記出力端子に接続されたＰチャネル
ＭＯＳトランジスタと、該ＰチャネルＭＯＳトランジス
タのドレインにドレインが接続されるとともにソースが
接地されたＮチャネルＭＯＳトランジスタとを有し、 前記信号変換部が、前記出力制御回路より送出される信
号を第２の電源電圧に応じた信号に変換するとともに、
変換した信号を前記ＰチャネルＭＯＳトランジスタのゲ
ート及び前記ＮチャネルＭＯＳトランジスタのゲートに
送出し、 前記イネーブル信号によって前記データ信号を前記出力
端子へ出力しないように制御されるとき、前記出力制御
回路と前記信号変換部との間の信号は、共にＬｏｗとな
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03125699A JP3719868B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03125699A JP3719868B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000232350A true JP2000232350A (ja) | 2000-08-22 |
| JP3719868B2 JP3719868B2 (ja) | 2005-11-24 |
Family
ID=12326285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03125699A Expired - Fee Related JP3719868B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3719868B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069404A (ja) * | 2001-08-24 | 2003-03-07 | Fujitsu Ltd | 半導体装置 |
| US7646221B2 (en) | 2006-09-29 | 2010-01-12 | Fujitsu Microelectronics Limited | Buffer Circuit and control method thereof |
| JP2011211512A (ja) * | 2010-03-30 | 2011-10-20 | Citizen Holdings Co Ltd | 電子回路 |
-
1999
- 1999-02-09 JP JP03125699A patent/JP3719868B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069404A (ja) * | 2001-08-24 | 2003-03-07 | Fujitsu Ltd | 半導体装置 |
| US7646221B2 (en) | 2006-09-29 | 2010-01-12 | Fujitsu Microelectronics Limited | Buffer Circuit and control method thereof |
| JP2011211512A (ja) * | 2010-03-30 | 2011-10-20 | Citizen Holdings Co Ltd | 電子回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3719868B2 (ja) | 2005-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940006965B1 (ko) | 출력회로 | |
| JP4041461B2 (ja) | スリープ・モード中の信号状態および漏れ電流の制御 | |
| JPH10163854A (ja) | レベルコンバータ及び半導体装置 | |
| JPH10322192A (ja) | レベル変換回路 | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| JP2006270132A (ja) | 半導体集積回路装置 | |
| US7906988B2 (en) | Tolerant buffer circuit and interface | |
| JP4063982B2 (ja) | レベルシフタ回路およびそれを用いた半導体装置 | |
| JP5255244B2 (ja) | 入出力装置 | |
| JP3400294B2 (ja) | プル・アップ回路及び半導体装置 | |
| JP3719868B2 (ja) | 半導体集積回路装置 | |
| US20030197530A1 (en) | Semiconductor logical operation circuit | |
| JPH11330942A (ja) | 出力バッファ回路 | |
| JP2944373B2 (ja) | 半導体集積回路 | |
| JP2654275B2 (ja) | 双方向バッファ | |
| JPH05122049A (ja) | 出力バツフア回路 | |
| KR20060129129A (ko) | 반도체 장치의 라인 구동 회로 | |
| JPH06291638A (ja) | 半導体装置 | |
| JP4603030B2 (ja) | 半導体装置 | |
| JPH06232349A (ja) | 半導体集積回路 | |
| JP4370891B2 (ja) | 半導体集積回路 | |
| JP2023147535A (ja) | 信号入出力回路 | |
| JP2001111410A (ja) | 入力バッファ回路 | |
| JPH10190435A (ja) | 半導体出力回路、ｃｍｏｓ出力回路、端子電位検出回路、及び半導体装置 | |
| JPH0777344B2 (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040227 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050530 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050805 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050906 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050906 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |