JP2000232223A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000232223A JP2000232223A JP11032528A JP3252899A JP2000232223A JP 2000232223 A JP2000232223 A JP 2000232223A JP 11032528 A JP11032528 A JP 11032528A JP 3252899 A JP3252899 A JP 3252899A JP 2000232223 A JP2000232223 A JP 2000232223A
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Abstract
(57)【要約】
【課題】 寄生抵抗を減少させ、電流駆動能力を向上さ
せた半導体装置およびその製造方法を提供する。 【解決手段】 拡散層６表面のシリサイド化により形成
されたシリサイド層９を凹凸形状に形成する。シリサイ
ド化する工程として、拡散層６の上にアモルファスシリ
コンを選択成長させ、超高真空中でアニールしてこれを
半球状化させた後、半球状化したアモルファスシリコン
の形状に沿ってコバルトを堆積させ、アニールし、コバ
ルトと、ゲート電極および高濃度拡散層の上のシリコン
とを反応させ、凹凸形状のコバルトシリサイド層９を形
成する。
せた半導体装置およびその製造方法を提供する。 【解決手段】 拡散層６表面のシリサイド化により形成
されたシリサイド層９を凹凸形状に形成する。シリサイ
ド化する工程として、拡散層６の上にアモルファスシリ
コンを選択成長させ、超高真空中でアニールしてこれを
半球状化させた後、半球状化したアモルファスシリコン
の形状に沿ってコバルトを堆積させ、アニールし、コバ
ルトと、ゲート電極および高濃度拡散層の上のシリコン
とを反応させ、凹凸形状のコバルトシリサイド層９を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置（特
に、ＭＯＳＦＥＴ）およびその製造方法に関し、特に、
寄生抵抗を減少させ、電流駆動能力を向上させた半導体
装置およびその製造方法に関する。
に、ＭＯＳＦＥＴ）およびその製造方法に関し、特に、
寄生抵抗を減少させ、電流駆動能力を向上させた半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】一般に、ゲート長０．２５μｍ以下のロ
ジック系ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トラ
ンジスタ）では、ゲート電極およびソース・ドレインの
低抵抗化のため、これらの表面をチタンシリサイドまた
はコバルトシリサイドでシリサイド化するサリサイド構
造となっている。このようにシリサイド化することによ
って、従来１００Ω／□（スクエア）前後あった層抵抗
が、１０Ω／□以下にまで低減されるという効果が得ら
れるが、一方で，微細化と共に以下のような問題も生じ
ている。
ジック系ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トラ
ンジスタ）では、ゲート電極およびソース・ドレインの
低抵抗化のため、これらの表面をチタンシリサイドまた
はコバルトシリサイドでシリサイド化するサリサイド構
造となっている。このようにシリサイド化することによ
って、従来１００Ω／□（スクエア）前後あった層抵抗
が、１０Ω／□以下にまで低減されるという効果が得ら
れるが、一方で，微細化と共に以下のような問題も生じ
ている。
【０００３】図９は、従来のＭＯＳＦＥＴの構造を示す
断面図である。図１０は、寄生抵抗を分布常数を用いた
等価回路で示す回路図である。ソース・ドレインの一方
のみを示し、配線抵抗は無視している。ここで，Ｒｌｄ
ｄはゲート側壁５下の低濃度拡散層４の抵抗、ρｓはシ
リサイド層９の層抵抗、ρｄは高濃度拡散層６の層抵
抗、ρｃはシリサイド層９と高濃度拡散層６との間の単
位面積当たりの接触抵抗である。ゲート側壁５端からコ
ンタクト孔１１までの距離Ｌｇｃが長いときは、シリサ
イド層の層抵抗ρｓ，高濃度拡散層の層抵抗ρｄの寄生
抵抗への寄与が大きく、シリサイド層−高濃度拡散層間
の単位面積当たりの層抵抗ρｃの寄与は無視できるが、
Ｌｇｃが短くなるとシリサイド層９−高濃度拡散層６間
の接触面積も小さくなるため、ρｃの寄与が急激に増加
する（ρｓ，ρｄの寄与は小さくなる）。これは、特に
０．２５μｍ世代以下のＭＯＳＦＥＴで顕著であり、拡
散層のシリサイド化は、ＭＯＳＦＥＴの電流駆動能力を
低下させる要因にもなり得ることを示している。この問
題を解決するためにはρｃを低減する方法と接触面積を
増やす方法とがある。
断面図である。図１０は、寄生抵抗を分布常数を用いた
等価回路で示す回路図である。ソース・ドレインの一方
のみを示し、配線抵抗は無視している。ここで，Ｒｌｄ
ｄはゲート側壁５下の低濃度拡散層４の抵抗、ρｓはシ
リサイド層９の層抵抗、ρｄは高濃度拡散層６の層抵
抗、ρｃはシリサイド層９と高濃度拡散層６との間の単
位面積当たりの接触抵抗である。ゲート側壁５端からコ
ンタクト孔１１までの距離Ｌｇｃが長いときは、シリサ
イド層の層抵抗ρｓ，高濃度拡散層の層抵抗ρｄの寄生
抵抗への寄与が大きく、シリサイド層−高濃度拡散層間
の単位面積当たりの層抵抗ρｃの寄与は無視できるが、
Ｌｇｃが短くなるとシリサイド層９−高濃度拡散層６間
の接触面積も小さくなるため、ρｃの寄与が急激に増加
する（ρｓ，ρｄの寄与は小さくなる）。これは、特に
０．２５μｍ世代以下のＭＯＳＦＥＴで顕著であり、拡
散層のシリサイド化は、ＭＯＳＦＥＴの電流駆動能力を
低下させる要因にもなり得ることを示している。この問
題を解決するためにはρｃを低減する方法と接触面積を
増やす方法とがある。
【０００４】上記接触抵抗を低減し接触面積を増やす方
法として、以下の従来例がある。
法として、以下の従来例がある。
【０００５】まず、特開平７−０４５６１２号公報記載
の半導体装置は、コンタクト孔底での配線金属層／拡散
層間のコンタクト抵抗を低減するために、コンタクト孔
内にアモルファスシリコンを形成し、これを凹凸形状に
した後、金属膜を堆積することによって接触面積を実効
的に増やす方法である。すなわち、コンタクト孔内のみ
を凹凸形状にして配線金属層との接触面積を増やしてい
る。
の半導体装置は、コンタクト孔底での配線金属層／拡散
層間のコンタクト抵抗を低減するために、コンタクト孔
内にアモルファスシリコンを形成し、これを凹凸形状に
した後、金属膜を堆積することによって接触面積を実効
的に増やす方法である。すなわち、コンタクト孔内のみ
を凹凸形状にして配線金属層との接触面積を増やしてい
る。
【０００６】また、特開平１０−０２２３８９３号公報
記載のシリサイド形成方法は、シリサイド化したゲート
電極の層抵抗を低減するために、ゲート電極をアモルフ
ァスシリコンで形成し、これを凹凸形状にした後、シリ
サイド化することによって接触面積を実効的に増やして
いる。すなわち、ゲート電極を凹凸形状にして接触面積
を増やしている。
記載のシリサイド形成方法は、シリサイド化したゲート
電極の層抵抗を低減するために、ゲート電極をアモルフ
ァスシリコンで形成し、これを凹凸形状にした後、シリ
サイド化することによって接触面積を実効的に増やして
いる。すなわち、ゲート電極を凹凸形状にして接触面積
を増やしている。
【０００７】さらに、特許第２６１１７４４号公報記載
の半導体装置の製造方法は、コンタクトホールに露出さ
せた拡散層の表面に不純物を含有させ多結晶シリコンを
堆積させ、不純物濃度依存性の異なるエッチングによ
り、多結晶シリコンの表面積高低差の大きい凹凸を形成
して上層の電極配線との接触面積を格段に増大させ、口
径の微細なコンタクトホールにおけるコンタクト抵抗を
大幅に低減させる方法である。すなわち、凹凸形状の形
成方法は、多結晶シリコンの不純物濃度の不均一性を利
用している。
の半導体装置の製造方法は、コンタクトホールに露出さ
せた拡散層の表面に不純物を含有させ多結晶シリコンを
堆積させ、不純物濃度依存性の異なるエッチングによ
り、多結晶シリコンの表面積高低差の大きい凹凸を形成
して上層の電極配線との接触面積を格段に増大させ、口
径の微細なコンタクトホールにおけるコンタクト抵抗を
大幅に低減させる方法である。すなわち、凹凸形状の形
成方法は、多結晶シリコンの不純物濃度の不均一性を利
用している。
【０００８】
【発明が解決しようとする課題】しかし、上述した従来
例による接触抵抗ρｃを低減させる方法では、シリサイ
ド材料と拡散層の濃度で決まるため大きな改善は見込め
ないという問題があった。
例による接触抵抗ρｃを低減させる方法では、シリサイ
ド材料と拡散層の濃度で決まるため大きな改善は見込め
ないという問題があった。
【０００９】また、接触面積を増やす通常の方法で行っ
たのでは占有面積の増大を招いてしまうという問題があ
った。
たのでは占有面積の増大を招いてしまうという問題があ
った。
【００１０】そこで、本発明の目的は、上記問題を解決
すべく、寄生抵抗を減少させ、電流駆動能力を向上させ
た半導体装置およびその製造方法を提供することにあ
る。
すべく、寄生抵抗を減少させ、電流駆動能力を向上させ
た半導体装置およびその製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、拡散層の表面をシリサイド
化したシリサイド層を有する半導体装置において、シリ
サイド層は凹凸形状であり、シリサイド層と拡散層との
間の実効的な接触面積を増大させたことを特徴とする。
に、本発明の半導体装置は、拡散層の表面をシリサイド
化したシリサイド層を有する半導体装置において、シリ
サイド層は凹凸形状であり、シリサイド層と拡散層との
間の実効的な接触面積を増大させたことを特徴とする。
【００１２】また、本発明の半導体装置の製造方法は、
拡散層の表面をシリサイド化する工程を含む半導体装置
の製造方法において、シリサイド化する工程において形
成されたシリサイド層を凹凸形状とし、シリサイド層と
拡散層との間の実効的な接触面積を増大させたことを特
徴とする。
拡散層の表面をシリサイド化する工程を含む半導体装置
の製造方法において、シリサイド化する工程において形
成されたシリサイド層を凹凸形状とし、シリサイド層と
拡散層との間の実効的な接触面積を増大させたことを特
徴とする。
【００１３】また、シリサイド化する工程は、拡散層の
上にアモルファスシリコンを選択成長させる工程と、ア
モルファスシリコンを超高真空中でアニールして半球状
化する工程と、半球状化したアモルファスシリコンをシ
リサイド化する工程とを含むのが好ましい。
上にアモルファスシリコンを選択成長させる工程と、ア
モルファスシリコンを超高真空中でアニールして半球状
化する工程と、半球状化したアモルファスシリコンをシ
リサイド化する工程とを含むのが好ましい。
【００１４】さらに、シリサイド化する工程は、アモル
ファス化した拡散層の上にアモルファスシリコンを選択
成長させる工程と、アモルファスシリコンを超高真空中
でアニールして半球状化する工程と、半球状化したアモ
ルファスシリコンをシリサイド化する工程とを含むのが
好ましい。
ファス化した拡散層の上にアモルファスシリコンを選択
成長させる工程と、アモルファスシリコンを超高真空中
でアニールして半球状化する工程と、半球状化したアモ
ルファスシリコンをシリサイド化する工程とを含むのが
好ましい。
【００１５】またさらに、半球状化したアモルファスシ
リコンをシリサイド化する工程は、半球状化したアモル
ファスシリコンの形状に沿ってコバルトを堆積させる工
程と、コバルトと、ゲート電極および拡散層の上のシリ
コンとをアニールにより反応させ、凹凸形状のコバルト
シリサイド層を形成する工程とを含むのが好ましい。
リコンをシリサイド化する工程は、半球状化したアモル
ファスシリコンの形状に沿ってコバルトを堆積させる工
程と、コバルトと、ゲート電極および拡散層の上のシリ
コンとをアニールにより反応させ、凹凸形状のコバルト
シリサイド層を形成する工程とを含むのが好ましい。
【００１６】また、半導体装置は、ＭＯＳＦＥＴ（金属
酸化膜半導体電界効果トランジスタ）であるのが好まし
い。
酸化膜半導体電界効果トランジスタ）であるのが好まし
い。
【００１７】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態について詳細に説明する。
実施の形態について詳細に説明する。
【００１８】図１〜図８は、本発明の半導体装置および
その製造方法の実施の形態の主要製造工程を示す断面図
である。図１〜図８と工程順に示している。
その製造方法の実施の形態の主要製造工程を示す断面図
である。図１〜図８と工程順に示している。
【００１９】まず，シリコン基板１上に，素子分離酸化
膜とウエルを形成する（図示しない）。次に、図１に示
すように、シリコン基板１上に厚さ４ｎｍのゲート酸化
膜２を熱酸化法により形成した後、厚さ１５０ｎｍの多
結晶シリコンをＬＰＣＶＤ法により堆積させ、リソグラ
フィと異方性エッチングによりパターニングを行って、
幅０．１８μｍの多結晶シリコンゲート電極３を形成す
る。
膜とウエルを形成する（図示しない）。次に、図１に示
すように、シリコン基板１上に厚さ４ｎｍのゲート酸化
膜２を熱酸化法により形成した後、厚さ１５０ｎｍの多
結晶シリコンをＬＰＣＶＤ法により堆積させ、リソグラ
フィと異方性エッチングによりパターニングを行って、
幅０．１８μｍの多結晶シリコンゲート電極３を形成す
る。
【００２０】次に、図２に示すように、ｎＭＯＳではヒ
素を、ｐＭＯＳではＢＦ2 を、３×１０14ｃｍ-2程度注
入して低濃度拡散層４を形成した後、厚さ１００ｎｍの
酸化膜をＣＶＤ法により堆積させ、異方性エッチングを
行って、ゲート電極３の横に幅１００ｎｍのゲート側壁
５を形成する。
素を、ｐＭＯＳではＢＦ2 を、３×１０14ｃｍ-2程度注
入して低濃度拡散層４を形成した後、厚さ１００ｎｍの
酸化膜をＣＶＤ法により堆積させ、異方性エッチングを
行って、ゲート電極３の横に幅１００ｎｍのゲート側壁
５を形成する。
【００２１】次に、図３に示すように、厚さ１０ｎｍの
酸化膜１２をＣＶＤ法により堆積させ、ｎＭＯＳではヒ
素を、ｐＭＯＳではＢＦ2 を、３×１０15ｃｍ-2程度注
入して、高濃度拡散層６を形成する。この後、窒素雰囲
気中にて、温度１０００℃で、１０秒間アニールを行っ
て、注入された不純物を活性化する。
酸化膜１２をＣＶＤ法により堆積させ、ｎＭＯＳではヒ
素を、ｐＭＯＳではＢＦ2 を、３×１０15ｃｍ-2程度注
入して、高濃度拡散層６を形成する。この後、窒素雰囲
気中にて、温度１０００℃で、１０秒間アニールを行っ
て、注入された不純物を活性化する。
【００２２】次に、図４に示すように、ＣＦ4 などフッ
素系のガスを用いてエッチングを行い酸化膜１２を除去
する。このとき、表面にフッ素原子が残存し、酸化膜お
よびシリコンの未結合手を終端している。
素系のガスを用いてエッチングを行い酸化膜１２を除去
する。このとき、表面にフッ素原子が残存し、酸化膜お
よびシリコンの未結合手を終端している。
【００２３】次に、図５に示すように、ゲート電極３上
と高濃度拡散層６上に選択的に厚さ３０ｎｍのアモルフ
ァスシリコン７を成長させる。具体的には、ＬＰ−ＣＶ
Ｄ法により、温度４５０℃でジシラン（Ｓｉ2 Ｈ6 ）ガ
スを用いて行う。このとき熱的作用により、前述の残存
フッ素原子は、シリコン上すなわちゲート電極３上と高
濃度拡散層６上からは離脱するが、酸化膜上すなわちゲ
ート側壁５上では、そのままの状態で留まる。このた
め、アモルファスシリコン７は、ゲート電極３上と高濃
度拡散層６上にのみ選択的に成長することになる。
と高濃度拡散層６上に選択的に厚さ３０ｎｍのアモルフ
ァスシリコン７を成長させる。具体的には、ＬＰ−ＣＶ
Ｄ法により、温度４５０℃でジシラン（Ｓｉ2 Ｈ6 ）ガ
スを用いて行う。このとき熱的作用により、前述の残存
フッ素原子は、シリコン上すなわちゲート電極３上と高
濃度拡散層６上からは離脱するが、酸化膜上すなわちゲ
ート側壁５上では、そのままの状態で留まる。このた
め、アモルファスシリコン７は、ゲート電極３上と高濃
度拡散層６上にのみ選択的に成長することになる。
【００２４】次に、図６に示すように、アモルファスシ
リコン７を半球状化する。具体的には、ＵＨＶ−ＣＶＤ
装置を用い、温度５５０℃でまずシラン（ＳｉＨ4 ）ガ
スを２０分間流して核形成を行い、続いて超高真空中に
て３０分間アニールを行って凝集を生じさせる。こうし
て形成した半球状化したシリコン８の半径は、数１０ｎ
ｍ程度になる。次に、スパッタ法により厚さ１０ｎｍの
コバルトを堆積させ、窒素雰囲気中にて温度６００℃で
３０秒間アニールを行って、コバルトと、ゲート電極３
および高濃度拡散層６のシリコンとを反応させる。この
後、塩酸と過酸化水素水の混合液に浸して、ゲート側壁
５上などの未反応のコバルトを除去し、さらに、窒素雰
囲気中にて８００℃で１０秒間アニールを行って、コバ
ルトシリサイドを低抵抗化する。
リコン７を半球状化する。具体的には、ＵＨＶ−ＣＶＤ
装置を用い、温度５５０℃でまずシラン（ＳｉＨ4 ）ガ
スを２０分間流して核形成を行い、続いて超高真空中に
て３０分間アニールを行って凝集を生じさせる。こうし
て形成した半球状化したシリコン８の半径は、数１０ｎ
ｍ程度になる。次に、スパッタ法により厚さ１０ｎｍの
コバルトを堆積させ、窒素雰囲気中にて温度６００℃で
３０秒間アニールを行って、コバルトと、ゲート電極３
および高濃度拡散層６のシリコンとを反応させる。この
後、塩酸と過酸化水素水の混合液に浸して、ゲート側壁
５上などの未反応のコバルトを除去し、さらに、窒素雰
囲気中にて８００℃で１０秒間アニールを行って、コバ
ルトシリサイドを低抵抗化する。
【００２５】こうして、図７に示すように、半球状のシ
リコン形状に沿った凹凸形状のコバルトシリサイド層９
が形成される。
リコン形状に沿った凹凸形状のコバルトシリサイド層９
が形成される。
【００２６】最後に、図８に示すように、厚さ８００ｎ
ｍの層間絶縁膜１０を形成し、ゲート電極３から０．２
４μｍ離間した位置に直径０．２４μｍのコンタクト孔
１１を形成する。この後、金属配線（図示しない）を形
成してＭＯＳＦＥＴが完成する。
ｍの層間絶縁膜１０を形成し、ゲート電極３から０．２
４μｍ離間した位置に直径０．２４μｍのコンタクト孔
１１を形成する。この後、金属配線（図示しない）を形
成してＭＯＳＦＥＴが完成する。
【００２７】
【実施例】次に、図１〜図８を参照して、本発明の実施
例について詳細に説明する。
例について詳細に説明する。
【００２８】まず、本発明の第１の実施例について説明
する。図８に、本発明の第１の実施例によるＭＯＳＦＥ
Ｔの完成した状態を示す。本実施例では、シリサイド層
９を凹凸形状にして、シリサイド層９−高濃度拡散層６
間の実効的な接触面積を増加させ、これらの間の接触抵
抗を低減させることによって、寄生抵抗を減少させ、電
流駆動能力を高めている。このような構造を実現するた
めに、図５に示すように、高濃度拡散層６上にアモルフ
ァスシリコン７を選択成長させ、図６に示すように、超
高真空中でアニールしてこれを半球状化させた後、図７
に示すように、シリサイド化を行っている。
する。図８に、本発明の第１の実施例によるＭＯＳＦＥ
Ｔの完成した状態を示す。本実施例では、シリサイド層
９を凹凸形状にして、シリサイド層９−高濃度拡散層６
間の実効的な接触面積を増加させ、これらの間の接触抵
抗を低減させることによって、寄生抵抗を減少させ、電
流駆動能力を高めている。このような構造を実現するた
めに、図５に示すように、高濃度拡散層６上にアモルフ
ァスシリコン７を選択成長させ、図６に示すように、超
高真空中でアニールしてこれを半球状化させた後、図７
に示すように、シリサイド化を行っている。
【００２９】次に、本発明の第２の実施例について詳細
に説明する。図２までは、第１の実施例と同様の工程を
経る。次に、図３に示すように、厚さ１０ｎｍの酸化膜
１２をＣＶＤ法により堆積させ、ｎＭＯＳではヒ素を、
ｐＭＯＳではＢＦ２を、３×１０15ｃｍ-2程度注入し
て、高濃度拡散層６を形成する。この後、注入された不
純物の活性化アニールを行わないところが第１の実施例
と異なる。したがって、高濃度拡散層６はアモルファス
状態のままである。次に、図４に示すように、ＣＦ4 な
どフッ素系のガスを用いてエッチングを行い、酸化膜１
２を除去する。このとき、表面にフッ素原子が残存し、
酸化膜およびシリコンの未結合手を終端している。次
に、図５に示すように、ゲート電極３上と高濃度拡散層
６上に選択的に厚さ３０ｎｍのアモルファスシリコン７
を成長させる。具体的には、ＬＰ−ＣＶＤ法により、温
度４５０℃で、ジシラン（Ｓｉ2 Ｈ6 ）ガスを用いて行
う。このとき熱的作用により，前述の残存フッ素原子
は、シリコン上すなわちゲート電極３上と高濃度拡散層
６上からは離脱するが、酸化膜上すなわちゲート側壁５
上ではそのままの状態で留まる。このため，アモルファ
スシリコン７は、ゲート電極３上と高濃度拡散層６上に
のみ選択的に成長することになる。また、成長温度が４
５０℃と低いため、高濃度拡散層６は依然としてアモル
ファス状態のままである。次に、図６に示すように、ア
モルファスシリコンを半球状化して半球状化したシリコ
ン８にする。具体的には、ＵＨＶ−ＣＶＤ装置を用い、
温度５５０℃でまずシラン（ＳｉＨ4 ）ガスを２０分間
流して核形成を行い、続いて超高真空中にて３０分間ア
ニールを行って凝集を生じさせる。こうして形成した半
球の半径は、数１０ｎｍ程度になる。この後、窒素雰囲
気中にて温度１０００℃で１０秒間アニールを行って注
入された不純物を活性化する。この後は、再び第１の実
施例と同様の工程を経て、図８に示すＭＯＳＦＥＴが完
成する。
に説明する。図２までは、第１の実施例と同様の工程を
経る。次に、図３に示すように、厚さ１０ｎｍの酸化膜
１２をＣＶＤ法により堆積させ、ｎＭＯＳではヒ素を、
ｐＭＯＳではＢＦ２を、３×１０15ｃｍ-2程度注入し
て、高濃度拡散層６を形成する。この後、注入された不
純物の活性化アニールを行わないところが第１の実施例
と異なる。したがって、高濃度拡散層６はアモルファス
状態のままである。次に、図４に示すように、ＣＦ4 な
どフッ素系のガスを用いてエッチングを行い、酸化膜１
２を除去する。このとき、表面にフッ素原子が残存し、
酸化膜およびシリコンの未結合手を終端している。次
に、図５に示すように、ゲート電極３上と高濃度拡散層
６上に選択的に厚さ３０ｎｍのアモルファスシリコン７
を成長させる。具体的には、ＬＰ−ＣＶＤ法により、温
度４５０℃で、ジシラン（Ｓｉ2 Ｈ6 ）ガスを用いて行
う。このとき熱的作用により，前述の残存フッ素原子
は、シリコン上すなわちゲート電極３上と高濃度拡散層
６上からは離脱するが、酸化膜上すなわちゲート側壁５
上ではそのままの状態で留まる。このため，アモルファ
スシリコン７は、ゲート電極３上と高濃度拡散層６上に
のみ選択的に成長することになる。また、成長温度が４
５０℃と低いため、高濃度拡散層６は依然としてアモル
ファス状態のままである。次に、図６に示すように、ア
モルファスシリコンを半球状化して半球状化したシリコ
ン８にする。具体的には、ＵＨＶ−ＣＶＤ装置を用い、
温度５５０℃でまずシラン（ＳｉＨ4 ）ガスを２０分間
流して核形成を行い、続いて超高真空中にて３０分間ア
ニールを行って凝集を生じさせる。こうして形成した半
球の半径は、数１０ｎｍ程度になる。この後、窒素雰囲
気中にて温度１０００℃で１０秒間アニールを行って注
入された不純物を活性化する。この後は、再び第１の実
施例と同様の工程を経て、図８に示すＭＯＳＦＥＴが完
成する。
【００３０】上述した第２の実施例において、アモルフ
ァスシリコンを超高真空中でアニールして凝集を生じさ
せる際、下地のシリコンが単結晶の場合には、表面の凝
集と下地からの結晶化とが同時に進行することになる。
アニール温度は５５０℃と低いため、結晶化は生じにく
くはなっているが、アモルファスシリコン層の厚さが薄
くなれば結晶化が優先する可能性もある。このようなと
き、下地もアモルファスの状態にしておくことにより確
実に凝集を生じさせることが可能になる。
ァスシリコンを超高真空中でアニールして凝集を生じさ
せる際、下地のシリコンが単結晶の場合には、表面の凝
集と下地からの結晶化とが同時に進行することになる。
アニール温度は５５０℃と低いため、結晶化は生じにく
くはなっているが、アモルファスシリコン層の厚さが薄
くなれば結晶化が優先する可能性もある。このようなと
き、下地もアモルファスの状態にしておくことにより確
実に凝集を生じさせることが可能になる。
【００３１】
【発明の効果】以上説明したように、本発明により、シ
リサイド層−拡散層間の実効的な接触面積が増加し，こ
れらの間の接触抵抗が低減することによって，寄生抵抗
が減少し、電流駆動能力が向上するという効果を奏す
る。
リサイド層−拡散層間の実効的な接触面積が増加し，こ
れらの間の接触抵抗が低減することによって，寄生抵抗
が減少し、電流駆動能力が向上するという効果を奏す
る。
【図１】本発明の実施の形態の製造工程（ゲート電極形
成）を示す断面図である。
成）を示す断面図である。
【図２】本発明の実施の形態の製造工程（ゲート側壁形
成）を示す断面図である。
成）を示す断面図である。
【図３】本発明の実施の形態の製造工程（高濃度拡散層
形成）を示す断面図である。
形成）を示す断面図である。
【図４】本発明の実施の形態の製造工程（酸化膜除去）
を示す断面図である。
を示す断面図である。
【図５】本発明の実施の形態の製造工程（アモルファス
シリコン選択成長）を示す断面図である。
シリコン選択成長）を示す断面図である。
【図６】本発明の実施の形態の製造工程（半球状化）を
示す断面図である。
示す断面図である。
【図７】本発明の実施の形態の製造工程（コバルトシリ
サイド層形成）を示す断面図である。
サイド層形成）を示す断面図である。
【図８】本発明の実施の形態の製造工程（コンタクト孔
形成）を示す断面図である。
形成）を示す断面図である。
【図９】従来例の製造工程を示す断面図である。
【図１０】従来例の等価回路を示す回路図である。
１ シリコン基板 ２ ゲート酸化膜 ３ 多結晶シリコンゲート電極 ４ 低濃度拡散層 ５ 酸化膜ゲート側壁 ６ 高濃度拡散層 ７ 選択成長したアモルファスシリコン ８ 半球状化したシリコン ９ コバルトシリサイド層 １０ 層間絶縁膜 １１ コンタクト孔 １２ 酸化膜 Ｒｌｄｄ 低濃度拡散層の抵抗 ρｓ シリサイド層の層抵抗 ρｄ 高濃度拡散層の層抵抗 ρｓ シリサイド層−高濃度拡散層間の単位面積あたり
の接触抵抗 Ｌｇｃ ゲート側壁端からコンタクト孔までの距離
の接触抵抗 Ｌｇｃ ゲート側壁端からコンタクト孔までの距離
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB40 CC01 CC05 DD37 DD43 DD47 DD66 DD79 DD84 DD88 DD89 DD99 FF06 FF14 GG09 HH15 5F040 DA05 DA10 DB03 DC01 EC01 EC04 EC07 EC13 EC19 EF02 EF11 EH02 EH07 FA03 FA05 FA19 FB02 FB04 FC00 FC06 FC19
Claims (6)
- 【請求項１】拡散層の表面をシリサイド化したシリサイ
ド層を有する半導体装置において、 前記シリサイド層は凹凸形状であり、前記シリサイド層
と前記拡散層との間の実効的な接触面積を増大させたこ
とを特徴とする半導体装置。 - 【請求項２】拡散層の表面をシリサイド化する工程を含
む半導体装置の製造方法において、 前記シリサイド化する工程において形成されたシリサイ
ド層を凹凸形状とし、前記シリサイド層と前記拡散層と
の間の実効的な接触面積を増大させたことを特徴とする
半導体装置の製造方法。 - 【請求項３】前記シリサイド化する工程は、拡散層の上
にアモルファスシリコンを選択成長させる工程と、前記
アモルファスシリコンを超高真空中でアニールして半球
状化する工程と、前記半球状化したアモルファスシリコ
ンをシリサイド化する工程とを含むことを特徴とする、
請求項２に記載の半導体装置の製造方法。 - 【請求項４】前記シリサイド化する工程は、アモルファ
ス化した拡散層の上にアモルファスシリコンを選択成長
させる工程と、前記アモルファスシリコンを超高真空中
でアニールして半球状化する工程と、前記半球状化した
アモルファスシリコンをシリサイド化する工程とを含む
ことを特徴とする、請求項２に記載の半導体装置の製造
方法。 - 【請求項５】前記半球状化したアモルファスシリコンを
シリサイド化する工程は、前記半球状化したアモルファ
スシリコンの形状に沿ってコバルトを堆積させる工程
と、前記コバルトと、前記ゲート電極および前記拡散層
の上のシリコンとをアニールにより反応させ、凹凸形状
のコバルトシリサイド層を形成する工程とを含むことを
特徴とする、請求項３または４に記載の半導体装置の製
造方法。 - 【請求項６】前記半導体装置は、ＭＯＳＦＥＴ（金属酸
化膜半導体電界効果トランジスタ）であることを特徴と
する、請求項１〜５のいずれかに記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032528A JP2000232223A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032528A JP2000232223A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232223A true JP2000232223A (ja) | 2000-08-22 |
Family
ID=12361457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11032528A Pending JP2000232223A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232223A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009049963A1 (en) * | 2007-10-15 | 2009-04-23 | International Business Machines Corporation | Semiconductor structures having improved contact resistance |
-
1999
- 1999-02-10 JP JP11032528A patent/JP2000232223A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009049963A1 (en) * | 2007-10-15 | 2009-04-23 | International Business Machines Corporation | Semiconductor structures having improved contact resistance |
| JP2011501401A (ja) * | 2007-10-15 | 2011-01-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 接点抵抗が改善された半導体構造およびその製造方法（接点抵抗が改善された半導体構造） |
| US8299455B2 (en) | 2007-10-15 | 2012-10-30 | International Business Machines Corporation | Semiconductor structures having improved contact resistance |
| US8685809B2 (en) | 2007-10-15 | 2014-04-01 | International Business Machines Corporation | Semiconductor structures having improved contact resistance |
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