JP2000228824A - 静電気対策回路 - Google Patents
静電気対策回路Info
- Publication number
- JP2000228824A JP2000228824A JP11027525A JP2752599A JP2000228824A JP 2000228824 A JP2000228824 A JP 2000228824A JP 11027525 A JP11027525 A JP 11027525A JP 2752599 A JP2752599 A JP 2752599A JP 2000228824 A JP2000228824 A JP 2000228824A
- Authority
- JP
- Japan
- Prior art keywords
- gap
- circuit
- internal circuit
- output terminal
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Emergency Protection Circuit Devices (AREA)
- Elimination Of Static Electricity (AREA)
Abstract
(57)【要約】
【課題】 長期間使用していてもＥＳＤにより回路要素
が劣化することがなく、内部回路に誤動作を生じさせる
虞のない静電気対策回路を提供すること。 【解決手段】 入出力端子１と内部回路とを接続する信
号線２の途中に第１のギャップＧ１を形成し、第１のギ
ャップＧ１と入出力端子１との間の信号線２とア−スパ
タ−ン４との間に第１のギャップＧ１よりは間隔の小さ
い第２のギャップＧ２を形成し、第１のギャップＧ１及
び第２のギャップＧ２にそれぞれ適切な絶縁抵抗値を有
する抵抗３、１５を接続する。
が劣化することがなく、内部回路に誤動作を生じさせる
虞のない静電気対策回路を提供すること。 【解決手段】 入出力端子１と内部回路とを接続する信
号線２の途中に第１のギャップＧ１を形成し、第１のギ
ャップＧ１と入出力端子１との間の信号線２とア−スパ
タ−ン４との間に第１のギャップＧ１よりは間隔の小さ
い第２のギャップＧ２を形成し、第１のギャップＧ１及
び第２のギャップＧ２にそれぞれ適切な絶縁抵抗値を有
する抵抗３、１５を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は静電気対策回路、よ
り詳細には通常、入出力端子と内部回路とを接続する信
号線の途中に介装され、電子機器の内部回路を静電気か
ら保護するための静電気対策回路に関する。
り詳細には通常、入出力端子と内部回路とを接続する信
号線の途中に介装され、電子機器の内部回路を静電気か
ら保護するための静電気対策回路に関する。
【０００２】
【従来の技術】開放状態の入出力端子に高電圧の静電パ
ルスが飛び込んでくると内部回路が破壊されることがあ
る。このため従来から電子機器には内部回路保護のため
の様々な対策が施されている。
ルスが飛び込んでくると内部回路が破壊されることがあ
る。このため従来から電子機器には内部回路保護のため
の様々な対策が施されている。
【０００３】例えば特開平３−４９５２４号公報には、
図２に示す静電気対策回路が開示されている。図中１
は、入出力端子を示しており、入出力端子１には信号線
２が接続され、信号線２は内部回路（図示せず）へと延
設されている。入出力端子１と前記内部回路とを接続す
る信号線２の途中には第１のギャップＧ１が形成され、
第１のギャップＧ１と入出力端子１との間の信号線２と
ア−スパタ−ン４との間には第１のギャップＧ１よりは
間隔の小さい第２のギャップＧ２が形成され、第１のギ
ャップＧ１には抵抗３が配置、接続される一方、第２の
ギャップＧ２にはチップ磁気コンデンサ５が配置、接続
されている。
図２に示す静電気対策回路が開示されている。図中１
は、入出力端子を示しており、入出力端子１には信号線
２が接続され、信号線２は内部回路（図示せず）へと延
設されている。入出力端子１と前記内部回路とを接続す
る信号線２の途中には第１のギャップＧ１が形成され、
第１のギャップＧ１と入出力端子１との間の信号線２と
ア−スパタ−ン４との間には第１のギャップＧ１よりは
間隔の小さい第２のギャップＧ２が形成され、第１のギ
ャップＧ１には抵抗３が配置、接続される一方、第２の
ギャップＧ２にはチップ磁気コンデンサ５が配置、接続
されている。
【０００４】かかる構成の静電気対策回路の場合、第２
のギャップＧ２の間隔が第１のギャップＧ１の間隔より
も小さく設定されているので、ＥＳＤ（electro-static
discharge: 静電放電）はほぼ確実に第２のギャップＧ
２（チップ磁気コンデンサ５）側で生じ、前記内部回路
は高電圧の静電パルスから保護される。
のギャップＧ２の間隔が第１のギャップＧ１の間隔より
も小さく設定されているので、ＥＳＤ（electro-static
discharge: 静電放電）はほぼ確実に第２のギャップＧ
２（チップ磁気コンデンサ５）側で生じ、前記内部回路
は高電圧の静電パルスから保護される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た静電気対策回路の場合、前記内部回路に図３に示すよ
うなトランジスタ回路を含む場合、以下のような課題を
抱えていた。すなわち、チップ磁気コンデンサ５はＥＳ
Ｄにより劣化することがあり、チップ磁気コンデンサ５
が劣化するとチップ磁気コンデンサ５の絶縁抵抗値Ｒａ
が下がり、チップ磁気コンデンサ５の絶縁抵抗値Ｒａが
下がると前記内部回路に誤動作を生じさせる虞がでてく
る。例えば図３に示した静電気対策回路の場合、チップ
磁気コンデンサ５の絶縁抵抗値Ｒａが下がり、電源電圧
をＶｃｃで表した場合、 Ｖｃｃ×Ｒｃ／（Ｒｃ＋Ｒｂ＋Ｒａ） で表される値がトランジスタＴｒのオンする電圧に近付
いてくると、トランジスタＴｒにコレクタ電流が流れ始
める。この場合、例えば内部回路がオ−ディオのミュ−
ト回路であったりすると、ずっとミュ−トがかかった状
態になってしまい、音声が流れなくなるといった課題が
あった。
た静電気対策回路の場合、前記内部回路に図３に示すよ
うなトランジスタ回路を含む場合、以下のような課題を
抱えていた。すなわち、チップ磁気コンデンサ５はＥＳ
Ｄにより劣化することがあり、チップ磁気コンデンサ５
が劣化するとチップ磁気コンデンサ５の絶縁抵抗値Ｒａ
が下がり、チップ磁気コンデンサ５の絶縁抵抗値Ｒａが
下がると前記内部回路に誤動作を生じさせる虞がでてく
る。例えば図３に示した静電気対策回路の場合、チップ
磁気コンデンサ５の絶縁抵抗値Ｒａが下がり、電源電圧
をＶｃｃで表した場合、 Ｖｃｃ×Ｒｃ／（Ｒｃ＋Ｒｂ＋Ｒａ） で表される値がトランジスタＴｒのオンする電圧に近付
いてくると、トランジスタＴｒにコレクタ電流が流れ始
める。この場合、例えば内部回路がオ−ディオのミュ−
ト回路であったりすると、ずっとミュ−トがかかった状
態になってしまい、音声が流れなくなるといった課題が
あった。
【０００６】本発明は上記課題に鑑みなされたものであ
って、長期間使用していてもＥＳＤにより回路要素が劣
化することがなく、内部回路に誤動作を生じさせる虞の
ない静電気対策回路を提供することを目的としている。
って、長期間使用していてもＥＳＤにより回路要素が劣
化することがなく、内部回路に誤動作を生じさせる虞の
ない静電気対策回路を提供することを目的としている。
【０００７】
【課題を解決するための手段及びその効果】上記目的を
達成するために、本発明に係る静電気対策回路は、入出
力端子と内部回路とを接続する信号線の途中に第１のギ
ャップが形成され、該第１のギャップと前記入出力端子
との間の前記信号線とア−スパタ−ンとの間に前記第１
のギャップよりは間隔の小さい第２のギャップが形成さ
れ、前記第１のギャップ及び第２のギャップにそれぞれ
抵抗が接続されていることを特徴としている。
達成するために、本発明に係る静電気対策回路は、入出
力端子と内部回路とを接続する信号線の途中に第１のギ
ャップが形成され、該第１のギャップと前記入出力端子
との間の前記信号線とア−スパタ−ンとの間に前記第１
のギャップよりは間隔の小さい第２のギャップが形成さ
れ、前記第１のギャップ及び第２のギャップにそれぞれ
抵抗が接続されていることを特徴としている。
【０００８】上記静電気対策回路によれば、前記第２の
ギャップの間隔は前記第１のギャップの間隔よりも小さ
いので、ＥＳＤはほぼ確実に前記第２のギャップ側で生
じ、前記内部回路は高電圧の静電パルスから保護され
る。しかも、前記第２のギャップには抵抗が接続されて
おり、この抵抗の絶縁抵抗値を当初適切な値に設定して
おけば、この抵抗はチップ磁器コンデンサ等と相違し、
ＥＳＤにより劣化して前記絶縁抵抗値が下がってしまう
ことはほとんどなく、従って、絶縁抵抗値が下がり、前
記内部回路に誤動作を生じさせるといった虞もなくすこ
とができる。また、前記抵抗はチップ磁器コンデンサ等
に比べると安価であり、静電気対策回路作製の製造コス
トを削減することもできる。
ギャップの間隔は前記第１のギャップの間隔よりも小さ
いので、ＥＳＤはほぼ確実に前記第２のギャップ側で生
じ、前記内部回路は高電圧の静電パルスから保護され
る。しかも、前記第２のギャップには抵抗が接続されて
おり、この抵抗の絶縁抵抗値を当初適切な値に設定して
おけば、この抵抗はチップ磁器コンデンサ等と相違し、
ＥＳＤにより劣化して前記絶縁抵抗値が下がってしまう
ことはほとんどなく、従って、絶縁抵抗値が下がり、前
記内部回路に誤動作を生じさせるといった虞もなくすこ
とができる。また、前記抵抗はチップ磁器コンデンサ等
に比べると安価であり、静電気対策回路作製の製造コス
トを削減することもできる。
【０００９】
【発明の実施の形態】以下、本発明に係る静電気対策回
路の実施の形態を図面に基づいて説明する。
路の実施の形態を図面に基づいて説明する。
【００１０】図１に、実施の形態に係る静電気対策回路
の回路構成を示す。図中１は、入出力端子を示してお
り、入出力端子１には信号線２が接続され、信号線２は
内部回路（図示せず）へと延設されている。入出力端子
１と前記内部回路とを接続する信号線２の途中には第１
のギャップＧ１が形成され、第１のギャップＧ１と入出
力端子１との間の信号線２とア−スパタ−ン４との間に
は第１のギャップＧ１よりは間隔の小さい第２のギャッ
プＧ２が形成され、第１のギャップＧ１には抵抗３が配
置、接続される一方、第２のギャップＧ２には適切な絶
縁抵抗値を有する抵抗１５が配置、接続されている。
の回路構成を示す。図中１は、入出力端子を示してお
り、入出力端子１には信号線２が接続され、信号線２は
内部回路（図示せず）へと延設されている。入出力端子
１と前記内部回路とを接続する信号線２の途中には第１
のギャップＧ１が形成され、第１のギャップＧ１と入出
力端子１との間の信号線２とア−スパタ−ン４との間に
は第１のギャップＧ１よりは間隔の小さい第２のギャッ
プＧ２が形成され、第１のギャップＧ１には抵抗３が配
置、接続される一方、第２のギャップＧ２には適切な絶
縁抵抗値を有する抵抗１５が配置、接続されている。
【００１１】かかる構成の静電気対策回路の場合、第２
のギャップＧ２の間隔が第１のギャップＧ１の間隔より
も小さく設定されているので、ＥＳＤはほぼ確実に第２
のギャップＧ２（抵抗１５）側で生じ、前記内部回路は
高電圧の静電パルスから確実に保護される。
のギャップＧ２の間隔が第１のギャップＧ１の間隔より
も小さく設定されているので、ＥＳＤはほぼ確実に第２
のギャップＧ２（抵抗１５）側で生じ、前記内部回路は
高電圧の静電パルスから確実に保護される。
【００１２】しかも、この抵抗１５はチップ磁気コンデ
ンサ５（図２）等と相違し、ＥＳＤにより劣化して前記
絶縁抵抗値が当初の適切に設定された値から下がってし
まうことはほとんどなく、従って、当初、抵抗１５の絶
縁抵抗値を適切な値に設定しておけば、前記内部回路に
誤動作を生じさせるといった虞もなくすことができる。
また、抵抗１５はチップ磁器コンデンサ５等に比べると
安価であり、静電気対策回路作製の製造コストを削減す
ることもできる。
ンサ５（図２）等と相違し、ＥＳＤにより劣化して前記
絶縁抵抗値が当初の適切に設定された値から下がってし
まうことはほとんどなく、従って、当初、抵抗１５の絶
縁抵抗値を適切な値に設定しておけば、前記内部回路に
誤動作を生じさせるといった虞もなくすことができる。
また、抵抗１５はチップ磁器コンデンサ５等に比べると
安価であり、静電気対策回路作製の製造コストを削減す
ることもできる。
【図１】本発明の実施の形態に係る静電気対策回路の要
部を示す斜視図である。
部を示す斜視図である。
【図２】従来の静電気対策回路の一例を示す斜視図であ
る。
る。
【図３】従来の内部回路の一部を含めて示した静電気対
策回路の一例を示す回路構成図である。
策回路の一例を示す回路構成図である。
１ 入出力端子 ２ 信号線 ３ 抵抗 ４ ア−スパタ−ン １５ 抵抗 Ｇ１ 第１のギャップ Ｇ２ 第２のギャップ
Claims (1)
- 【請求項１】 入出力端子と内部回路とを接続する信号
線の途中に第１のギャップが形成され、該第１のギャッ
プと前記入出力端子との間の前記信号線とア−スパタ−
ンとの間に前記第１のギャップよりは間隔の小さい第２
のギャップが形成され、前記第１のギャップ及び第２の
ギャップにそれぞれ抵抗が接続されていることを特徴と
する静電気対策回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11027525A JP2000228824A (ja) | 1999-02-04 | 1999-02-04 | 静電気対策回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11027525A JP2000228824A (ja) | 1999-02-04 | 1999-02-04 | 静電気対策回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228824A true JP2000228824A (ja) | 2000-08-15 |
Family
ID=12223548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11027525A Withdrawn JP2000228824A (ja) | 1999-02-04 | 1999-02-04 | 静電気対策回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000228824A (ja) |
-
1999
- 1999-02-04 JP JP11027525A patent/JP2000228824A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |