JP2000224440A - ディジタルクランプ回路 - Google Patents
ディジタルクランプ回路Info
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- JP2000224440A JP2000224440A JP11027584A JP2758499A JP2000224440A JP 2000224440 A JP2000224440 A JP 2000224440A JP 11027584 A JP11027584 A JP 11027584A JP 2758499 A JP2758499 A JP 2758499A JP 2000224440 A JP2000224440 A JP 2000224440A
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Abstract
(57)【要約】
【課題】 ビデオ信号を扱う機器におけるクランプ回路
において、時定数を決定するアナログ回路が必要といっ
た課題があった。 【解決手段】 映像信号入力端子１と、差動増幅器２
と、Ａ／Ｄ変換器３と、映像信号出力端子４と、減算器
５と、基準値入力端子６と、平均回路７と、クリップ回
路８と、加算器９と、Ｄ型フリップフロップ１０と、Ｄ
／Ａ変換器１１とを備える。ディジタル映像信号の黒レ
ベルから基準黒レベル値を減算し、複数画素分平均し、
所定の上限値および下限値によりクリップした誤差値を
求め、１水平走査線期間前の数値と加算し、新たなフィ
ードバック値とする。誤差レベルの値をクリップして帰
還値の過大な変動を抑えるので、クランプノイズを抑制
でき、電源投入直後にはクリップ値を大きくして、クラ
ンプの収束を早めることができる。
において、時定数を決定するアナログ回路が必要といっ
た課題があった。 【解決手段】 映像信号入力端子１と、差動増幅器２
と、Ａ／Ｄ変換器３と、映像信号出力端子４と、減算器
５と、基準値入力端子６と、平均回路７と、クリップ回
路８と、加算器９と、Ｄ型フリップフロップ１０と、Ｄ
／Ａ変換器１１とを備える。ディジタル映像信号の黒レ
ベルから基準黒レベル値を減算し、複数画素分平均し、
所定の上限値および下限値によりクリップした誤差値を
求め、１水平走査線期間前の数値と加算し、新たなフィ
ードバック値とする。誤差レベルの値をクリップして帰
還値の過大な変動を抑えるので、クランプノイズを抑制
でき、電源投入直後にはクリップ値を大きくして、クラ
ンプの収束を早めることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＣＣＤ等の
固体撮像素子を用いたビデオカメラ等のビデオ信号を扱
う機器におけるディジタルクランプ回路に関する。
固体撮像素子を用いたビデオカメラ等のビデオ信号を扱
う機器におけるディジタルクランプ回路に関する。
【０００２】
【従来の技術】ビデオ信号を扱う機器においては、黒レ
ベル、すなわちペデスタルレベルを固定させる事が必要
であり、この目的のために通常クランプ回路が用いられ
る。ＣＣＤ等の固体撮像素子を用いたビデオカメラで
は、この基準黒レベル部分として、遮光されたオプティ
カル・ブラック（ＯＢ）部を用いる。すなわち、ＯＢク
ランプ回路により、ペデスタルレベルを固定している。
ベル、すなわちペデスタルレベルを固定させる事が必要
であり、この目的のために通常クランプ回路が用いられ
る。ＣＣＤ等の固体撮像素子を用いたビデオカメラで
は、この基準黒レベル部分として、遮光されたオプティ
カル・ブラック（ＯＢ）部を用いる。すなわち、ＯＢク
ランプ回路により、ペデスタルレベルを固定している。
【０００３】近年、ビデオカメラのディジタル化が進
み、Ａ／Ｄ変換後のディジタル信号を用いて、上記のク
ランプ回路を構成する事が増えて来ている。このような
一例として、特開平５−１５３４２８号公報に記載され
ている技術があり、その構成を図９に示す。
み、Ａ／Ｄ変換後のディジタル信号を用いて、上記のク
ランプ回路を構成する事が増えて来ている。このような
一例として、特開平５−１５３４２８号公報に記載され
ている技術があり、その構成を図９に示す。
【０００４】図９の構成において、１０１は図示しない
撮像素子からの映像信号が供給される映像信号入力端子
で、増幅回路１０２の非反転入力端子（＋）に接続され
ている。増幅回路１０２の出力は、Ａ／Ｄ変換器１０３
に供給され、ディジタル信号に変換された後、映像信号
出力端子１０５から出力され、図示しないディジタルプ
ロセス回路に供給される。そして、このディジタルプロ
セス回路を経たディジタル映像信号は、例えばＮＴＳＣ
エンコーダにより、ＮＴＳＣ方式のカラー映像信号にな
されて、外部に出力される。
撮像素子からの映像信号が供給される映像信号入力端子
で、増幅回路１０２の非反転入力端子（＋）に接続され
ている。増幅回路１０２の出力は、Ａ／Ｄ変換器１０３
に供給され、ディジタル信号に変換された後、映像信号
出力端子１０５から出力され、図示しないディジタルプ
ロセス回路に供給される。そして、このディジタルプロ
セス回路を経たディジタル映像信号は、例えばＮＴＳＣ
エンコーダにより、ＮＴＳＣ方式のカラー映像信号にな
されて、外部に出力される。
【０００５】一方、Ａ／Ｄ変換器１０３からのディジタ
ル映像信号は、加算回路１１７及びＤ型フリップフロッ
プ１１８で構成される同期加算回路１１６にも供給され
る。Ａ／Ｄ変換器１０３からの１０ビットのデータ列と
されたディジタル映像信号が、この加算回路１１７によ
って例えば４回加算され、１２ビットのデータ列とされ
てＤ型フリップフロップ１１８に供給される。
ル映像信号は、加算回路１１７及びＤ型フリップフロッ
プ１１８で構成される同期加算回路１１６にも供給され
る。Ａ／Ｄ変換器１０３からの１０ビットのデータ列と
されたディジタル映像信号が、この加算回路１１７によ
って例えば４回加算され、１２ビットのデータ列とされ
てＤ型フリップフロップ１１８に供給される。
【０００６】このＤ型フリップフロップ１１８は、図示
しないビデオカメラの制御部からのクロック信号に基づ
いて、１２ビットのデータ列をラッチし、その出力信号
は減算回路１２０、コンパレータ１１２および加算回路
１１７にそれぞれ供給される。すなわち、ディジタル映
像信号を４回加算することにより、ノイズによる影響を
減らしている。
しないビデオカメラの制御部からのクロック信号に基づ
いて、１２ビットのデータ列をラッチし、その出力信号
は減算回路１２０、コンパレータ１１２および加算回路
１１７にそれぞれ供給される。すなわち、ディジタル映
像信号を４回加算することにより、ノイズによる影響を
減らしている。
【０００７】減算回路１２０に供給された１２ビットの
ディジタル信号は、入力端子１１９から供給される基準
値、例えば「０２０Ｈ×４」の１６進のデータ信号と減
算処理される。この減算処理された１２ビットのディジ
タル信号は、クリップ回路１２１に供給され、１２ビッ
トのディジタル信号をクリップして３ビットのディジタ
ル信号とする。
ディジタル信号は、入力端子１１９から供給される基準
値、例えば「０２０Ｈ×４」の１６進のデータ信号と減
算処理される。この減算処理された１２ビットのディジ
タル信号は、クリップ回路１２１に供給され、１２ビッ
トのディジタル信号をクリップして３ビットのディジタ
ル信号とする。
【０００８】クリップ回路１２１の３ビットの出力信号
はコード変換回路１２２に供給され、さらにＤ／Ａ変換
器１０８によりアナログ信号に変換される。このアナロ
グ信号は、ゲート回路１２３において、ＯＢ期間のみオ
ンとなるようなゲート処理が行われ、サンプルホールド
及び積分回路１０９に供給される。そして、その出力は
増幅回路１０２の反転入力端子（−）に供給される。す
なわち、ディジタル変換された映像信号において、その
ＯＢレベルをクランプすべき基準値と比較し、その差に
より増幅回路１０２へのアナログ信号を制御し、常にＯ
Ｂ部が基準値となるように構成されている。
はコード変換回路１２２に供給され、さらにＤ／Ａ変換
器１０８によりアナログ信号に変換される。このアナロ
グ信号は、ゲート回路１２３において、ＯＢ期間のみオ
ンとなるようなゲート処理が行われ、サンプルホールド
及び積分回路１０９に供給される。そして、その出力は
増幅回路１０２の反転入力端子（−）に供給される。す
なわち、ディジタル変換された映像信号において、その
ＯＢレベルをクランプすべき基準値と比較し、その差に
より増幅回路１０２へのアナログ信号を制御し、常にＯ
Ｂ部が基準値となるように構成されている。
【０００９】なお、速度上昇回路１１０は、検出された
ＯＢ部レベルと基準値が、入力端子１１１から入力され
る基準値よりも大きく異なる場合に、コンデンサ１０９
ｂを急速に充電して、時定数を小さくするものである。
すなわち、電源投入時など、制御が安定するまでに時間
がかかるであろう場合に、その安定状態に達する速度を
上昇させるものである。
ＯＢ部レベルと基準値が、入力端子１１１から入力され
る基準値よりも大きく異なる場合に、コンデンサ１０９
ｂを急速に充電して、時定数を小さくするものである。
すなわち、電源投入時など、制御が安定するまでに時間
がかかるであろう場合に、その安定状態に達する速度を
上昇させるものである。
【００１０】
【発明が解決しようとする課題】しかしながら上記の構
成では、クランプ動作の時定数を決定するために、サン
プルホールド及び積分回路といったアナログ回路が必要
であり、またその時定数を状況に応じて制御することが
できない。
成では、クランプ動作の時定数を決定するために、サン
プルホールド及び積分回路といったアナログ回路が必要
であり、またその時定数を状況に応じて制御することが
できない。
【００１１】また、電源投入時などクランプ動作の応答
性が必要な場合のために、さらに速度上昇回路が必要と
なっており、しかもゲインアップ時など基準黒レベル部
にノイズが多い場合に、速度上昇回路のオン／オフが繰
り返され、誤動作の要因となりうる。
性が必要な場合のために、さらに速度上昇回路が必要と
なっており、しかもゲインアップ時など基準黒レベル部
にノイズが多い場合に、速度上昇回路のオン／オフが繰
り返され、誤動作の要因となりうる。
【００１２】また、ＣＣＤなどの撮像素子を用いたビデ
オカメラにおけるＯＢクランプにおいては、通常のペデ
スタルクランプにはない課題がある。すなわち、通常、
暗電流等に起因する基準黒レベル部の変動は、温度に依
存するので、隣り合う走査線ではその変動量は近い値と
なる。しかし、画面の上端と下端では、撮像素子におけ
る距離が大きいため、基準黒レベル部の差が大きくなる
事が多い。また、撮像素子からの出力信号においては、
垂直ブランキング期間には基準黒レベル部が存在しな
い。そこで、垂直ブランキング期間の直後においては、
垂直ブランキング期間の直前のクランプレベルを基準に
しながら、時定数を小さくする必要がある。
オカメラにおけるＯＢクランプにおいては、通常のペデ
スタルクランプにはない課題がある。すなわち、通常、
暗電流等に起因する基準黒レベル部の変動は、温度に依
存するので、隣り合う走査線ではその変動量は近い値と
なる。しかし、画面の上端と下端では、撮像素子におけ
る距離が大きいため、基準黒レベル部の差が大きくなる
事が多い。また、撮像素子からの出力信号においては、
垂直ブランキング期間には基準黒レベル部が存在しな
い。そこで、垂直ブランキング期間の直後においては、
垂直ブランキング期間の直前のクランプレベルを基準に
しながら、時定数を小さくする必要がある。
【００１３】しかし、時定数を小さくすると応答性は良
いが、映像信号に付加されたノイズの影響を受けやすく
なり、ライン毎に明暗の縞模様、いわゆるクランプノイ
ズが画像に生じる。このようなＯＢクランプ回路におけ
る課題については、例えば特開平８−２２３４４９号公
報の従来の技術の部分に詳しい記載がある。
いが、映像信号に付加されたノイズの影響を受けやすく
なり、ライン毎に明暗の縞模様、いわゆるクランプノイ
ズが画像に生じる。このようなＯＢクランプ回路におけ
る課題については、例えば特開平８−２２３４４９号公
報の従来の技術の部分に詳しい記載がある。
【００１４】この課題を解決する方法として、例えば特
公平４−３０２２８号公報に記載されている技術があ
る。この技術では、垂直ブランキング期間の直後の少な
くとも１個のクランプパルスの幅を、他のクランプパル
スの幅より広くしている。しかしながら、上記構成のク
ランプ回路では、垂直ブランキング期間の直後に通常と
は異なるクランプパルスを生成する回路が必要となる。
また、クランプパルスの幅を広くするにも、ＣＣＤより
出力する基準黒レベル期間までという制限があり、時定
数を必要なだけ小さくできるとは限らない。
公平４−３０２２８号公報に記載されている技術があ
る。この技術では、垂直ブランキング期間の直後の少な
くとも１個のクランプパルスの幅を、他のクランプパル
スの幅より広くしている。しかしながら、上記構成のク
ランプ回路では、垂直ブランキング期間の直後に通常と
は異なるクランプパルスを生成する回路が必要となる。
また、クランプパルスの幅を広くするにも、ＣＣＤより
出力する基準黒レベル期間までという制限があり、時定
数を必要なだけ小さくできるとは限らない。
【００１５】本発明は、このような従来の課題を解決す
るもので、クランプ動作の時定数を決定するために外部
アナログ回路を必要とせず、その時定数を状況に応じて
制御可能にすることを目的とする。
るもので、クランプ動作の時定数を決定するために外部
アナログ回路を必要とせず、その時定数を状況に応じて
制御可能にすることを目的とする。
【００１６】また、クランプノイズの抑圧と高い応答性
を両立した好適なクランプ回路を提供することを目的と
する。
を両立した好適なクランプ回路を提供することを目的と
する。
【００１７】さらに、ビデオカメラ特有の課題である画
面上端におけるクランプ動作の応答性を高めることを目
的とする。
面上端におけるクランプ動作の応答性を高めることを目
的とする。
【００１８】また、ビデオカメラにおいて回路ゲインを
可変したときにも、基準黒レベル部を安定にクランプ
し、しかも黒レベルのスムーズな調整を可能とすること
を目的とする。
可変したときにも、基準黒レベル部を安定にクランプ
し、しかも黒レベルのスムーズな調整を可能とすること
を目的とする。
【００１９】
【課題を解決するための手段】上記課題を解決するため
に、本発明によるディジタルクランプ回路は以下のよう
な構成を備えている。
に、本発明によるディジタルクランプ回路は以下のよう
な構成を備えている。
【００２０】第１の構成は、アナログ映像信号を増幅す
る差動増幅器と、差動増幅器の出力信号をディジタル信
号に変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力から
基準値を減算する減算器と、減算器の出力を複数の画素
にわたり平均する平均回路と、平均回路の出力値の上限
および下限を制限するクリップ回路と、クリップ回路の
出力を１水平走査線期間前の値と加算する加算器と、加
算器の出力を水平走査線期間毎に出力するＤ型フリップ
フロップと、Ｄ型フリップフロップの出力をアナログ信
号に変換して差動増幅器の反転出力端子に帰還するＤ／
Ａ変換器とを備えたものである。
る差動増幅器と、差動増幅器の出力信号をディジタル信
号に変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力から
基準値を減算する減算器と、減算器の出力を複数の画素
にわたり平均する平均回路と、平均回路の出力値の上限
および下限を制限するクリップ回路と、クリップ回路の
出力を１水平走査線期間前の値と加算する加算器と、加
算器の出力を水平走査線期間毎に出力するＤ型フリップ
フロップと、Ｄ型フリップフロップの出力をアナログ信
号に変換して差動増幅器の反転出力端子に帰還するＤ／
Ａ変換器とを備えたものである。
【００２１】第２の構成は、アナログ映像信号を増幅す
る差動増幅器と、差動増幅器の出力信号をディジタル信
号に変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力から
基準値を減算する減算器と、減算器の出力を複数の画素
にわたり平均する平均回路と、平均回路の出力を複数の
水平走査線期間に渡って積分する垂直積分回路と、垂直
積分回路の出力を１水平走査線期間前の値と加算する加
算器と、加算器の出力を水平走査線期間毎に出力するＤ
型フリップフロップと、Ｄ型フリップフロップの出力を
アナログ信号に変換して差動増幅器の反転出力端子に帰
還するＤ／Ａ変換器とを備えたものである。
る差動増幅器と、差動増幅器の出力信号をディジタル信
号に変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力から
基準値を減算する減算器と、減算器の出力を複数の画素
にわたり平均する平均回路と、平均回路の出力を複数の
水平走査線期間に渡って積分する垂直積分回路と、垂直
積分回路の出力を１水平走査線期間前の値と加算する加
算器と、加算器の出力を水平走査線期間毎に出力するＤ
型フリップフロップと、Ｄ型フリップフロップの出力を
アナログ信号に変換して差動増幅器の反転出力端子に帰
還するＤ／Ａ変換器とを備えたものである。
【００２２】第３の構成は、アナログ映像信号を増幅す
る差動増幅器と、差動増幅器の出力信号をディジタル信
号に変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力から
基準値を減算する減算器と、減算器の出力を複数の画素
にわたり平均する平均回路と、平均回路の出力に所定の
係数を乗算する乗算器と、乗算器の出力を１垂直走査線
期間前の値と加算する加算器と、加算器の出力を水平走
査線期間毎に入力し、１垂直走査線期間後に出力する１
フィールド遅延回路と、１フィールド遅延回路の出力を
アナログ信号に変換して差動増幅器の反転出力端子に帰
還するＤ／Ａ変換器とを備えたものである。
る差動増幅器と、差動増幅器の出力信号をディジタル信
号に変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力から
基準値を減算する減算器と、減算器の出力を複数の画素
にわたり平均する平均回路と、平均回路の出力に所定の
係数を乗算する乗算器と、乗算器の出力を１垂直走査線
期間前の値と加算する加算器と、加算器の出力を水平走
査線期間毎に入力し、１垂直走査線期間後に出力する１
フィールド遅延回路と、１フィールド遅延回路の出力を
アナログ信号に変換して差動増幅器の反転出力端子に帰
還するＤ／Ａ変換器とを備えたものである。
【００２３】第４の構成は、アナログ映像信号を増幅す
る第１の差動増幅器と、第１の差動増幅器の出力を増幅
する際に、外部から入力される制御信号に応じてゲイン
を可変する可変ゲインアンプと、可変ゲインアンプの出
力を増幅する第２の差動増幅器と、第２の差動増幅器の
出力信号をディジタル信号に変換するＡ／Ｄ変換器と、
Ａ／Ｄ変換器の出力から基準値を減算する減算器と、減
算器の出力を複数の画素にわたり平均する平均回路と、
平均回路の出力を複数の水平走査線期間に渡って積分す
る垂直積分回路と、垂直積分回路の出力を１水平走査線
期間前の値と加算する第１の加算器と、第１の加算器の
出力を水平走査線期間毎に出力するＤ型フリップフロッ
プと、Ｄ型フリップフロップの出力をアナログ信号に変
換して第２の差動増幅器の反転出力端子に帰還する第１
のＤ／Ａ変換器とを備え、また前記の平均回路の出力に
所定の係数を乗算する乗算器と、乗算器の出力を１垂直
走査線期間前の値と加算する第２の加算器と、第２の加
算器の出力を水平走査線期間毎に入力し、１垂直走査線
期間後に出力する１フィールド遅延回路と、１フィール
ド遅延回路の出力をアナログ信号に変換して第１の差動
増幅器の反転出力端子に帰還する第２のＤ／Ａ変換器と
を備え、第１のＤ／Ａ変換器による帰還により無信号期
間のクランプを行い、第２のＤ／Ａ変換器の出力の帰還
により基準黒レベル部分のクランプを行う事を特徴とす
る。
る第１の差動増幅器と、第１の差動増幅器の出力を増幅
する際に、外部から入力される制御信号に応じてゲイン
を可変する可変ゲインアンプと、可変ゲインアンプの出
力を増幅する第２の差動増幅器と、第２の差動増幅器の
出力信号をディジタル信号に変換するＡ／Ｄ変換器と、
Ａ／Ｄ変換器の出力から基準値を減算する減算器と、減
算器の出力を複数の画素にわたり平均する平均回路と、
平均回路の出力を複数の水平走査線期間に渡って積分す
る垂直積分回路と、垂直積分回路の出力を１水平走査線
期間前の値と加算する第１の加算器と、第１の加算器の
出力を水平走査線期間毎に出力するＤ型フリップフロッ
プと、Ｄ型フリップフロップの出力をアナログ信号に変
換して第２の差動増幅器の反転出力端子に帰還する第１
のＤ／Ａ変換器とを備え、また前記の平均回路の出力に
所定の係数を乗算する乗算器と、乗算器の出力を１垂直
走査線期間前の値と加算する第２の加算器と、第２の加
算器の出力を水平走査線期間毎に入力し、１垂直走査線
期間後に出力する１フィールド遅延回路と、１フィール
ド遅延回路の出力をアナログ信号に変換して第１の差動
増幅器の反転出力端子に帰還する第２のＤ／Ａ変換器と
を備え、第１のＤ／Ａ変換器による帰還により無信号期
間のクランプを行い、第２のＤ／Ａ変換器の出力の帰還
により基準黒レベル部分のクランプを行う事を特徴とす
る。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
て、図面を用いて説明する。
【００２５】（実施の形態１）本発明の実施の形態１に
おけるディジタルクランプ回路は、例えば図１のように
構成される。図１の構成において、１は映像信号入力端
子、２は差動増幅器、３はＡ／Ｄ変換器、４は映像信号
出力端子、５は減算器、６は基準値入力端子、７は平均
回路、８はクリップ回路、９は加算器、１０はＤ型フリ
ップフロップ、１１はＤ／Ａ変換器、１２は平均化制御
端子である。
おけるディジタルクランプ回路は、例えば図１のように
構成される。図１の構成において、１は映像信号入力端
子、２は差動増幅器、３はＡ／Ｄ変換器、４は映像信号
出力端子、５は減算器、６は基準値入力端子、７は平均
回路、８はクリップ回路、９は加算器、１０はＤ型フリ
ップフロップ、１１はＤ／Ａ変換器、１２は平均化制御
端子である。
【００２６】以上のように構成されたディジタルクラン
プ回路の動作について、扱う映像信号および各種パルス
を図３に示し、適宜参照しながら、以下に説明する。
プ回路の動作について、扱う映像信号および各種パルス
を図３に示し、適宜参照しながら、以下に説明する。
【００２７】図１において映像信号入力端子１に供給さ
れる入力アナログ映像信号は、図３（ａ）に示すよう
に、映像信号を含む有効信号部ＨＡＰＤと、映像信号を
含まない水平ブランキング部ＨＢＰＤからなり、その両
者を合わせて、水平走査線期間ＨＴＰＤとする。また、
水平ブランキング部ＨＢＰＤは、基準黒レベル部分の信
号であるＯＢ信号部ＯＢＰＤと、無信号部ＣＬＰＤから
なる。ビデオカメラにおける基準の黒レベルとなるの
は、ＯＢ信号部であるので、このＯＢ信号部ＯＢＰＤを
一定電位にすることが、クランプ回路の目的である。
れる入力アナログ映像信号は、図３（ａ）に示すよう
に、映像信号を含む有効信号部ＨＡＰＤと、映像信号を
含まない水平ブランキング部ＨＢＰＤからなり、その両
者を合わせて、水平走査線期間ＨＴＰＤとする。また、
水平ブランキング部ＨＢＰＤは、基準黒レベル部分の信
号であるＯＢ信号部ＯＢＰＤと、無信号部ＣＬＰＤから
なる。ビデオカメラにおける基準の黒レベルとなるの
は、ＯＢ信号部であるので、このＯＢ信号部ＯＢＰＤを
一定電位にすることが、クランプ回路の目的である。
【００２８】なお、無信号部ＣＬＰＤには、撮像素子か
ら出力された直後では、撮像素子の動作に必要な駆動パ
ルスの飛び込みなど、ノイズが多く存在し、映像は全く
存在しない。そこで、アナログ信号処理の段階で、この
部分を、まず一定レベルにブランキング処理することが
普通である。すなわち、Ａ／Ｄ変換する際には、図３
（ａ）に示すように、すでに無信号となっている。
ら出力された直後では、撮像素子の動作に必要な駆動パ
ルスの飛び込みなど、ノイズが多く存在し、映像は全く
存在しない。そこで、アナログ信号処理の段階で、この
部分を、まず一定レベルにブランキング処理することが
普通である。すなわち、Ａ／Ｄ変換する際には、図３
（ａ）に示すように、すでに無信号となっている。
【００２９】このアナログ映像信号は差動増幅器２の非
反転入力端子（＋）に入力され、所定の信号レベルまで
増幅された後、Ａ／Ｄ変換器３へと供給される。なお、
差動増幅器２の反転入力端子（−）には、後述する直流
レベルが印加され、入力された映像信号から減算される
ものとする。
反転入力端子（＋）に入力され、所定の信号レベルまで
増幅された後、Ａ／Ｄ変換器３へと供給される。なお、
差動増幅器２の反転入力端子（−）には、後述する直流
レベルが印加され、入力された映像信号から減算される
ものとする。
【００３０】Ａ／Ｄ変換器３によりディジタル信号へと
変換された映像信号は、信号出力端子４より図示しない
ディジタル信号処理回路へ供給されると共に、減算器５
において基準値入力端子６へと入力される基準信号レベ
ルを減算される。すなわち、減算器５からは、入力され
た映像信号の基準黒レベル（ＯＢ）と基準黒レベルを本
来固定（クランプ）したい値との誤差が出力される。
変換された映像信号は、信号出力端子４より図示しない
ディジタル信号処理回路へ供給されると共に、減算器５
において基準値入力端子６へと入力される基準信号レベ
ルを減算される。すなわち、減算器５からは、入力され
た映像信号の基準黒レベル（ＯＢ）と基準黒レベルを本
来固定（クランプ）したい値との誤差が出力される。
【００３１】減算器５の出力は後に詳述する平均回路７
へと供給され、平均化制御端子１２に供給される信号が
Ｈ（ハイ）の期間において、平均化処理を行う。平均回
路７の出力は、クリップ回路８へ供給され、所定の上限
値および下限値によりクリップされ、加算器９へと出力
される。
へと供給され、平均化制御端子１２に供給される信号が
Ｈ（ハイ）の期間において、平均化処理を行う。平均回
路７の出力は、クリップ回路８へ供給され、所定の上限
値および下限値によりクリップされ、加算器９へと出力
される。
【００３２】なお、平均化制御端子１２に供給される平
均化制御信号ＡＶＥＮ１を、図３（ｂ）に示す。平均化
制御信号ＡＶＥＮ１は１水平走査線期間あたり１つのパ
ルスからなり、その期間を図示したようにＣ１ＰＤとす
る。Ｃ１ＰＤは、ＯＢ信号部ＯＢＰＤに含まれ、映像信
号のＯＢ部をクランプするための検出期間である。
均化制御信号ＡＶＥＮ１を、図３（ｂ）に示す。平均化
制御信号ＡＶＥＮ１は１水平走査線期間あたり１つのパ
ルスからなり、その期間を図示したようにＣ１ＰＤとす
る。Ｃ１ＰＤは、ＯＢ信号部ＯＢＰＤに含まれ、映像信
号のＯＢ部をクランプするための検出期間である。
【００３３】加算器９の出力は、Ｄ型フリップフロップ
１０の入力へと供給され、Ｄ型フリップフロップ１０の
クロック端子には、１水平走査線期間（１Ｈ）周期のク
ロックＨＣＬＫ１が入力される。このクロックＨＣＬＫ
１は、図３（ｃ）に示すように、立ち上がりは平均化制
御信号ＡＶＥＮ１のＨ（ハイ）の期間Ｃ１ＰＤの直後に
存在する。すなわち、前記の平均化処理を終えた後、そ
のデータがＤ型フリップフロップ１０の出力として更新
され、加算器９の入力およびＤ／Ａ変換器１１に供給さ
れる。
１０の入力へと供給され、Ｄ型フリップフロップ１０の
クロック端子には、１水平走査線期間（１Ｈ）周期のク
ロックＨＣＬＫ１が入力される。このクロックＨＣＬＫ
１は、図３（ｃ）に示すように、立ち上がりは平均化制
御信号ＡＶＥＮ１のＨ（ハイ）の期間Ｃ１ＰＤの直後に
存在する。すなわち、前記の平均化処理を終えた後、そ
のデータがＤ型フリップフロップ１０の出力として更新
され、加算器９の入力およびＤ／Ａ変換器１１に供給さ
れる。
【００３４】すなわち、Ｄ型フリップフロップ１０の出
力に、前記の誤差検出および平均化処理が行われた１水
平走査線期間前のクランプ補正データが存在する。その
補正データと現在の検出および平均化された値を加算器
９により加算する事により、補正されたクランプ補正デ
ータが加算器９の出力データとなり、１水平走査線期間
（１Ｈ）周期のクロックＨＣＬＫ１によりＤ型フリップ
フロップ１０の出力が新たな補正データとして更新され
る。
力に、前記の誤差検出および平均化処理が行われた１水
平走査線期間前のクランプ補正データが存在する。その
補正データと現在の検出および平均化された値を加算器
９により加算する事により、補正されたクランプ補正デ
ータが加算器９の出力データとなり、１水平走査線期間
（１Ｈ）周期のクロックＨＣＬＫ１によりＤ型フリップ
フロップ１０の出力が新たな補正データとして更新され
る。
【００３５】Ｄ型フリップフロップ１０の出力は、Ｄ／
Ａ変換器１１によりアナログ電圧に変換され、差動増幅
器２の反転入力端子（−）に入力される。すなわち、Ｏ
Ｂ期間の信号レベルをディジタル値として、水平走査線
期間毎に監視し、その誤差を検出しクランプ電圧を補正
する事により、ＯＢ部を基準値に固定しようとするもの
である。
Ａ変換器１１によりアナログ電圧に変換され、差動増幅
器２の反転入力端子（−）に入力される。すなわち、Ｏ
Ｂ期間の信号レベルをディジタル値として、水平走査線
期間毎に監視し、その誤差を検出しクランプ電圧を補正
する事により、ＯＢ部を基準値に固定しようとするもの
である。
【００３６】つぎに、平均回路７の構成の例を、図２に
示す。図２の構成において、３６は加算器、３７はＤ型
フリップフロップ、３８は除算器、３９はラッチ回路で
ある。Ｄ型フリップフロップ３７は、クロック端子とク
リア端子を備え、クロック端子に供給されるクロックの
立ち上がりで、入力信号は出力に伝えられるが、クリア
端子にＬ（ロー）レベルが与えられると、出力はＬ（ロ
ー）にクリアされる。また、ラッチ回路３９はラッチ制
御端子を備え、ラッチ制御端子にＨ（ハイ）が入力され
ている場合には入力がそのまま出力となり、ラッチ制御
端子にＬが入力されると、Ｌになる直前の出力を保存す
るものとする。
示す。図２の構成において、３６は加算器、３７はＤ型
フリップフロップ、３８は除算器、３９はラッチ回路で
ある。Ｄ型フリップフロップ３７は、クロック端子とク
リア端子を備え、クロック端子に供給されるクロックの
立ち上がりで、入力信号は出力に伝えられるが、クリア
端子にＬ（ロー）レベルが与えられると、出力はＬ（ロ
ー）にクリアされる。また、ラッチ回路３９はラッチ制
御端子を備え、ラッチ制御端子にＨ（ハイ）が入力され
ている場合には入力がそのまま出力となり、ラッチ制御
端子にＬが入力されると、Ｌになる直前の出力を保存す
るものとする。
【００３７】ここで、Ｄ型フリップフロップ３７のクロ
ック端子には、画素単位のクロックＰＣＬＫが供給さ
れ、またクリア端子には平均化制御信号ＡＶＥＮ１が入
力されるものとする。このとき、平均化制御信号ＡＶＥ
Ｎ１がＨであるＣ１ＰＤの期間には、平均回路７への入
力信号とＤ型フリップフロップ３７の出力が加算器３６
により加算されることにより、パルス幅Ｃ１ＰＤの期間
に相当する画素、例えば８画素分の信号が加算される。
この加算器３６の出力は除算器３８において、加算した
画素数、ここでは８により除算され、すなわち、基準黒
レベルの誤差を８画素分平均した値が出力される。
ック端子には、画素単位のクロックＰＣＬＫが供給さ
れ、またクリア端子には平均化制御信号ＡＶＥＮ１が入
力されるものとする。このとき、平均化制御信号ＡＶＥ
Ｎ１がＨであるＣ１ＰＤの期間には、平均回路７への入
力信号とＤ型フリップフロップ３７の出力が加算器３６
により加算されることにより、パルス幅Ｃ１ＰＤの期間
に相当する画素、例えば８画素分の信号が加算される。
この加算器３６の出力は除算器３８において、加算した
画素数、ここでは８により除算され、すなわち、基準黒
レベルの誤差を８画素分平均した値が出力される。
【００３８】除算器３８の出力は、ラッチ回路３９へと
入力される。ラッチ回路３９のラッチ制御端子にも、平
均化制御信号ＡＶＥＮ１が入力され、そのＬからＨへの
立ち上がりで、ラッチ回路３９はその入力値を出力値と
して保存する。すなわち、平均化期間Ｃ１ＰＤの終了時
の除算器３８の出力、すなわち８画素分平均した値を保
持する。
入力される。ラッチ回路３９のラッチ制御端子にも、平
均化制御信号ＡＶＥＮ１が入力され、そのＬからＨへの
立ち上がりで、ラッチ回路３９はその入力値を出力値と
して保存する。すなわち、平均化期間Ｃ１ＰＤの終了時
の除算器３８の出力、すなわち８画素分平均した値を保
持する。
【００３９】このように複数画素に渡って平均すること
により、入力アナログ映像信号にノイズが多い場合で
も、その影響を少なくすることができる。なお、この例
のように、平均すべき画素数が２のべき乗の場合には、
除算器３８の構成は、ビットシフトで簡単に実現でき
る。
により、入力アナログ映像信号にノイズが多い場合で
も、その影響を少なくすることができる。なお、この例
のように、平均すべき画素数が２のべき乗の場合には、
除算器３８の構成は、ビットシフトで簡単に実現でき
る。
【００４０】なお、クリップ回路８において、誤差レベ
ルの値を制限することにより、過大なクランプレベルの
変動を抑え、視覚上問題となるクランプノイズの発生を
抑えている。このクリップされる上限値および下限値
は、例えば外部端子としてマイコンなどから入力するこ
とにより、電源投入直後にはクリップレベルを大きくし
て、クランプの収束を早めることができる。
ルの値を制限することにより、過大なクランプレベルの
変動を抑え、視覚上問題となるクランプノイズの発生を
抑えている。このクリップされる上限値および下限値
は、例えば外部端子としてマイコンなどから入力するこ
とにより、電源投入直後にはクリップレベルを大きくし
て、クランプの収束を早めることができる。
【００４１】（実施の形態２）本発明の実施の形態２に
おけるディジタルクランプ回路は、例えば図４のように
構成される。図４の構成において、１は映像信号入力端
子、２は差動増幅器、３はＡ／Ｄ変換器、４は映像信号
出力端子、５は減算器、６は基準値入力端子、７は平均
回路、２１は垂直積分回路、９は加算器、１０はＤ型フ
リップフロップ、１１はＤ／Ａ変換器、１２は平均化制
御端子である。
おけるディジタルクランプ回路は、例えば図４のように
構成される。図４の構成において、１は映像信号入力端
子、２は差動増幅器、３はＡ／Ｄ変換器、４は映像信号
出力端子、５は減算器、６は基準値入力端子、７は平均
回路、２１は垂直積分回路、９は加算器、１０はＤ型フ
リップフロップ、１１はＤ／Ａ変換器、１２は平均化制
御端子である。
【００４２】以上のように構成されたディジタルクラン
プ回路の動作について、以下に説明する。ただし、前述
した実施の形態１と同一の構成の部分については、説明
を一部省略する。
プ回路の動作について、以下に説明する。ただし、前述
した実施の形態１と同一の構成の部分については、説明
を一部省略する。
【００４３】図４において、映像信号入力端子１に供給
された入力アナログ映像信号は、所定の信号レベルまで
増幅された後、Ａ／Ｄ変換器３によりディジタル信号へ
と変換される。さらに、減算器５において基準値入力端
子６へと入力される基準信号レベルを減算され、ＯＢ部
のレベルと本来クランプしたい値との誤差が出力され
る。減算器５の出力は、平均回路７へと供給され、基準
レベルとの誤差を例えば８画素分平均した値が出力され
る。
された入力アナログ映像信号は、所定の信号レベルまで
増幅された後、Ａ／Ｄ変換器３によりディジタル信号へ
と変換される。さらに、減算器５において基準値入力端
子６へと入力される基準信号レベルを減算され、ＯＢ部
のレベルと本来クランプしたい値との誤差が出力され
る。減算器５の出力は、平均回路７へと供給され、基準
レベルとの誤差を例えば８画素分平均した値が出力され
る。
【００４４】次に、平均回路７の出力は、垂直積分回路
２１へと入力される。ここで、垂直積分回路２１は、た
とえば図５のように構成され、４１，４２，４３はＤ型
フリップフロップ回路、４４は加算器、４５は除算器で
ある。３つのＤ型フリップフロップ回路４１，４２，４
３には、１水平走査線期間毎のクロックＨＣＬＫが入力
する。そこで、Ｄ型フリップフロップ回路４１の出力に
は、１水平走査線期間前の平均回路７の出力、すなわち
誤差レベルが存在する。同様に、Ｄ型フリップフロップ
４２，４３の出力には、それぞれ２水平走査線期間前、
３水平走査線期間前の誤差レベルが存在する。
２１へと入力される。ここで、垂直積分回路２１は、た
とえば図５のように構成され、４１，４２，４３はＤ型
フリップフロップ回路、４４は加算器、４５は除算器で
ある。３つのＤ型フリップフロップ回路４１，４２，４
３には、１水平走査線期間毎のクロックＨＣＬＫが入力
する。そこで、Ｄ型フリップフロップ回路４１の出力に
は、１水平走査線期間前の平均回路７の出力、すなわち
誤差レベルが存在する。同様に、Ｄ型フリップフロップ
４２，４３の出力には、それぞれ２水平走査線期間前、
３水平走査線期間前の誤差レベルが存在する。
【００４５】加算器４４には、現在の平均回路７の出
力、すなわち誤差レベルと、上記の１，２，３水平走査
線期間前の誤差レベルが入力され、その出力が除算器４
５により加算した信号数、ここでは４で除算される。そ
の結果、４水平走査線期間の誤差レベルを平均したレベ
ルが、除算器４５の出力となる。
力、すなわち誤差レベルと、上記の１，２，３水平走査
線期間前の誤差レベルが入力され、その出力が除算器４
５により加算した信号数、ここでは４で除算される。そ
の結果、４水平走査線期間の誤差レベルを平均したレベ
ルが、除算器４５の出力となる。
【００４６】このように、複数の水平走査線期間で平均
化した誤差レベルを加算器９へ入力し、現在の帰還直流
レベルであるＤ型フリップフロップ１０の出力と加算
し、次の帰還直流レベルとする。そして、次の水平走査
線期間のクロックＨＣＬＫにより、新たな帰還直流レベ
ルとしてＤ／Ａ変換器１１によりアナログ信号レベルと
なり、差動増幅器２の反転端子へと入力される。
化した誤差レベルを加算器９へ入力し、現在の帰還直流
レベルであるＤ型フリップフロップ１０の出力と加算
し、次の帰還直流レベルとする。そして、次の水平走査
線期間のクロックＨＣＬＫにより、新たな帰還直流レベ
ルとしてＤ／Ａ変換器１１によりアナログ信号レベルと
なり、差動増幅器２の反転端子へと入力される。
【００４７】このように、垂直積分回路２１により誤差
レベルを平均化することにより、ノイズ等が多い場合で
も、各走査線毎に直流帰還レベルの大きな変動を抑え、
横縞状となって現れるクランプノイズを抑える事ができ
る。しかも、電源投入時などのように誤差レベルが大き
く、帰還直流レベルを大きく変える必要がある場合で
も、そのレベルを制限する事はない。
レベルを平均化することにより、ノイズ等が多い場合で
も、各走査線毎に直流帰還レベルの大きな変動を抑え、
横縞状となって現れるクランプノイズを抑える事ができ
る。しかも、電源投入時などのように誤差レベルが大き
く、帰還直流レベルを大きく変える必要がある場合で
も、そのレベルを制限する事はない。
【００４８】なお、本実施の形態では、垂直積分回路２
１をＦＩＲフィルタ構成としたが、ＩＩＲフィルタの構
成でも構わない。
１をＦＩＲフィルタ構成としたが、ＩＩＲフィルタの構
成でも構わない。
【００４９】（実施の形態３）本発明の実施の形態３に
おけるディジタルクランプ回路は、例えば図６のように
構成される。図６の構成において、１は映像信号入力端
子、２は差動増幅器、３はＡ／Ｄ変換器、４は映像信号
出力端子、５は減算器、６は基準値入力端子、７は平均
回路、２３は乗算器、９は加算器、２４は１フィールド
遅延回路、１１はＤ／Ａ変換器、１２は平均化制御端子
である。なお、乗算器２３、加算器９、１フィールド遅
延回路２４により、時間軸積分回路２２を構成してい
る。
おけるディジタルクランプ回路は、例えば図６のように
構成される。図６の構成において、１は映像信号入力端
子、２は差動増幅器、３はＡ／Ｄ変換器、４は映像信号
出力端子、５は減算器、６は基準値入力端子、７は平均
回路、２３は乗算器、９は加算器、２４は１フィールド
遅延回路、１１はＤ／Ａ変換器、１２は平均化制御端子
である。なお、乗算器２３、加算器９、１フィールド遅
延回路２４により、時間軸積分回路２２を構成してい
る。
【００５０】以上のように構成されたディジタルクラン
プ回路の動作について、以下に説明する。ただし、前述
した実施の形態１と同一の構成の部分については、説明
を一部省略する。
プ回路の動作について、以下に説明する。ただし、前述
した実施の形態１と同一の構成の部分については、説明
を一部省略する。
【００５１】図６において、１に供給された入力アナロ
グ映像信号は、所定の信号レベルまで増幅された後、Ａ
／Ｄ変換器３によりディジタル信号へと変換される。さ
らに、減算器５において基準値入力端子６へと入力され
る基準信号レベルを減算され、ＯＢ部のレベルと本来ク
ランプしたい値との誤差が出力される。減算器５の出力
は、平均回路７へと供給され、基準レベルとの誤差を例
えば８画素分平均した値が出力される。
グ映像信号は、所定の信号レベルまで増幅された後、Ａ
／Ｄ変換器３によりディジタル信号へと変換される。さ
らに、減算器５において基準値入力端子６へと入力され
る基準信号レベルを減算され、ＯＢ部のレベルと本来ク
ランプしたい値との誤差が出力される。減算器５の出力
は、平均回路７へと供給され、基準レベルとの誤差を例
えば８画素分平均した値が出力される。
【００５２】次に、平均回路７の出力は、乗算器２３に
よりゲインｋを乗算された後、加算器９を経て１フィー
ルド遅延回路２４へ入力される。ここで１フィールド遅
延回路２４は、たとえば１フィールドの水平走査線数に
相当する数のＤ型フリップフロップを縦列接続したシフ
トレジスタの構成となっており、各Ｄ型フリップフロッ
プには、水平走査線期間毎のクロックＨＣＬＫが供給さ
れる。すなわち、１フィールド遅延回路２４に入力され
たデータは、１水平走査線期間毎に内部の次のＤ型フリ
ップフロップへと送られ、ちょうど１フィールド後に、
１フィールド遅延回路の出力として現れる。この１フィ
ールド遅延回路２４の出力が、加算器９のもう一方の入
力へと供給され、平均回路７の出力と加算された後、新
たに１フィールド遅延回路２４へと入力される。
よりゲインｋを乗算された後、加算器９を経て１フィー
ルド遅延回路２４へ入力される。ここで１フィールド遅
延回路２４は、たとえば１フィールドの水平走査線数に
相当する数のＤ型フリップフロップを縦列接続したシフ
トレジスタの構成となっており、各Ｄ型フリップフロッ
プには、水平走査線期間毎のクロックＨＣＬＫが供給さ
れる。すなわち、１フィールド遅延回路２４に入力され
たデータは、１水平走査線期間毎に内部の次のＤ型フリ
ップフロップへと送られ、ちょうど１フィールド後に、
１フィールド遅延回路の出力として現れる。この１フィ
ールド遅延回路２４の出力が、加算器９のもう一方の入
力へと供給され、平均回路７の出力と加算された後、新
たに１フィールド遅延回路２４へと入力される。
【００５３】１フィールド遅延回路２４の出力は、Ｄ／
Ａ変換器１１へと供給され、アナログ電圧に変換された
後、差動増幅器２の反転入力端子（−）に入力される。
その結果、入力されたアナログ映像信号の黒レベルが基
準値となるように、負帰還がかかるものである。
Ａ変換器１１へと供給され、アナログ電圧に変換された
後、差動増幅器２の反転入力端子（−）に入力される。
その結果、入力されたアナログ映像信号の黒レベルが基
準値となるように、負帰還がかかるものである。
【００５４】以上のように、差動増幅器２への帰還制御
信号を生成するにあたり、前後の走査線の帰還制御信号
と積分処理など行っていないので、画面上端において応
答性の高いクランプ動作を行うことが可能となる。ま
た、１フィールド前の帰還制御信号を基準にして帰還制
御信号を生成、すなわち時間軸上で、フィルタをかけて
いるので、基準黒レベル部分に重畳したノイズ成分によ
り、フィールド毎にクランプレベルが変わるといった、
フリッカ妨害を避けることができる。
信号を生成するにあたり、前後の走査線の帰還制御信号
と積分処理など行っていないので、画面上端において応
答性の高いクランプ動作を行うことが可能となる。ま
た、１フィールド前の帰還制御信号を基準にして帰還制
御信号を生成、すなわち時間軸上で、フィルタをかけて
いるので、基準黒レベル部分に重畳したノイズ成分によ
り、フィールド毎にクランプレベルが変わるといった、
フリッカ妨害を避けることができる。
【００５５】なお、時間軸で黒レベルが変動するのは、
主に温度変動によるものであり、それは急激に変わるも
のではないので、時間軸積分回路の時定数はある程度遅
くても構わない。
主に温度変動によるものであり、それは急激に変わるも
のではないので、時間軸積分回路の時定数はある程度遅
くても構わない。
【００５６】なお、上述の実施の形態１から３において
は、ビデオカメラにおける適用を主眼に記述したが、Ｖ
ＴＲやディスプレイ等の他のビデオ機器に適用しても構
わない。
は、ビデオカメラにおける適用を主眼に記述したが、Ｖ
ＴＲやディスプレイ等の他のビデオ機器に適用しても構
わない。
【００５７】（実施の形態４）本発明の実施の形態４に
おけるディジタルクランプ回路は、例えば図７のように
構成される。図７の構成において、１は映像信号入力端
子、２および３２は差動増幅器、３０は可変ゲインアン
プ、３３はゲイン制御端子、３はＡ／Ｄ変換器、４は映
像信号出力端子、５は減算器、６は基準値入力端子、７
は平均回路、１２は平均化制御端子である。また、２１
は垂直積分回路、９は加算器、１０はＤ型フリップフロ
ップ、１１はＤ／Ａ変換器であり、２３は乗算器、２９
は加算器、２４は１フィールド遅延回路、３１はＤ／Ａ
変換器である。なお、乗算器２３、加算器９、１フィー
ルド遅延回路２４により、時間軸積分回路２２を構成し
ている。
おけるディジタルクランプ回路は、例えば図７のように
構成される。図７の構成において、１は映像信号入力端
子、２および３２は差動増幅器、３０は可変ゲインアン
プ、３３はゲイン制御端子、３はＡ／Ｄ変換器、４は映
像信号出力端子、５は減算器、６は基準値入力端子、７
は平均回路、１２は平均化制御端子である。また、２１
は垂直積分回路、９は加算器、１０はＤ型フリップフロ
ップ、１１はＤ／Ａ変換器であり、２３は乗算器、２９
は加算器、２４は１フィールド遅延回路、３１はＤ／Ａ
変換器である。なお、乗算器２３、加算器９、１フィー
ルド遅延回路２４により、時間軸積分回路２２を構成し
ている。
【００５８】以上のように構成されたディジタルクラン
プ回路の動作について、扱う映像信号および各種パルス
を図８に示し、適宜参照しながら、以下に説明する。た
だし、前述した実施の形態２および実施の形態３と同一
の構成の部分については、説明を一部省略する。
プ回路の動作について、扱う映像信号および各種パルス
を図８に示し、適宜参照しながら、以下に説明する。た
だし、前述した実施の形態２および実施の形態３と同一
の構成の部分については、説明を一部省略する。
【００５９】図７における入力端子１には、図８（ａ）
に示すようなアナログ映像信号が供給され、差動増幅器
３２を経て、可変ゲインアンプ３０へ入力される。この
可変ゲインアンプ３０は、ゲイン制御端子３３に入力さ
れる信号によってゲインを可変できるもので、ビデオカ
メラの信号処理回路には通常必要なものである。
に示すようなアナログ映像信号が供給され、差動増幅器
３２を経て、可変ゲインアンプ３０へ入力される。この
可変ゲインアンプ３０は、ゲイン制御端子３３に入力さ
れる信号によってゲインを可変できるもので、ビデオカ
メラの信号処理回路には通常必要なものである。
【００６０】例えばＲ・Ｇ・Ｂと３つの撮像素子を有す
るビデオカメラでは、色バランスをとるために、それぞ
れの撮像素子からの映像信号に対するゲインを調整する
必要がある。また、多様な照明状態に対応するために、
＋６ｄＢや−３ｄＢといった、ゲインアップ、ゲインダ
ウンのスイッチを有するものも多い。可変ゲインアンプ
３０は、こういったゲインを制御するアンプ回路を代表
するものとする。
るビデオカメラでは、色バランスをとるために、それぞ
れの撮像素子からの映像信号に対するゲインを調整する
必要がある。また、多様な照明状態に対応するために、
＋６ｄＢや−３ｄＢといった、ゲインアップ、ゲインダ
ウンのスイッチを有するものも多い。可変ゲインアンプ
３０は、こういったゲインを制御するアンプ回路を代表
するものとする。
【００６１】可変ゲインアンプ３０の出力は、差動増幅
器２の非反転入力端子（＋）に入力され、所定の信号レ
ベルまで増幅された後、Ａ／Ｄ変換器３によりディジタ
ル信号へと変換される。このディジタル映像信号は、デ
ィジタル映像信号出力端子４によりディジタルプロセス
回路などに出力されるとともに、減算器５において基準
値入力端子６へと入力される基準信号レベルを減算さ
れ、映像信号のレベルと本来クランプしたい値との誤差
が出力される。
器２の非反転入力端子（＋）に入力され、所定の信号レ
ベルまで増幅された後、Ａ／Ｄ変換器３によりディジタ
ル信号へと変換される。このディジタル映像信号は、デ
ィジタル映像信号出力端子４によりディジタルプロセス
回路などに出力されるとともに、減算器５において基準
値入力端子６へと入力される基準信号レベルを減算さ
れ、映像信号のレベルと本来クランプしたい値との誤差
が出力される。
【００６２】減算器５の出力は、平均回路７へと供給さ
れ、基準レベルとの誤差を例えば８画素分平均した値が
出力される。ここで、平均化制御端子１２に供給される
平均化制御信号ＡＶＥＮ２を図８（ｂ）に示す。平均化
制御信号ＡＶＥＮ２は１水平走査線期間あたり２つのパ
ルスからなり、それぞれの期間を図示したようにＣ１Ｐ
Ｄ、Ｃ２ＰＤとする。Ｃ１ＰＤは、ＯＢ期間ＯＢＰＤに
含まれ、映像信号のＯＢ部をクランプするための検出期
間である。また、Ｃ２ＰＤは無信号期間ＣＬＰＤに含ま
れ、映像信号のペデスタルレベルをＡ／Ｄ変換器３に適
したレベルにクランプするための検出期間である。
れ、基準レベルとの誤差を例えば８画素分平均した値が
出力される。ここで、平均化制御端子１２に供給される
平均化制御信号ＡＶＥＮ２を図８（ｂ）に示す。平均化
制御信号ＡＶＥＮ２は１水平走査線期間あたり２つのパ
ルスからなり、それぞれの期間を図示したようにＣ１Ｐ
Ｄ、Ｃ２ＰＤとする。Ｃ１ＰＤは、ＯＢ期間ＯＢＰＤに
含まれ、映像信号のＯＢ部をクランプするための検出期
間である。また、Ｃ２ＰＤは無信号期間ＣＬＰＤに含ま
れ、映像信号のペデスタルレベルをＡ／Ｄ変換器３に適
したレベルにクランプするための検出期間である。
【００６３】平均回路７は、実施の形態１で説明したよ
うに、平均化制御信号ＡＶＥＮ２が「Ｈ」の時に平均化
演算を実施し、「Ｌ」の時には値を保持するものとす
る。このとき、平均回路７は、図８（ｂ）に示したＣ１
ＰＤ、Ｃ２ＰＤのそれぞれの期間において、基準値と入
力映像信号との差を演算する。
うに、平均化制御信号ＡＶＥＮ２が「Ｈ」の時に平均化
演算を実施し、「Ｌ」の時には値を保持するものとす
る。このとき、平均回路７は、図８（ｂ）に示したＣ１
ＰＤ、Ｃ２ＰＤのそれぞれの期間において、基準値と入
力映像信号との差を演算する。
【００６４】平均回路７の出力は、垂直積分回路２１お
よび乗算器２３に供給される。垂直積分回路２１からＤ
／Ａ変換器１１までの動作については、実施の形態２と
同様であるが、垂直積分回路２１およびＤ型フリップフ
ロップ１０へ入力されるクロックは、図８（ｄ）に示す
ＨＣＬＫ２である。そこで、垂直積分回路２１およびＤ
型フリップフロップ１０は、Ｃ２ＰＤ期間における信号
レベルを基準値と比較して演算し、Ｄ／Ａ変換器１１よ
り出力する。すなわち、差動増幅器２には、無信号期間
ＣＬＰＤのレベルが基準値となるように、フィードバッ
クが行われる。
よび乗算器２３に供給される。垂直積分回路２１からＤ
／Ａ変換器１１までの動作については、実施の形態２と
同様であるが、垂直積分回路２１およびＤ型フリップフ
ロップ１０へ入力されるクロックは、図８（ｄ）に示す
ＨＣＬＫ２である。そこで、垂直積分回路２１およびＤ
型フリップフロップ１０は、Ｃ２ＰＤ期間における信号
レベルを基準値と比較して演算し、Ｄ／Ａ変換器１１よ
り出力する。すなわち、差動増幅器２には、無信号期間
ＣＬＰＤのレベルが基準値となるように、フィードバッ
クが行われる。
【００６５】つぎに、乗算器２３からＤ／Ａ変換器３４
までの動作については、実施の形態３と同様であり、１
フィールド遅延回路２４へ入力されるクロックは、図８
（ｃ）に示すＨＣＬＫ１である。そこで、１フィールド
遅延回路２４は、Ｃ１ＰＤ期間における信号レベルを基
準値と比較して演算し、Ｄ／Ａ変換器３１より出力す
る。すなわち、差動増幅器３２には、ＯＢ期間ＯＢＰＤ
のレベルが基準値となるように、フィードバックが行わ
れる。
までの動作については、実施の形態３と同様であり、１
フィールド遅延回路２４へ入力されるクロックは、図８
（ｃ）に示すＨＣＬＫ１である。そこで、１フィールド
遅延回路２４は、Ｃ１ＰＤ期間における信号レベルを基
準値と比較して演算し、Ｄ／Ａ変換器３１より出力す
る。すなわち、差動増幅器３２には、ＯＢ期間ＯＢＰＤ
のレベルが基準値となるように、フィードバックが行わ
れる。
【００６６】このように、ＯＢＰＤのレベルをクランプ
するためのフィードバックは、可変ゲインアンプ３０よ
り前に位置する差動増幅器３２に行っているので、ゲイ
ンを変化させた場合でも、フィードバック信号レベルを
変える必要がないので、時定数の大きい時間軸積分回路
でも問題がない。また、映像信号の黒レベルは、差動増
幅器２へのフィードバックを変える事で変化させること
ができるので、黒レベルの調整において、応答が悪くな
る弊害はない。
するためのフィードバックは、可変ゲインアンプ３０よ
り前に位置する差動増幅器３２に行っているので、ゲイ
ンを変化させた場合でも、フィードバック信号レベルを
変える必要がないので、時定数の大きい時間軸積分回路
でも問題がない。また、映像信号の黒レベルは、差動増
幅器２へのフィードバックを変える事で変化させること
ができるので、黒レベルの調整において、応答が悪くな
る弊害はない。
【００６７】
【発明の効果】以上のように本発明におけるディジタル
クランプ回路によれば、クランプ動作の時定数を決定す
るための外部アナログ回路が不要となり、また、その時
定数を状況に応じて制御可能にできるという顕著な効果
が得られる。また、クランプノイズの抑圧と高い応答性
を両立した好適なクランプ回路を提供することができ
る。
クランプ回路によれば、クランプ動作の時定数を決定す
るための外部アナログ回路が不要となり、また、その時
定数を状況に応じて制御可能にできるという顕著な効果
が得られる。また、クランプノイズの抑圧と高い応答性
を両立した好適なクランプ回路を提供することができ
る。
【００６８】さらに、ビデオカメラ特有の課題である画
面上端におけるクランプ動作の応答性を高めることが可
能となる。また、ビデオカメラにおいて回路ゲインを可
変したときにも、基準黒レベル部を安定にクランプし、
しかも黒レベルのスムーズな調整を可能とすることがで
きる。
面上端におけるクランプ動作の応答性を高めることが可
能となる。また、ビデオカメラにおいて回路ゲインを可
変したときにも、基準黒レベル部を安定にクランプし、
しかも黒レベルのスムーズな調整を可能とすることがで
きる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるディジタルクラン
プ回路の構成を示すブロック図
プ回路の構成を示すブロック図
【図２】同ディジタルクランプ回路における平均回路の
構成を示すブロック図
構成を示すブロック図
【図３】同ディジタルクランプ回路の動作を説明するた
めの信号波形図
めの信号波形図
【図４】本発明の実施の形態２によるディジタルクラン
プ回路の構成を示すブロック図
プ回路の構成を示すブロック図
【図５】同ディジタルクランプ回路における垂直積分回
路の構成を示すブロック図
路の構成を示すブロック図
【図６】本発明の実施の形態３によるディジタルクラン
プ回路の構成を示すブロック図
プ回路の構成を示すブロック図
【図７】本発明の実施の形態４によるディジタルクラン
プ回路の構成を示すブロック図
プ回路の構成を示すブロック図
【図８】同ディジタルクランプ回路の動作を説明するた
めの信号波形図
めの信号波形図
【図９】従来例におけるディジタルクランプ回路の構成
を示すブロック図
を示すブロック図
１ 映像信号入力端子 ２ 差動増幅器 ３ Ａ／Ｄ変換器 ４ 映像信号出力端子 ５ 減算器 ６ 基準値入力端子 ９、２９ 加算器 １０ Ｄ型フリップフロップ １１、３１ Ｄ／Ａ変換器 １２ 平均化制御端子 ２１ 垂直積分回路 ２２ 時間軸積分回路 ３２ 差動増幅器 ３３ ゲイン制御端子、 ３６、４４ 加算器 ３７ Ｄ型フリップフロップ ４１、４２、４３ Ｄ型フリップフロップ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 知明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5C021 PA02 PA03 PA12 PA17 PA28 PA32 PA42 PA66 PA67 PA76 PA83 PA85 PA86 RC03 SA22 SA23 XA49 XA58 5C024 AA01 CA07 CA10 FA01 GA11 HA01 HA02 HA03 HA10 HA12 HA14 HA16 HA19 HA20
Claims (14)
- 【請求項１】 アナログ映像信号を入力とする差動増幅
回路と、 前記差動増幅回路の出力信号をディジタル信号に変換す
るＡ／Ｄ変換回路と、 前記Ａ／Ｄ変換器の出力信号から基準レベルを示すディ
ジタル値を減算する減算回路と、 加算回路と遅延回路とＤ／Ａ変換回路とを有する帰還電
圧生成部とを備え、 前記加算回路は、前記減算回路の出力信号と前記遅延回
路の出力信号とを加算し、 前記遅延回路は、前記加算回路の出力信号を遅延し、 前記Ｄ／Ａ変換回路は、前記遅延回路の出力信号をアナ
ログ信号に変換し、 前記帰還電圧生成部の出力信号として前記アナログ信号
を前記差動増幅回路に供給することを特徴とするディジ
タルクランプ回路。 - 【請求項２】 減算回路の出力信号を入力とする誤差信
号処理部を備え、 前記誤差信号処理部は平均回路からなり、前記誤差信号
処理部の出力信号を帰還電圧生成部の入力とすることを
特徴とす る請求項１記載のディジタルクランプ回路。 - 【請求項３】 減算回路の出力信号を入力とする誤差信
号処理部を備え、前記誤差信号処理部はクリップ回路か
らなり、 前記誤差信号処理部の出力信号を帰還電圧生成部の入力
とすることを特徴とする請求項１記載のディジタルクラ
ンプ回路。 - 【請求項４】 減算回路の出力信号を入力とする誤差信
号処理部を備え、 前記誤差信号処理部は平均回路とクリップ回路からな
り、 前記平均回路は前記減算回路の出力信号を入力とし、 前記クリップ回路は前記平均回路の出力信号を入力とす
ることを特徴とする請求項１記載のディジタルクランプ
回路。 - 【請求項５】 減算回路の出力信号を入力とする誤差信
号処理部を備え、 前記誤差信号処理部はディジタルフィルタ回路を備え、
前記ディジタルフィルタ回路のクロックは１水平走査線
時間周期であることを特徴とする請求項１ないし４のい
ずれかに記載のディジタルクランプ回路。 - 【請求項６】 ディジタルフィルタ回路は１つ以上のフ
リップフロップと、前記フリップフロップの各出力を入
力とする加算器と、 前記加算器の出力を除算する除算器からなることを特徴
とする請求項５記載のディジタルクランプ回路。 - 【請求項７】 帰還電圧生成部の遅延回路の遅延時間が
１フィールド期間であることを特徴とする請求項１ない
し６のいずれかに記載のディジタルクランプ回路。 - 【請求項８】 減算回路の出力信号を入力とする誤差信
号処理部を備え、 前記誤差信号処理部は乗算回路を備え、係数を乗じたデ
ィジタル値を帰還電圧生成部の入力とすることを特徴と
する請求項７記載のディジタルクランプ回路。 - 【請求項９】 アナログ映像信号を入力とする第１の差
動増幅回路と、 前記第１の差動回路の出力信号を増幅する可変ゲイン増
幅回路と、 前記可変ゲイン増幅回路の出力信号を入力とする第２の
差動増幅回路と、 前記第２の差動増幅回路の出力信号をディジタル信号に
変換するＡ／Ｄ変換回路と、 前記Ａ／Ｄ変換器の出力信号から基準レベルを示すディ
ジタル値を減算する減算回路と、 平均回路を有し、２つの出力信号を出力する誤差信号処
理部と、 前記誤差信号処理部の各出力信号を入力する第１および
第２の帰還電圧生成部とを備え、 第１の帰還電圧生成部は第１の加算回路と第１の遅延回
路と第１のＤ／Ａ変換回路を備え、 前記第１の加算回路は前記誤差信号処理部の第１の出力
信号と前記第１の遅延回路の出力信号を入力とし、 前記第１の遅延回路は前記第１の加算回路の出力信号を
入力とし、 前記第１のＤ／Ａ変換回路は前記第１の遅延回路の出力
信号を入力とし第１のアナログ信号に変換し、 第２の帰還電圧生成部は第２の加算回路と第２の遅延回
路と第２のＤ／Ａ変換回路を備え、 前記第２の加算回路は前記誤差信号処理部の第２の出力
信号と前記第２の遅延回路の出力信号を入力とし、 前記第２の遅延回路は前記第２の加算回路の出力信号を
入力とし、 前記第２のＤ／Ａ変換回路は前記第２の遅延回路の出力
信号を入力とし第２のアナログ信号に変換し、 前記第１の帰還電圧生成部の出力信号を前記第１の差動
増幅回路に供給し、 前記第２の帰還電圧生成部の出力信号を前記第２の差動
増幅回路に供給することを特徴とするディジタルクラン
プ回路。 - 【請求項１０】 誤差信号処理部はクリップ回路を備
え、 前記クリップ回路は平均回路の出力信号を入力とするこ
とを特徴とする請求項９記載のディジタルクランプ回
路。 - 【請求項１１】 誤差信号処理部はディジタルフィルタ
回路を備え、 前記ディジタルフィルタ回路の出力を第２の帰還電圧生
成部へ入力し、 前記ディジタルフィルタ回路のクロックは１水平走査線
時間周期であることを特徴とする請求項９または１０に
記載のディジタルクランプ回路。 - 【請求項１２】 ディジタルフィルタ回路は１つ以上の
フリップフロップと、 前記フリップフロップの各出力を入力とする加算器と、 前記加算器の出力を除算する除算器とからなることを特
徴とする請求項１１記載のディジタルクランプ回路。 - 【請求項１３】 第１の遅延回路の遅延時間が１フィー
ルド期間であることを特徴とする請求項９ないし１２の
いずれかに記載のディジタルクランプ回路。 - 【請求項１４】 誤差信号処理部は乗算回路を備え、 係数を乗じたディジタル値を第１の帰還電圧生成部の入
力とすることを特徴とする請求項１３記載のディジタル
クランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11027584A JP2000224440A (ja) | 1999-02-04 | 1999-02-04 | ディジタルクランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11027584A JP2000224440A (ja) | 1999-02-04 | 1999-02-04 | ディジタルクランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000224440A true JP2000224440A (ja) | 2000-08-11 |
Family
ID=12225019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11027584A Pending JP2000224440A (ja) | 1999-02-04 | 1999-02-04 | ディジタルクランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000224440A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002281345A (ja) * | 2001-03-16 | 2002-09-27 | Matsushita Electric Ind Co Ltd | 映像信号処理回路およびカメラシステム |
| EP1594307A2 (en) * | 2004-05-07 | 2005-11-09 | Nikon Corporation | Clamp level adjusting apparatus, electronic camera, image processing apparatus, and image processing program |
| JP2006157263A (ja) * | 2004-11-26 | 2006-06-15 | Toshiba Corp | 固体撮像装置 |
| JP2008128892A (ja) * | 2006-11-22 | 2008-06-05 | Mitsubishi Electric Corp | 赤外線撮像装置 |
| EP1968307A2 (en) | 2007-03-01 | 2008-09-10 | Canon Kabushiki Kaisha | Image sensing apparatus and image sensing system |
| JP2008211571A (ja) * | 2007-02-27 | 2008-09-11 | Seiko Epson Corp | アナログフロントエンド回路及び電子機器 |
| JP2010239649A (ja) * | 2010-06-07 | 2010-10-21 | Seiko Epson Corp | アナログフロントエンド回路及び電子機器 |
| WO2012169121A1 (ja) * | 2011-06-10 | 2012-12-13 | パナソニック株式会社 | 固体撮像装置 |
| US8426816B2 (en) | 2009-12-28 | 2013-04-23 | Fujitsu Limited | Imaging device, A/D converter device and reading circuit |
| WO2020087604A1 (zh) * | 2018-10-30 | 2020-05-07 | 惠科股份有限公司 | 信号调整方法及电路、显示装置 |
-
1999
- 1999-02-04 JP JP11027584A patent/JP2000224440A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7868935B2 (en) | 2004-11-26 | 2011-01-11 | Kabushiki Kaisha Toshiba | Solid-state imaging apparatus |
| JP2008128892A (ja) * | 2006-11-22 | 2008-06-05 | Mitsubishi Electric Corp | 赤外線撮像装置 |
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| JP2008219293A (ja) * | 2007-03-01 | 2008-09-18 | Canon Inc | 撮像装置及び撮像システム |
| EP1968307A2 (en) | 2007-03-01 | 2008-09-10 | Canon Kabushiki Kaisha | Image sensing apparatus and image sensing system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040625 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041109 |