JP2000222899A

JP2000222899A - 半導体メモリ試験装置

Info

Publication number: JP2000222899A
Application number: JP11025671A
Authority: JP
Inventors: Hiroyuki Hamada; 弘幸浜田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-02-03
Filing date: 1999-02-03
Publication date: 2000-08-11
Anticipated expiration: 2019-02-03
Also published as: JP3356098B2

Abstract

(57)【要約】【課題】複数の試験結果の情報を記憶及び表示可能な
低コストの半導体メモリ試験装置を提供する。【解決手段】高速フェイルメモリシステム４には試験
＃１の実行結果が書込まれ、その実行結果を試験＃１の
実行が終了した段階で低速フェイルメモリシステム５に
転送する。その後に、高速フェイルメモリシステム４は
初期化され、試験＃２の実行結果が書込まれ、その実行
結果を試験＃２の実行が終了した段階で低速フェイルメ
モリシステム６に転送する。これら低速フェイルモメリ
システム５，６に書込まれた試験＃１，＃２の実行結果
を表示装置に表示して解析するようにしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ試験装
置に関し、特に不良アドレスを格納するフェイルメモリ
システムを有する試験装置に関する。

【０００２】

【従来の技術】従来、この種の試験装置においては、例
えば半導体メモリを検査してファンクションが不良のア
ドレスに対応するフェイルメモリのアドレスに“１”を
書込み、不良でないアドレスのフェイルメモリには
“０”が書込まれている。

【０００３】このフェイルメモリが“０”かあるいは
“１”かによって表示装置の対応するアドレスの場所に
白か黒かの二値の表示が行われる。これらのフェイルメ
モリは被試験メモリよりも高速に動作することが要求さ
れるため、高価な高速メモリを必要としている。

【０００４】一方、特開平１０−６４２９７号公報に
は、比較的低速のメモリを使用したメモリバンクを構成
する方法として、インタリーブ構造やパイプラインレジ
スタを挿入する方法が述べられている。

【０００５】

【発明が解決しようとする課題】上述した従来の試験装
置では、上記の公報記載の技術の場合、上述したような
構造のフェイルメモリシステムを用いたとしても、メモ
リバンクの容量が被試験メモリの容量よりも大幅に増大
してしまうことやパイプラインレジスタによるコスト増
大が避けられない。

【０００６】このような従来のフェイルメモリシステム
を用いて複数の試験を実行した結果をフェイルメモリに
書込む場合、一回の試験毎にフェイルメモリをクリアす
るかあるいは高価な大容量フェイルメモリシステムを必
要としている。

【０００７】また、この従来のフェイルメモリシステム
を用いて半導体メモリの不良を解析する場合、一回の試
験について作業者がフェイルメモリシステムの表示結果
を見て判断するため、複数の試験の情報が得られないこ
とや、判断に時間がかかるという問題がある。

【０００８】したがって、従来の試験装置では、フェイ
ルメモリシステムのコストが高価となり、半導体メモリ
の不良を分類することが困難となり、複数の試験結果の
情報を記憶や表示することが困難となる。

【０００９】そこで、本発明の目的は上記の問題点を解
消し、複数の試験結果の情報を記憶及び表示することが
できる低コストの半導体メモリ試験装置を提供すること
にある。

【００１０】本発明の他の目的は、不良ビットの分布の
特徴を短時間で検査することができる半導体メモリ試験
装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明による半導体メモ
リ試験装置は、不良アドレスを格納するフェイルメモリ
システムを含む半導体メモリ試験装置であって、前記不
良アドレスを高速に格納する高速フェイルメモリシステ
ムと、前記不良アドレスを低速に格納する低速フェイル
メモリシステムとを備え、前記半導体メモリの各アドレ
スに不良があるか否かを検査する第１及び第２の試験の
実行時に前記第１の試験の実行中の不良情報を前記高速
フェイルメモリシステムに格納し、前記第１の試験の実
行が終了した後に当該第１の試験の不良情報を前記高速
フェイルメモリシステムから前記低速フェイルメモリシ
ステムに転送し、転送終了後に前記高速フェイルメモリ
システムを初期化して前記第２の試験の実行中の不良情
報を前記高速フェイルメモリシステムに格納するように
している。

【００１２】本発明による他の半導体メモリ試験装置
は、上記の構成において、前記低速フェイルメモリシス
テムは、同一試験での不良情報をそれぞれ格納する２つ
のフェイルメモリシステムを具備し、前記２つのフェイ
ルメモリシステムのうちの一方に格納された不良情報を
シフトするシフト手段と、前記のシフト手段でシフトさ
れた不良情報と前記２つのフェイルメモリシステムの他
方に格納された不良情報との論理積をとって前記不良情
報の分布の特徴を検査する論理積手段とを具備してい
る。

【００１３】すなわち、本発明の半導体メモリ試験装置
は、不良アドレスを格納するフェイルメモリシステムを
持つ半導体メモリ試験装置において、高速のフェイルメ
モリシステムと、低速のフェイルメモリシステムとを配
置し、試験＃１を実行して実行中の不良情報を高速のフ
ェイルメモリシステムに格納し、試験＃１の実行が終了
した後に高速のフェイルメモリシステムから低速のフェ
イルメモリシステムに試験＃１の不良情報を転送する。
その後に、高速のフェイルメモリシステムを初期化して
試験＃２を実行し、試験＃２の実行中の不良情報を高速
のフェイルメモリシステムに格納している。

【００１４】また、本発明の半導体メモリ試験装置は、
上記の複数の試験結果の不良アドレスをそれぞれ対応す
るフェイルメモリシステムに別々に格納し、複数のフェ
イルメモリシステム間の論理演算を行う機能を合せ持っ
ている。

【００１５】この複数のフェイルメモリシステム間の論
理演算においては、複数のフェイルメモリシステムのう
ちの特定のフェイルメモリシステムで不良アドレスを一
定値だけシフトさせ、他のフェイルメモリシステムとの
間で論理演算を行わせる方法もある。

【００１６】また、本発明の半導体メモリ試験装置は、
同一の試験での不良アドレスを２つのフェイルメモリシ
ステムに格納し、一方のフェイルメモリシステムで不良
アドレスを一定値だけシフトさせ、これら２つのフェイ
ルメモリシステム間の論理積をとることで、不良アドレ
スの分布の特徴が検査可能となる。

【００１７】さらに、本発明の半導体メモリ試験装置
は、各アドレスにおける複数のフェイルメモリシステム
の情報を、表示装置の同一の場所に階調表示または色分
け表示している。

【００１８】さらにまた、本発明の半導体メモリ試験装
置は、複数のフェイルメモリシステム上の同一アドレス
にある不良を合計して、表示装置の対応するアドレス上
に、合計の値に対応する階調または色分けで表示してい
る。

【００１９】上記の表示においてはＮ個のフェイルメモ
リシステム上の同一アドレスにある不良を、各フェイル
メモリシステムで不良か否かに応じて最大２のＮ乗通り
の不良パターンを定義し、それらの不良パターンに対応
した階調または色分けで表示装置の対応するアドレス上
に表示することも可能である。

【００２０】これによって、複数の試験結果を書込める
フェイルメモリシステムを安価に構成することが可能と
なり、半導体メモリの不良解析を短時間で行うことが可
能となり、複数の試験結果を同時に表示することが可能
となる。

【００２１】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の第１の実施例に
よる半導体メモリ試験装置の構成を示すブロック図であ
る。図において、本発明の一実施例による半導体メモリ
試験装置はＤＵＴ（ＤｅｖｉｃｅＵｎｄｅｒＴｅｓ
ｔ）１と、アドレス発生部２と、不良判定部３と、高速
フェイルメモリシステム４と、低速フェイルメモリシス
テム（＃１，＃２）５，６とから構成されている。

【００２２】図１を参照して本発明の第１の実施例によ
る半導体メモリ試験装置について説明する。半導体メモ
リ（図示せず）を装着しているＤＵＴ１をアドレス発生
部２によって発生されたアドレス信号１０１によって駆
動し、ＤＵＴ１から出力される出力信号１０２を不良判
定部３で判定することによって、半導体メモリへの試験
を実行する。

【００２３】不良情報を書込むフェイルメモリシステム
のうち、高速フェイルメモリシステム４は、例えばＥＣ
Ｌ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄＬｏｇｉｃ）を
使用したり、インタリーブ構造とすることで高速書込み
ができるものとし、低速フェイルメモリシステム５，６
は被試験メモリ（図示せず）と同容量のＤＲＡＭ（Ｄｙ
ｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒ
ｙ）で構成している。

【００２４】まず、高速フェイルメモリシステム４に
“０”を書込むことによって、高速フェイルメモリシス
テム４を初期化した後、試験の実行を開始して試験実行
中のアドレスデータと不良データとを高速フェイルメモ
リシステム４に転送し、不良アドレスに対応する高速フ
ェイルメモリシステム４のアドレスに不良データ１０４
が書込まれる。

【００２５】試験＃１を実行して、実行結果を高速フェ
イルメモリシステム４に書込み、試験＃１の実行が終了
した段階で高速フェイルメモリシステム４から低速フェ
イルメモリシステム５に試験＃１不良情報１０５を転送
する。

【００２６】次に、再び高速フェイルメモリシステム４
を初期化して試験＃２を実行し、高速フェイルメモリシ
ステム４に試験＃２の不良情報を書込む。この動作を繰
返すことによって複数個の試験の不良情報を複数の低速
フェイルメモリシステム５，６にそれぞれ書込む。最後
の試験の不良情報は高速フェイルメモリシステム４上に
あっても良い。

【００２７】図１に示す構成例では試験の個数と低速フ
ェイルメモリシステム５，６の数が２個の場合について
示しているが、３個以上あっても良い。また、試験＃２
が最後の試験の場合は試験＃２の不良情報を低速フェイ
ルメモリシステム６に転送せずに高速フェイルメモリシ
ステム４上に置いておいても良い。

【００２８】図２は本発明の第１の実施例による半導体
メモリ試験装置の動作を示すフローチャートである。こ
れら図１及び図２を参照して本発明の第１の実施例によ
る半導体メモリ試験装置の動作について説明する。

【００２９】まず、高速フェイルメモリシステム４に
“０”を書込むことによって、高速フェイルメモリシス
テム４を初期化した後（図２ステップＳ１）、試験＃１
の実行を開始する（図２ステップＳ２）。試験実行中の
アドレスデータと不良データとは高速フェイルメモリシ
ステム４に転送され、不良アドレスに対応する高速フェ
イルメモリシステム４のアドレスに不良データ１０４が
書込まれる（図２ステップＳ３）。

【００３０】試験＃１を実行して、実行結果を高速フェ
イルメモリシステム４に書込み、試験＃１の実行が終了
した段階で高速フェイルメモリシステム４から低速フェ
イルメモリシステム５に試験＃１不良情報１０５を転送
する（図２ステップＳ４）。

【００３１】次に、再び高速フェイルメモリシステム４
を初期化して試験＃２を実行し（図２ステップＳ５）、
高速フェイルメモリシステム４に試験＃２の不良情報を
書込む（図２ステップＳ６）。試験＃２の実行が終了し
た段階で高速フェイルメモリシステム４から低速フェイ
ルメモリシステム６に試験＃２不良情報１０６を転送す
る（図２ステップＳ７）。この動作を繰返すことによっ
て複数個の試験の不良情報を複数の低速フェイルメモリ
システム５，６にそれぞれ書込む。

【００３２】図３は本発明の第２の実施例による半導体
メモリ試験装置の構成を示すブロック図である。図にお
いて、本発明の第２の実施例による半導体メモリ試験装
置は論理演算部７と、演算用フェイルメモリシステム８
とを設けた以外は本発明の第１の実施例による半導体メ
モリ試験装置と同様の構成となっており、同一構成要素
には同一符号を付してある。

【００３３】論理演算部７は低速フェイルメモリシステ
ム５の不良情報と低速フェイルメモリシステム６の不良
情報とを論理演算し、その演算結果を演算用フェイルメ
モリシステム８に書込む。

【００３４】これによって、演算用フェイルメモリシス
テム８に書込まれた演算結果を図示せぬ表示装置等に表
示することによって、あるいはその演算結果を解析装置
（図示せず）等に入力することによって、半導体メモリ
の不良解析を短時間でかつ容易に行うことができる。

【００３５】図４は本発明の第３の実施例による半導体
メモリ試験装置の構成を示すブロック図である。図にお
いては、論理演算部７の部分を詳細に示している。ま
た、本発明の第３の実施例による半導体メモリ試験装置
はアドレスシフト部９を設けた以外は図３に示す本発明
の第２の実施例と同様の構成となっており、図４中のフ
ェイルメモリシステム（＃１，＃２）１０，１１は図３
に示す低速フェイルメモリシステム５，６を示してい
る。

【００３６】フェイルメモリシステム（＃２）１１に書
込む不良情報をアドレスシフト部９によって一定アドレ
スだけシフトして書込む。アドレスをシフトする方法と
しては不良情報書込み時にシフトして書込む方法や、書
込み後にシフトして再書込みする方法がある。フェイル
メモリシステム（＃１）１０に書込まれている不良情報
と、フェイルメモリシステム（＃２）１１にアドレスを
シフトして書込まれている不良情報とを論理演算部７で
演算を行い、その演算結果を演算用フェイルメモリシス
テム８に書込む。

【００３７】これによって、演算用フェイルメモリシス
テム８に書込まれた演算結果を図示せぬ表示装置等に表
示することによって、あるいはその演算結果を解析装置
（図示せず）等に入力することによって、半導体メモリ
の不良解析を短時間でかつ容易に行うことができる。

【００３８】図５は本発明の第４の実施例による半導体
メモリ試験装置の構成を示すブロック図である。図にお
いては、論理演算部７の部分を詳細に示している。ま
た、本発明の第４の実施例による半導体メモリ試験装置
はアドレスシフト部９をフェイルメモリシステム（＃
２）１１と論理演算部７との間に設けた以外は図４に示
す本発明の第３の実施例と同様の構成となっている。

【００３９】フェイルメモリシステム（＃２）１１に書
込まれている不良情報と論理演算部７との間にアドレス
シフト部９を挿入し、論理演算部７にアドレスシフトさ
れた不良情報を送る。論理演算部７ではこのアドレスシ
フトされた不良情報とフェイルメモリシステム（＃１）
１０に書込まれている不良情報との間の演算を行い、そ
の演算結果を演算用フェイルメモリシステム８に書込
む。また、図５において、フェイルメモリシステム（＃
１）１０あるいはフェイルメモリシステム（＃２）１１
においては一方が高速フェイルメモリシステムで、他方
が低速フェイルメモリシステムの構成でも良い。

【００４０】図６に本発明の第５の実施例による半導体
メモリ試験装置の不良解析方法を示す図である。図６中
の各マス目がフェイルメモリシステムのアドレスを表し
ている。マス目中が空白のアドレスは良品アドレスであ
り、“０”が書込まれているものとする。また、マス目
中が“１”のアドレスは不良アドレスであることを示し
ている。

【００４１】Ａの不良情報原形はＸ方向に２アドレス毎
に不良が存在している。Ｂは不良情報をＸ方向に１アド
レスシフトしたものであり、Ｃは不良情報をＸ方向に２
アドレスシフトしたものである。

【００４２】（Ａ）ＡＮＤ（Ｂ）の論理積をとると、全
ての不良は消滅する。つまり、Ｘ方向に１アドレス周期
の不良は存在しないことがわかる。また、（Ａ）ＡＮＤ
（Ｃ）の論理積をとると、１行目の２アドレスおきの不
良が残り、２行目の２アドレスおきでない不良は消滅す
る。つまり、Ｘ方向に２アドレスおきの不良のみをピッ
クアップすることができる。これらの論理積の結果は表
示装置（図示せず）に表示して確認することができる。

【００４３】ここで、２アドレスおきの不良が多いこと
を自動で検査するには、Ａの不良ビット数をカウウント
し、（Ａ）ＡＮＤ（Ｂ）の論理積をとったものについて
不良ビット数をカウントし、（Ａ）ＡＮＤ（Ｃ）の論理
積をとったものについて不良ビット数をカウントする。

【００４４】これらの論理積をとったものについての不
良ビットカウント値のＡの不良ビットカウント値に対す
る比率から、２アドレスおきの不良の含有率を算出する
ことができる。また、特定のアドレス周期で含有率が突
出していれば、主要な不良はその周期で存在しているこ
とがわかる。

【００４５】上記のように、不良の周期性を検出するこ
とによって、半導体メモリのデコーダに起因する不良や
目ずれに起因する不良、ペアビット等を検出することが
可能となる。

【００４６】図７は本発明の第６の実施例による半導体
メモリ試験装置の不良解析方法を示す図である。図７
中、Ａの不良情報原形は不良がＸ方向に連続して存在す
るライン不良となっている。Ｂでは不良情報をＸ方向に
１アドレスシフトしたものであり、Ｃは不良情報をＸ方
向に２アドレスシフトしたものであり、Ｄは不良情報を
Ｙ方向に１アドレスシフトしたものである。

【００４７】（Ａ）ＡＮＤ（Ｂ）の論理積をとると、端
の１ビットを除いてほとんどの不良がＡと同じように残
って存在している。また、（Ａ）ＡＮＤ（Ｃ）の論理積
をとっても、端の２ビットを除いてほとんどの不良がＡ
と同じように残って存在している。つまり、不良はＸ方
向に連続して存在していることがわかる。

【００４８】（Ａ）ＡＮＤ（Ｄ）の論理積をとると、全
ての不良は消滅する。つまり、Ｙ方向に連続な不良は存
在しないことを表しており、Ｘ方向に連続で存在する１
本のライン不良であることがわかる。

【００４９】図８は図７の本発明の第６の実施例による
半導体メモリ試験装置の不良解析方法を示すフローチャ
ートである。図８には上記の不良解析を自動実行して不
良モードを判定する動作を示している。これら図や及び
図８を参照して本発明の第６の実施例による半導体メモ
リ試験装置の不良解析方法について説明する。

【００５０】まず、不良情報の原形をフェイルメモリシ
ステムＡに記録し（図８ステップＳ１１）、Ａの不良ビ
ット数をカウントしてＦＡとする（図８ステップＳ１
２）。この後に、アドレスシフト値Ｎを決定する（図８
ステップＳ１３）。これは一般には、Ｘ方向とＹ方向と
の２次元の値を取得する。

【００５１】続いて、フェイルメモリシステムＢに不良
情報原形からＮアドレスだけシフトした不良情報を記録
する（図８ステップＳ１４）。また、フェイルメモリシ
ステムＡとフェイルメモリシステムＢとの間の論理積
［（Ａ）ＡＮＤ（Ｂ）］をとってフェイルメモリシステ
ムＣに格納する（図８ステップＳ１５）。このフェイル
メモリシステムＣの不良ビット数を計算してＦＣとする
（図８ステップＳ１６）。

【００５２】さらに、ＦＣ／ＦＡを計算してシフトアド
レスの含有率を求める（図８ステップＳ１７）。この後
に、全ての処理が終了でなければ（図８ステップＳ１
８）、ステップＳ１３に戻ってアドレスシフト値Ｎを変
更して再度シフトアドレスの含有率を求める。全ての処
理が終了であれば（図８ステップＳ１８）、シフトアド
レス含有率のＮ値依存性から不良モード存在割合を判定
する（図８ステップＳ１９）。

【００５３】図９は本発明の第７の実施例による半導体
メモリ試験装置の構成を示すブロック図である。図にお
いては論理演算部７として不良合計部１４を用い、不良
合計部１４の演算結果を表示装置１５に表示する構成を
示している。

【００５４】フェイルメモリシステム（＃１）１２に試
験＃１の結果を書込み、フェイルメモリシステム（＃
２）１３に試験＃２の結果を書込む。ここで、図９中の
各マス目がフェイルメモリシステム１２，１３のアドレ
スを表しており、マス目中が空白のアドレスは良品アド
レスであり、“０”が書込まれているものとする。マス
目中が“１”のアドレスは不良アドレスであることを示
している。

【００５５】この２つのフェイルメモリシステム１２，
１３に書込まれている各アドレス毎の不良情報を不良合
計部１４で合計する。例えば、１行目１列のアドレスで
は両方のフェイルメモリシステム１２，１３の値がそれ
ぞれ“０”であるので、このアドレスでの不良合計は
「０」である。

【００５６】１行目２列のアドレスではフェイルメモリ
システム（＃１）１２の値が“１”、フェイルメモリシ
ステム（＃２）１３の値が“０”であるので、このアド
レスでの不良合計は「１」である。

【００５７】これらの不良合計値を表示装置１５に各ア
ドレス毎に表示する。この時の表示方法としては不良合
計値によって階調表示または色分け表示する。図中では
説明のために合計値の数字が書いてあるが、実際の表示
では数字は表示しなくても良い。

【００５８】図１０は本発明の第８の実施例による半導
体メモリ試験装置の構成を示すブロック図である。図に
おいては論理演算部７として不良分類部１６を用い、不
良分類部１６の演算結果を表示装置１７に表示する構成
を示している。

【００５９】フェイルメモリシステム（＃１）１２に試
験＃１の結果を書込み、フェイルメモリシステム（＃
２）１３に試験＃２の結果を書込む。ここで、図１０中
の各マス目がフェイルメモリシステム１２，１３のアド
レスを表しており、マス目中が空白のアドレスは良品ア
ドレスであり、“０”が書込まれているものとする。マ
ス目中が“１”のアドレスは不良アドレスであることを
示している。

【００６０】この２つのフェイルメモリシステム１２，
１３に書込まれている各アドレス毎の不良情報をその値
の組合せによって不良分類部１６で分類する。Ｎ個のフ
ェイルメモリシステム１２，１３の情報を用いる場合、
組合せの個数は最大２のＮ乗通り有り得るが、必ずしも
全てについて分類値を別々に割当てる必要は無い。

【００６１】Ｎ＝２である場合について図を用いて説明
すると、例えば１行目１列のアドレスでは両方のフェイ
ルメモリシステム１２，１３の値がそれぞれ“０”であ
るので、このアドレスでの不良分類値は２進数で表すと
“００”である。

【００６２】１行目２列のアドレスではフェイルメモリ
システム（＃１）１２の値が“１”、フェイルメモリシ
ステム（＃２）１３の値が“０”であるので、このアド
レスでの不良分類値は２進数で表すと“１０”である。
また、１行目３列のアドレスではフェイルメモリシステ
ム（＃１）１２の値が“０”、フェイルメモリシステム
（＃２）１３の値が“１”であるので、このアドレスで
の不良分類値は２進数で表すと“０１”である。

【００６３】これらの不良分類値を表示装置１７に各ア
ドレス毎に表示する。この時の表示方法としては、不良
分類値によって階調表示または色分け表示する。図中で
は説明のために分類値の数字が書いてあるが、実際の表
示では数字は表示しなくても良い。

【００６４】このように、高速フェイルメモリシステム
４と、低速フェイルメモリシステム５，６とを配置し、
第１の試験＃１を実行して実行中の不良情報を高速フェ
イルメモリシステム４に格納し、第１の試験＃１の実行
が終了した後に高速フェイルメモリシステム４から低速
フェイルメモリシステム５に不良情報を転送し、その後
に高速フェイルメモリシステム４を初期化してから第２
の試験＃２を実行し、第２の試験＃２の実行中の不良情
報を高速フェイルメモリシステム４に格納することによ
って、複数の試験結果を書込めるフェイルメモリシステ
ムを安価に構成することができる。

【００６５】また、上記の複数の試験結果の不良アドレ
スをそれぞれ対応する低速フェイルメモリシステム５，
６に別々に格納し、複数の低速フェイルメモリシステム
５，６間またはフェイルメモリシステム１０，１１間の
論理演算を論理演算部７で行い、その演算結果を演算用
フェイルメモリシステム８に格納することで、半導体メ
モリの不良解析を短時間で行うことができる。

【００６６】この場合、複数のフェイルメモリシステム
１０，１１のうちの特定のフェイルメモリシステム１１
の不良アドレスをアドレスシフト部９で一定値だけシフ
トさせ、他のフェイルメモリシステム１０との間で論理
演算を行わせる方法もある。

【００６７】また、同一の試験での不良アドレスを２つ
のフェイルメモリシステム１０，１１に格納し、一方の
フェイルメモリシステム１１の不良アドレスをアドレス
シフト部９で一定値だけシフトさせ、これら２つのフェ
イルメモリシステム１０，１１間の論理積をとること
で、不良アドレスの分布の特徴を検査することもでき
る。この場合、各アドレスにおける複数のフェイルメモ
リシステムの情報を表示装置の同一の場所に階調表示ま
たは色分け表示することもできる。

【００６８】さらに、複数のフェイルメモリシステム１
２，１３上の同一アドレスにある不良を不良合計部１４
で合計し、表示装置１５の対応するアドレス上に、合計
値に対応する階調または色分けで表示することもでき
る。

【００６９】上記の表示においてはＮ個のフェイルメモ
リシステム上の同一アドレスにある不良を、各フェイル
メモリシステムで不良か否かに応じて最大２のＮ乗通り
の不良パターンを定義し、それらの不良パターンに対応
した階調または色分けで表示装置の対応するアドレス上
に表示することもできる。

【００７０】これによって、複数の試験結果を書込める
フェイルメモリシステムを安価に構成することができ、
半導体メモリの不良解析を短時間で行うことができると
ともに、複数の試験結果を同時に表示することもでき
る。

【００７１】

【発明の効果】以上説明したように本発明の半導体メモ
リ試験装置によれば、不良アドレスを格納するフェイル
メモリシステムを含む半導体メモリ試験装置において、
不良アドレスを高速に格納する高速フェイルメモリシス
テムと、不良アドレスを低速に格納する低速フェイルメ
モリシステムとを配設し、半導体メモリの各アドレスに
不良があるか否かを検査する第１及び第２の試験の実行
時に第１の試験の実行中の不良情報を高速フェイルメモ
リシステムに格納し、第１の試験の実行が終了した後に
不良情報を高速フェイルメモリシステムから低速フェイ
ルメモリシステムに転送し、転送終了後に高速フェイル
メモリシステムを初期化して第２の試験の実行中の不良
情報を格納することによって、複数の試験結果の情報を
記憶及び表示することができる試験装置を低コストで実
現することができるという効果がある。

【００７２】本発明の他の半導体メモリ試験装置によれ
ば、低速フェイルメモリシステムを、同一試験での不良
情報をそれぞれ格納する２つのフェイルメモリシステム
で構成し、２つのフェイルメモリシステムのうちの一方
に格納された不良情報をシフトし、そのシフトした不良
情報と２つのフェイルメモリシステムの他方に格納され
た不良情報との論理積をとって不良情報の分布の特徴を
検査することによって、不良ビットの分布の特徴を短時
間で検査することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体メモリ試験
装置の構成を示すブロック図である。

【図２】本発明の第１の実施例による半導体メモリ試験
装置の動作を示すフローチャートである。

【図３】本発明の第２の実施例による半導体メモリ試験
装置の構成を示すブロック図である。

【図４】本発明の第３の実施例による半導体メモリ試験
装置の構成を示すブロック図である。

【図５】本発明の第４の実施例による半導体メモリ試験
装置の構成を示すブロック図である。

【図６】本発明の第５の実施例による半導体メモリ試験
装置の不良解析方法を示す図である。

【図７】本発明の第６の実施例による半導体メモリ試験
装置の不良解析方法を示す図である。

【図８】図７の本発明の第６の実施例による半導体メモ
リ試験装置の不良解析方法を示すフローチャートであ
る。

【図９】本発明の第７の実施例による半導体メモリ試験
装置の構成を示すブロック図である。

【図１０】本発明の第８の実施例による半導体メモリ試
験装置の構成を示すブロック図である。

【符号の説明】

１ＤＵＴ２アドレス発生部３不良判定部４高速フェイルメモリシステム５，６低速フェイルメモリシステム７論理演算部８演算用フェイルメモリシステム９アドレスシフト部１０，１１，１２，１３フェイルメモリシステム１４不良合計部１５，１７表示装置１６不良分類部

Claims

【特許請求の範囲】

【請求項１】不良アドレスを格納するフェイルメモリ
システムを含む半導体メモリ試験装置であって、前記不
良アドレスを高速に格納する高速フェイルメモリシステ
ムと、前記不良アドレスを低速に格納する低速フェイル
メモリシステムとを有し、前記半導体メモリの各アドレ
スに不良があるか否かを検査する第１及び第２の試験の
実行時に前記第１の試験の実行中の不良情報を前記高速
フェイルメモリシステムに格納し、前記第１の試験の実
行が終了した後に当該第１の試験の不良情報を前記高速
フェイルメモリシステムから前記低速フェイルメモリシ
ステムに転送し、転送終了後に前記高速フェイルメモリ
システムを初期化して前記第２の試験の実行中の不良情
報を前記高速フェイルメモリシステムに格納するように
したことを特徴とする半導体メモリ試験装置。
【請求項２】前記フェイルメモリシステムは、前記第
１及び第２の試験各々に対応して配設された第１及び第
２のフェイルメモリシステムを含み、前記第１及び第２のフェイルメモリシステム各々に格納
された前記第１及び第２の試験の不良情報を論理演算す
る論理演算手段を含むことを特徴とする請求項１記載の
半導体メモリ試験装置。
【請求項３】前記第１及び第２のフェイルメモリシス
テムのうちの一方に格納された不良情報をシフトするシ
フト手段を含み、前記論理演算手段は、前記シフト手段でシフトされた不
良情報と前記第１及び第２のフェイルメモリシステムの
うちの他方に格納された不良情報との論理演算を行うよ
うにしたことを特徴とする請求項２記載の半導体メモリ
試験装置。
【請求項４】前記第１及び第２の試験における各アド
レス毎の不良情報をそれぞれ対応する場所に識別可能に
表示する表示手段を含むことを特徴とする請求項１から
請求項３のいずれか記載の半導体メモリ試験装置。
【請求項５】前記表示手段は、前記第１及び第２の試
験における各アドレス毎の不良情報をそれぞれ対応する
場所に階調表示するようにしたことを特徴とする請求項
４記載の半導体メモリ装置。
【請求項６】前記表示手段は、前記第１及び第２の試
験における各アドレス毎の不良情報をそれぞれ対応する
場所に色分け表示するようにしたことを特徴とする請求
項４記載の半導体メモリ装置。
【請求項７】前記第１及び第２の低速フェイルメモリ
システム上の同一アドレスにある不良を合計する不良合
計手段を含み、前記不良合計手段の合計値を前記表示手
段に識別可能に表示するようにしたことを特徴とする請
求項４から請求項６のいずれか記載の半導体メモリ試験
装置。
【請求項８】前記第１及び第２の低速フェイルメモリ
システム上の同一アドレスにある不良情報を不良か否か
に応じて定義された複数の不良パターンのいずれかに分
類する不良分類手段を含み、前記不良分類手段の分類結
果を前記表示手段に識別可能に表示するようにしたこと
を特徴とする請求項４から請求項６のいずれか記載の半
導体メモリ試験装置。
【請求項９】前記低速フェイルメモリシステムは、同
一試験での不良情報をそれぞれ格納する２つのフェイル
メモリシステムを含み、前記２つのフェイルメモリシステムのうちの一方に格納
された不良情報をシフトするシフト手段と、前記のシフ
ト手段でシフトされた不良情報と前記２つのフェイルメ
モリシステムの他方に格納された不良情報との論理積を
とって前記不良情報の分布の特徴を検査する論理積手段
とを含むことを特徴とする請求項１記載の半導体メモリ
試験装置。
【請求項１０】前記同一試験における各アドレス毎の
不良情報をそれぞれ対応する場所に識別可能に表示する
表示手段を含むことを特徴とする請求項９記載の半導体
メモリ試験装置。
【請求項１１】前記表示手段は、前記同一試験におけ
る各アドレス毎の不良情報をそれぞれ対応する場所に階
調表示するようにしたことを特徴とする請求項１０記載
の半導体メモリ装置。
【請求項１２】前記表示手段は、前記同一試験におけ
る各アドレス毎の不良情報をそれぞれ対応する場所に色
分け表示するようにしたことを特徴とする請求項１０記
載の半導体メモリ装置。
【請求項１３】前記２つのフェイルメモリシステム上
の同一アドレスにある不良を合計する不良合計手段を含
み、前記不良合計手段の合計値を前記表示手段に識別可
能に表示するようにしたことを特徴とする請求項１０か
ら請求項１２のいずれか記載の半導体メモリ試験装置。
【請求項１４】前記２つのフェイルメモリシステム上
の同一アドレスにある不良情報を不良か否かに応じて定
義された複数の不良パターンのいずれかに分類する不良
分類手段を含み、前記不良分類手段の分類結果を前記表
示手段に識別可能に表示するようにしたことを特徴とす
る請求項１０から請求項１２のいずれか記載の半導体メ
モリ試験装置。