JP2000217364A - Ａｃ―ｄｃコンバ―タ - Google Patents
Ａｃ―ｄｃコンバ―タInfo
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- JP2000217364A JP2000217364A JP11016206A JP1620699A JP2000217364A JP 2000217364 A JP2000217364 A JP 2000217364A JP 11016206 A JP11016206 A JP 11016206A JP 1620699 A JP1620699 A JP 1620699A JP 2000217364 A JP2000217364 A JP 2000217364A
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Abstract
(57)【要約】
【課題】 整流素子の電圧降下による電力損失を低減し
てＡＣ−ＤＣコンバータの変換効率を向上する。 【解決手段】 本発明によるＡＣ−ＤＣコンバータで
は、サイリスタ(14)がオン状態でスイッチング回路(4)
内の一対のＭＯＳ-ＦＥＴ(6)、(7)又は(5)、(8)がオン
状態からオフ状態となるとき、一対のＭＯＳ-ＦＥＴ
(6)、(7)又は(5)、(8)のオン期間中にリアクトル(2)、
(3)に蓄積されたエネルギの大部分がバイパス回路(30)
及び平滑コンデンサ(10)を介して放出され、負荷に出力
電流ＩDCが流れる。これにより、リアクトル(2)、(3)の
エネルギ放出時においてスイッチング回路(4)内の各寄
生ダイオード(5a)〜(8a)及び逆流防止用ダイオード(9)
に流れる出力電流ＩDCが極めて減少し、前記の各ダイオ
ード(5a)〜(8a)、(9)の電圧降下による電力損失を最小
限に抑制できるので、ダイオード等の整流素子の電圧降
下による電力損失を低減してＡＣ−ＤＣコンバータの変
換効率を向上できる。
てＡＣ−ＤＣコンバータの変換効率を向上する。 【解決手段】 本発明によるＡＣ−ＤＣコンバータで
は、サイリスタ(14)がオン状態でスイッチング回路(4)
内の一対のＭＯＳ-ＦＥＴ(6)、(7)又は(5)、(8)がオン
状態からオフ状態となるとき、一対のＭＯＳ-ＦＥＴ
(6)、(7)又は(5)、(8)のオン期間中にリアクトル(2)、
(3)に蓄積されたエネルギの大部分がバイパス回路(30)
及び平滑コンデンサ(10)を介して放出され、負荷に出力
電流ＩDCが流れる。これにより、リアクトル(2)、(3)の
エネルギ放出時においてスイッチング回路(4)内の各寄
生ダイオード(5a)〜(8a)及び逆流防止用ダイオード(9)
に流れる出力電流ＩDCが極めて減少し、前記の各ダイオ
ード(5a)〜(8a)、(9)の電圧降下による電力損失を最小
限に抑制できるので、ダイオード等の整流素子の電圧降
下による電力損失を低減してＡＣ−ＤＣコンバータの変
換効率を向上できる。
Description
【０００１】
【発明の属する技術分野】本発明は力率改善機能を有す
るＡＣ−ＤＣコンバータ、特に整流素子の電圧降下によ
る電力損失を低減して変換効率の向上を図ったＡＣ−Ｄ
Ｃコンバータに属する。
るＡＣ−ＤＣコンバータ、特に整流素子の電圧降下によ
る電力損失を低減して変換効率の向上を図ったＡＣ−Ｄ
Ｃコンバータに属する。
【０００２】
【従来の技術】スイッチングレギュレータ等の入力電源
部には整流ダイオード及び平滑コンデンサから成るコン
デンサ入力型の整流回路が一般的に使用されている。し
かしながら、コンデンサ入力型の整流回路では正弦波交
流入力電流の最大値付近のみに平滑コンデンサへ充電電
流が流れるため、入力電流波形の導通角が狭く、入力力
率が０.６前後と低い問題点があった。そこで、例えば
図７に示すように力率改善機能を有する昇圧チョッパ型
のＡＣ−ＤＣコンバータが提案されている。図７に示す
ＡＣ−ＤＣコンバータは、単相の商用交流電源(1)に接
続されるリアクトル(2)、(3)と、橋絡接続（ブリッジ接
続）された２対のスイッチング素子としての第１及び第
４のＭＯＳ-ＦＥＴ(5)、(8)並びに第２及び第３のＭＯ
Ｓ-ＦＥＴ(6)、(7)から成り且つリアクトル(2)、(3)に
接続されるスイッチング回路(4)と、各ＭＯＳ-ＦＥＴ
(5)〜(8)の各々と並列に接続される還流用整流素子とし
て各ＭＯＳ-ＦＥＴ(5)〜(8)にそれぞれ内蔵された第１
〜第４の寄生ダイオード(5a)〜(8a)と、スイッチング回
路(4)の＋側の出力ラインに接続される逆流防止用整流
素子としての逆流防止用ダイオード(9)と、逆流防止用
ダイオード(9)とスイッチング回路(4)の−側の出力ライ
ンとの間に接続される平滑コンデンサ(10)と、商用交流
電源(1)からリアクトル(2)、(3)に流れる電流ＩACをそ
の電流に対応する電圧ＶLとして検出する電流検出器(1
1)と、商用交流電源(1)の電圧ＶAC及び電流検出器(11)
の検出電圧ＶL並びに平滑コンデンサ(10)の電圧ＶDCに
応じてスイッチング回路(4)内における２対のＭＯＳ-Ｆ
ＥＴ(5)(8)、(6)(7)のゲート端子の各々にオン・オフ制
御信号ＶG1、ＶG2を付与して２対のＭＯＳ-ＦＥＴ(5)
(8)、(6)(7)をオン・オフ制御する制御回路(12)とを備
えている。
部には整流ダイオード及び平滑コンデンサから成るコン
デンサ入力型の整流回路が一般的に使用されている。し
かしながら、コンデンサ入力型の整流回路では正弦波交
流入力電流の最大値付近のみに平滑コンデンサへ充電電
流が流れるため、入力電流波形の導通角が狭く、入力力
率が０.６前後と低い問題点があった。そこで、例えば
図７に示すように力率改善機能を有する昇圧チョッパ型
のＡＣ−ＤＣコンバータが提案されている。図７に示す
ＡＣ−ＤＣコンバータは、単相の商用交流電源(1)に接
続されるリアクトル(2)、(3)と、橋絡接続（ブリッジ接
続）された２対のスイッチング素子としての第１及び第
４のＭＯＳ-ＦＥＴ(5)、(8)並びに第２及び第３のＭＯ
Ｓ-ＦＥＴ(6)、(7)から成り且つリアクトル(2)、(3)に
接続されるスイッチング回路(4)と、各ＭＯＳ-ＦＥＴ
(5)〜(8)の各々と並列に接続される還流用整流素子とし
て各ＭＯＳ-ＦＥＴ(5)〜(8)にそれぞれ内蔵された第１
〜第４の寄生ダイオード(5a)〜(8a)と、スイッチング回
路(4)の＋側の出力ラインに接続される逆流防止用整流
素子としての逆流防止用ダイオード(9)と、逆流防止用
ダイオード(9)とスイッチング回路(4)の−側の出力ライ
ンとの間に接続される平滑コンデンサ(10)と、商用交流
電源(1)からリアクトル(2)、(3)に流れる電流ＩACをそ
の電流に対応する電圧ＶLとして検出する電流検出器(1
1)と、商用交流電源(1)の電圧ＶAC及び電流検出器(11)
の検出電圧ＶL並びに平滑コンデンサ(10)の電圧ＶDCに
応じてスイッチング回路(4)内における２対のＭＯＳ-Ｆ
ＥＴ(5)(8)、(6)(7)のゲート端子の各々にオン・オフ制
御信号ＶG1、ＶG2を付与して２対のＭＯＳ-ＦＥＴ(5)
(8)、(6)(7)をオン・オフ制御する制御回路(12)とを備
えている。
【０００３】また、図７に示すＡＣ−ＤＣコンバータで
は、商用交流電源(1)の投入時において発生する過大な
突入電流がスイッチング回路(4)の各ＭＯＳ-ＦＥＴ(5)
〜(8)及び各寄生ダイオード(5a)〜(8a)及び逆流防止用
ダイオード(9)に流れ込むのを防止するため、逆流防止
用ダイオード(9)と直列に突入電流防止用抵抗(13)が接
続され、突入電流防止用抵抗(13)と並列にスイッチ手段
としてのサイリスタ(14)が接続され、平滑コンデンサ(1
0)の充電電圧ＶDCが定常状態となるときにサイリスタ(1
4)のゲート端子にオン信号ＶONを付与してサイリスタ(1
4)をオフ状態からオン状態にする駆動回路(15)が平滑コ
ンデンサ(10)とサイリスタ(14)のゲート端子との間に接
続されている。
は、商用交流電源(1)の投入時において発生する過大な
突入電流がスイッチング回路(4)の各ＭＯＳ-ＦＥＴ(5)
〜(8)及び各寄生ダイオード(5a)〜(8a)及び逆流防止用
ダイオード(9)に流れ込むのを防止するため、逆流防止
用ダイオード(9)と直列に突入電流防止用抵抗(13)が接
続され、突入電流防止用抵抗(13)と並列にスイッチ手段
としてのサイリスタ(14)が接続され、平滑コンデンサ(1
0)の充電電圧ＶDCが定常状態となるときにサイリスタ(1
4)のゲート端子にオン信号ＶONを付与してサイリスタ(1
4)をオフ状態からオン状態にする駆動回路(15)が平滑コ
ンデンサ(10)とサイリスタ(14)のゲート端子との間に接
続されている。
【０００４】制御回路(12)は、図８に示すように平滑コ
ンデンサ(10)の両端から出力される直流出力電圧ＶDCの
基準値を規定する基準電圧ＶRを発生する基準電源(16)
と、平滑コンデンサ(10)の電圧ＶDCを基準電源(16)の基
準電圧ＶRと比較してそれらの誤差電圧信号Ｖ1を出力す
る第１の誤差増幅器(17)と、第１の誤差増幅器(17)の誤
差電圧信号Ｖ1と商用交流電源(1)の交流入力電圧ＶACと
の積信号Ｖ2を出力する乗算回路(18)と、乗算回路(18)
の積信号Ｖ2を電流検出器(11)の検出電圧ＶLと比較して
それらの誤差電圧信号Ｖ3を出力する第２の誤差増幅器
(19)と、スイッチング周波数を規定する三角波信号Ｖ4
を発生する三角波発振回路(20)と、第２の誤差増幅器(1
9)の誤差電圧信号Ｖ3を三角波発振回路(20)の三角波信
号Ｖ4と比較してＰＷＭ変調信号ＶPWMを出力するＰＷＭ
コンパレータ(21)と、商用交流電源(1)の交流入力電圧
ＶACの極性が正であるときに高（Ｈ）レベルの信号Ｖ5
を出力し且つ負であるときに低（Ｌ）レベルの信号Ｖ5
を出力する正負判定回路(22)と、正負判定回路(22)の出
力信号Ｖ5の反転信号−Ｖ5を出力する反転器(23)と、Ｐ
ＷＭコンパレータ(21)のＰＷＭ変調信号ＶPWMと正負判
定回路(22)の出力信号Ｖ5との論理積の反転信号を第１
のオン・オフ制御信号ＶG1としてスイッチング回路(4)
内の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)の各ゲート
端子へ出力する第１のＮＡＮＤゲート(24)と、ＰＷＭコ
ンパレータ(21)のＰＷＭ変調信号ＶPWMと反転器(23)の
反転信号−Ｖ5との論理積の反転信号を第２のオン・オ
フ制御信号ＶG2としてスイッチング回路(4)内の第２及
び第３のＭＯＳ-ＦＥＴ(6)、(7)の各ゲート端子へ出力
する第２のＮＡＮＤゲート(25)とから構成されている。
ンデンサ(10)の両端から出力される直流出力電圧ＶDCの
基準値を規定する基準電圧ＶRを発生する基準電源(16)
と、平滑コンデンサ(10)の電圧ＶDCを基準電源(16)の基
準電圧ＶRと比較してそれらの誤差電圧信号Ｖ1を出力す
る第１の誤差増幅器(17)と、第１の誤差増幅器(17)の誤
差電圧信号Ｖ1と商用交流電源(1)の交流入力電圧ＶACと
の積信号Ｖ2を出力する乗算回路(18)と、乗算回路(18)
の積信号Ｖ2を電流検出器(11)の検出電圧ＶLと比較して
それらの誤差電圧信号Ｖ3を出力する第２の誤差増幅器
(19)と、スイッチング周波数を規定する三角波信号Ｖ4
を発生する三角波発振回路(20)と、第２の誤差増幅器(1
9)の誤差電圧信号Ｖ3を三角波発振回路(20)の三角波信
号Ｖ4と比較してＰＷＭ変調信号ＶPWMを出力するＰＷＭ
コンパレータ(21)と、商用交流電源(1)の交流入力電圧
ＶACの極性が正であるときに高（Ｈ）レベルの信号Ｖ5
を出力し且つ負であるときに低（Ｌ）レベルの信号Ｖ5
を出力する正負判定回路(22)と、正負判定回路(22)の出
力信号Ｖ5の反転信号−Ｖ5を出力する反転器(23)と、Ｐ
ＷＭコンパレータ(21)のＰＷＭ変調信号ＶPWMと正負判
定回路(22)の出力信号Ｖ5との論理積の反転信号を第１
のオン・オフ制御信号ＶG1としてスイッチング回路(4)
内の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)の各ゲート
端子へ出力する第１のＮＡＮＤゲート(24)と、ＰＷＭコ
ンパレータ(21)のＰＷＭ変調信号ＶPWMと反転器(23)の
反転信号−Ｖ5との論理積の反転信号を第２のオン・オ
フ制御信号ＶG2としてスイッチング回路(4)内の第２及
び第３のＭＯＳ-ＦＥＴ(6)、(7)の各ゲート端子へ出力
する第２のＮＡＮＤゲート(25)とから構成されている。
【０００５】図７に示すＡＣ−ＤＣコンバータの平滑コ
ンデンサ(10)の充電電圧ＶDCが定常状態となり、サイリ
スタ(14)がオフ状態からオン状態となったときの動作は
以下の通りである。図９(Ａ)に示す商用交流電源(1)の
交流入力電圧ＶACの極性が正のとき、制御回路(12)内の
正負判定回路(22)から高レベルの信号Ｖ5が出力され、
第１のＮＡＮＤゲート(24)からスイッチング回路(4)内
の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)の各ゲート端
子へ出力される第１のオン・オフ制御信号ＶG1が図９
(Ｂ)に示すように低レベル一定となる。これにより、商
用交流電源(1)からの交流入力電圧ＶACが正の半周期間
にスイッチング回路(4)内の第１及び第４のＭＯＳ-ＦＥ
Ｔ(5)、(8)はオフ状態となる。これと同時に、第２のＮ
ＡＮＤゲート(25)からスイッチング回路(4)内の第２及
び第３のＭＯＳ-ＦＥＴ(6)、(7)の各ゲート端子へ図９
(Ｃ)に示す第２のオン・オフ制御信号ＶG2が出力され、
第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン・オフ動
作される。
ンデンサ(10)の充電電圧ＶDCが定常状態となり、サイリ
スタ(14)がオフ状態からオン状態となったときの動作は
以下の通りである。図９(Ａ)に示す商用交流電源(1)の
交流入力電圧ＶACの極性が正のとき、制御回路(12)内の
正負判定回路(22)から高レベルの信号Ｖ5が出力され、
第１のＮＡＮＤゲート(24)からスイッチング回路(4)内
の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)の各ゲート端
子へ出力される第１のオン・オフ制御信号ＶG1が図９
(Ｂ)に示すように低レベル一定となる。これにより、商
用交流電源(1)からの交流入力電圧ＶACが正の半周期間
にスイッチング回路(4)内の第１及び第４のＭＯＳ-ＦＥ
Ｔ(5)、(8)はオフ状態となる。これと同時に、第２のＮ
ＡＮＤゲート(25)からスイッチング回路(4)内の第２及
び第３のＭＯＳ-ＦＥＴ(6)、(7)の各ゲート端子へ図９
(Ｃ)に示す第２のオン・オフ制御信号ＶG2が出力され、
第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン・オフ動
作される。
【０００６】逆に、図９(Ａ)に示す商用交流電源(1)の
交流入力電圧ＶACの極性が負のとき、制御回路(12)内の
正負判定回路(22)から低レベルの信号Ｖ5が出力され、
第１のＮＡＮＤゲート(24)からスイッチング回路(4)内
の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)の各ゲート端
子へ図９(Ｂ)に示す第１のオン・オフ制御信号ＶG1が出
力される。これにより、商用交流電源(1)からの交流入
力電圧ＶACが負の半周期間にスイッチング回路(4)内の
第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)がオン・オフ動
作される。これと同時に、第２のＮＡＮＤゲート(25)か
らスイッチング回路(4)内の第２及び第３のＭＯＳ-ＦＥ
Ｔ(6)、(7)の各ゲート端子へ出力される第２のオン・オ
フ制御信号ＶG2は図９(Ｃ)に示すように低レベル一定と
なるため、第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)はオ
フ状態となる。
交流入力電圧ＶACの極性が負のとき、制御回路(12)内の
正負判定回路(22)から低レベルの信号Ｖ5が出力され、
第１のＮＡＮＤゲート(24)からスイッチング回路(4)内
の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)の各ゲート端
子へ図９(Ｂ)に示す第１のオン・オフ制御信号ＶG1が出
力される。これにより、商用交流電源(1)からの交流入
力電圧ＶACが負の半周期間にスイッチング回路(4)内の
第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)がオン・オフ動
作される。これと同時に、第２のＮＡＮＤゲート(25)か
らスイッチング回路(4)内の第２及び第３のＭＯＳ-ＦＥ
Ｔ(6)、(7)の各ゲート端子へ出力される第２のオン・オ
フ制御信号ＶG2は図９(Ｃ)に示すように低レベル一定と
なるため、第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)はオ
フ状態となる。
【０００７】図９(Ａ)に示す商用交流電源１の交流入力
電圧ＶACが正の半周期間において、スイッチング回路
(4)内の第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン状
態のときは、リアクトル(2)、第２のＭＯＳ-ＦＥＴ
(6)、第４の寄生ダイオード(8a)及びリアクトル(3)と、
リアクトル(2)、第１の寄生ダイオード(5a)、第３のＭ
ＯＳ-ＦＥＴ(7)及びリアクトル(3)の２つの経路で商用
交流電源(1)からリアクトル(2)、(3)に交流入力電流Ｉ
ACが流れ、リアクトル(2)、(3)にエネルギが蓄積され
る。その後、第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)が
オン状態からオフ状態になると、リアクトル(2)、第１
の寄生ダイオード(5a)、逆流防止用ダイオード(9)、サ
イリスタ(14)、平滑コンデンサ(10)、第４の寄生ダイオ
ード(8a)及びリアクトル(3)の経路でリアクトル(2)、
(3)に蓄積されたエネルギが放出され、平滑コンデンサ
(10)が図示の極性で昇圧充電される。
電圧ＶACが正の半周期間において、スイッチング回路
(4)内の第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン状
態のときは、リアクトル(2)、第２のＭＯＳ-ＦＥＴ
(6)、第４の寄生ダイオード(8a)及びリアクトル(3)と、
リアクトル(2)、第１の寄生ダイオード(5a)、第３のＭ
ＯＳ-ＦＥＴ(7)及びリアクトル(3)の２つの経路で商用
交流電源(1)からリアクトル(2)、(3)に交流入力電流Ｉ
ACが流れ、リアクトル(2)、(3)にエネルギが蓄積され
る。その後、第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)が
オン状態からオフ状態になると、リアクトル(2)、第１
の寄生ダイオード(5a)、逆流防止用ダイオード(9)、サ
イリスタ(14)、平滑コンデンサ(10)、第４の寄生ダイオ
ード(8a)及びリアクトル(3)の経路でリアクトル(2)、
(3)に蓄積されたエネルギが放出され、平滑コンデンサ
(10)が図示の極性で昇圧充電される。
【０００８】また、図９(Ａ)に示す商用交流電源(1)の
交流入力電圧ＶACが負の半周期間において、スイッチン
グ回路(4)内の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)が
オン状態のときは、リアクトル(3)、第４のＭＯＳ-ＦＥ
Ｔ(8)、第２の寄生ダイオード(6a)及びリアクトル(2)
と、リアクトル(3)、第３の寄生ダイオード(7a)、第１
のＭＯＳ-ＦＥＴ(5)及びリアクトル(2)の２つの経路で
商用交流電源(1)からリアクトル(2)、(3)に交流入力電
流ＩACが流れ、リアクトル(2)、(3)にエネルギが蓄積さ
れる。その後、第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)
がオン状態からオフ状態になると、リアクトル(3)、第
３の寄生ダイオード(7a)、逆流防止用ダイオード(9)、
サイリスタ(14)、平滑コンデンサ(10)、第２の寄生ダイ
オード(6a)及びリアクトル(2)の経路でリアクトル(2)、
(3)に蓄積されたエネルギが放出され、平滑コンデンサ
(10)が図示の極性で昇圧充電される。これにより、平滑
コンデンサ(10)の両端から直流出力電圧ＶDCが出力され
る。
交流入力電圧ＶACが負の半周期間において、スイッチン
グ回路(4)内の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)が
オン状態のときは、リアクトル(3)、第４のＭＯＳ-ＦＥ
Ｔ(8)、第２の寄生ダイオード(6a)及びリアクトル(2)
と、リアクトル(3)、第３の寄生ダイオード(7a)、第１
のＭＯＳ-ＦＥＴ(5)及びリアクトル(2)の２つの経路で
商用交流電源(1)からリアクトル(2)、(3)に交流入力電
流ＩACが流れ、リアクトル(2)、(3)にエネルギが蓄積さ
れる。その後、第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)
がオン状態からオフ状態になると、リアクトル(3)、第
３の寄生ダイオード(7a)、逆流防止用ダイオード(9)、
サイリスタ(14)、平滑コンデンサ(10)、第２の寄生ダイ
オード(6a)及びリアクトル(2)の経路でリアクトル(2)、
(3)に蓄積されたエネルギが放出され、平滑コンデンサ
(10)が図示の極性で昇圧充電される。これにより、平滑
コンデンサ(10)の両端から直流出力電圧ＶDCが出力され
る。
【０００９】平滑コンデンサ(10)の両端から出力された
直流出力電圧ＶDCは、制御回路(12)内の第１の誤差増幅
器(17)にて基準電源(16)の基準電圧ＶRと比較され、直
流出力電圧ＶDC及び基準電圧ＶRの誤差電圧信号Ｖ1が第
１の誤差増幅器(17)から出力される。第１の誤差増幅器
(17)の誤差電圧信号Ｖ1は商用交流電源(1)からの交流入
力電圧ＶACと共に乗算回路(18)に入力され、誤差電圧信
号Ｖ1と交流入力電圧ＶACとの積信号Ｖ2が乗算回路(18)
から出力される。乗算回路(18)の積信号Ｖ2は第２の誤
差増幅器(19)において電流検出器(11)により検出された
交流入力電流Ｉ ACの検出電圧ＶLと比較され、積信号Ｖ2
及び検出電圧ＶLの誤差電圧信号Ｖ3が第２の誤差増幅器
(19)から出力される。第２の誤差増幅器(19)の誤差電圧
信号Ｖ3はＰＷＭコンパレータ(21)において三角波発振
回路(20)の三角波信号Ｖ4と比較され、誤差電圧信号Ｖ3
と三角波信号Ｖ4との関係がＶ3＞Ｖ4のときに低レベル
となり、Ｖ3＜Ｖ4のときに高レベルとなるＰＷＭ変調信
号ＶPWMがＰＷＭコンパレータ(21)から出力され、第１
及び第２のＮＡＮＤゲート(24)、(25)の一方の入力端子
に入力される。これと同時に、第１のＮＡＮＤゲート(2
4)の他方の入力端子には正負判別回路(22)の出力信号Ｖ
5が直接入力され、第２のＮＡＮＤゲート(25)の他方の
入力端子には正負判別回路(22)の出力信号Ｖ5が反転器
(23)を介して入力される。
直流出力電圧ＶDCは、制御回路(12)内の第１の誤差増幅
器(17)にて基準電源(16)の基準電圧ＶRと比較され、直
流出力電圧ＶDC及び基準電圧ＶRの誤差電圧信号Ｖ1が第
１の誤差増幅器(17)から出力される。第１の誤差増幅器
(17)の誤差電圧信号Ｖ1は商用交流電源(1)からの交流入
力電圧ＶACと共に乗算回路(18)に入力され、誤差電圧信
号Ｖ1と交流入力電圧ＶACとの積信号Ｖ2が乗算回路(18)
から出力される。乗算回路(18)の積信号Ｖ2は第２の誤
差増幅器(19)において電流検出器(11)により検出された
交流入力電流Ｉ ACの検出電圧ＶLと比較され、積信号Ｖ2
及び検出電圧ＶLの誤差電圧信号Ｖ3が第２の誤差増幅器
(19)から出力される。第２の誤差増幅器(19)の誤差電圧
信号Ｖ3はＰＷＭコンパレータ(21)において三角波発振
回路(20)の三角波信号Ｖ4と比較され、誤差電圧信号Ｖ3
と三角波信号Ｖ4との関係がＶ3＞Ｖ4のときに低レベル
となり、Ｖ3＜Ｖ4のときに高レベルとなるＰＷＭ変調信
号ＶPWMがＰＷＭコンパレータ(21)から出力され、第１
及び第２のＮＡＮＤゲート(24)、(25)の一方の入力端子
に入力される。これと同時に、第１のＮＡＮＤゲート(2
4)の他方の入力端子には正負判別回路(22)の出力信号Ｖ
5が直接入力され、第２のＮＡＮＤゲート(25)の他方の
入力端子には正負判別回路(22)の出力信号Ｖ5が反転器
(23)を介して入力される。
【００１０】したがって、商用交流電源(1)からの交流
入力電圧ＶACが正の半周期間のときは正負判別回路(22)
の出力信号Ｖ5が高レベルとなるので、第１のＮＡＮＤ
ゲート(24)から出力される第１のオン・オフ制御信号Ｖ
G1は低レベル一定となる。一方、第２のＮＡＮＤゲート
(25)からはＰＷＭコンパレータ(21)のＰＷＭ変調信号Ｖ
PWMが第２のオン・オフ制御信号ＶG2として出力され
る。また、商用交流電源(1)からの交流入力電圧ＶACが
負の半周期間のときは正負判別回路(22)の出力信号Ｖ5
が低レベルとなるので、第１のＮＡＮＤゲート(24)から
ＰＷＭコンパレータ(21)のＰＷＭ変調信号ＶPWMが第１
のオン・オフ制御信号ＶG1として出力される。一方、第
２のＮＡＮＤゲート(25)から出力される第２のオン・オ
フ制御信号ＶG2は低レベル一定となる。第１及び第２の
ＮＡＮＤゲート(24)、(25)からそれぞれ出力される第１
及び第２のオン・オフ制御信号ＶG1、ＶG2は第１及び第
４のＭＯＳ-ＦＥＴ(5)、(8)並びに第２及び第３のＭＯ
Ｓ-ＦＥＴ(6)、(7)の各ゲート端子にそれぞれ付与さ
れ、第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)並びに第２
及び第３のＭＯＳ-ＦＥＴ(6)、(7)が交流入力電圧ＶAC
の半周期毎に交互にオン・オフ制御される。これによ
り、商用交流電源(1)からリアクトル(2)、(3)に流れる
交流入力電流ＩACが正弦波状に制御されると共に平滑コ
ンデンサ(10)の両端から出力される直流出力電圧ＶDCが
一定レベルに保持される。
入力電圧ＶACが正の半周期間のときは正負判別回路(22)
の出力信号Ｖ5が高レベルとなるので、第１のＮＡＮＤ
ゲート(24)から出力される第１のオン・オフ制御信号Ｖ
G1は低レベル一定となる。一方、第２のＮＡＮＤゲート
(25)からはＰＷＭコンパレータ(21)のＰＷＭ変調信号Ｖ
PWMが第２のオン・オフ制御信号ＶG2として出力され
る。また、商用交流電源(1)からの交流入力電圧ＶACが
負の半周期間のときは正負判別回路(22)の出力信号Ｖ5
が低レベルとなるので、第１のＮＡＮＤゲート(24)から
ＰＷＭコンパレータ(21)のＰＷＭ変調信号ＶPWMが第１
のオン・オフ制御信号ＶG1として出力される。一方、第
２のＮＡＮＤゲート(25)から出力される第２のオン・オ
フ制御信号ＶG2は低レベル一定となる。第１及び第２の
ＮＡＮＤゲート(24)、(25)からそれぞれ出力される第１
及び第２のオン・オフ制御信号ＶG1、ＶG2は第１及び第
４のＭＯＳ-ＦＥＴ(5)、(8)並びに第２及び第３のＭＯ
Ｓ-ＦＥＴ(6)、(7)の各ゲート端子にそれぞれ付与さ
れ、第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)並びに第２
及び第３のＭＯＳ-ＦＥＴ(6)、(7)が交流入力電圧ＶAC
の半周期毎に交互にオン・オフ制御される。これによ
り、商用交流電源(1)からリアクトル(2)、(3)に流れる
交流入力電流ＩACが正弦波状に制御されると共に平滑コ
ンデンサ(10)の両端から出力される直流出力電圧ＶDCが
一定レベルに保持される。
【００１１】図７に示すＡＣ−ＤＣコンバータでは、商
用交流電源(1)からリアクトル(2)、(3)に流れる交流入
力電流ＩACが正弦波状に制御されると共に平滑コンデン
サ(10)の両端から出力される直流出力電圧ＶDCが一定レ
ベルに保持されるので、入力力率を略１.０に上昇させ
ることができると共に高安定な直流出力電圧ＶDCを得る
ことができる。また、商用交流電源(1)の投入時はサイ
リスタ(14)がオフ状態であり、そのときに発生する突入
電流は突入電流防止用抵抗(13)により抑制されるので、
過大な突入電流によるスイッチング回路(4)内の第１〜
第４のＭＯＳ-ＦＥＴ(5)〜(8)と第１〜第４の寄生ダイ
オード(5a)〜(8a)及び逆流防止用ダイオード(9)の破壊
を防止できる。
用交流電源(1)からリアクトル(2)、(3)に流れる交流入
力電流ＩACが正弦波状に制御されると共に平滑コンデン
サ(10)の両端から出力される直流出力電圧ＶDCが一定レ
ベルに保持されるので、入力力率を略１.０に上昇させ
ることができると共に高安定な直流出力電圧ＶDCを得る
ことができる。また、商用交流電源(1)の投入時はサイ
リスタ(14)がオフ状態であり、そのときに発生する突入
電流は突入電流防止用抵抗(13)により抑制されるので、
過大な突入電流によるスイッチング回路(4)内の第１〜
第４のＭＯＳ-ＦＥＴ(5)〜(8)と第１〜第４の寄生ダイ
オード(5a)〜(8a)及び逆流防止用ダイオード(9)の破壊
を防止できる。
【００１２】
【発明が解決しようとする課題】ところで、図７に示す
ＡＣ−ＤＣコンバータでは、商用交流電源(1)の交流入
力電圧ＶACが正の半周期間にスイッチング回路(4)内の
第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン状態から
オフ状態となると、リアクトル(2)、第１の寄生ダイオ
ード(5a)、逆流防止用ダイオード(9)、サイリスタ(1
4)、平滑コンデンサ(10)、第４の寄生ダイオード(8a)及
びリアクトル(3)の経路でリアクトル(2)、(3)に蓄積さ
れたエネルギが放出されると共に出力電流ＩDCが流れ
る。また、商用交流電源(1)の交流入力電圧ＶACが負の
半周期間にスイッチング回路(4)内の第１及び第４のＭ
ＯＳ-ＦＥＴ(5)、(8)がオン状態からオフ状態となる
と、リアクトル(3)、第３の寄生ダイオード(7a)、逆流
防止用ダイオード(9)、サイリスタ(14)、平滑コンデン
サ(10)、第２の寄生ダイオード(6a)及びリアクトル(2)
の経路でリアクトル(2)、(3)に蓄積されたエネルギが放
出されると共に出力電流ＩDCが流れる。したがって、リ
アクトル(2)、(3)のエネルギの放出時に前記の経路で流
れる出力電流ＩDCにより、第１又は第３の寄生ダイオー
ド(5a)、(7a)、逆流防止用ダイオード(9)、サイリスタ
(14)、第４又は第２の寄生ダイオード(8a)、(6a)にて電
圧降下が発生するので、それらの電圧降下による電力損
失が発生し、変換効率が低下する欠点があった。
ＡＣ−ＤＣコンバータでは、商用交流電源(1)の交流入
力電圧ＶACが正の半周期間にスイッチング回路(4)内の
第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン状態から
オフ状態となると、リアクトル(2)、第１の寄生ダイオ
ード(5a)、逆流防止用ダイオード(9)、サイリスタ(1
4)、平滑コンデンサ(10)、第４の寄生ダイオード(8a)及
びリアクトル(3)の経路でリアクトル(2)、(3)に蓄積さ
れたエネルギが放出されると共に出力電流ＩDCが流れ
る。また、商用交流電源(1)の交流入力電圧ＶACが負の
半周期間にスイッチング回路(4)内の第１及び第４のＭ
ＯＳ-ＦＥＴ(5)、(8)がオン状態からオフ状態となる
と、リアクトル(3)、第３の寄生ダイオード(7a)、逆流
防止用ダイオード(9)、サイリスタ(14)、平滑コンデン
サ(10)、第２の寄生ダイオード(6a)及びリアクトル(2)
の経路でリアクトル(2)、(3)に蓄積されたエネルギが放
出されると共に出力電流ＩDCが流れる。したがって、リ
アクトル(2)、(3)のエネルギの放出時に前記の経路で流
れる出力電流ＩDCにより、第１又は第３の寄生ダイオー
ド(5a)、(7a)、逆流防止用ダイオード(9)、サイリスタ
(14)、第４又は第２の寄生ダイオード(8a)、(6a)にて電
圧降下が発生するので、それらの電圧降下による電力損
失が発生し、変換効率が低下する欠点があった。
【００１３】そこで、本発明は整流素子の電圧降下によ
る電力損失を低減して変換効率を向上できるＡＣ−ＤＣ
コンバータを提供することを目的とする。
る電力損失を低減して変換効率を向上できるＡＣ−ＤＣ
コンバータを提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明によるＡＣ−ＤＣ
コンバータは、交流電源(1)に接続されるリアクトル
(2)、(3)と、橋絡接続された複数対のスイッチング素子
(5)(8)、(6)(7)及び該複数対のスイッチング素子(5)
(8)、(6)(7)の各々と並列に接続された還流用整流素子
(5a)(8a)、(6a)(7a)から成り且つ前記リアクトル(2)、
(3)に接続されるスイッチング回路(4)と、該スイッチン
グ回路(4)の出力端子に逆流防止用整流素子(9)を介して
接続される平滑コンデンサ(10)とを備え、前記交流電源
(1)の電圧(VAC)及び電流(IAC)並びに前記平滑コンデン
サ(10)の電圧に応じて前記スイッチング回路(4)の前記
複数対のスイッチング素子(5)(8)、(6)(7)をオン・オフ
制御することにより、前記交流電源(1)から前記リアク
トル(2)、(3)に流れる交流入力電流(IAC)を正弦波状に
制御すると共に前記平滑コンデンサ(10)から定電圧の直
流出力(VDC)を取り出す。このＡＣ−ＤＣコンバータで
は、複数の整流素子(26)〜(29)とスイッチ手段(14)とか
ら成るバイパス回路(30)を前記リアクトル(2)、(3)と前
記平滑コンデンサ(10)との間に且つ前記スイッチング回
路(4)に対して並列に接続し、前記スイッチ手段(14)は
前記平滑コンデンサ(10)の充電電圧(VDC)が定常状態と
なるときにオフ状態からオン状態となる。
コンバータは、交流電源(1)に接続されるリアクトル
(2)、(3)と、橋絡接続された複数対のスイッチング素子
(5)(8)、(6)(7)及び該複数対のスイッチング素子(5)
(8)、(6)(7)の各々と並列に接続された還流用整流素子
(5a)(8a)、(6a)(7a)から成り且つ前記リアクトル(2)、
(3)に接続されるスイッチング回路(4)と、該スイッチン
グ回路(4)の出力端子に逆流防止用整流素子(9)を介して
接続される平滑コンデンサ(10)とを備え、前記交流電源
(1)の電圧(VAC)及び電流(IAC)並びに前記平滑コンデン
サ(10)の電圧に応じて前記スイッチング回路(4)の前記
複数対のスイッチング素子(5)(8)、(6)(7)をオン・オフ
制御することにより、前記交流電源(1)から前記リアク
トル(2)、(3)に流れる交流入力電流(IAC)を正弦波状に
制御すると共に前記平滑コンデンサ(10)から定電圧の直
流出力(VDC)を取り出す。このＡＣ−ＤＣコンバータで
は、複数の整流素子(26)〜(29)とスイッチ手段(14)とか
ら成るバイパス回路(30)を前記リアクトル(2)、(3)と前
記平滑コンデンサ(10)との間に且つ前記スイッチング回
路(4)に対して並列に接続し、前記スイッチ手段(14)は
前記平滑コンデンサ(10)の充電電圧(VDC)が定常状態と
なるときにオフ状態からオン状態となる。
【００１５】スイッチング回路(4)内の一対のスイッチ
ング素子(6)(7)又は(5)(8)がオン状態のとき、交流電源
(1)から一対のスイッチング素子(6)(7)又は(5)(8)及び
還流用整流素子(8a)(5a)又は(7a)(6a)を介してリアクト
ル(2)、(3)にエネルギが蓄積される。その後、スイッチ
ング回路(4)内の一対のスイッチング素子(6)(7)又は(5)
(8)がオン状態からオフ状態になると、リアクトル(2)、
(3)に蓄積されたエネルギの大部分はバイパス回路(30)
及び平滑コンデンサ(10)を介して放出され、負荷に出力
電流(IDC)が流れる。これにより、リアクトル(2)、(3)
のエネルギ放出時に還流用整流素子(5a)〜(8a)及び逆流
防止用整流素子(9)に流れる出力電流(ID C)が極めて減少
するので、各整流素子(5a)〜(8a)、(9)の電圧降下によ
る電力損失を最小限に抑え、前記電圧降下による電力損
失を低減してＡＣ−ＤＣコンバータの変換効率を向上す
ることが可能となる。
ング素子(6)(7)又は(5)(8)がオン状態のとき、交流電源
(1)から一対のスイッチング素子(6)(7)又は(5)(8)及び
還流用整流素子(8a)(5a)又は(7a)(6a)を介してリアクト
ル(2)、(3)にエネルギが蓄積される。その後、スイッチ
ング回路(4)内の一対のスイッチング素子(6)(7)又は(5)
(8)がオン状態からオフ状態になると、リアクトル(2)、
(3)に蓄積されたエネルギの大部分はバイパス回路(30)
及び平滑コンデンサ(10)を介して放出され、負荷に出力
電流(IDC)が流れる。これにより、リアクトル(2)、(3)
のエネルギ放出時に還流用整流素子(5a)〜(8a)及び逆流
防止用整流素子(9)に流れる出力電流(ID C)が極めて減少
するので、各整流素子(5a)〜(8a)、(9)の電圧降下によ
る電力損失を最小限に抑え、前記電圧降下による電力損
失を低減してＡＣ−ＤＣコンバータの変換効率を向上す
ることが可能となる。
【００１６】本発明の実施の形態では、前記逆流防止用
整流素子(9)と直列に突入電流防止用抵抗(13)を接続す
る。交流電源(1)の投入時に発生する突入電流を突入電
流防止用抵抗(13)により抑制できるので、スイッチング
回路(4)を構成する複数対のスイッチング素子(5)(8)、
(6)(7)及び逆流防止用整流素子(9)にそれらの耐量を越
える突入電流が流れない。また、交流電源(1)の投入時
はスイッチ手段(14)がオフ状態であるから、スイッチン
グ回路(4)に対して並列に接続されたバイパス回路(30)
には突入電流が流れない。このため、交流電源(1)の投
入時に発生する突入電流によるスイッチング素子(5)〜
(8)や整流素子(9)、(26)〜(29)の破壊を防止できる。
整流素子(9)と直列に突入電流防止用抵抗(13)を接続す
る。交流電源(1)の投入時に発生する突入電流を突入電
流防止用抵抗(13)により抑制できるので、スイッチング
回路(4)を構成する複数対のスイッチング素子(5)(8)、
(6)(7)及び逆流防止用整流素子(9)にそれらの耐量を越
える突入電流が流れない。また、交流電源(1)の投入時
はスイッチ手段(14)がオフ状態であるから、スイッチン
グ回路(4)に対して並列に接続されたバイパス回路(30)
には突入電流が流れない。このため、交流電源(1)の投
入時に発生する突入電流によるスイッチング素子(5)〜
(8)や整流素子(9)、(26)〜(29)の破壊を防止できる。
【００１７】
【発明の実施の形態】以下、本発明によるＡＣ−ＤＣコ
ンバータの一実施の形態を図１及び図２に基づいて説明
する。但し、これらの図面では図７及び図８に示す箇所
と実質的に同一の部分には同一の符号を付し、その説明
を省略する。本実施の形態のＡＣ−ＤＣコンバータは、
図１に示すように、橋絡接続された複数の整流素子とし
ての第１〜第４の整流ダイオード(26)〜(29)とスイッチ
手段としてのサイリスタ(14)とから成るバイパス回路(3
0)をリアクトル(2)、(3)と平滑コンデンサ(10)との間に
且つスイッチング回路(4)に対して並列に接続する。そ
の他の回路構成は、図７に示すＡＣ−ＤＣコンバータと
略同様である。また、制御回路(12)の内部構成も図８に
示す内部構成と略同様であるので、図示及び説明を省略
する。
ンバータの一実施の形態を図１及び図２に基づいて説明
する。但し、これらの図面では図７及び図８に示す箇所
と実質的に同一の部分には同一の符号を付し、その説明
を省略する。本実施の形態のＡＣ−ＤＣコンバータは、
図１に示すように、橋絡接続された複数の整流素子とし
ての第１〜第４の整流ダイオード(26)〜(29)とスイッチ
手段としてのサイリスタ(14)とから成るバイパス回路(3
0)をリアクトル(2)、(3)と平滑コンデンサ(10)との間に
且つスイッチング回路(4)に対して並列に接続する。そ
の他の回路構成は、図７に示すＡＣ−ＤＣコンバータと
略同様である。また、制御回路(12)の内部構成も図８に
示す内部構成と略同様であるので、図示及び説明を省略
する。
【００１８】次に、図１に示すＡＣ−ＤＣコンバータの
平滑コンデンサ(10)の充電電圧ＶDCが定常状態となり、
サイリスタ(14)がオフ状態からオン状態となったときの
動作について説明する。図２(Ａ)に示す商用交流電源
(1)の交流入力電圧ＶACの極性が正のとき、制御回路(1
2)内の正負判定回路(22)から高レベルの信号Ｖ5が出力
され、第１のＮＡＮＤゲート(24)からスイッチング回路
(4)内の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)の各ゲー
ト端子へ出力される第１のオン・オフ制御信号ＶG1が図
２(Ｂ)に示すように低レベル一定となる。これにより、
商用交流電源(1)からの交流入力電圧ＶACが正の半周期
間にスイッチング回路(4)内の第１及び第４のＭＯＳ-Ｆ
ＥＴ(5)、(8)がオフ状態となる。これと同時に、第２の
ＮＡＮＤゲート(25)からスイッチング回路(4)内の第２
及び第３のＭＯＳ-ＦＥＴ(6)、(7)の各ゲート端子へ図
２(Ｃ)に示す第２のオン・オフ制御信号ＶG2が出力さ
れ、第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン・オ
フ動作される。
平滑コンデンサ(10)の充電電圧ＶDCが定常状態となり、
サイリスタ(14)がオフ状態からオン状態となったときの
動作について説明する。図２(Ａ)に示す商用交流電源
(1)の交流入力電圧ＶACの極性が正のとき、制御回路(1
2)内の正負判定回路(22)から高レベルの信号Ｖ5が出力
され、第１のＮＡＮＤゲート(24)からスイッチング回路
(4)内の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)の各ゲー
ト端子へ出力される第１のオン・オフ制御信号ＶG1が図
２(Ｂ)に示すように低レベル一定となる。これにより、
商用交流電源(1)からの交流入力電圧ＶACが正の半周期
間にスイッチング回路(4)内の第１及び第４のＭＯＳ-Ｆ
ＥＴ(5)、(8)がオフ状態となる。これと同時に、第２の
ＮＡＮＤゲート(25)からスイッチング回路(4)内の第２
及び第３のＭＯＳ-ＦＥＴ(6)、(7)の各ゲート端子へ図
２(Ｃ)に示す第２のオン・オフ制御信号ＶG2が出力さ
れ、第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン・オ
フ動作される。
【００１９】逆に、図２(Ａ)に示す商用交流電源(1)の
交流入力電圧ＶACの極性が負のとき、制御回路(12)内の
正負判定回路(22)から低レベルの信号Ｖ5が出力され、
第１のＮＡＮＤゲート(24)からスイッチング回路(4)内
の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)の各ゲート端
子へ図２(Ｂ)に示す第１のオン・オフ制御信号ＶG1が出
力される。これにより、商用交流電源(1)からの交流入
力電圧ＶACが負の半周期間にスイッチング回路(4)内の
第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)がオン・オフ動
作される。これと同時に、第２のＮＡＮＤゲート(25)か
らスイッチング回路(4)内の第２及び第３のＭＯＳ-ＦＥ
Ｔ(6)、(7)の各ゲート端子へ出力される第２のオン・オ
フ制御信号ＶG2は図２(Ｃ)に示すように低レベル一定と
なるため、第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)はオ
フ状態となる。
交流入力電圧ＶACの極性が負のとき、制御回路(12)内の
正負判定回路(22)から低レベルの信号Ｖ5が出力され、
第１のＮＡＮＤゲート(24)からスイッチング回路(4)内
の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)の各ゲート端
子へ図２(Ｂ)に示す第１のオン・オフ制御信号ＶG1が出
力される。これにより、商用交流電源(1)からの交流入
力電圧ＶACが負の半周期間にスイッチング回路(4)内の
第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)がオン・オフ動
作される。これと同時に、第２のＮＡＮＤゲート(25)か
らスイッチング回路(4)内の第２及び第３のＭＯＳ-ＦＥ
Ｔ(6)、(7)の各ゲート端子へ出力される第２のオン・オ
フ制御信号ＶG2は図２(Ｃ)に示すように低レベル一定と
なるため、第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)はオ
フ状態となる。
【００２０】図２(Ａ)に示す商用交流電源(1)の交流入
力電圧ＶACが正の半周期間で且つスイッチング回路(4)
内の第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン状態
のときは、リアクトル(2)、第２のＭＯＳ-ＦＥＴ(6)、
第４の寄生ダイオード(8a)及びリアクトル(3)と、リア
クトル(2)、第１の寄生ダイオード(5a)、第３のＭＯＳ-
ＦＥＴ(7)及びリアクトル(3)の２つの経路で商用交流電
源(1)からリアクトル(2)、(3)に交流入力電流ＩACが流
れ、リアクトル(2)、(3)にエネルギが蓄積される。その
後、第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン状態
からオフ状態になると、リアクトル(2)、(3)に蓄積され
たエネルギの大部分がリアクトル(2)、第１の整流ダイ
オード(26)、サイリスタ(14)、平滑コンデンサ(10)、第
４の整流ダイオード(29)及びリアクトル(3)の経路で放
出され、平滑コンデンサ(10)が図示の極性で昇圧充電さ
れる。
力電圧ＶACが正の半周期間で且つスイッチング回路(4)
内の第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン状態
のときは、リアクトル(2)、第２のＭＯＳ-ＦＥＴ(6)、
第４の寄生ダイオード(8a)及びリアクトル(3)と、リア
クトル(2)、第１の寄生ダイオード(5a)、第３のＭＯＳ-
ＦＥＴ(7)及びリアクトル(3)の２つの経路で商用交流電
源(1)からリアクトル(2)、(3)に交流入力電流ＩACが流
れ、リアクトル(2)、(3)にエネルギが蓄積される。その
後、第２及び第３のＭＯＳ-ＦＥＴ(6)、(7)がオン状態
からオフ状態になると、リアクトル(2)、(3)に蓄積され
たエネルギの大部分がリアクトル(2)、第１の整流ダイ
オード(26)、サイリスタ(14)、平滑コンデンサ(10)、第
４の整流ダイオード(29)及びリアクトル(3)の経路で放
出され、平滑コンデンサ(10)が図示の極性で昇圧充電さ
れる。
【００２１】また、図２(Ａ)に示す商用交流電源(1)の
交流入力電圧ＶACが負の半周期間で且つスイッチング回
路(4)内の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)がオン
状態のときは、リアクトル(3)、第４のＭＯＳ-ＦＥＴ
(8)、第２の寄生ダイオード(6a)及びリアクトル(2)と、
リアクトル(3)、第３の寄生ダイオード(7a)、第１のＭ
ＯＳ-ＦＥＴ(5)及びリアクトル(3)の２つの経路で商用
交流電源(1)からリアクトル(2)、(3)に交流入力電流Ｉ
ACが流れ、リアクトル(2)、(3)にエネルギが蓄積され
る。その後、第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)が
オン状態からオフ状態になると、リアクトル(2)、(3)に
蓄積されたエネルギの大部分がリアクトル(3)、第３の
整流ダイオード(28)、サイリスタ(14)、平滑コンデンサ
(10)、第２の整流ダイオード(27)及びリアクトル(2)の
経路で放出され、平滑コンデンサ(10)が図示の極性で昇
圧充電される。これにより、平滑コンデンサ(10)の両端
から直流出力電圧ＶDCが出力される。なお、図１に示す
制御回路(12)内の動作は先述の図７に示す制御回路(12)
内の動作と略同様であるので、説明は省略する。
交流入力電圧ＶACが負の半周期間で且つスイッチング回
路(4)内の第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)がオン
状態のときは、リアクトル(3)、第４のＭＯＳ-ＦＥＴ
(8)、第２の寄生ダイオード(6a)及びリアクトル(2)と、
リアクトル(3)、第３の寄生ダイオード(7a)、第１のＭ
ＯＳ-ＦＥＴ(5)及びリアクトル(3)の２つの経路で商用
交流電源(1)からリアクトル(2)、(3)に交流入力電流Ｉ
ACが流れ、リアクトル(2)、(3)にエネルギが蓄積され
る。その後、第１及び第４のＭＯＳ-ＦＥＴ(5)、(8)が
オン状態からオフ状態になると、リアクトル(2)、(3)に
蓄積されたエネルギの大部分がリアクトル(3)、第３の
整流ダイオード(28)、サイリスタ(14)、平滑コンデンサ
(10)、第２の整流ダイオード(27)及びリアクトル(2)の
経路で放出され、平滑コンデンサ(10)が図示の極性で昇
圧充電される。これにより、平滑コンデンサ(10)の両端
から直流出力電圧ＶDCが出力される。なお、図１に示す
制御回路(12)内の動作は先述の図７に示す制御回路(12)
内の動作と略同様であるので、説明は省略する。
【００２２】図１に示す実施の形態のＡＣ−ＤＣコンバ
ータでは、リアクトル(2)、(3)に蓄積されたエネルギの
大部分がバイパス回路(30)及び平滑コンデンサ(10)を介
して放出され、図示しない負荷に出力電流ＩDCが流れる
ので、スイッチング回路(4)内の第１〜第４の寄生ダイ
オード(5a)〜(8a)及び逆流防止用ダイオード(9)を介し
て流れる出力電流ＩDCが極めて少なくなる。したがっ
て、各寄生ダイオード(5a)〜(8a)及び逆流防止用ダイオ
ード(9)の電圧降下による電力損失を最小限に抑制し、
ダイオード等の整流素子の電圧降下による電力損失を低
減して変換効率を向上することが可能となる。また、商
用交流電源(1)の投入時はサイリスタ(14)がオフ状態で
あるため、そのときに発生する突入電流は突入電流防止
用抵抗(13)により抑制され、スイッチング回路(4)を構
成する第１〜第４のＭＯＳ-ＦＥＴ(5)〜(8)と第１〜第
４の寄生ダイオード(5a)〜(8a)及び逆流防止用ダイオー
ド(9)にそれらの耐量を越える突入電流が流れない。ま
た、スイッチング回路(4)に対して並列に接続されたバ
イパス回路(30)には突入電流が全く流れない。このた
め、スイッチング回路(4)内の第１〜第４のＭＯＳ-ＦＥ
Ｔ(5)〜(8)と第１〜第４の寄生ダイオード(5a)〜(8a)、
逆流防止用ダイオード(9)、バイパス回路(30)を構成す
る第１〜第４の整流ダイオード(26)〜(29)の突入電流に
よる破壊を防止することが可能となる。
ータでは、リアクトル(2)、(3)に蓄積されたエネルギの
大部分がバイパス回路(30)及び平滑コンデンサ(10)を介
して放出され、図示しない負荷に出力電流ＩDCが流れる
ので、スイッチング回路(4)内の第１〜第４の寄生ダイ
オード(5a)〜(8a)及び逆流防止用ダイオード(9)を介し
て流れる出力電流ＩDCが極めて少なくなる。したがっ
て、各寄生ダイオード(5a)〜(8a)及び逆流防止用ダイオ
ード(9)の電圧降下による電力損失を最小限に抑制し、
ダイオード等の整流素子の電圧降下による電力損失を低
減して変換効率を向上することが可能となる。また、商
用交流電源(1)の投入時はサイリスタ(14)がオフ状態で
あるため、そのときに発生する突入電流は突入電流防止
用抵抗(13)により抑制され、スイッチング回路(4)を構
成する第１〜第４のＭＯＳ-ＦＥＴ(5)〜(8)と第１〜第
４の寄生ダイオード(5a)〜(8a)及び逆流防止用ダイオー
ド(9)にそれらの耐量を越える突入電流が流れない。ま
た、スイッチング回路(4)に対して並列に接続されたバ
イパス回路(30)には突入電流が全く流れない。このた
め、スイッチング回路(4)内の第１〜第４のＭＯＳ-ＦＥ
Ｔ(5)〜(8)と第１〜第４の寄生ダイオード(5a)〜(8a)、
逆流防止用ダイオード(9)、バイパス回路(30)を構成す
る第１〜第４の整流ダイオード(26)〜(29)の突入電流に
よる破壊を防止することが可能となる。
【００２３】本発明の実施態様は前記の実施の形態に限
定されず、種々の変更が可能である。例えば、上記の実
施の形態ではスイッチング回路(4)を構成するスイッチ
ング素子として寄生ダイオードを有するＭＯＳ-ＦＥＴ
（ＭＯＳ型電界効果トランジスタ）を使用した形態を示
したが、スイッチング素子と並列にダイオードを接続す
れば一般的な接合型バイポーラトランジスタ、Ｊ-ＦＥ
Ｔ（接合型電界効果トランジスタ）又はＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）等も使用可能であ
る。また、上記の実施の形態では単相の商用交流電源
(1)からの交流入力電圧ＶACを直流出力電圧ＶDCに変換
するＡＣ−ＤＣコンバータに本発明を適用した形態につ
いて示したが、図３に示す商用三相交流電源(31)からの
各相電圧ＶU、ＶV、ＶWを直流出力電圧ＶDCに変換する
三相ＡＣ−ＤＣコンバータにも本発明を適用することが
可能である。図３に示す三相ＡＣ−ＤＣコンバータに本
発明を適用した実施の形態を図４に示す。図３及び図４
において、(32)はリアクトル、(33)は三相スイッチング
回路、(34)は第５のＭＯＳ-ＦＥＴ、(34a)は第５のＭＯ
Ｓ-ＦＥＴ(34)に内蔵された第５の寄生ダイオード、(3
5)は第６のＭＯＳ-ＦＥＴ、(35a)は第６のＭＯＳ-ＦＥ
Ｔ(35)に内蔵された第６の寄生ダイオード、(36)、(37)
は相電流検出器、(38)は制御回路、(39)は第５の整流ダ
イオード、(40)は第６の整流ダイオード、(41)は三相バ
イパス回路を示す。図３及び図４における制御回路(38)
の内部構成は図５に示す通りである。図５において、(4
2)は電流絶対値検出回路、(43)は電圧絶対値検出回路、
(44)はＵ相回路、(45)はＶ相回路、(46)はＷ相回路、(4
7)は制御信号出力回路を示す。なお、Ｖ相回路(45)及び
Ｗ相回路(46)の内部構成はＵ相回路(44)と略同一である
ので、詳細な図示を省略する。商用三相交流電源(31)の
各相電圧ＶU、ＶV、ＶWと制御回路(38)から三相スイッ
チング回路(33)内の第１〜第６のＭＯＳ-ＦＥＴ(5)〜
(8)、(34)、(35)の各ゲート端子に付与される第１〜第
６のオン・オフ制御信号ＶG1〜ＶG6のタイミングはそれ
ぞれ図６(Ａ)〜(Ｇ)に示す通りである。更に、図４に示
した三相交流電源の場合に限らず、三相以上の多相交流
電源の場合についても本発明を適用できる。また、上記
の実施の形態のサイリスタ(14)はバイパス回路(30)を構
成する複数の整流ダイオード(26)〜(29)の一部又は全部
を、例えばサイリスタに置き換えることによって省略が
可能である。
定されず、種々の変更が可能である。例えば、上記の実
施の形態ではスイッチング回路(4)を構成するスイッチ
ング素子として寄生ダイオードを有するＭＯＳ-ＦＥＴ
（ＭＯＳ型電界効果トランジスタ）を使用した形態を示
したが、スイッチング素子と並列にダイオードを接続す
れば一般的な接合型バイポーラトランジスタ、Ｊ-ＦＥ
Ｔ（接合型電界効果トランジスタ）又はＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）等も使用可能であ
る。また、上記の実施の形態では単相の商用交流電源
(1)からの交流入力電圧ＶACを直流出力電圧ＶDCに変換
するＡＣ−ＤＣコンバータに本発明を適用した形態につ
いて示したが、図３に示す商用三相交流電源(31)からの
各相電圧ＶU、ＶV、ＶWを直流出力電圧ＶDCに変換する
三相ＡＣ−ＤＣコンバータにも本発明を適用することが
可能である。図３に示す三相ＡＣ−ＤＣコンバータに本
発明を適用した実施の形態を図４に示す。図３及び図４
において、(32)はリアクトル、(33)は三相スイッチング
回路、(34)は第５のＭＯＳ-ＦＥＴ、(34a)は第５のＭＯ
Ｓ-ＦＥＴ(34)に内蔵された第５の寄生ダイオード、(3
5)は第６のＭＯＳ-ＦＥＴ、(35a)は第６のＭＯＳ-ＦＥ
Ｔ(35)に内蔵された第６の寄生ダイオード、(36)、(37)
は相電流検出器、(38)は制御回路、(39)は第５の整流ダ
イオード、(40)は第６の整流ダイオード、(41)は三相バ
イパス回路を示す。図３及び図４における制御回路(38)
の内部構成は図５に示す通りである。図５において、(4
2)は電流絶対値検出回路、(43)は電圧絶対値検出回路、
(44)はＵ相回路、(45)はＶ相回路、(46)はＷ相回路、(4
7)は制御信号出力回路を示す。なお、Ｖ相回路(45)及び
Ｗ相回路(46)の内部構成はＵ相回路(44)と略同一である
ので、詳細な図示を省略する。商用三相交流電源(31)の
各相電圧ＶU、ＶV、ＶWと制御回路(38)から三相スイッ
チング回路(33)内の第１〜第６のＭＯＳ-ＦＥＴ(5)〜
(8)、(34)、(35)の各ゲート端子に付与される第１〜第
６のオン・オフ制御信号ＶG1〜ＶG6のタイミングはそれ
ぞれ図６(Ａ)〜(Ｇ)に示す通りである。更に、図４に示
した三相交流電源の場合に限らず、三相以上の多相交流
電源の場合についても本発明を適用できる。また、上記
の実施の形態のサイリスタ(14)はバイパス回路(30)を構
成する複数の整流ダイオード(26)〜(29)の一部又は全部
を、例えばサイリスタに置き換えることによって省略が
可能である。
【００２４】
【発明の効果】本発明によれば、リアクトルと平滑コン
デンサとの間に且つスイッチング回路に対して並列にバ
イパス回路を既存のＡＣ−ＤＣコンバータに追加する簡
単な回路変更により、ダイオード等の整流素子の電圧降
下による電力損失を低減でき、ＡＣ−ＤＣコンバータの
変換効率を向上することが可能となる。
デンサとの間に且つスイッチング回路に対して並列にバ
イパス回路を既存のＡＣ−ＤＣコンバータに追加する簡
単な回路変更により、ダイオード等の整流素子の電圧降
下による電力損失を低減でき、ＡＣ−ＤＣコンバータの
変換効率を向上することが可能となる。
【図１】 本発明によるＡＣ−ＤＣコンバータの一実施
の形態を示す電気回路図
の形態を示す電気回路図
【図２】 図１に示すＡＣ−ＤＣコンバータの交流入力
電圧及び各オン・オフ制御信号のタイムチャート
電圧及び各オン・オフ制御信号のタイムチャート
【図３】 従来の三相ＡＣ−ＤＣコンバータを示す電気
回路図
回路図
【図４】 図３に示す三相ＡＣ−ＤＣコンバータに本発
明を適用した実施の形態を示す電気回路図
明を適用した実施の形態を示す電気回路図
【図５】 図３及び図４における制御回路の内部構成を
示す回路ブロック図
示す回路ブロック図
【図６】 図３及び図４に示す三相ＡＣ−ＤＣコンバー
タの各相電圧及び各オン・オフ制御信号のタイムチャー
ト
タの各相電圧及び各オン・オフ制御信号のタイムチャー
ト
【図７】 従来のＡＣ−ＤＣコンバータを示す電気回路
図
図
【図８】 図７における制御回路の内部構成を示す回路
ブロック図
ブロック図
【図９】 図７に示すＡＣ−ＤＣコンバータの交流入力
電圧及び各オン・オフ制御信号のタイムチャート
電圧及び各オン・オフ制御信号のタイムチャート
(1)・・商用交流電源（交流電源）、 (2)，(3)・・リ
アクトル、 (4)・・スイッチング回路、 (5)・・第１
のＭＯＳ-ＦＥＴ（第１のスイッチング素子）、(5a)・
・第１の寄生ダイオード（第１の還流用整流素子）、
(6)・・第２のＭＯＳ-ＦＥＴ（第２のスイッチング素
子）、 (6a)・・第２の寄生ダイオード（第２の還流用
整流素子）、 (7)・・第３のＭＯＳ-ＦＥＴ（第３のス
イッチング素子）、 (7a)・・第３の寄生ダイオード
（第３の還流用整流素子）、 (8)・・第４のＭＯＳ-Ｆ
ＥＴ（第４のスイッチング素子）、 (8a)・・第４の寄
生ダイオード（第４の還流用整流素子）、 (9)・・逆
流防止用ダイオード（逆流防止用整流素子）、 (10)・
・平滑コンデンサ、 (11)・・電流検出器、 (12)・・
制御回路、 (13)・・突入電流防止用抵抗、 (14)・・
サイリスタ（スイッチ手段）、 (15)・・駆動回路、
(16)・・基準電源、 (17)・・第１の誤差増幅器、 (1
8)・・乗算回路、 (19)・・第２の誤差増幅器、 (20)
・・三角波発振回路、 (21)・・ＰＷＭコンパレータ、
(22)・・正負判定回路、 (23)・・反転器、 (24)・
・第１のＮＡＮＤゲート、 (25)・・第２のＮＡＮＤゲ
ート、(26)・・第１の整流ダイオード（第１の整流素
子）、 (27)・・第２の整流ダイオード（第２の整流素
子）、 (28)・・第３の整流ダイオード（第３の整流素
子）、 (29)・・第４の整流ダイオード（第４の整流素
子）、 (30)・・バイパス回路
アクトル、 (4)・・スイッチング回路、 (5)・・第１
のＭＯＳ-ＦＥＴ（第１のスイッチング素子）、(5a)・
・第１の寄生ダイオード（第１の還流用整流素子）、
(6)・・第２のＭＯＳ-ＦＥＴ（第２のスイッチング素
子）、 (6a)・・第２の寄生ダイオード（第２の還流用
整流素子）、 (7)・・第３のＭＯＳ-ＦＥＴ（第３のス
イッチング素子）、 (7a)・・第３の寄生ダイオード
（第３の還流用整流素子）、 (8)・・第４のＭＯＳ-Ｆ
ＥＴ（第４のスイッチング素子）、 (8a)・・第４の寄
生ダイオード（第４の還流用整流素子）、 (9)・・逆
流防止用ダイオード（逆流防止用整流素子）、 (10)・
・平滑コンデンサ、 (11)・・電流検出器、 (12)・・
制御回路、 (13)・・突入電流防止用抵抗、 (14)・・
サイリスタ（スイッチ手段）、 (15)・・駆動回路、
(16)・・基準電源、 (17)・・第１の誤差増幅器、 (1
8)・・乗算回路、 (19)・・第２の誤差増幅器、 (20)
・・三角波発振回路、 (21)・・ＰＷＭコンパレータ、
(22)・・正負判定回路、 (23)・・反転器、 (24)・
・第１のＮＡＮＤゲート、 (25)・・第２のＮＡＮＤゲ
ート、(26)・・第１の整流ダイオード（第１の整流素
子）、 (27)・・第２の整流ダイオード（第２の整流素
子）、 (28)・・第３の整流ダイオード（第３の整流素
子）、 (29)・・第４の整流ダイオード（第４の整流素
子）、 (30)・・バイパス回路
Claims (2)
- 【請求項１】 交流電源に接続されるリアクトルと、橋
絡接続された複数対のスイッチング素子及び該複数対の
スイッチング素子の各々と並列に接続された還流用整流
素子から成り且つ前記リアクトルに接続されるスイッチ
ング回路と、該スイッチング回路の出力端子に逆流防止
用整流素子を介して接続される平滑コンデンサとを備
え、前記交流電源の電圧及び電流並びに前記平滑コンデ
ンサの電圧に応じて前記スイッチング回路の前記複数対
のスイッチング素子をオン・オフ制御することにより、
前記交流電源から前記リアクトルに流れる交流入力電流
を正弦波状に制御すると共に前記平滑コンデンサから定
電圧の直流出力を取り出すＡＣ−ＤＣコンバータにおい
て、 複数の整流素子とスイッチ手段とから成るバイパス回路
を前記リアクトルと前記平滑コンデンサとの間に且つ前
記スイッチング回路に対して並列に接続し、前記スイッ
チ手段は前記平滑コンデンサの充電電圧が定常状態とな
るときにオフ状態からオン状態となることを特徴とする
ＡＣ−ＤＣコンバータ。 - 【請求項２】 前記逆流防止用整流素子と直列に突入電
流防止用抵抗を接続した請求項１に記載のＡＣ−ＤＣコ
ンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01620699A JP3269532B2 (ja) | 1999-01-25 | 1999-01-25 | Ａｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01620699A JP3269532B2 (ja) | 1999-01-25 | 1999-01-25 | Ａｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000217364A true JP2000217364A (ja) | 2000-08-04 |
| JP3269532B2 JP3269532B2 (ja) | 2002-03-25 |
Family
ID=11910052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01620699A Expired - Fee Related JP3269532B2 (ja) | 1999-01-25 | 1999-01-25 | Ａｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3269532B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014574A (ja) * | 2004-05-28 | 2006-01-12 | Fuji Electric Fa Components & Systems Co Ltd | 電力システム |
| JP2008054460A (ja) * | 2006-08-28 | 2008-03-06 | Kyocera Mita Corp | 突入電流抑制装置 |
| JP2011024285A (ja) * | 2009-07-13 | 2011-02-03 | Fuji Electric Systems Co Ltd | 電力変換装置 |
| JP5368979B2 (ja) * | 2007-06-04 | 2013-12-18 | パナソニック株式会社 | 電源制御装置およびその電源制御装置を有するヒートポンプ装置 |
| CN104362873A (zh) * | 2014-12-01 | 2015-02-18 | 张光阳 | 高效非隔离电源 |
-
1999
- 1999-01-25 JP JP01620699A patent/JP3269532B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014574A (ja) * | 2004-05-28 | 2006-01-12 | Fuji Electric Fa Components & Systems Co Ltd | 電力システム |
| JP4701689B2 (ja) * | 2004-05-28 | 2011-06-15 | 富士電機システムズ株式会社 | 電力システム |
| JP2008054460A (ja) * | 2006-08-28 | 2008-03-06 | Kyocera Mita Corp | 突入電流抑制装置 |
| JP5368979B2 (ja) * | 2007-06-04 | 2013-12-18 | パナソニック株式会社 | 電源制御装置およびその電源制御装置を有するヒートポンプ装置 |
| JP2011024285A (ja) * | 2009-07-13 | 2011-02-03 | Fuji Electric Systems Co Ltd | 電力変換装置 |
| CN104362873A (zh) * | 2014-12-01 | 2015-02-18 | 张光阳 | 高效非隔离电源 |
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| Publication number | Publication date |
|---|---|
| JP3269532B2 (ja) | 2002-03-25 |
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