JP2000207433A

JP2000207433A - ３次元形状生成方法および装置

Info

Publication number: JP2000207433A
Application number: JP11005306A
Authority: JP
Inventors: Takaaki Tatsumi; 孝明巽
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-01-12
Filing date: 1999-01-12
Publication date: 2000-07-28

Abstract

(57)【要約】【課題】２次元のマスクデータから、半導体素子の特
性シミュレートを行うための正確なパラメータを抽出で
きる、正確な３次元形状を生成する。【解決手段】テクノロジーファイルには、レイヤ名称
以下にレイヤのパラメータが記述される。高さ情報、材
質、属性の他に、レイヤ特有の知識情報が記述される。
このレイヤではＬＯＣＯＳマスクが用いられ、「bottom
up」が知識情報となる。３次元形状の生成の際には、知
識情報に応じた変形処理を行うようにされている。３次
元形状の生成は、先ず、マスクデータが高さ情報に基づ
き高さ方向に引き延ばされる。次に、知識情報に基づく
変形が更に加えられる。「bottomup」の場合は、マスク
内側（拡散部）がパラメータで指定された値だけ盛り上
げられた形状が生成される。目的に応じた知識情報、例
えばゲートの「細り」の再現の場合には「shavedoff 」
を記述することで、正確な３次元形状を自動生成でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体の特性を
シミュレートするためのパラメータ抽出の際に、２次元
形状データであるマスクデータから３次元形状を適切に
生成する３次元形状生成方法および装置に関する。

【０００２】

【従来の技術】従来から、例えばＭＯＳ(Metal Oxide S
emiconductor) 構造の半導体素子からなる回路特性のシ
ミュレートには、代表的にはＳＰＩＣＥ（商品名）と称
されるソフトウェアが用いられる。以下、このような半
導体特性のシミュレートを行うソフトウェアを回路シミ
ュレータと称する。回路を構成するトランジスタのゲー
ト、ソースおよびドレインそれぞれの面積と周囲長や配
線容量などをパラメータとして、回路シミュレータに対
して導入することで、その半導体回路の電気的な特性な
どをシミュレートすることができる。

【０００３】一般的に半導体素子は、周知のように、そ
れぞれ所定のパターンを有する複数のレイヤからなる。
例えばシリコンウェハを基板として用い、基板上に薄膜
を形成してマスクパターンに基づく加工を施す処理を繰
り返して薄膜を積層していくことで、３次元的な構造を
有する半導体素子が形成される。

【０００４】上述した、回路シミュレータに用いるパラ
メータは、パターンを形成するための２次元のマスクデ
ータに基づき形成された、高さ方向の情報を加味した３
次元形状から抽出される。このような、２次元のマスク
データから３次元形状を生成し、回路シミュレータで用
いるパラメータの抽出を行うソフトウェアは、様々なも
のが市販されている。例えば、上述のＳＰＩＣＥに対応
するものとして、Ｓｉｌｖａｃｏ社によるＴＥＭＰＥＳ
Ｔ（商品名）やＯＥＡＩｎｔｅｒｎａｔｉｏｎａｌ社
によるＣＥＬＬ−ＡＮ（商品名）などが知られている。

【０００５】これらのソフトウェアでは、２次元形状で
あるマスクデータを３次元方向、すなわち高さ方向に引
き延ばし、その後、ユーザが必要な変形を手作業で加え
るという手法によって、３次元形状を生成している。

【０００６】

【発明が解決しようとする課題】従来の、２次元のマス
クデータを３次元方向に引き延ばして半導体素子の３次
元形状を生成するという手法では、以下に例示するよう
な、様々な問題点があった。なお、ここでは、半導体素
子としてＭＯＳ型半導体を想定する。また、マスクは、
図８に示す例ではＬＯＣＯＳ(Local oxidation of sili
con)、配線およびコンタクト部のみ、図９に示す例では
ＬＯＣＯＳおよびポリシリコン部のみを考える。なお、
図８は、断面図であり、図９は、上面側から見た図であ
る。

【０００７】図８では、シリコン基板１００に対してシ
リコン窒化膜、酸化膜の２層膜をマスクとしてシリコン
酸化膜１０１を形成するＬＯＣＯＳを施し、層間絶縁膜
１０２の形成およびコンタクト部１０３の開孔、ならび
に、配線電極１０４の形成を行っている。実際には、図
８Ａに示されるように、ＬＯＣＯＳにより形成されるシ
リコン酸化膜１０１が基板１００にめり込む状態とな
る。

【０００８】しかしながら、上述した従来の３次元形状
生成手法では、図８Ｂに示されるように、その構造が反
映されず、基板１００に対してシリコン酸化膜１０１が
平面的に表現され、断面が直線的になっている。そのた
め、シリコン基板１００と配線電極１０４との間の容量
を正しく計算することができない。このように、従来方
法では、ＬＯＣＯＳ部分の基板の凹凸が再現できないと
いう問題点があった。

【０００９】また、図８Ａに示されるように、コンタク
ト部１０３は、実際にはＬＯＣＯＳ部分に接続する場合
と、ＬＯＣＯＳ部分ではない場所に接続する場合とで
は、長さが異なる。しかしながら、従来方法では、図８
Ｂに示されるように、コンタクト部１０３が均等な長さ
となってしまい、基板１００やその他の配線との間の容
量が正しく計算できない。このように、従来方法では、
コンタクト部１０３の長さの長短が再現できないという
問題点があった。

【００１０】一方、図９に示される例は、共にＬＯＣＯ
Ｓ部分に形成されたソース１０５およびドレイン１０６
の間に、ポリシリコンによるゲート１０７が形成されて
いる。実際には、図９Ａに示されるように、ゲート１０
７は、ＬＯＣＯＳ上ではない部分が削られて細くなる。
しかしながら、従来方法では、図９Ｂに示されるよう
に、この構造が反映されず、ゲート１０７が直線的に表
現されてしまう。そのため、ソースおよびドレインの面
積や周囲長が正しく計算できない。このように、従来方
法では、ゲート１０７の「細り」が再現できないという
問題点があった。

【００１１】したがって、この発明の目的は、２次元の
マスクデータから、半導体素子の特性シミュレートを行
うためのパラメータを正確に抽出できるような、正しい
３次元形状を生成する３次元形状生成方法および装置を
提供することにある。

【００１２】

【課題を解決するための手段】この発明は、上述した課
題を解決するために、２次元データであるマスクデータ
を用いて３次元形状データを生成する３次元形状生成方
法において、２次元データであるマスクデータに対して
高さ方向に変形を加え、３次元形状を生成する第１のス
テップと、構造を反映した知識情報を用いて、第１のス
テップで生成された３次元形状に対してさらに変形を加
える第２のステップとを有することを特徴とする３次元
形状生成方法である。

【００１３】また、この発明は、２次元データであるマ
スクデータを用いて３次元形状データを生成する３次元
形状生成装置において、２次元データであるマスクデー
タと、マスクデータに対応するレイヤの高さ方向の情報
と、構造を反映した情報とが記述されたテクノロジーフ
ァイルとを用い、高さ方向の情報に基づきマスクデータ
に対して高さ方向に引き延ばして３次元形状を生成し、
さらに、３次元形状に対して知識情報に基づく変形を加
える３次元形状生成手段を有することを特徴とする３次
元形状生成装置である。

【００１４】上述したように、この発明は、２次元デー
タであるマスクデータに対して高さ方向に変形を加えて
３次元形状を生成し、生成された３次元形状に対して、
構造を反映した知識情報を用いてさらに変形を加えるよ
うにしているため、半導体構造の３次元形状をより正確
に生成することができる。

【００１５】

【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。この発明では、半導体素子のレイヤ毎
の情報が記されるテクノロジーファイルに対して、レイ
ヤの高さ方向の情報と共に、そのレイヤの３次元形状に
関する知識に基づく情報を記述する。このように記述さ
れたテクノロジーファイルを用いることによって、マス
クデータに基づき高さ方向に引き延ばされた３次元形状
に対して、３次元形状に関する知識情報に基づきそのレ
イヤ特有の変更を加えることができ、より正確な３次元
形状を生成することができる。

【００１６】したがって、例えば、従来技術で説明した
ＳＰＩＣＥで用いられるＳＰＩＣＥパラメータを、この
発明を用いて生成された３次元形状から抽出すること
で、半導体の特性シミュレートを、より高い精度で行う
ことができる。

【００１７】図１は、この発明に適用できる、半導体構
造の３次元形状を生成し、容量のシミュレートなどを行
うようにされた構成の一例を概略的に示す。図１に示さ
れるシステムは、例えば１台またはネットワークなどで
コンピュータシステムからなる。３次元形状生成装置１
２に対して、記憶装置１０、１１および１２とが接続さ
れる。記憶装置１０、１１および１３は、共通としても
よい。記憶装置１３に対して容量抽出装置１４が接続さ
れ、容量抽出装置１４には、ディスプレイ１５が接続さ
れる。

【００１８】なお、記憶装置１０、１１および１３は、
それぞれ、ハードディスクなどの固定的な記憶装置でも
よいし、フロッピー（登録商標）ディスクドライブや光
磁気ディスクドライブなどの、可換性の記憶媒体でもよ
い。また、ネットワークを利用するようにしてもよい。
さらに、３次元形状生成装置１２と容量抽出装置１４と
は、互いに別個のコンピュータで構成してもよいし、同
一のコンピュータ上で動作するソフトウェアとすること
もできる。複数のコンピュータをネットワークで互いに
接続して、分散させて動作させてもよい。

【００１９】記憶装置１０には、マスクデータが格納さ
れる。マスクデータは、例えばＧＤＳ−II（ＳＴＲＥＡ
Ｍ）などの、標準的なフォーマットで記述され格納され
る。このＧＤＳ−IIでは、（ｘ，ｙ）座標、ベクトルに
よって、２次元形状であるマスクデータが記述される。
マスクデータは、ユーザにより用意される。

【００２０】記憶装置１１には、上述のテクノロジーフ
ァイルが格納される。テクノロジーファイルは、寄生容
量抽出に必要な情報がレイヤ毎に記述されるファイルで
あり、例えば実際のプロセスデータに基づき作成され、
ユーザにより用意される。例えば配線部分に対応するレ
イヤについては、層の厚み、材質、配線の厚みなどの情
報がテクノロジーファイル中に記述される。また、コン
タクト部分に対応するレイヤについては、そのレイヤの
上下の層名が記述されると共に、正確な３次元形状を生
成するためのパラメータが記述される。

【００２１】これらマスクデータとテクノロジーファイ
ルとに基づき、３次元形状生成装置１２で３次元形状が
生成される。すなわち、所望の半導体構造を形成するた
めの各レイヤに対応するマスクデータおよびテクノロジ
ーファイルがそれぞれ記憶装置１０および１１から読み
出され、３次元形状生成装置１２に供給される。３次元
形状生成装置１２では、これらマスクデータおよびテク
ノロジーファイルの情報に基づき、３次元形状の生成を
行う。生成された３次元形状データは、記憶装置１３に
格納される。

【００２２】３次元形状生成装置１２で生成され、記憶
装置１３に記憶された３次元形状データは、例えばコン
ピュータからなる容量抽出装置１４に供給される。そし
て、例えばＣＲＴ(Cathode Ray Tube)からなるディスプ
レイ１５に表示されると共に、従来技術で述べたＳＰＩ
ＣＥなどの容量抽出計算を行うソフトウェアに導入さ
れ、半導体構造の容量のシミュレートなどの計算がなさ
れる。

【００２３】この発明では、上述のテクノロジーファイ
ルに対して、さらに、３次元形状に関する知識に基づく
情報が記述される。３次元形状生成装置１２は、テクノ
ロジーファイル中の高さ情報によりマスクデータを単純
に高さ方向に引き延ばして生成された３次元形状に対し
て、この知識情報の記述に基づく変更を加える。これに
より、より正確な３次元形状の生成を行うことができ
る。以下に、テクノロジーファイルの記述の例を示す。

【００２４】図２は、テクノロジーファイルの記述の一
例を示す。この例では、テクノロジーファイルは、テキ
ストファイルからなり、パラメータの種類と値とが１行
に記述される。テクノロジーファイルには、複数のレイ
ヤの情報が記述され、各レイヤは、この例では「＊」で
区切られている。各レイヤの先頭の行は、「ｎａｍｅ」
とされ、レイヤの名称が記述される。レイヤの名称の下
の行から、そのレイヤにおけるパラメータの名称と値と
が記述される。

【００２５】図２は、基板上にＬＯＣＯＳ、ポリシリコ
ンおよびコンタクトが下から順に積み重ねられている例
である。各レイヤの先頭行に、それぞれのレイヤの名称
「ＬＯＣ（ＬＯＣＯＳ）」、「１ＰＳ（１ｓｔＰｏｌ
ｙＳｉｌｉｃｏｎ）」および「１ＭＣ（１ｓｔＭｅ
ｔａｌＣｏｎｔａｃｔ）」が記述される。レイヤの名
称の次行から、そのレイヤのパラメータが記述される。
例えば、「ＬＯＣＯＳ」のレイヤでは、「ｔｈｉｃｋｎ
ｅｓｓ」でそのレイヤの厚みが０．４５μｍであること
が示され、「ｌａｙｅｒｍａｔｅ」でそのレイヤの材質
がＳｉＯ₂であることが示される。また、「ｐｒｏｐｅ
ｒｔｙ」は、そのレイヤの属性を示す。さらに、レイヤ
「１ＭＣ」において、パラメータ「ｕｐｐｅｒ」および
「ｌｏｗｅｒ」は、それぞれこのレイヤ「１ＭＣ」の上
層および下層のレイヤ名がパラメータ値として記述され
る。

【００２６】レイヤ「ＬＯＣＯＳ」中の「ｂｏｔｔｏｍ
ｕｐ」およびレイヤ「１ＰＳ」中の「ｓｈａｖｅｄｏｆ
ｆ」がそれぞれ上述した知識情報に相当するパラメータ
である。

【００２７】テクノロジーファイルは、テキストファイ
ルであるため、ユーザによって容易に編集可能なもので
ある。専用のエディタなどを用意して、さらに容易に編
集を行うようにすることも可能である。勿論、テキスト
ファイルではない他の形式のファイルとしてもよい。

【００２８】次に、このようなテクノロジーファイルを
用いて、３次元形状形成装置１２において３次元形状を
生成する方法について、図３のフローチャートを用いて
説明する。このフローチャートを開始するのに先立っ
て、３次元形状を生成したい半導体構造に関するテクノ
ロジーファイルが予めユーザによって作成され、記憶装
置１１に記憶される。最初のステップＳ１０で、所定の
テクノロジーファイルが記憶装置１１から読み込まれ
る。

【００２９】以下の処理は、各レイヤ毎に行われるもの
である。すなわち、３次元形状の生成は、各レイヤ毎
に、レイヤに用いられるマスクデータが読み込まれてな
される。そして、そのマスクデータに対して、テクノロ
ジーファイルの当該レイヤに対応するデータとに基づい
て、所定の変形が加えられる。全レイヤに対して処理が
なされるまで、これが繰り返される。

【００３０】ステップＳ１０でテクノロジーファイルが
読み込まれると、ステップＳ１１で、テクノロジーファ
イルの内容に関して、ここで処理を行うレイヤについ
て、テクノロジーファイルに記述されている情報が調べ
られる。例えば、図２の例で、レイヤ「ＬＯＣＯＳ」の
処理を行う場合には、「ｔｈｉｃｋｎｅｓｓ」、「ｌａ
ｙｅｒｍａｔｅ」、「ｐｒｏｐｅｒｔｙ」および「ｂｏ
ｔｔｏｍｕｐ」の各パラメータが取得される。

【００３１】次のステップＳ１２では、当該レイヤのマ
スクデータに対して、パラメータ「ｔｈｉｃｋｎｅｓ
ｓ」に基づく変形がなされる。すなわち、当該レイヤの
マスクデータがパラメータ「ｔｈｉｃｋｎｅｓｓ」の値
だけ高さ方向に引き延ばされ、３次元形状とされる。例
えば、（ｘ，ｙ）座標で与えられるマスクデータに対し
て、パラメータ「ｔｈｉｃｋｎｅｓｓ」の値に対応した
ｚ軸方向の座標を加える。

【００３２】そして、ステップＳ１３で、テクノロジー
ファイルの当該レイヤの情報の中に、対象とする半導体
構造特有の情報（知識情報）があるかどうかが調べられ
る。若し知識情報があれば、ステップＳ１２で生成され
た３次元形状に対して、その知識情報に基づく変形が加
えられる。

【００３３】知識情報は、後述するように、所定のパラ
メータとして与えられる。３次元形状生成装置１２で
は、テクノロジーファイル中に知識情報を示すパラメー
タが記述されていると、そのパラメータで指示された処
理を実行する。

【００３４】上述した図２の例では、例えばレイヤ「Ｌ
ＯＣＯＳ」では、パラメータ「ｂｏｔｔｏｍｕｐ」がＭ
ＯＳ形状に関する知識情報であって、このパラメータに
よって、基板の盛り上がりが記述される。すなわち、Ｌ
ＯＣＯＳマスクで「ｂｏｔｔｏｍｕｐ」の指定があれ
ば、マスクの内側（拡散部）は、基板部分がパラメータ
値で指定された量だけ盛り上げられた形状となるような
処理が行われる。

【００３５】図４は、このパラメータ「ｂｏｔｔｏｍｕ
ｐ」に基づく変形の例を示す。マスクデータとパラメー
タ「ｔｈｉｃｋｎｅｓｓ」のみによって変形した場合に
は、図４Ａに示されるような形状となる。これは、従来
の技術により生成された３次元形状に相当する。パラメ
ータ「ｂｏｔｔｏｍｕｐ」による変形を加えることで、
図４Ｂに示されるように、基板１０のＬＯＣＯＳ部分１
１の内側がパラメータ「ｂｏｔｔｏｍｕｐ」で指定され
た量だけ盛り上げられた形状が生成される。

【００３６】また例えば、レイヤ「１ＭＣ」では、図２
の例では、このレイヤの上層および下層のレイヤ名と、
レイヤ「１ＭＣ」自身の厚みが記述されているだけだ
が、パラメータ「ｌｏｗｅｒ」を、第１パラメータ値で
ある下層のレイヤ名の後に、第２パラメータとして「Ｌ
ＯＣＯＳ」を付け加え、「ｌｏｗｅｒ１ＰＳＬＯＣＯＳ」このような記述とすることで、ＭＯＳ形状に関する知識
情報を反映させることができる。この例では、パラメー
タ「ｌｏｗｅｒ」に対する第１パラメータ値に記述され
るレイヤ（レイヤ「１ＰＳ」）が無ければ第２パラメー
タ値に記述されるレイヤ（レイヤ「ＬＯＣＯＳ」）まで
コンタクト部が延ばされる。

【００３７】図５は、３次元的な形状を高さ方向の断面
で示す図であって、この記述に基づく変形の例を示す。
マスクデータと、パラメータ「ｌｏｗｅｒ」における第
１パラメータのみの記述では、図５Ａに示されるような
３次元形状が生成される。これは、従来の技術により生
成された３次元形状に相当し、コンタクト部２０は、配
線部２１からパラメータ「ｔｈｉｃｋｎｅｓｓ」で示さ
れた深さまでしか達していない。パラメータ「ｌｏｗｅ
ｒ」に対して第２パラメータ値を付け加えることで、図
５Ａの形状に対して変形が加えられ、図５Ｂに示される
ように、コンタクト部２０が基板１０にまで達するよう
に、３次元形状が生成される。

【００３８】別の例では、例えばテクノロジーファイル
のレイヤ「１ＰＳ」の情報を、ｎａｍｅ１ＰＳｌｉｎｅｔｈｉｃｋ０．４ｌａｙｅｒｔｈｉｃｋ２．５ｌａｙｅｒｍａｔｅＳｉＯ₂ ｓｈａｖｅｄｏｆｆ０．０３このように記述すると、この層および配線の厚み（ｌａ
ｙｅｒｔｈｉｃｋ、ｌｉｎｅｔｈｉｃｋ）、このレイヤ
で用いられる材質（ｌａｙｅｒｍａｔｅ）の他に、マス
クデータに対する２次元的な変形を加えることができ
る。これにより、例えば従来技術で説明したような、
「ゲートの細り」を再現することができる。この例で
は、パラメータ「ｓｈａｖｅｄｏｆｆ」がＭＯＳ形状に
関する知識情報である。この知識情報に基づき、ＬＯＣ
ＯＳマスクの内側（拡散部）では、パラメータ「ｓｈａ
ｖｅｄｏｆｆ」に従い、マスクデータによって生成され
た形状が細らされる。

【００３９】図６は、２次元的な形状を示す図であっ
て、このパラメータ「ｓｈａｖｅｄｏｆｆ」に基づく変
形の例を示す。マスクデータとパラメータ「ｔｈｉｃｋ
ｎｅｓｓ」のみによって変形した場合には、図６Ａに示
されるような形状となる。これは、従来の技術により生
成された３次元形状に相当する。ポリシリコンによるゲ
ート３０は、マスクデータに従って形成される。パラメ
ータ「ｓｈａｖｅｄｏｆｆ」による変形を加えること
で、図６Ｂに示されるように、ＬＯＣＯＳ上にない部分
のゲート３０の「細り」が反映された形状が生成され
る。

【００４０】説明を図３のフローチャートに戻し、この
ようにしてステップＳ１３で、知識情報に応じた変形が
行われると、次のステップＳ１４で、全レイヤに対する
処理が終了したかどうかが判断される。若し、全てのレ
イヤに対する処理が終了していないとされれば、処理は
ステップＳ１１に戻され、次のレイヤについて３次元形
状の生成が行われる。

【００４１】ステップＳ１４で、全レイヤに関して３次
元形状の生成が終了された後、生成された３次元形状が
出力される。３次元形状データは、容量抽出装置１４に
供給され、ディスプレイ１５に表示されると共に、回路
シミュレータに導入される。例えば、回路シミュレータ
にＳＰＩＣＥを用いる際には、３次元形状データからゲ
ート、ソースおよびドレインの面積と周囲長や、配線容
量などからなるＳＰＩＣＥパラメータが抽出される。回
路シミュレーションでは、寄生容量が３次元構造を反映
して生成されているので、より正確にシミュレートを行
うことができる。

【００４２】図７は、この実施の一形態による半導体の
容量抽出装置１４上（ディスプレイ１５）での表示の一
例を示す。なお、この例では、３次元形状生成装置１２
および容量抽出装置１４は、同一のコンピュータ上、あ
るいは、互いにネットワークで結合されたコンピュータ
システム上でそれぞれ動作するソフトウェアとして構成
され、マスクデータとテクノロジーファイルとを用いた
３次元形状の生成と、生成された３次元形状データによ
る配線容量の計算とを、１台のディスプレイ上での操作
で行うことができるようにされている。

【００４３】ウィンドウ５０によって、処理の概略が設
定される。例えば、ウィンドウ５０上で、マスクデータ
をマニュアル作成するか、ＧＤＳ−IIのフォーマットに
準じて予め用意されたマスクデータを用いるかが選択さ
れる。この例では、ＧＤＳ−II形式で予め用意されたマ
スクデータを用いるように選択されている。また、ウィ
ンドウ５０上で、生成された３次元形状データを用い
て、特性シミュレート、寄生容量シミュレートのうち、
どちらを行うかが選択される。この例では、寄生容量を
計算することが選択されている。ウィンドウ５０上の、
「Ｅｘｔｒａｃｔ」を操作することで、選択された計算
を実行することができる。さらに、３次元形状データの
生成に用いるテクノロジーファイルが選択される。この
例では、「Ｇ３５」というファイルが選択されている。
マスクデータは、ウィンドウ５１によって各レイヤ毎に
選択することができる。

【００４４】所定の操作によって、図３を用いて説明し
た手順に従い、テクノロジーファイル中に記述された知
識情報に基づく変形を行いながら、各設定に基づく３次
元形状が自動的に生成される。全レイヤに対する処理が
終了すると、ウィンドウ５２に対して、生成された３次
元形状データに基づく表示がなされる。この例では、主
要な点を互いに直線で結んだ、所謂ワイヤフレームによ
って３次元形状が表現され、所定の領域が俯瞰表示され
ている。所定領域の全体を表す直方体を水平面で分割し
ている線が各レイヤの境界を示している。各レイヤ間で
の接続構造が分かる。

【００４５】なお、この例では、３次元形状がワイヤフ
レームで表現されているが、これはこの例に限定され
ず、例えば、各面を半透明に塗り潰すようにしてもよ
い。レイヤや材質毎に色分け表示することも容易であ
る。

【００４６】例えば、ウィンドウ５０において「Ｅｘｔ
ｒａｃｔ」が操作されることによって、回路シミュレー
タが起動され、生成された３次元形状データを用いて半
導体構造の寄生容量のシミュレートが行われる。計算結
果は、例えば図示されない結果表示ウィンドウに対して
表示される。

【００４７】なお、上述では、この発明がＭＯＳ形状に
関する知識情報を用いることで、正確な３次元形状を自
動的に生成するように説明しているが、これはこの例に
限定されない。すなわち、この発明は、ＭＯＳ形状に限
らず、他の構造にも適用できるものである。目的別に知
識情報を用意することで、テクノロジーファイルへの簡
単なパラメータの記述だけで、半導体構造のより正確な
３次元形状の自動生成を行うことができ、それにより、
より精度の高い容量シミュレーションなどを行うことが
できる。

【００４８】

【発明の効果】以上説明したように、この発明によれ
ば、テクノロジーファイルへの簡単なパラメータの記述
だけで、半導体構造のより正確な３次元形状の生成を自
動的に行うことができる効果がある。

【００４９】また、それにより、所望の半導体構造の容
量シミュレーションなどを、より高い精度で行うことが
できる効果がある。

【００５０】さらに、この発明を用いることで、半導体
のマスクデータと、テクノロジーファイルに反映される
プロセスデータとに基づき、正しい３次元形状モデルを
用いて容量シミュレーションを行うことにより、所望の
半導体素子の特性をより正確に行うことが可能となる。
そのため、試作回数などを減らすことができるようにな
り、ターンアラウンドタイムの短縮、作業効率の向上な
どを実現することができる効果がある。

【図面の簡単な説明】

【図１】この発明に適用できる３次元形状生成装置の構
成の一例を概略的に示すブロック図である。

【図２】テクノロジーファイルの記述の一例を示す略線
図である。

【図３】テクノロジーファイルによって３次元形状を生
成する処理を説明するためのフローチャートである。

【図４】知識情報に基づく３次元形状の変形の例を示す
略線図である。

【図５】知識情報に基づく３次元形状の変形の例を示す
略線図である。

【図６】知識情報に基づく３次元形状の変形の例を示す
略線図である。

【図７】実施の一形態による半導体の容量抽出装置上で
の表示の一例を示す略線図である。

【図８】従来技術により生成された半導体構造の３次元
形状と、実際の半導体構造とを比較した略線図である。

【図９】従来技術により生成された半導体構造の３次元
形状と、実際の半導体構造とを比較した略線図である。

【符号の説明】

１０・・・マスクデータを格納する記憶装置、１１・・
・テクノロジーファイルを格納する記憶装置、１２・・
・３次元形状生成装置、１３・・・３次元形状データを
格納する記憶装置、１４・・・容量抽出装置、１５・・
・ディスプレイ

Claims

【特許請求の範囲】

【請求項１】２次元データであるマスクデータを用い
て３次元形状データを生成する３次元形状生成方法にお
いて、２次元データであるマスクデータに対して高さ方向に変
形を加え、３次元形状を生成する第１のステップと、構造を反映した知識情報を用いて、上記第１のステップ
で生成された上記３次元形状に対してさらに変形を加え
る第２のステップとを有することを特徴とする３次元形
状生成方法。
【請求項２】請求項１に記載の３次元形状生成方法に
おいて、上記マスクデータは、半導体構造でのレイヤの２次元的
な構造を作成するためのものであって、上記知識情報は、上記半導体構造を実際に形成する際の
プロセス上で、上記マスクデータを用いた上記レイヤの
形成に伴い、該レイヤに対して付随的に生じる変形に基
づく情報であることを特徴とする３次元形状生成方法。
【請求項３】２次元データであるマスクデータを用い
て３次元形状データを生成する３次元形状生成装置にお
いて、２次元データであるマスクデータと、該マスクデータに
対応するレイヤの高さ方向の情報と、構造を反映した情
報とが記述されたテクノロジーファイルとを用い、上記
高さ方向の情報に基づき上記マスクデータに対して高さ
方向に引き延ばして３次元形状を生成し、さらに、該３
次元形状に対して上記知識情報に基づく変形を加える３
次元形状生成手段を有することを特徴とする３次元形状
生成装置。