JP2000196383A - プッシュプル型増幅回路 - Google Patents
プッシュプル型増幅回路Info
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- JP2000196383A JP2000196383A JP10370605A JP37060598A JP2000196383A JP 2000196383 A JP2000196383 A JP 2000196383A JP 10370605 A JP10370605 A JP 10370605A JP 37060598 A JP37060598 A JP 37060598A JP 2000196383 A JP2000196383 A JP 2000196383A
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Abstract
(57)【要約】
【課題】出力電圧及び電流の範囲をより広くする。
【解決手段】電源電位ＶＤＤとＶＳＳとの間にＰチャン
ネルＦＥＴ１１とＮチャンネルＦＥＴ１０とが直列接続
された出力回路と、ＰチャンネルＦＥＴ１１のゲートと
ＮチャンネルＦＥＴ１０のゲートとに一端ＯＰ及び他端
ＯＮが接続され制御信号ＶＧ３に応じてＯＰとＯＮ間の
電位差ＶＰＮが調整されるゲート間電位差回路１６Ａ
と、電位差ＶＰＮを略所定値保ち、入力電圧ＶＩに応じ
てＯＰとＯＮの電位を変化させる入力回路１７と、基準
電流ＩＳを出力する定電流源４０と、ＰチャンネルＦＥ
Ｔ１１に流れる電流Ｉ１とＮチャンネルＦＥＴ１０に流
れる電流Ｉ２との少ない方である貫通電流に比例した電
流を検出し、検出した電流が基準値ＩＳになるようにゲ
ート間電位差回路１６Ａに対する制御信号ＶＧ３を生成
する貫通電流検出・比較回路３０とを備えている。
ネルＦＥＴ１１とＮチャンネルＦＥＴ１０とが直列接続
された出力回路と、ＰチャンネルＦＥＴ１１のゲートと
ＮチャンネルＦＥＴ１０のゲートとに一端ＯＰ及び他端
ＯＮが接続され制御信号ＶＧ３に応じてＯＰとＯＮ間の
電位差ＶＰＮが調整されるゲート間電位差回路１６Ａ
と、電位差ＶＰＮを略所定値保ち、入力電圧ＶＩに応じ
てＯＰとＯＮの電位を変化させる入力回路１７と、基準
電流ＩＳを出力する定電流源４０と、ＰチャンネルＦＥ
Ｔ１１に流れる電流Ｉ１とＮチャンネルＦＥＴ１０に流
れる電流Ｉ２との少ない方である貫通電流に比例した電
流を検出し、検出した電流が基準値ＩＳになるようにゲ
ート間電位差回路１６Ａに対する制御信号ＶＧ３を生成
する貫通電流検出・比較回路３０とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、交流信号を増幅す
るプッシュプル型電力増幅回路に関する。
るプッシュプル型電力増幅回路に関する。
【０００２】
【従来の技術】図９は、従来のＡＢ級のプッシュプル型
電力増幅回路を示しており、例えば音声信号の電力を増
幅してスピーカに供給するためのものである。このプッ
シュプル型電力増幅回路を例えば、携帯電話などの移動
電子機器に用いた場合には、電力効率が高く、消費電力
の無駄ができるだけ少ないいものが要求される。
電力増幅回路を示しており、例えば音声信号の電力を増
幅してスピーカに供給するためのものである。このプッ
シュプル型電力増幅回路を例えば、携帯電話などの移動
電子機器に用いた場合には、電力効率が高く、消費電力
の無駄ができるだけ少ないいものが要求される。
【０００３】この回路の出力段には、電源電位ＶＤＤの
導体と電源電位ＶＳＳの導体との間にＮチャンネルＦＥ
Ｔ１０とＰチャンネルＦＥＴ１１とが直列接続されてい
る。トランジスタ１０及び１１のゲート電位ＶＧ１及び
ＶＧ２によりトランジスタ１０及び１１にそれぞれ流れ
る電流Ｉ１及びＩ２が定まる。
導体と電源電位ＶＳＳの導体との間にＮチャンネルＦＥ
Ｔ１０とＰチャンネルＦＥＴ１１とが直列接続されてい
る。トランジスタ１０及び１１のゲート電位ＶＧ１及び
ＶＧ２によりトランジスタ１０及び１１にそれぞれ流れ
る電流Ｉ１及びＩ２が定まる。
【０００４】入力段には、電源電位ＶＤＤの導体と電源
電位ＶＳＳの導体との間に定電流源１２、Ｎチャンネル
ＦＥＴ１３、ＰチャンネルＦＥＴ１４及びＮチャンネル
ＦＥＴ１５が直列接続されている。
電位ＶＳＳの導体との間に定電流源１２、Ｎチャンネル
ＦＥＴ１３、ＰチャンネルＦＥＴ１４及びＮチャンネル
ＦＥＴ１５が直列接続されている。
【０００５】ＮチャンネルＦＥＴ１３は、そのゲート・
ドレイン間が接続され、該ゲートがＮチャンネルＦＥＴ
１０のゲートに接続されている。ＰチャンネルＦＥＴ１
４は、そのゲート・ドレイン間が接続され、該ゲートが
ＰチャンネルＦＥＴ１１のゲートに接続されている。Ｎ
チャンネルＦＥＴ１３のゲート・ソース間電圧は、その
敷居値電圧Ｖｔｈｎにほぼ等しく、ＰチャンネルＦＥＴ
１４のソース・ゲート間電圧は、その敷居値電圧Ｖｔｈ
ｐにほぼ等しい。したがって、トランジスタ１０と１１
のゲート電位ＶＧ１とＶＧ２の差（ＶＧ１−ＶＧ２）
は、ＮチャンネルＦＥＴ１５のゲートに印加される、バ
イアス電圧が信号成分に加算された入力電圧ＶＩによら
ずほぼ一定である。トランジスタ１３及び１４で、制御
入力端間電位差回路１６が構成されている。
ドレイン間が接続され、該ゲートがＮチャンネルＦＥＴ
１０のゲートに接続されている。ＰチャンネルＦＥＴ１
４は、そのゲート・ドレイン間が接続され、該ゲートが
ＰチャンネルＦＥＴ１１のゲートに接続されている。Ｎ
チャンネルＦＥＴ１３のゲート・ソース間電圧は、その
敷居値電圧Ｖｔｈｎにほぼ等しく、ＰチャンネルＦＥＴ
１４のソース・ゲート間電圧は、その敷居値電圧Ｖｔｈ
ｐにほぼ等しい。したがって、トランジスタ１０と１１
のゲート電位ＶＧ１とＶＧ２の差（ＶＧ１−ＶＧ２）
は、ＮチャンネルＦＥＴ１５のゲートに印加される、バ
イアス電圧が信号成分に加算された入力電圧ＶＩによら
ずほぼ一定である。トランジスタ１３及び１４で、制御
入力端間電位差回路１６が構成されている。
【０００６】定電流源１２により、ゲート間電位差回路
１６及びＮチャンネルＦＥＴ１５にほぼ一定の電流ＩＤ
が流れる。ＮチャンネルＦＥＴ１５のゲート電位ＶＩに
応じて、定電流源１２のドレイン・ソース間電圧ＶＤが
変化し、これによりＶＧ１＝ＶＤＤ−ＶＤが定まる。定
電流源１２とＮチャンネルＦＥＴ１５とで、入力回路１
７が構成されている。
１６及びＮチャンネルＦＥＴ１５にほぼ一定の電流ＩＤ
が流れる。ＮチャンネルＦＥＴ１５のゲート電位ＶＩに
応じて、定電流源１２のドレイン・ソース間電圧ＶＤが
変化し、これによりＶＧ１＝ＶＤＤ−ＶＤが定まる。定
電流源１２とＮチャンネルＦＥＴ１５とで、入力回路１
７が構成されている。
【０００７】入力電圧ＶＩがある値から上昇すると、定
電流源１２のドレイン電流ＩＤが増加しようとし、定電
流源１２のドレイン・ソース間電圧ＶＤが上昇する（図
１０（Ａ）参照）。これにより、ゲート電位ＶＧ１及び
ＶＧ２が低下して、電流Ｉ１が減少し、電流Ｉ２が増加
する。
電流源１２のドレイン電流ＩＤが増加しようとし、定電
流源１２のドレイン・ソース間電圧ＶＤが上昇する（図
１０（Ａ）参照）。これにより、ゲート電位ＶＧ１及び
ＶＧ２が低下して、電流Ｉ１が減少し、電流Ｉ２が増加
する。
【０００８】負荷１８は、ＮチャンネルＦＥＴ１０とＰ
チャンネルＦＥＴ１１との間のノードと、電源電位、例
えば（ＶＤＤ＋ＶＳＳ）／２の導体との間に接続されて
いる。負荷１８には、電流Ｉ０＝Ｉ１−Ｉ２が流れる。
Ｉ１＞Ｉ２のとき、すなわちＩ０＞０のとき、ＶＤＤか
らトランジスタ１０及び１１を通ってＶＳＳへ貫通する
電流は、Ｉ２である。逆に、Ｉ１＜Ｉ２のとき、すなわ
ちＩ０＜０のとき、ＶＤＤからトランジスタ１０及び１
１を通ってＶＳＳへ貫通する電流は、Ｉ１である。入力
電圧ＶＩに対する電流Ｉ１とＩ２との関係は、図１０
（Ｂ）に示す如くなる。
チャンネルＦＥＴ１１との間のノードと、電源電位、例
えば（ＶＤＤ＋ＶＳＳ）／２の導体との間に接続されて
いる。負荷１８には、電流Ｉ０＝Ｉ１−Ｉ２が流れる。
Ｉ１＞Ｉ２のとき、すなわちＩ０＞０のとき、ＶＤＤか
らトランジスタ１０及び１１を通ってＶＳＳへ貫通する
電流は、Ｉ２である。逆に、Ｉ１＜Ｉ２のとき、すなわ
ちＩ０＜０のとき、ＶＤＤからトランジスタ１０及び１
１を通ってＶＳＳへ貫通する電流は、Ｉ１である。入力
電圧ＶＩに対する電流Ｉ１とＩ２との関係は、図１０
（Ｂ）に示す如くなる。
【０００９】貫通電流は、入力信号に対する出力信号の
直線性を改善するためにある程度必要である。しかし、
これは出力電流Ｉ０が小さくなるほど大きくなる（図１
０（Ｂ））。また、製造偏差や温度変動により貫通電流
が変化するので、最悪条件下での貫通電流の最小値が所
定値になるように設計しなければならない。このため、
無駄な貫通電流が流れて、消費電力が増大する原因とな
る。特にプッシュプル型電力増幅回路の出力段の貫通電
流は、その値が大きいので無視できない。
直線性を改善するためにある程度必要である。しかし、
これは出力電流Ｉ０が小さくなるほど大きくなる（図１
０（Ｂ））。また、製造偏差や温度変動により貫通電流
が変化するので、最悪条件下での貫通電流の最小値が所
定値になるように設計しなければならない。このため、
無駄な貫通電流が流れて、消費電力が増大する原因とな
る。特にプッシュプル型電力増幅回路の出力段の貫通電
流は、その値が大きいので無視できない。
【００１０】そこで、特開平８−２３２４７号公報に開
示されているプッシュプル型電力増幅回路では、この貫
通電流をモニタ部で検出し、これを定電流源の電流と比
較し、その結果に応答して、貫通電流が所定値になるよ
うに制御している。
示されているプッシュプル型電力増幅回路では、この貫
通電流をモニタ部で検出し、これを定電流源の電流と比
較し、その結果に応答して、貫通電流が所定値になるよ
うに制御している。
【００１１】この、プッシュプル型電力増幅回路の出力
段では、図１１に示す如く、電源電位ＶＤＤの導体と電
源電位ＶＳＳの導体との間にＮチャンネルＦＥＴ１０と
ＰチャンネルＦＥＴ１１とが、図９の場合と逆順に直列
接続されている。ＰチャンネルＦＥＴ１１と、ゲート・
ドレイン間が接続されたＰチャンネルＦＥＴ１４とがカ
レントミラー回路を構しているので、ＰチャンネルＦＥ
Ｔ１４のソース・ゲート間電圧はほぼその敷居値電圧Ｖ
ｔｈｐに等しい。同様に、ＮチャンネルＦＥＴ１０と、
ゲート・ドレイン間が接続されたＮチャンネルＦＥＴ１
３とがカレントミラー回路を構しているので、Ｎチャン
ネルＦＥＴ１３のゲート・ソース間電圧はほぼその敷居
値電圧Ｖｔｈｎに等しい。例えば電源電圧（ＶＤＤ−Ｖ
ＳＳ）が３．０Ｖで上記敷居値電圧Ｖｔｈｐ及びＶｔｈ
ｎがいずれも０．５Ｖの場合、トランジスタ１１及び１
０のゲート間電位差は、入力信号によらずほぼ３．０−
０．５×２＝２．０Ｖとなる。
段では、図１１に示す如く、電源電位ＶＤＤの導体と電
源電位ＶＳＳの導体との間にＮチャンネルＦＥＴ１０と
ＰチャンネルＦＥＴ１１とが、図９の場合と逆順に直列
接続されている。ＰチャンネルＦＥＴ１１と、ゲート・
ドレイン間が接続されたＰチャンネルＦＥＴ１４とがカ
レントミラー回路を構しているので、ＰチャンネルＦＥ
Ｔ１４のソース・ゲート間電圧はほぼその敷居値電圧Ｖ
ｔｈｐに等しい。同様に、ＮチャンネルＦＥＴ１０と、
ゲート・ドレイン間が接続されたＮチャンネルＦＥＴ１
３とがカレントミラー回路を構しているので、Ｎチャン
ネルＦＥＴ１３のゲート・ソース間電圧はほぼその敷居
値電圧Ｖｔｈｎに等しい。例えば電源電圧（ＶＤＤ−Ｖ
ＳＳ）が３．０Ｖで上記敷居値電圧Ｖｔｈｐ及びＶｔｈ
ｎがいずれも０．５Ｖの場合、トランジスタ１１及び１
０のゲート間電位差は、入力信号によらずほぼ３．０−
０．５×２＝２．０Ｖとなる。
【００１２】
【発明が解決しようとする課題】しかし、電源電圧（Ｖ
ＤＤ−ＶＳＳ）が変動した場合には、トランジスタ１１
と１０のゲート間電位差もこれに追従して変動するの
で、貫通電流を所定値に制御することが困難になる。
ＤＤ−ＶＳＳ）が変動した場合には、トランジスタ１１
と１０のゲート間電位差もこれに追従して変動するの
で、貫通電流を所定値に制御することが困難になる。
【００１３】また、トランジスタ１４の（ゲート幅Ｗ）
／（ゲート長Ｌ）に対するトランジスタ１１のＷ／Ｌを
μとすると、トランジスタ１１を流れる電流Ｉ１の最大
値がトランジスタ１４を流れる電流Ｉ１のμ倍に制限さ
れる。トランジスタ１１のサイズを大きくするには限度
があるので、トランジスタ１１のサイズが制限される
と、電流Ｉ１の最大値も制限される。電流Ｉ２について
も前記同様である。
／（ゲート長Ｌ）に対するトランジスタ１１のＷ／Ｌを
μとすると、トランジスタ１１を流れる電流Ｉ１の最大
値がトランジスタ１４を流れる電流Ｉ１のμ倍に制限さ
れる。トランジスタ１１のサイズを大きくするには限度
があるので、トランジスタ１１のサイズが制限される
と、電流Ｉ１の最大値も制限される。電流Ｉ２について
も前記同様である。
【００１４】また、図９のプッシュプル型電力増幅回路
では、ＮチャンネルＦＥＴ１０のゲート・ソース間電圧
で電流Ｉ１が制御されるが、ゲート電位ＶＧ１を上昇さ
せると出力電圧ＶＯも上昇して、このゲート・ソース間
電圧がＮチャンネルＦＥＴ１０の敷居値電圧ＶｔｈＮに
ほぼ等しくなるので、電流Ｉ１の最大値が制限される。
電流Ｉ２についても前記同様である。
では、ＮチャンネルＦＥＴ１０のゲート・ソース間電圧
で電流Ｉ１が制御されるが、ゲート電位ＶＧ１を上昇さ
せると出力電圧ＶＯも上昇して、このゲート・ソース間
電圧がＮチャンネルＦＥＴ１０の敷居値電圧ＶｔｈＮに
ほぼ等しくなるので、電流Ｉ１の最大値が制限される。
電流Ｉ２についても前記同様である。
【００１５】さらに、図９のプッシュプル型電力増幅回
路では、出力電圧ＶＯの最大値が次のように制限され
る。すなわち、ＶＯ≒ＶＤＤ−ＶＤ−ＶｔｈＮが成立
し、定電流源１２がその機能を果たすためのドレイン・
ソース間電圧ＶＤの最小値が０．１Ｖ程度であり、敷居
値電圧ＶｔｈＮが０．５Ｖ程度であるので、出力電圧Ｖ
Ｏの最大値はＶＤＤ−０．６Ｖ程度である。このとき、
ＮチャンネルＦＥＴ１０のソース電位が電源電位ＶＳＳ
よりはるかに高くなっているので、基板バイアス効果に
より敷居値電圧ＶｔｈＮが高くなって、この最大値がさ
らに低下する原因となる。電源電位ＶＤＤとＶＳＳとの
間の中間電位に関しプッシュプル型電力増幅回路が略対
称形であることから、同様にして出力電圧ＶＯの最小値
はＶＳＳ＋０．６Ｖ程度である。
路では、出力電圧ＶＯの最大値が次のように制限され
る。すなわち、ＶＯ≒ＶＤＤ−ＶＤ−ＶｔｈＮが成立
し、定電流源１２がその機能を果たすためのドレイン・
ソース間電圧ＶＤの最小値が０．１Ｖ程度であり、敷居
値電圧ＶｔｈＮが０．５Ｖ程度であるので、出力電圧Ｖ
Ｏの最大値はＶＤＤ−０．６Ｖ程度である。このとき、
ＮチャンネルＦＥＴ１０のソース電位が電源電位ＶＳＳ
よりはるかに高くなっているので、基板バイアス効果に
より敷居値電圧ＶｔｈＮが高くなって、この最大値がさ
らに低下する原因となる。電源電位ＶＤＤとＶＳＳとの
間の中間電位に関しプッシュプル型電力増幅回路が略対
称形であることから、同様にして出力電圧ＶＯの最小値
はＶＳＳ＋０．６Ｖ程度である。
【００１６】本発明の目的は、このような問題点に鑑
み、出力電流範囲をより広くすることができるプッシュ
プル型電力増幅回路を提供することにある。
み、出力電流範囲をより広くすることができるプッシュ
プル型電力増幅回路を提供することにある。
【００１７】本発明の他の目的は、出力電圧範囲をより
広くすることができるプッシュプル型電力増幅回路を提
供することにある。
広くすることができるプッシュプル型電力増幅回路を提
供することにある。
【００１８】本発明のさらに他の目的は、電源電圧が変
動しても貫通電流が所定値になるように調整することが
可能なプッシュプル型電力増幅回路を提供することにあ
る。
動しても貫通電流が所定値になるように調整することが
可能なプッシュプル型電力増幅回路を提供することにあ
る。
【００１９】
【課題を解決するための手段及びその作用効果】請求項
１のプッシュプル型電力増幅回路では、例えば図１に示
す如く、第１電源電位の導体と第２電源電位の導体との
間に第１トランジスタ（１１）と、ｐ型とｎ型が該第１
トランジスタと逆の第２トランジスタ（１０）とが直列
接続された出力回路と、該第１トランジスタの制御入力
端と該第２トランジスタの制御入力端とに第１端（Ｏ
Ｐ）及び第２端（ＯＮ）が接続され、制御信号（ＶＧ
３）に応じて該第１端と該第２端との間の電位差が調整
される制御入力端間電位差回路（１６Ａ）と、該制御入
力端間電位差回路の該第１端と該第２端との電位差を略
所定値保った状態で、入力信号に応じて該第１端と該第
２端との電位を変化させる入力回路（１７）とを有す
る。
１のプッシュプル型電力増幅回路では、例えば図１に示
す如く、第１電源電位の導体と第２電源電位の導体との
間に第１トランジスタ（１１）と、ｐ型とｎ型が該第１
トランジスタと逆の第２トランジスタ（１０）とが直列
接続された出力回路と、該第１トランジスタの制御入力
端と該第２トランジスタの制御入力端とに第１端（Ｏ
Ｐ）及び第２端（ＯＮ）が接続され、制御信号（ＶＧ
３）に応じて該第１端と該第２端との間の電位差が調整
される制御入力端間電位差回路（１６Ａ）と、該制御入
力端間電位差回路の該第１端と該第２端との電位差を略
所定値保った状態で、入力信号に応じて該第１端と該第
２端との電位を変化させる入力回路（１７）とを有す
る。
【００２０】このプッシュプル型電力増幅回路によれ
ば、制御端子間電位差回路（１６Ａ）の出力電位が出力
回路の第１トランジスタ（１１）及び第２トランジスタ
（１０）の制御入力端に印加されるので、これら第１ト
ランジスタ（１１）及び第２トランジスタ（１０）に流
れる電流をカレントミラー回路で伝達するためにこれら
と対になって用いられるトランジスタ（例えば図２のＦ
ＥＴ３１及び３３、又は図３のＦＥＴ３１及び３９）の
ゲート・ドレイン間又はベース・コレクタ間を接続する
必要がない。
ば、制御端子間電位差回路（１６Ａ）の出力電位が出力
回路の第１トランジスタ（１１）及び第２トランジスタ
（１０）の制御入力端に印加されるので、これら第１ト
ランジスタ（１１）及び第２トランジスタ（１０）に流
れる電流をカレントミラー回路で伝達するためにこれら
と対になって用いられるトランジスタ（例えば図２のＦ
ＥＴ３１及び３３、又は図３のＦＥＴ３１及び３９）の
ゲート・ドレイン間又はベース・コレクタ間を接続する
必要がない。
【００２１】これにより、出力回路の出力電流及び出力
電圧が、このゲート・ドレイン間接続又はベース・コレ
クタ間接続による制限が緩和された分だけ広がる。
電圧が、このゲート・ドレイン間接続又はベース・コレ
クタ間接続による制限が緩和された分だけ広がる。
【００２２】請求項２のプッシュプル型電力増幅回路で
は、請求項１において例えば図１に示す如く、基準値
（ＩＳ）を出力する基準回路（４０）と、該第１トラン
ジスタ（１１）と該第２トランジスタ（１０）とを貫通
する貫通電流に比例した電流を検出し、検出した電流が
該基準値になるように該制御入力端間電位差回路（１６
Ａ）に対する該制御信号（ＶＧ３）を生成するための貫
通電流検出・比較回路（３０）とをさらに有する。
は、請求項１において例えば図１に示す如く、基準値
（ＩＳ）を出力する基準回路（４０）と、該第１トラン
ジスタ（１１）と該第２トランジスタ（１０）とを貫通
する貫通電流に比例した電流を検出し、検出した電流が
該基準値になるように該制御入力端間電位差回路（１６
Ａ）に対する該制御信号（ＶＧ３）を生成するための貫
通電流検出・比較回路（３０）とをさらに有する。
【００２３】このプッシュプル型電力増幅回路によれ
ば、出力回路の貫通電流に比例した電流が基準値になる
ように制御されるので、無駄な消費電力が削減される。
ば、出力回路の貫通電流に比例した電流が基準値になる
ように制御されるので、無駄な消費電力が削減される。
【００２４】請求項３のプッシュプル型電力増幅回路で
は、請求項１において例えば図１に示す如く、上記入力
回路（１７）は、上記制御入力端間電位差回路（１６
Ａ）の上記第１端（ＯＰ）と上記第１電源電位の導体と
の間に接続され、所定電位が制御入力端に供給されるト
ランジスタを備えた定電流源（１２）と、該制御入力端
間電位差回路（１６Ａ）の上記第２端（ＯＮ）と上記第
２電源電位の導体との間に接続され、制御入力端に入力
信号（ＶＩ）が供給されるトランジスタ（１５）とを有
する。
は、請求項１において例えば図１に示す如く、上記入力
回路（１７）は、上記制御入力端間電位差回路（１６
Ａ）の上記第１端（ＯＰ）と上記第１電源電位の導体と
の間に接続され、所定電位が制御入力端に供給されるト
ランジスタを備えた定電流源（１２）と、該制御入力端
間電位差回路（１６Ａ）の上記第２端（ＯＮ）と上記第
２電源電位の導体との間に接続され、制御入力端に入力
信号（ＶＩ）が供給されるトランジスタ（１５）とを有
する。
【００２５】このプッシュプル型電力増幅回路によれ
ば、第１又は第２電源電位が変動しても、出力回路の第
１トランジスタと第２トランジスタの制御入力端間電位
差がほぼ一定になる。
ば、第１又は第２電源電位が変動しても、出力回路の第
１トランジスタと第２トランジスタの制御入力端間電位
差がほぼ一定になる。
【００２６】請求項４のプッシュプル型電力増幅回路で
は、請求項２において例えば図２に示す如く、上記制御
入力端間電位差回路（１６Ａ）は、上記第１端と上記第
２端との間に接続され制御入力端に上記制御信号（ＶＧ
３）が供給されるトランジスタを有する。
は、請求項２において例えば図２に示す如く、上記制御
入力端間電位差回路（１６Ａ）は、上記第１端と上記第
２端との間に接続され制御入力端に上記制御信号（ＶＧ
３）が供給されるトランジスタを有する。
【００２７】このプッシュプル型電力増幅回路によれ
ば、制御端子間電位差回路の構成が簡単になる。
ば、制御端子間電位差回路の構成が簡単になる。
【００２８】請求項５のプッシュプル型電力増幅回路で
は、請求項２乃至４のいずれか１つにおいて例えば図２
に示す如く、上記基準回路（４０）は、所定電位が制御
入力端に供給されるトランジスタであり、上記貫通電流
検出・比較回路（３０）は、上記出力回路の上記第１ト
ランジスタ（１１）とカレントミラー回路を構成するよ
うに接続された第３トランジスタ（３１）と、該出力回
路の上記第２トランジスタ（１０）とカレントミラー回
路を構成するように接続された第４トランジスタ（３
３）と、該第３トランジスタと該第４トランジスタとの
間に接続された第５トランジスタ（３２）と、該第５ト
ランジスタとカレントミラー回路を構成するように接続
され、該基準回路の該トランジスタと直列接続された第
６トランジスタ（３４）とを有する。
は、請求項２乃至４のいずれか１つにおいて例えば図２
に示す如く、上記基準回路（４０）は、所定電位が制御
入力端に供給されるトランジスタであり、上記貫通電流
検出・比較回路（３０）は、上記出力回路の上記第１ト
ランジスタ（１１）とカレントミラー回路を構成するよ
うに接続された第３トランジスタ（３１）と、該出力回
路の上記第２トランジスタ（１０）とカレントミラー回
路を構成するように接続された第４トランジスタ（３
３）と、該第３トランジスタと該第４トランジスタとの
間に接続された第５トランジスタ（３２）と、該第５ト
ランジスタとカレントミラー回路を構成するように接続
され、該基準回路の該トランジスタと直列接続された第
６トランジスタ（３４）とを有する。
【００２９】請求項６のプッシュプル型電力増幅回路で
は、請求項５において例えば図２に示す如く、上記貫通
電流検出・比較回路（３０）はさらに、上記第６トラン
ジスタ（３４）と直列接続され、上記出力回路の上記第
２トランジスタ（１０）とカレントミラー回路を構成す
るように接続された第７トランジスタ（３５）を有す
る。
は、請求項５において例えば図２に示す如く、上記貫通
電流検出・比較回路（３０）はさらに、上記第６トラン
ジスタ（３４）と直列接続され、上記出力回路の上記第
２トランジスタ（１０）とカレントミラー回路を構成す
るように接続された第７トランジスタ（３５）を有す
る。
【００３０】このプッシュプル型電力増幅回路によれ
ば、第５トランジスタ（３２）と第６トランジスタ（３
４）とで構成されるカレントミラー回路の電流比例精度
が向上する。
ば、第５トランジスタ（３２）と第６トランジスタ（３
４）とで構成されるカレントミラー回路の電流比例精度
が向上する。
【００３１】請求項７のプッシュプル型電力増幅回路で
は、請求項２乃至４のいずれか１つにおいて例えば図３
に示す如く、上記基準回路（４０）は、所定電位が制御
入力端に供給されるトランジスタであり、上記貫通電流
検出・比較回路（３０Ａ）は、上記出力回路の上記第１
トランジスタ（１１）とカレントミラー回路を構成する
ように接続された第３トランジスタ（３１）と、該第３
トランジスタ（３１）と直列接続された第４トランジス
タ（３１Ａ）と、該第４トランジスタ（３１Ａ）とカレ
ントミラー回路を構成するように接続された第５トラン
ジスタ（３７）と、該出力回路の上記第２トランジスタ
（１０）とカレントミラー回路を構成するように接続さ
れた第６トランジスタ（３９）と、該第６トランジスタ
（３９）と該基準回路（４０）の該トランジスタとの間
に接続され、該第４トランジスタ（３１Ａ）とカレント
ミラー回路を構成するように接続された第７トランジス
タ（３８）と、該第５トランジスタと該基準回路（４
０）の該トランジスタとの間に接続され、該第２トラン
ジスタ（１０）とカレントミラー回路を構成するように
接続された第８トランジスタ（３６）とを有する。
は、請求項２乃至４のいずれか１つにおいて例えば図３
に示す如く、上記基準回路（４０）は、所定電位が制御
入力端に供給されるトランジスタであり、上記貫通電流
検出・比較回路（３０Ａ）は、上記出力回路の上記第１
トランジスタ（１１）とカレントミラー回路を構成する
ように接続された第３トランジスタ（３１）と、該第３
トランジスタ（３１）と直列接続された第４トランジス
タ（３１Ａ）と、該第４トランジスタ（３１Ａ）とカレ
ントミラー回路を構成するように接続された第５トラン
ジスタ（３７）と、該出力回路の上記第２トランジスタ
（１０）とカレントミラー回路を構成するように接続さ
れた第６トランジスタ（３９）と、該第６トランジスタ
（３９）と該基準回路（４０）の該トランジスタとの間
に接続され、該第４トランジスタ（３１Ａ）とカレント
ミラー回路を構成するように接続された第７トランジス
タ（３８）と、該第５トランジスタと該基準回路（４
０）の該トランジスタとの間に接続され、該第２トラン
ジスタ（１０）とカレントミラー回路を構成するように
接続された第８トランジスタ（３６）とを有する。
【００３２】このプッシュプル型電力増幅回路によれ
ば、貫通電流に比例した電流を検出する回路の検出誤差
が少なくなる方向に２つの検出値が平均化されるので、
より正確に貫通電流が所定値になるように制御される。
ば、貫通電流に比例した電流を検出する回路の検出誤差
が少なくなる方向に２つの検出値が平均化されるので、
より正確に貫通電流が所定値になるように制御される。
【００３３】請求項８のプッシュプル型電力増幅回路で
は、請求項１乃至７のいずれか１つにおいて例えば図１
に示す如く、上記第１電源電位は上記第２電源電位より
高く、上記出力回路は、該第１電源電位の導体に上記第
１トランジスタとしてのＰチャンネルＦＥＴの一端が接
続され、該第２電源電位の導体に上記第２トランジスタ
としてのＮチャンネルＦＥＴの一端が接続されている。
は、請求項１乃至７のいずれか１つにおいて例えば図１
に示す如く、上記第１電源電位は上記第２電源電位より
高く、上記出力回路は、該第１電源電位の導体に上記第
１トランジスタとしてのＰチャンネルＦＥＴの一端が接
続され、該第２電源電位の導体に上記第２トランジスタ
としてのＮチャンネルＦＥＴの一端が接続されている。
【００３４】請求項９のプッシュプル型電力増幅回路で
は、請求項８において例えば図１に示す如く、上記入力
回路（１７）の上記定電流源（１２）のトランジスタは
ＰチャンネルＦＥＴであり、上記制御入力端間電位差回
路（１６Ａ）の上記第２端（ＯＮ）と上記第２電源電位
の導体との間に接続されたトランジスタ（１５）はＮチ
ャンネルＦＥＴである。
は、請求項８において例えば図１に示す如く、上記入力
回路（１７）の上記定電流源（１２）のトランジスタは
ＰチャンネルＦＥＴであり、上記制御入力端間電位差回
路（１６Ａ）の上記第２端（ＯＮ）と上記第２電源電位
の導体との間に接続されたトランジスタ（１５）はＮチ
ャンネルＦＥＴである。
【００３５】請求項１０のプッシュプル型電力増幅回路
では、請求項８又は９において例えば図２に示す如く、
上記基準回路（４０）は、所定電位がゲートに供給され
るＰチャンネルＦＥＴであり、上記貫通電流検出・比較
回路（３０）の上記第３トランジスタ（３１）はＰチャ
ンネルＦＥＴであり、該貫通電流検出・比較回路（３
０）の上記第４〜７トランジスタ（３３、３２、３４及
び３５）はいずれもＮチャンネルＦＥＴである。
では、請求項８又は９において例えば図２に示す如く、
上記基準回路（４０）は、所定電位がゲートに供給され
るＰチャンネルＦＥＴであり、上記貫通電流検出・比較
回路（３０）の上記第３トランジスタ（３１）はＰチャ
ンネルＦＥＴであり、該貫通電流検出・比較回路（３
０）の上記第４〜７トランジスタ（３３、３２、３４及
び３５）はいずれもＮチャンネルＦＥＴである。
【００３６】請求項１１のプッシュプル型電力増幅回路
では、請求項８又は９において例えば図３に示す如く、
上記基準回路（４０）は、所定電位がゲートに供給され
るＰチャンネルＦＥＴであり、上記貫通電流検出・比較
回路（３０Ａ）の上記第３トランジスタ（３１）はＰチ
ャンネルＦＥＴであり、該貫通電流検出・比較回路（３
０Ａ）の上記第４〜８トランジスタ（３１Ａ、３７、３
９、３８及び３６）はいずれもＮチャンネルＦＥＴであ
る。
では、請求項８又は９において例えば図３に示す如く、
上記基準回路（４０）は、所定電位がゲートに供給され
るＰチャンネルＦＥＴであり、上記貫通電流検出・比較
回路（３０Ａ）の上記第３トランジスタ（３１）はＰチ
ャンネルＦＥＴであり、該貫通電流検出・比較回路（３
０Ａ）の上記第４〜８トランジスタ（３１Ａ、３７、３
９、３８及び３６）はいずれもＮチャンネルＦＥＴであ
る。
【００３７】請求項１２のプッシュプル型電力増幅回路
では、請求項１０又は１１において例えば図２又は図３
に示す如く、上記制御入力端間電位差回路（１６Ａ）の
トランジスタは、ＮチャンネルＦＥＴである。
では、請求項１０又は１１において例えば図２又は図３
に示す如く、上記制御入力端間電位差回路（１６Ａ）の
トランジスタは、ＮチャンネルＦＥＴである。
【００３８】請求項１３のプッシュプル型電力増幅回路
では、請求項１０又は１１において例えば図４に示す如
く、上記制御入力端間電位差回路（１６Ａ）のトランジ
スタは、ＰチャンネルＦＥＴであり、該制御入力端間電
位差回路は該ＰチャンネルＦＥＴに直列接続された抵抗
をさらに有する。
では、請求項１０又は１１において例えば図４に示す如
く、上記制御入力端間電位差回路（１６Ａ）のトランジ
スタは、ＰチャンネルＦＥＴであり、該制御入力端間電
位差回路は該ＰチャンネルＦＥＴに直列接続された抵抗
をさらに有する。
【００３９】請求項１４のプッシュプル型電力増幅回路
では、請求項８又は９において例えば図６に示す如く、
上記基準回路（４０Ａ）は、所定電位がゲートに供給さ
れるＮチャンネルＦＥＴであり、上記貫通電流検出・比
較回路（３０Ｂ）の上記第３トランジスタ（３１Ａ）は
ＮチャンネルＦＥＴであり、該貫通電流検出・比較回路
（３０Ｂ）の上記第４〜７トランジスタ（３３Ａ、３２
Ａ、３４Ａ及び３５Ａ）はいずれもＰチャンネルＦＥＴ
である。
では、請求項８又は９において例えば図６に示す如く、
上記基準回路（４０Ａ）は、所定電位がゲートに供給さ
れるＮチャンネルＦＥＴであり、上記貫通電流検出・比
較回路（３０Ｂ）の上記第３トランジスタ（３１Ａ）は
ＮチャンネルＦＥＴであり、該貫通電流検出・比較回路
（３０Ｂ）の上記第４〜７トランジスタ（３３Ａ、３２
Ａ、３４Ａ及び３５Ａ）はいずれもＰチャンネルＦＥＴ
である。
【００４０】請求項１５のプッシュプル型電力増幅回路
では、請求項８又は９において例えば図７に示す如く、
上記基準回路（４０Ａ）は、所定電位がゲートに供給さ
れるＮチャンネルＦＥＴであり、上記貫通電流検出・比
較回路（３０Ｃ）の上記第３トランジスタ（３１Ｂ）は
ＮチャンネルＦＥＴであり、該貫通電流検出・比較回路
（３０Ｃ）の上記第４〜８トランジスタ（３１Ｃ、３７
Ａ、３９Ａ、３８Ａ及び３６Ａ）はいずれもＰチャンネ
ルＦＥＴである。
では、請求項８又は９において例えば図７に示す如く、
上記基準回路（４０Ａ）は、所定電位がゲートに供給さ
れるＮチャンネルＦＥＴであり、上記貫通電流検出・比
較回路（３０Ｃ）の上記第３トランジスタ（３１Ｂ）は
ＮチャンネルＦＥＴであり、該貫通電流検出・比較回路
（３０Ｃ）の上記第４〜８トランジスタ（３１Ｃ、３７
Ａ、３９Ａ、３８Ａ及び３６Ａ）はいずれもＰチャンネ
ルＦＥＴである。
【００４１】請求項１６のプッシュプル型電力増幅回路
では、請求項１４又は１５において例えば図６又は図７
に示す如く、上記制御入力端間電位差回路（１６）のト
ランジスタは、ＰチャンネルＦＥＴである。
では、請求項１４又は１５において例えば図６又は図７
に示す如く、上記制御入力端間電位差回路（１６）のト
ランジスタは、ＰチャンネルＦＥＴである。
【００４２】請求項１７のプッシュプル型電力増幅回路
では、請求項１４又は１５において例えば図Ｘに示す如
く、上記制御入力端間電位差回路（１６Ｃ）のトランジ
スタは、ＮチャンネルＦＥＴであり、該制御入力端間電
位差回路は該ＮチャンネルＦＥＴに直列接続された抵抗
をさらに有する。
では、請求項１４又は１５において例えば図Ｘに示す如
く、上記制御入力端間電位差回路（１６Ｃ）のトランジ
スタは、ＮチャンネルＦＥＴであり、該制御入力端間電
位差回路は該ＮチャンネルＦＥＴに直列接続された抵抗
をさらに有する。
【００４３】請求項１８のプッシュプル型電力増幅回路
では、請求項１乃至７のいずれかにおいて例えば図５に
示す如く、上記第１電源電位は上記第２電源電位より低
く、上記出力回路は、該第１電源電位の導体に上記第１
トランジスタとしてのＮチャンネルＦＥＴ（１０）の一
端が接続され、該第２電源電位の導体に上記第２トラン
ジスタとしてのＰチャンネルＦＥＴ（１１）の一端が接
続されている。
では、請求項１乃至７のいずれかにおいて例えば図５に
示す如く、上記第１電源電位は上記第２電源電位より低
く、上記出力回路は、該第１電源電位の導体に上記第１
トランジスタとしてのＮチャンネルＦＥＴ（１０）の一
端が接続され、該第２電源電位の導体に上記第２トラン
ジスタとしてのＰチャンネルＦＥＴ（１１）の一端が接
続されている。
【００４４】請求項１９のプッシュプル型電力増幅回路
では、請求項１８において例えば図５に示す如く、上記
入力回路（１７Ａ）の上記定電流源（１２Ａ）のトラン
ジスタはＮチャンネルＦＥＴであり、上記制御入力端間
電位差回路（１６Ａ）の上記第２端（ＯＰ）と上記第２
電源電位の導体との間に接続されたトランジスタ（１５
Ａ）はＰチャンネルＦＥＴである。
では、請求項１８において例えば図５に示す如く、上記
入力回路（１７Ａ）の上記定電流源（１２Ａ）のトラン
ジスタはＮチャンネルＦＥＴであり、上記制御入力端間
電位差回路（１６Ａ）の上記第２端（ＯＰ）と上記第２
電源電位の導体との間に接続されたトランジスタ（１５
Ａ）はＰチャンネルＦＥＴである。
【００４５】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。
施形態を説明する。
【００４６】［第１実施形態］図１は、本発明の第１実
施形態のＡＢ級プッシュプル型電力増幅回路を示す。こ
の回路は例えば、集積回路内に備えられ、携帯電話など
の移動電子機器に用いられる。以下において、ＦＥＴは
ＭＯＳＦＥＴ又は接合型ＦＥＴ等である。
施形態のＡＢ級プッシュプル型電力増幅回路を示す。こ
の回路は例えば、集積回路内に備えられ、携帯電話など
の移動電子機器に用いられる。以下において、ＦＥＴは
ＭＯＳＦＥＴ又は接合型ＦＥＴ等である。
【００４７】この回路の出力段は、図１１と同様に、Ｎ
チャンネルＦＥＴ１０が電源電位ＶＳＳ側でありＰチャ
ンネルＦＥＴ１１が電源電位ＶＤＤ側（ＶＤＤ＞ＶＳ
Ｓ）である。入力回路１７は、図９のそれと同一であ
る。
チャンネルＦＥＴ１０が電源電位ＶＳＳ側でありＰチャ
ンネルＦＥＴ１１が電源電位ＶＤＤ側（ＶＤＤ＞ＶＳ
Ｓ）である。入力回路１７は、図９のそれと同一であ
る。
【００４８】定電流源１２とＮチャンネルＦＥＴ１５と
の間に接続されたゲート間電位差回路１６Ａは、これに
ほぼ一定の電流が流れるとき、その出力端ＯＰとＯＮと
の間の電圧がほぼ一定であり、かつ、ゲート間電位差調
整回路２０により微調整可能となっている。出力端ＯＰ
はＰチャンネルＦＥＴ１１のゲートに接続され、出力端
ＯＮはＮチャンネルＦＥＴ１０のゲートに接続されてい
る。
の間に接続されたゲート間電位差回路１６Ａは、これに
ほぼ一定の電流が流れるとき、その出力端ＯＰとＯＮと
の間の電圧がほぼ一定であり、かつ、ゲート間電位差調
整回路２０により微調整可能となっている。出力端ＯＰ
はＰチャンネルＦＥＴ１１のゲートに接続され、出力端
ＯＮはＮチャンネルＦＥＴ１０のゲートに接続されてい
る。
【００４９】例えば、電源電位ＶＤＤ及びＶＳＳはそれ
ぞれ３．０Ｖ及び０Ｖであり、ＮチャンネルＦＥＴ１５
に流れる電流は、入力電圧ＶＩ（バイアス電圧が信号成
分に加算された電圧）の交流成分振幅が０のとき１ｍ
Ａ、入力電圧ＶＩが最大値のとき１．５ｍＡ、入力電圧
ＶＩが最小値のとき０．５ｍＡである。
ぞれ３．０Ｖ及び０Ｖであり、ＮチャンネルＦＥＴ１５
に流れる電流は、入力電圧ＶＩ（バイアス電圧が信号成
分に加算された電圧）の交流成分振幅が０のとき１ｍ
Ａ、入力電圧ＶＩが最大値のとき１．５ｍＡ、入力電圧
ＶＩが最小値のとき０．５ｍＡである。
【００５０】入力電圧ＶＩがある値より上昇すると、定
電流源１２のドレイン電流ＩＤが増加しようとし、定電
流源１２のドレイン・ソース間電圧ＶＤが上昇する（図
１０（Ａ）参照）。これにより、ゲート電位ＶＧ１及び
ＶＧ２が低下して、電流Ｉ１が増加し、電流Ｉ２が減少
する。このとき、ＰチャンネルＦＥＴ１１の内部抵抗が
減少しＮチャンネルＦＥＴ１０の内部抵抗が増加して出
力電圧ＶＯが上昇する。
電流源１２のドレイン電流ＩＤが増加しようとし、定電
流源１２のドレイン・ソース間電圧ＶＤが上昇する（図
１０（Ａ）参照）。これにより、ゲート電位ＶＧ１及び
ＶＧ２が低下して、電流Ｉ１が増加し、電流Ｉ２が減少
する。このとき、ＰチャンネルＦＥＴ１１の内部抵抗が
減少しＮチャンネルＦＥＴ１０の内部抵抗が増加して出
力電圧ＶＯが上昇する。
【００５１】逆に、入力電圧ＶＩがある値より低下する
と、定電流源１２のドレイン電流ＩＤが減少しようと
し、定電流源１２のドレイン・ソース間電圧ＶＤが減少
する。これにより、ゲート電位ＶＧ１及びＶＧ２が上昇
して、電流Ｉ１が減少し、電流Ｉ２が増加する。このと
き、ＰチャンネルＦＥＴ１１の内部抵抗が増加しＮチャ
ンネルＦＥＴ１０の内部抵抗が減少して出力電圧ＶＯが
低下する。
と、定電流源１２のドレイン電流ＩＤが減少しようと
し、定電流源１２のドレイン・ソース間電圧ＶＤが減少
する。これにより、ゲート電位ＶＧ１及びＶＧ２が上昇
して、電流Ｉ１が減少し、電流Ｉ２が増加する。このと
き、ＰチャンネルＦＥＴ１１の内部抵抗が増加しＮチャ
ンネルＦＥＴ１０の内部抵抗が減少して出力電圧ＶＯが
低下する。
【００５２】ゲート間電位差回路１６Ａの出力端ＯＰ及
びＯＮの電位が出力回路のＰチャンネルＦＥＴ１１及び
ＮチャンネルＦＥＴ１０のゲートに印加されるので、貫
通電流検出・比較回路３０において、これらトランジス
タに流れる電流をカレントミラー回路で伝達するために
これらと対になって用いられるトランジスタのゲート・
ドレイン間を接続する必要がない。これにより、出力回
路の出力電流Ｉ０及び出力電圧ＶＯが、このゲート・ド
レイン間接続による制限が緩和された分だけ広がる。
びＯＮの電位が出力回路のＰチャンネルＦＥＴ１１及び
ＮチャンネルＦＥＴ１０のゲートに印加されるので、貫
通電流検出・比較回路３０において、これらトランジス
タに流れる電流をカレントミラー回路で伝達するために
これらと対になって用いられるトランジスタのゲート・
ドレイン間を接続する必要がない。これにより、出力回
路の出力電流Ｉ０及び出力電圧ＶＯが、このゲート・ド
レイン間接続による制限が緩和された分だけ広がる。
【００５３】次に、出力電圧ＶＯの上昇限度を考える。
この場合、ゲート電位ＶＧ１及びＶＧ２が最低になって
いる。一方では、ＮチャンネルＦＥＴ１０がカットオフ
状態に近づくため、電流Ｉ２はほとんど無視できる値に
なり、他方では、電流Ｉ１が最大となる。出力電圧ＶＯ
の上昇限度は、ゲート電位ＶＧ１で制限されない。ただ
し、電流Ｉ１が流れるためにはＰチャンネルＦＥＴ１１
のソース・ドレイン間にある最低限の電圧が必要であ
る。この電圧は、定電流源１２がその機能を果たすため
のドレイン・ソース間電圧ＶＤの最小値０．１Ｖ程度と
ほぼ等しい。
この場合、ゲート電位ＶＧ１及びＶＧ２が最低になって
いる。一方では、ＮチャンネルＦＥＴ１０がカットオフ
状態に近づくため、電流Ｉ２はほとんど無視できる値に
なり、他方では、電流Ｉ１が最大となる。出力電圧ＶＯ
の上昇限度は、ゲート電位ＶＧ１で制限されない。ただ
し、電流Ｉ１が流れるためにはＰチャンネルＦＥＴ１１
のソース・ドレイン間にある最低限の電圧が必要であ
る。この電圧は、定電流源１２がその機能を果たすため
のドレイン・ソース間電圧ＶＤの最小値０．１Ｖ程度と
ほぼ等しい。
【００５４】したがって、図９の回路よりも、基板バイ
アス効果に因って定常状態の敷居値電圧、例えば０．５
Ｖより上昇した敷居値電圧ＶｔｈＮ、例えば０．８Ｖだ
け、出力電圧の上限が上がる。出力電圧ＶＯの下限につ
いても同様に、例えば０．８Ｖだけ下がる。また、（Ｖ
Ｇ１−ＶＧ２）の最低必要電圧は０．１Ｖ程度であるの
で、ＶＧ１は（ＶＳＳ＋０．１）Ｖ付近まで下げること
ができ、これにより、電流Ｉ１はＰチャンネルＦＥＴ１
１の特性の限界値まで大きくとることができる。
アス効果に因って定常状態の敷居値電圧、例えば０．５
Ｖより上昇した敷居値電圧ＶｔｈＮ、例えば０．８Ｖだ
け、出力電圧の上限が上がる。出力電圧ＶＯの下限につ
いても同様に、例えば０．８Ｖだけ下がる。また、（Ｖ
Ｇ１−ＶＧ２）の最低必要電圧は０．１Ｖ程度であるの
で、ＶＧ１は（ＶＳＳ＋０．１）Ｖ付近まで下げること
ができ、これにより、電流Ｉ１はＰチャンネルＦＥＴ１
１の特性の限界値まで大きくとることができる。
【００５５】ゲート電位ＶＧ３の制御により、ゲート間
電位差回路１６Ａの出力端ＯＰとＯＮ間の電圧、すなわ
ちゲート間電圧（ＶＧ１−ＶＧ２）はほぼ一定になる。
これにより、ゲート間電位差調整回路２０のゲート間電
位差回路１６Ａに対する調整動作が、電源電位ＶＤＤの
上昇に殆ど影響されない。
電位差回路１６Ａの出力端ＯＰとＯＮ間の電圧、すなわ
ちゲート間電圧（ＶＧ１−ＶＧ２）はほぼ一定になる。
これにより、ゲート間電位差調整回路２０のゲート間電
位差回路１６Ａに対する調整動作が、電源電位ＶＤＤの
上昇に殆ど影響されない。
【００５６】次に、ゲート間電位差調整回路２０につい
て説明する。
て説明する。
【００５７】ゲート間電位差調整回路２０は、貫通電流
検出・比較回路３０と、回路３０に基準値を供給する基
準回路４０とからなる。回路３０の入力端ＩＰ及びＩＮ
はそれぞれ、ＰチャンネルＦＥＴ１１及びＮチャンネル
ＦＥＴ１０のゲートに接続されている。貫通電流検出・
比較回路３０の出力は、ゲート間電位差回路１６Ａの制
御入力端に供給される。
検出・比較回路３０と、回路３０に基準値を供給する基
準回路４０とからなる。回路３０の入力端ＩＰ及びＩＮ
はそれぞれ、ＰチャンネルＦＥＴ１１及びＮチャンネル
ＦＥＴ１０のゲートに接続されている。貫通電流検出・
比較回路３０の出力は、ゲート間電位差回路１６Ａの制
御入力端に供給される。
【００５８】回路３０は、トランジスタ１１と１０に流
れる電流Ｉ１とＩ２との小さい方の値Ｍｉｎ（Ｉ１，Ｉ
２）である貫通電流に比例した電流Ｍｉｎ（Ｉ１／μ，
Ｉ２／μ）を検出し、これを基準回路４０の出力電流Ｉ
Ｓと比較する。μは定数である。回路３０は、検出した
貫通電流が基準値になるようにゲート間電位差回路１６
Ａを制御して、出力端ＯＰとＯＮとの間の電位差ＶＰＮ
を微調整する。
れる電流Ｉ１とＩ２との小さい方の値Ｍｉｎ（Ｉ１，Ｉ
２）である貫通電流に比例した電流Ｍｉｎ（Ｉ１／μ，
Ｉ２／μ）を検出し、これを基準回路４０の出力電流Ｉ
Ｓと比較する。μは定数である。回路３０は、検出した
貫通電流が基準値になるようにゲート間電位差回路１６
Ａを制御して、出力端ＯＰとＯＮとの間の電位差ＶＰＮ
を微調整する。
【００５９】より具体的には、Ｍｉｎ（Ｉ１／μ，Ｉ２
／μ）＞ＩＳであれば、電位差ＶＰＮが増大して、ゲー
ト電位ＶＧ１が上昇しゲート電位ＶＧ２が低下する。こ
れにより、電流Ｉ１及びＩ２が減少して、Ｍｉｎ（Ｉ１
／μ，Ｉ２／μ）が基準電流ＩＳに近づこうとする。逆
に、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）＜ＩＳであれば、電
位差ＶＰＮが減少して、ゲート電位ＶＧ１が低下しゲー
ト電位ＶＧ２が上昇する。これにより、電流Ｉ１及びＩ
２が増加して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・Ｉ
Ｓに近づこうとする。従って、貫通電流Ｍｉｎ（Ｉ１，
Ｉ２）がほぼμ・ＩＳになる。
／μ）＞ＩＳであれば、電位差ＶＰＮが増大して、ゲー
ト電位ＶＧ１が上昇しゲート電位ＶＧ２が低下する。こ
れにより、電流Ｉ１及びＩ２が減少して、Ｍｉｎ（Ｉ１
／μ，Ｉ２／μ）が基準電流ＩＳに近づこうとする。逆
に、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）＜ＩＳであれば、電
位差ＶＰＮが減少して、ゲート電位ＶＧ１が低下しゲー
ト電位ＶＧ２が上昇する。これにより、電流Ｉ１及びＩ
２が増加して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・Ｉ
Ｓに近づこうとする。従って、貫通電流Ｍｉｎ（Ｉ１，
Ｉ２）がほぼμ・ＩＳになる。
【００６０】次に、ゲート間電位差回路１６Ａ及びゲー
ト間電位差調整回路２０の構成例を、図２を参照して説
明する。
ト間電位差調整回路２０の構成例を、図２を参照して説
明する。
【００６１】ゲート間電位差回路１６Ａは、能動負荷素
子としてのＮチャンネルＦＥＴである。
子としてのＮチャンネルＦＥＴである。
【００６２】貫通電流検出・比較回路３０では、電源電
位ＶＤＤの導体と電源電位ＶＳＳの導体との間にＰチャ
ンネルＦＥＴ３１とＮチャンネルＦＥＴ３２及び３３と
が直列接続されている。ＰチャンネルＦＥＴ３１及びＮ
チャンネルＦＥＴ３３のゲートはそれぞれ図１のＰチャ
ンネルＦＥＴ１１及びＮチャンネルＦＥＴ１０のゲート
に接続されており、トランジスタ３１と１１とでカレン
トミラー回路が構成され、トランジスタ３３と１０とで
カレントミラー回路が構成されている。トランジスタ３
１及び３３の上記比Ｗ／Ｌはそれぞれトランジスタ１１
及び１０のそれの１／μであり、ＰチャンネルＦＥＴ３
１に電流Ｉ１／μが流れようとし、ＮチャンネルＦＥＴ
３３に電流Ｉ２／μが流れようとする。トランジスタ３
１、３２及び３３が直列接続されているので、この列の
トランジスタには両者の小さい方の電流Ｍｉｎ（Ｉ１／
μ，Ｉ２／μ）、すなわち貫通電流に比例した電流が流
れる。
位ＶＤＤの導体と電源電位ＶＳＳの導体との間にＰチャ
ンネルＦＥＴ３１とＮチャンネルＦＥＴ３２及び３３と
が直列接続されている。ＰチャンネルＦＥＴ３１及びＮ
チャンネルＦＥＴ３３のゲートはそれぞれ図１のＰチャ
ンネルＦＥＴ１１及びＮチャンネルＦＥＴ１０のゲート
に接続されており、トランジスタ３１と１１とでカレン
トミラー回路が構成され、トランジスタ３３と１０とで
カレントミラー回路が構成されている。トランジスタ３
１及び３３の上記比Ｗ／Ｌはそれぞれトランジスタ１１
及び１０のそれの１／μであり、ＰチャンネルＦＥＴ３
１に電流Ｉ１／μが流れようとし、ＮチャンネルＦＥＴ
３３に電流Ｉ２／μが流れようとする。トランジスタ３
１、３２及び３３が直列接続されているので、この列の
トランジスタには両者の小さい方の電流Ｍｉｎ（Ｉ１／
μ，Ｉ２／μ）、すなわち貫通電流に比例した電流が流
れる。
【００６３】電源電位ＶＤＤとＶＳＳとの間にはさら
に、基準回路４０と、貫通電流検出・比較回路３０のＮ
チャンネルＦＥＴ３４及び３５とが直列に接続されてい
る。ＮチャンネルＦＥＴ３２は、電流Ｍｉｎ（Ｉ１／
μ，Ｉ２／μ）をＮチャンネルＦＥＴ３４に流させるた
めのものであって、ＮチャンネルＦＥＴ３２のゲート・
ドレイン間が接続され、このゲートがＮチャンネルＦＥ
Ｔ３４のゲートに接続されている。ＮチャンネルＦＥＴ
３２と３４とが完全なカレントミラー回路を構成するた
めには、ＮチャンネルＦＥＴ３２と３４のソース電位が
互いに等しくなければならない。ＮチャンネルＦＥＴ３
５は、この条件をほぼ満たすようにするためにＮチャン
ネルＦＥＴ３３と対応して備えられたものであり、Ｎチ
ャンネルＦＥＴ３５のゲートが図１０のＮチャンネルＦ
ＥＴ１０のゲートに接続されて、トランジスタ３５と１
０とでカレントミラー回路が構成されている。Ｎチャン
ネルＦＥＴ３４には電流Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）
が流れようとし、ＮチャンネルＦＥＴ３５には電流Ｉ２
／μが流れようとするので、ＮチャンネルＦＥＴ３４と
３５にはやはり両者の少ない方の電流Ｍｉｎ（Ｉ１／
μ，Ｉ２／μ）が流れようとする。
に、基準回路４０と、貫通電流検出・比較回路３０のＮ
チャンネルＦＥＴ３４及び３５とが直列に接続されてい
る。ＮチャンネルＦＥＴ３２は、電流Ｍｉｎ（Ｉ１／
μ，Ｉ２／μ）をＮチャンネルＦＥＴ３４に流させるた
めのものであって、ＮチャンネルＦＥＴ３２のゲート・
ドレイン間が接続され、このゲートがＮチャンネルＦＥ
Ｔ３４のゲートに接続されている。ＮチャンネルＦＥＴ
３２と３４とが完全なカレントミラー回路を構成するた
めには、ＮチャンネルＦＥＴ３２と３４のソース電位が
互いに等しくなければならない。ＮチャンネルＦＥＴ３
５は、この条件をほぼ満たすようにするためにＮチャン
ネルＦＥＴ３３と対応して備えられたものであり、Ｎチ
ャンネルＦＥＴ３５のゲートが図１０のＮチャンネルＦ
ＥＴ１０のゲートに接続されて、トランジスタ３５と１
０とでカレントミラー回路が構成されている。Ｎチャン
ネルＦＥＴ３４には電流Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）
が流れようとし、ＮチャンネルＦＥＴ３５には電流Ｉ２
／μが流れようとするので、ＮチャンネルＦＥＴ３４と
３５にはやはり両者の少ない方の電流Ｍｉｎ（Ｉ１／
μ，Ｉ２／μ）が流れようとする。
【００６４】基準回路４０は定電流源であり、図１の定
電流源１２と同様に構成され、基準電流ＩＳを流そうと
する。
電流源１２と同様に構成され、基準電流ＩＳを流そうと
する。
【００６５】定電流源４０とＮチャンネルＦＥＴ３４と
の間のノードに、ＮチャンネルＦＥＴ１６Ａのゲートが
接続されており、その電位ＶＧ３は次のように変化す
る。
の間のノードに、ＮチャンネルＦＥＴ１６Ａのゲートが
接続されており、その電位ＶＧ３は次のように変化す
る。
【００６６】ＩＳ＜Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）であ
れば、基準電流ＩＳが増加しようとして定電流源４０の
ドレイン・ソース間電圧が上昇するので（図１０（Ａ）
参照）、ゲート電位ＶＧ３が低下してＮチャンネルＦＥ
Ｔ１６Ａの内部抵抗が増加する。これにより、図１のゲ
ート電位ＶＧ１が上昇しゲート電位ＶＧ２が下降して、
貫通電流Ｍｉｎ（Ｉ１，Ｉ２）が減少し、Ｍｉｎ（Ｉ１
／μ，Ｉ２／μ）が基準電流ＩＳに近づこうとする。
れば、基準電流ＩＳが増加しようとして定電流源４０の
ドレイン・ソース間電圧が上昇するので（図１０（Ａ）
参照）、ゲート電位ＶＧ３が低下してＮチャンネルＦＥ
Ｔ１６Ａの内部抵抗が増加する。これにより、図１のゲ
ート電位ＶＧ１が上昇しゲート電位ＶＧ２が下降して、
貫通電流Ｍｉｎ（Ｉ１，Ｉ２）が減少し、Ｍｉｎ（Ｉ１
／μ，Ｉ２／μ）が基準電流ＩＳに近づこうとする。
【００６７】逆に、ＩＳ＞Ｍｉｎ（Ｉ１／μ，Ｉ２／
μ）であれば、基準電流ＩＳが減少しようとして定電流
源４０のドレイン・ソース間電圧が低下するので、ゲー
ト電位ＶＧ３が上昇してＮチャンネルＦＥＴ１６Ａの内
部抵抗が減少する。これにより、図１のゲート電位ＶＧ
１が低下しゲート電位ＶＧ２が上昇して、貫通電流Ｍｉ
ｎ（Ｉ１，Ｉ２）が増加し、Ｍｉｎ（Ｉ１／μ，Ｉ２／
μ）が基準電流ＩＳに近づこうとする。
μ）であれば、基準電流ＩＳが減少しようとして定電流
源４０のドレイン・ソース間電圧が低下するので、ゲー
ト電位ＶＧ３が上昇してＮチャンネルＦＥＴ１６Ａの内
部抵抗が減少する。これにより、図１のゲート電位ＶＧ
１が低下しゲート電位ＶＧ２が上昇して、貫通電流Ｍｉ
ｎ（Ｉ１，Ｉ２）が増加し、Ｍｉｎ（Ｉ１／μ，Ｉ２／
μ）が基準電流ＩＳに近づこうとする。
【００６８】このようにして、貫通電流Ｍｉｎ（Ｉ１，
Ｉ２）がμ・基準電流ＩＳになるように制御される。
Ｉ２）がμ・基準電流ＩＳになるように制御される。
【００６９】この貫通電流（バイアス電流）は、消費電
力節約のために、プッシュプル型電力増幅回路の動作を
満足させる最低源の値であることが好ましく、この値が
設計値にされる。
力節約のために、プッシュプル型電力増幅回路の動作を
満足させる最低源の値であることが好ましく、この値が
設計値にされる。
【００７０】［第２実施形態］図３は、図１のプッシュ
プル型電力増幅回路に用いられる本発明の第２実施形態
のゲート間電位差回路１６Ａ及びゲート間電位差調整回
路２０Ａを示す。
プル型電力増幅回路に用いられる本発明の第２実施形態
のゲート間電位差回路１６Ａ及びゲート間電位差調整回
路２０Ａを示す。
【００７１】貫通電流検出・比較回路３０Ａでは、電源
電位ＶＤＤとＶＳＳとの間にＰチャンネルＦＥＴ３１と
ＮチャンネルＦＥＴ３１Ａとが直列接続され、Ｐチャン
ネルＦＥＴ３１に流れる電流をＮチャンネルＦＥＴ３１
Ａに流している。ＰチャンネルＦＥＴ３１のゲートは図
１のＰチャンネルＦＥＴ１１に接続されており、Ｐチャ
ンネルＦＥＴ３１とＰチャンネルＦＥＴ１１とでカレン
トミラー回路が構成され、ＰチャンネルＦＥＴ３１に電
流Ｉ１／μが流れる。
電位ＶＤＤとＶＳＳとの間にＰチャンネルＦＥＴ３１と
ＮチャンネルＦＥＴ３１Ａとが直列接続され、Ｐチャン
ネルＦＥＴ３１に流れる電流をＮチャンネルＦＥＴ３１
Ａに流している。ＰチャンネルＦＥＴ３１のゲートは図
１のＰチャンネルＦＥＴ１１に接続されており、Ｐチャ
ンネルＦＥＴ３１とＰチャンネルＦＥＴ１１とでカレン
トミラー回路が構成され、ＰチャンネルＦＥＴ３１に電
流Ｉ１／μが流れる。
【００７２】電源電位ＶＤＤとＶＳＳとの間にはさら
に、定電流源４０と、回路３０ＡのＮチャンネルＦＥＴ
３６と３７とが直列接続され、定電流源４０と、回路３
０ＡのＮチャンネルＦＥＴ３８と３９とが直列接続され
ている。トランジスタ３１Ａと３７のゲート間が接続さ
れ、トランジスタ３１Ａのゲート・ドレイン間が接続さ
れて、ＮチャンネルＦＥＴ３１Ａと３７とがカレントミ
ラー回路を構成している。今、トランジスタ３１Ａと３
７のカレントミラー伝達比率を１とすると、これによ
り、トランジスタ３７には電流Ｉ１／μが流れようとす
る。ＮチャンネルＦＥＴ３９のゲートは図１のＮチャン
ネルＦＥＴ１０のゲートに接続され、ＮチャンネルＦＥ
Ｔ１０と３９とがカレントミラー回路を構成している。
これにより、ＮチャンネルＦＥＴ３９には電流Ｉ２／μ
が流れようとする。
に、定電流源４０と、回路３０ＡのＮチャンネルＦＥＴ
３６と３７とが直列接続され、定電流源４０と、回路３
０ＡのＮチャンネルＦＥＴ３８と３９とが直列接続され
ている。トランジスタ３１Ａと３７のゲート間が接続さ
れ、トランジスタ３１Ａのゲート・ドレイン間が接続さ
れて、ＮチャンネルＦＥＴ３１Ａと３７とがカレントミ
ラー回路を構成している。今、トランジスタ３１Ａと３
７のカレントミラー伝達比率を１とすると、これによ
り、トランジスタ３７には電流Ｉ１／μが流れようとす
る。ＮチャンネルＦＥＴ３９のゲートは図１のＮチャン
ネルＦＥＴ１０のゲートに接続され、ＮチャンネルＦＥ
Ｔ１０と３９とがカレントミラー回路を構成している。
これにより、ＮチャンネルＦＥＴ３９には電流Ｉ２／μ
が流れようとする。
【００７３】さらに、トランジスタ３１Ａと３８のゲー
ト間が接続されて、トランジスタ３８と３１Ａとで不完
全なカレントミラー回路が構成され、ＮチャンネルＦＥ
Ｔ３６と図１のＮチャンネルＦＥＴ１０とのゲート間が
接続されてトランジスタ１０と３６とからなる不完全な
カレントミラー回路が構成されている。これにより、ト
ランジスタ３８及び３６にはそれぞれほぼＩ１／μ及び
Ｉ２／μの電流が流れようとする。トランジスタ３６と
３７とが直列接続されているので、トランジスタ３６と
３７にはほぼＭｉｎ（Ｉ１／μ，Ｉ２／μ）が流れよう
とする。同様に、トランジスタ３８と３９とが直列接続
されているので、トランジスタ３８と３９にはほぼＭｉ
ｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。したがっ
て、定電流源４０と電源電位ＶＳＳの導体との間には、
図２の場合と同様に、貫通電流に比例した電流２・Ｍｉ
ｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。
ト間が接続されて、トランジスタ３８と３１Ａとで不完
全なカレントミラー回路が構成され、ＮチャンネルＦＥ
Ｔ３６と図１のＮチャンネルＦＥＴ１０とのゲート間が
接続されてトランジスタ１０と３６とからなる不完全な
カレントミラー回路が構成されている。これにより、ト
ランジスタ３８及び３６にはそれぞれほぼＩ１／μ及び
Ｉ２／μの電流が流れようとする。トランジスタ３６と
３７とが直列接続されているので、トランジスタ３６と
３７にはほぼＭｉｎ（Ｉ１／μ，Ｉ２／μ）が流れよう
とする。同様に、トランジスタ３８と３９とが直列接続
されているので、トランジスタ３８と３９にはほぼＭｉ
ｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。したがっ
て、定電流源４０と電源電位ＶＳＳの導体との間には、
図２の場合と同様に、貫通電流に比例した電流２・Ｍｉ
ｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。
【００７４】ＮチャンネルＦＥＴ３６〜３９のクロス接
続及びその動作は、上記公報に記載されているものと同
じである。
続及びその動作は、上記公報に記載されているものと同
じである。
【００７５】図２ではＮチャンネルＦＥＴ３２のソース
電位とＮチャンネルＦＥＴ３４のソース電位とが完全に
は同一にならないので、不完全なカレントミラー回路で
あるが、図３ではこの不完全さが、誤差が少なくなる方
向に平均化されるので、図２の場合よりも正確に貫通電
流が２μ・ＩＳになるように制御される。
電位とＮチャンネルＦＥＴ３４のソース電位とが完全に
は同一にならないので、不完全なカレントミラー回路で
あるが、図３ではこの不完全さが、誤差が少なくなる方
向に平均化されるので、図２の場合よりも正確に貫通電
流が２μ・ＩＳになるように制御される。
【００７６】［第３実施形態］図４は、図１のプッシュ
プル型電力増幅回路に用いられる本発明の第３実施形態
のゲート間電位差回路１６Ｂ及びゲート間電位差調整回
路２０Ａを示す。
プル型電力増幅回路に用いられる本発明の第３実施形態
のゲート間電位差回路１６Ｂ及びゲート間電位差調整回
路２０Ａを示す。
【００７７】ゲート間電位差回路１６Ｂは、Ｐチャンネ
ルＦＥＴ１６１のソース及びドレインにそれぞれ、抵抗
１６２及び１６３が接続され、ＰチャンネルＦＥＴ１６
１のゲート電位ＶＧ３がゲート間電位差調整回路２０Ａ
により制御される。抵抗１６２及び１６３の抵抗値をそ
れぞれＲ１及びＲ２とすると、図１のドレイン電流ＩＤ
がＰチャンネルＦＥＴ１６１に流れているとき、（Ｐチ
ャンネルＦＥＴ１６１の内部抵抗値）＜＜（Ｒ１＋Ｒ
２）となるように設計される。
ルＦＥＴ１６１のソース及びドレインにそれぞれ、抵抗
１６２及び１６３が接続され、ＰチャンネルＦＥＴ１６
１のゲート電位ＶＧ３がゲート間電位差調整回路２０Ａ
により制御される。抵抗１６２及び１６３の抵抗値をそ
れぞれＲ１及びＲ２とすると、図１のドレイン電流ＩＤ
がＰチャンネルＦＥＴ１６１に流れているとき、（Ｐチ
ャンネルＦＥＴ１６１の内部抵抗値）＜＜（Ｒ１＋Ｒ
２）となるように設計される。
【００７８】ＰチャンネルＦＥＴ１６１のゲート電位Ｖ
Ｇ３が低下してトランジスタ１６１の内部抵抗が減少す
ると、ドレイン電流ＩＤが僅かな量ΔＩＤだけ増加し、
ＰチャンネルＦＥＴ１６１のドレイン・ソース間電圧低
下量よりもΔＩＤ・（Ｒ１＋Ｒ２）の方が大きくなるよ
うに設計パラメータが決定されている。これにより、ゲ
ート電位ＶＧ３が低下すると図１のゲート電位ＶＧ１が
上昇しゲート電位ＶＧ２が下降して、貫通電流Ｍｉｎ
（Ｉ１，Ｉ２）が減少する。ゲート電位ＶＧ３が上昇し
た場合には、前記と逆の動作になる。
Ｇ３が低下してトランジスタ１６１の内部抵抗が減少す
ると、ドレイン電流ＩＤが僅かな量ΔＩＤだけ増加し、
ＰチャンネルＦＥＴ１６１のドレイン・ソース間電圧低
下量よりもΔＩＤ・（Ｒ１＋Ｒ２）の方が大きくなるよ
うに設計パラメータが決定されている。これにより、ゲ
ート電位ＶＧ３が低下すると図１のゲート電位ＶＧ１が
上昇しゲート電位ＶＧ２が下降して、貫通電流Ｍｉｎ
（Ｉ１，Ｉ２）が減少する。ゲート電位ＶＧ３が上昇し
た場合には、前記と逆の動作になる。
【００７９】このようにして、貫通電流Ｍｉｎ（Ｉ１，
Ｉ２）が２μ・ＩＳになるように制御される。
Ｉ２）が２μ・ＩＳになるように制御される。
【００８０】［第４実施形態］図５は、本発明の第４実
施形態のＡＢ級プッシュプル型電力増幅回路を示す。
施形態のＡＢ級プッシュプル型電力増幅回路を示す。
【００８１】この回路は、入力回路１７Ａについて、図
１の定電流源１２とＦＥＴ１５とを入れ替え、定電流源
１２とＦＥＴ１５について、ＰチャンネルＦＥＴとＮチ
ャンネルＦＥＴとを入れ替えた構成になっている。
１の定電流源１２とＦＥＴ１５とを入れ替え、定電流源
１２とＦＥＴ１５について、ＰチャンネルＦＥＴとＮチ
ャンネルＦＥＴとを入れ替えた構成になっている。
【００８２】入力電圧ＶＩの交流信号成分と出力電圧Ｖ
Ｏの交流信号成分との関係は、図１の場合と位相が同じ
になる。
Ｏの交流信号成分との関係は、図１の場合と位相が同じ
になる。
【００８３】ゲート間電位差調整回路２０は図２の回路
２０に限定されず、図３の回路２０Ａ又は図６の回路２
０Ｂであってもよいことは勿論である。
２０に限定されず、図３の回路２０Ａ又は図６の回路２
０Ｂであってもよいことは勿論である。
【００８４】［第５実施形態］図６は、図１中のゲート
間電位差回路及びゲート間電位差調整回路の他の構成例
を第５実施形態として示す。
間電位差回路及びゲート間電位差調整回路の他の構成例
を第５実施形態として示す。
【００８５】この回路は、図２のＦＥＴの全てについ
て、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを入れ
替え、かつ、ＶＤＤとＶＳＳとを入れ替えた構成になっ
ている。入れ替え後のＦＥＴにはそれぞれ類似の符号１
６、３１Ａ〜３５Ａ及び４０Ａを付している。
て、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを入れ
替え、かつ、ＶＤＤとＶＳＳとを入れ替えた構成になっ
ている。入れ替え後のＦＥＴにはそれぞれ類似の符号１
６、３１Ａ〜３５Ａ及び４０Ａを付している。
【００８６】Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）＞ＩＳであ
れば、電位ＶＧ３が上昇し、ＰチャンネルＦＥＴの内部
抵抗が増加してゲート電位ＶＧ１が上昇しかつゲート電
位ＶＧ２が下降する。これにより、電流Ｉ１及びＩ２が
減少して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・ＩＳに
近づこうとする。逆に、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）
＜ＩＳであれば、電位ＶＧ３が低下して、ゲート電位Ｖ
Ｇ１が下降しゲート電位ＶＧ２が上昇する。これによ
り、電流Ｉ１及びＩ２が増加して、貫通電流Ｍｉｎ（Ｉ
１，Ｉ２）がμ・ＩＳに近づこうとする。従って、貫通
電流Ｍｉｎ（Ｉ１，Ｉ２）がほぼμ・ＩＳになる。
れば、電位ＶＧ３が上昇し、ＰチャンネルＦＥＴの内部
抵抗が増加してゲート電位ＶＧ１が上昇しかつゲート電
位ＶＧ２が下降する。これにより、電流Ｉ１及びＩ２が
減少して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・ＩＳに
近づこうとする。逆に、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）
＜ＩＳであれば、電位ＶＧ３が低下して、ゲート電位Ｖ
Ｇ１が下降しゲート電位ＶＧ２が上昇する。これによ
り、電流Ｉ１及びＩ２が増加して、貫通電流Ｍｉｎ（Ｉ
１，Ｉ２）がμ・ＩＳに近づこうとする。従って、貫通
電流Ｍｉｎ（Ｉ１，Ｉ２）がほぼμ・ＩＳになる。
【００８７】［第６実施形態］図７は、図１中のゲート
間電位差回路及びゲート間電位差調整回路のさらに他の
構成例を第６実施形態として示す。
間電位差回路及びゲート間電位差調整回路のさらに他の
構成例を第６実施形態として示す。
【００８８】この回路は、図３のＦＥＴの全てについ
て、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを入れ
替え、かつ、ＶＤＤとＶＳＳとを入れ替えた構成になっ
ている。入れ替え後のＦＥＴにはそれぞれ類似の符号を
付している。
て、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを入れ
替え、かつ、ＶＤＤとＶＳＳとを入れ替えた構成になっ
ている。入れ替え後のＦＥＴにはそれぞれ類似の符号を
付している。
【００８９】この回路の動作は、図３及び図６について
の上記説明から容易に理解できるので、その説明を省略
する。
の上記説明から容易に理解できるので、その説明を省略
する。
【００９０】［第７実施形態］図８は、図１中のゲート
間電位差回路及びゲート間電位差調整回路のさらに他の
構成例を第７実施形態として示す。
間電位差回路及びゲート間電位差調整回路のさらに他の
構成例を第７実施形態として示す。
【００９１】ゲート間電位差回路１６Ｃは、Ｎチャンネ
ルＦＥＴ１６１Ａのソース及びドレインにそれぞれ、抵
抗１６３及び１６２が接続され、ＮチャンネルＦＥＴ１
６１Ａのゲート電位ＶＧ３が図６と同一のゲート間電位
差調整回路２０Ｃにより制御される。
ルＦＥＴ１６１Ａのソース及びドレインにそれぞれ、抵
抗１６３及び１６２が接続され、ＮチャンネルＦＥＴ１
６１Ａのゲート電位ＶＧ３が図６と同一のゲート間電位
差調整回路２０Ｃにより制御される。
【００９２】この回路の動作は、図４についての上記説
明から容易に理解できるので、その説明を省略する。
明から容易に理解できるので、その説明を省略する。
【００９３】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【００９４】例えばトランジスタは、ＦＥＴに限定され
ず、バイポーラトランジスタであってもよい。バイポー
ラトランジスタの場合には、各図において、Ｎチャンネ
ルＦＥＴ及びＰチャンネルＦＥＴをそれぞれＮＰＮトラ
ンジスタ及びＰＮＰトランジスタで置き換えた構成とな
る。
ず、バイポーラトランジスタであってもよい。バイポー
ラトランジスタの場合には、各図において、Ｎチャンネ
ルＦＥＴ及びＰチャンネルＦＥＴをそれぞれＮＰＮトラ
ンジスタ及びＰＮＰトランジスタで置き換えた構成とな
る。
【００９５】また、ゲート間電位差回路は、ダイオード
のようなレベルシフト回路を被制御用トランジスタと直
列接続した構成であってもよい。
のようなレベルシフト回路を被制御用トランジスタと直
列接続した構成であってもよい。
【図１】本発明の第１実施形態のプッシュプル型電力増
幅回路を示す図である。
幅回路を示す図である。
【図２】図１中のゲート間電位差回路及びゲート間電位
差調整回路の構成例を示す図である。
差調整回路の構成例を示す図である。
【図３】本発明の第２実施形態のゲート間電位差回路及
びゲート間電位差調整回路を示す図である。
びゲート間電位差調整回路を示す図である。
【図４】本発明の第３実施形態のゲート間電位差回路及
びゲート間電位差調整回路を示す図である
びゲート間電位差調整回路を示す図である
【図５】本発明の第４実施形態のプッシュプル型電力増
幅回路を示す図である。
幅回路を示す図である。
【図６】図１中のゲート間電位差回路及びゲート間電位
差調整回路の他の構成例を第５実施形態として示す図で
ある。
差調整回路の他の構成例を第５実施形態として示す図で
ある。
【図７】図１中のゲート間電位差回路及びゲート間電位
差調整回路のさらに他の構成例を第６実施形態として示
す図である。
差調整回路のさらに他の構成例を第６実施形態として示
す図である。
【図８】図１中のゲート間電位差回路及びゲート間電位
差調整回路のさらに他の構成例を第７実施形態として示
す図である。
差調整回路のさらに他の構成例を第７実施形態として示
す図である。
【図９】従来のプッシュプル型電力増幅回路を示すブロ
ック図である。
ック図である。
【図１０】（Ａ）は定電流源のドレイン・ソース間電圧
に対するドレイン電流を示す図であり、（Ｂ）は図９の
入力電圧に対する出力電流を示す線図である。
に対するドレイン電流を示す図であり、（Ｂ）は図９の
入力電圧に対する出力電流を示す線図である。
【図１１】従来の他のプッシュプル型電力増幅回路の出
力段を示すブロック図である。
力段を示すブロック図である。
１０、１３、１５、３１Ａ、３２〜３９、 Ｎチャンネ
ルＦＥＴ １１、１４、３１、１６１、３１Ｃ、３２Ａ、３４Ａ
ＰチャンネルＦＥＴ １２、１２Ａ、４０、４０Ａ 定電流源 １６、１６Ａ〜１６Ｃ ゲート間電位差回路 １６２、１６３ 抵抗 １７、１７Ａ 入力回路載 ２０、２０Ａ〜２０Ｃ ゲート間電位差調整回路 ３０、３０Ａ〜３０Ｃ 貫通電流検出・比較回路 ＩＳ 基準電流 ＩＰ、ＩＮ 入力端 ＯＰ、ＯＮ 出力端
ルＦＥＴ １１、１４、３１、１６１、３１Ｃ、３２Ａ、３４Ａ
ＰチャンネルＦＥＴ １２、１２Ａ、４０、４０Ａ 定電流源 １６、１６Ａ〜１６Ｃ ゲート間電位差回路 １６２、１６３ 抵抗 １７、１７Ａ 入力回路載 ２０、２０Ａ〜２０Ｃ ゲート間電位差調整回路 ３０、３０Ａ〜３０Ｃ 貫通電流検出・比較回路 ＩＳ 基準電流 ＩＰ、ＩＮ 入力端 ＯＰ、ＯＮ 出力端
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１２月２８日（１９９９．１２．
２８）
２８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 プッシュプル型増幅回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、交流信号を増幅す
るプッシュプル型増幅回路に関する。
るプッシュプル型増幅回路に関する。
【０００２】
【従来の技術】図９は、従来のＡＢ級のプッシュプル型
増幅回路を示しており、例えば音声信号を増幅してスピ
ーカに供給するためのものである。このプッシュプル型
増幅回路を例えば、携帯電話などの移動電子機器に用い
た場合には、電力効率が高く、消費電力の無駄ができる
だけ少ないいものが要求される。
増幅回路を示しており、例えば音声信号を増幅してスピ
ーカに供給するためのものである。このプッシュプル型
増幅回路を例えば、携帯電話などの移動電子機器に用い
た場合には、電力効率が高く、消費電力の無駄ができる
だけ少ないいものが要求される。
【０００３】この回路の出力段には、電源電位ＶＤＤの
導体と電源電位ＶＳＳの導体との間にＮチャンネルＦＥ
Ｔ１０とＰチャンネルＦＥＴ１１とが直列接続されてい
る。トランジスタ１０及び１１のゲート電位ＶＧ１及び
ＶＧ２によりトランジスタ１０及び１１にそれぞれ流れ
る電流Ｉ１及びＩ２が定まる。
導体と電源電位ＶＳＳの導体との間にＮチャンネルＦＥ
Ｔ１０とＰチャンネルＦＥＴ１１とが直列接続されてい
る。トランジスタ１０及び１１のゲート電位ＶＧ１及び
ＶＧ２によりトランジスタ１０及び１１にそれぞれ流れ
る電流Ｉ１及びＩ２が定まる。
【０００４】入力段には、電源電位ＶＤＤの導体と電源
電位ＶＳＳの導体との間に定電流源１２、Ｎチャンネル
ＦＥＴ１３、ＰチャンネルＦＥＴ１４及びＮチャンネル
ＦＥＴ１５が直列接続されている。
電位ＶＳＳの導体との間に定電流源１２、Ｎチャンネル
ＦＥＴ１３、ＰチャンネルＦＥＴ１４及びＮチャンネル
ＦＥＴ１５が直列接続されている。
【０００５】ＮチャンネルＦＥＴ１３は、そのゲート・
ドレイン間が接続され、該ゲートがＮチャンネルＦＥＴ
１０のゲートに接続されている。ＰチャンネルＦＥＴ１
４は、そのゲート・ドレイン間が接続され、該ゲートが
ＰチャンネルＦＥＴ１１のゲートに接続されている。Ｎ
チャンネルＦＥＴ１３のゲート・ソース間電圧は、その
敷居値電圧Ｖｔｈｎにほぼ等しく、ＰチャンネルＦＥＴ
１４のソース・ゲート間電圧は、その敷居値電圧Ｖｔｈ
ｐにほぼ等しい。したがって、トランジスタ１０と１１
のゲート電位ＶＧ１とＶＧ２の差（ＶＧ１−ＶＧ２）
は、ＮチャンネルＦＥＴ１５のゲートに印加される、バ
イアス電圧が信号成分に加算された入力電圧ＶＩによら
ずほぼ一定である。トランジスタ１３及び１４で、ゲー
ト間電位差回路１６が構成されている。
ドレイン間が接続され、該ゲートがＮチャンネルＦＥＴ
１０のゲートに接続されている。ＰチャンネルＦＥＴ１
４は、そのゲート・ドレイン間が接続され、該ゲートが
ＰチャンネルＦＥＴ１１のゲートに接続されている。Ｎ
チャンネルＦＥＴ１３のゲート・ソース間電圧は、その
敷居値電圧Ｖｔｈｎにほぼ等しく、ＰチャンネルＦＥＴ
１４のソース・ゲート間電圧は、その敷居値電圧Ｖｔｈ
ｐにほぼ等しい。したがって、トランジスタ１０と１１
のゲート電位ＶＧ１とＶＧ２の差（ＶＧ１−ＶＧ２）
は、ＮチャンネルＦＥＴ１５のゲートに印加される、バ
イアス電圧が信号成分に加算された入力電圧ＶＩによら
ずほぼ一定である。トランジスタ１３及び１４で、ゲー
ト間電位差回路１６が構成されている。
【０００６】定電流源１２により、ゲート間電位差回路
１６及びＮチャンネルＦＥＴ１５にほぼ一定の電流ＩＤ
が流れる。ＮチャンネルＦＥＴ１５のゲート電位ＶＩに
応じて、定電流源１２のドレイン・ソース間電圧ＶＤが
変化し、これによりＶＧ１＝ＶＤＤ−ＶＤが定まる。定
電流源１２とＮチャンネルＦＥＴ１５とで、入力回路１
７が構成されている。
１６及びＮチャンネルＦＥＴ１５にほぼ一定の電流ＩＤ
が流れる。ＮチャンネルＦＥＴ１５のゲート電位ＶＩに
応じて、定電流源１２のドレイン・ソース間電圧ＶＤが
変化し、これによりＶＧ１＝ＶＤＤ−ＶＤが定まる。定
電流源１２とＮチャンネルＦＥＴ１５とで、入力回路１
７が構成されている。
【０００７】入力電圧ＶＩがある値から上昇すると、定
電流源１２のドレイン電流ＩＤが増加しようとし、定電
流源１２のドレイン・ソース間電圧ＶＤが上昇する（図
１０（Ａ）参照）。これにより、ゲート電位ＶＧ１及び
ＶＧ２が低下して、電流Ｉ１が減少し、電流Ｉ２が増加
し、出力電圧ＶＯが低下する。
電流源１２のドレイン電流ＩＤが増加しようとし、定電
流源１２のドレイン・ソース間電圧ＶＤが上昇する（図
１０（Ａ）参照）。これにより、ゲート電位ＶＧ１及び
ＶＧ２が低下して、電流Ｉ１が減少し、電流Ｉ２が増加
し、出力電圧ＶＯが低下する。
【０００８】負荷１８は、ＮチャンネルＦＥＴ１０とＰ
チャンネルＦＥＴ１１との間のノードと、電源電位、例
えば（ＶＤＤ＋ＶＳＳ）／２の導体との間に接続されて
いる。負荷１８には、電流Ｉ０＝Ｉ１−Ｉ２が流れる。
Ｉ１＞Ｉ２のとき、すなわちＩ０＞０のとき、ＶＤＤか
らトランジスタ１０及び１１を通ってＶＳＳへ貫通する
電流は、Ｉ２である。逆に、Ｉ１＜Ｉ２のとき、すなわ
ちＩ０＜０のとき、ＶＤＤからトランジスタ１０及び１
１を通ってＶＳＳへ貫通する電流は、Ｉ１である。入力
電圧ＶＩに対する電流Ｉ１とＩ２との関係は、図１０
（Ｂ）に示す如くなる。
チャンネルＦＥＴ１１との間のノードと、電源電位、例
えば（ＶＤＤ＋ＶＳＳ）／２の導体との間に接続されて
いる。負荷１８には、電流Ｉ０＝Ｉ１−Ｉ２が流れる。
Ｉ１＞Ｉ２のとき、すなわちＩ０＞０のとき、ＶＤＤか
らトランジスタ１０及び１１を通ってＶＳＳへ貫通する
電流は、Ｉ２である。逆に、Ｉ１＜Ｉ２のとき、すなわ
ちＩ０＜０のとき、ＶＤＤからトランジスタ１０及び１
１を通ってＶＳＳへ貫通する電流は、Ｉ１である。入力
電圧ＶＩに対する電流Ｉ１とＩ２との関係は、図１０
（Ｂ）に示す如くなる。
【０００９】貫通電流は、入力信号に対する出力信号の
直線性を改善するためにある程度必要である。しかし、
これは一般に出力電流Ｉ０が小さくなるほど大きくなる
傾向にある（図１０（Ｂ））。また、製造偏差や温度変
動により貫通電流が変化するので、最悪条件下での貫通
電流の最小値が所定値以上になるように設計しなければ
ならない。このため、条件によっては、無駄な貫通電流
が流れて、消費電力が増大する原因となる。特にプッシ
ュプル型増幅回路の出力段の貫通電流は、その値が大き
いので無視できない。
直線性を改善するためにある程度必要である。しかし、
これは一般に出力電流Ｉ０が小さくなるほど大きくなる
傾向にある（図１０（Ｂ））。また、製造偏差や温度変
動により貫通電流が変化するので、最悪条件下での貫通
電流の最小値が所定値以上になるように設計しなければ
ならない。このため、条件によっては、無駄な貫通電流
が流れて、消費電力が増大する原因となる。特にプッシ
ュプル型増幅回路の出力段の貫通電流は、その値が大き
いので無視できない。
【００１０】そこで、特開平８−２３２４７号公報に開
示されているプッシュプル型増幅回路では、この貫通電
流を、カレントミラー回路を用いたモニタ部で検出し、
これを定電流源の電流と比較し、その結果に応答して、
貫通電流が所定値になるように制御している。
示されているプッシュプル型増幅回路では、この貫通電
流を、カレントミラー回路を用いたモニタ部で検出し、
これを定電流源の電流と比較し、その結果に応答して、
貫通電流が所定値になるように制御している。
【００１１】この、プッシュプル型増幅回路の出力段で
は、図１１に示す如く、電源電位ＶＤＤの導体と電源電
位ＶＳＳの導体との間にＮチャンネルＦＥＴ１０とＰチ
ャンネルＦＥＴ１１とが、図９の場合と逆順に直列接続
されている。ＰチャンネルＦＥＴ１１と、ゲート・ドレ
イン間が接続されたＰチャンネルＦＥＴ１４とがカレン
トミラー回路を構しているので、ＰチャンネルＦＥＴ１
４のソース・ゲート間電圧はほぼその敷居値電圧Ｖｔｈ
ｐに等しい。同様に、ＮチャンネルＦＥＴ１０と、ゲー
ト・ドレイン間が接続されたＮチャンネルＦＥＴ１３と
がカレントミラー回路を構しているので、Ｎチャンネル
ＦＥＴ１３のゲート・ソース間電圧はほぼその敷居値電
圧Ｖｔｈｎに等しい。例えば電源電圧（ＶＤＤ−ＶＳ
Ｓ）が３．０Ｖで上記敷居値電圧Ｖｔｈｐ及びＶｔｈｎ
がいずれも０．５Ｖの場合、トランジスタ１１及び１０
のゲート間電位差は、入力信号によらずほぼ３．０−
０．５×２＝２．０Ｖとなる。
は、図１１に示す如く、電源電位ＶＤＤの導体と電源電
位ＶＳＳの導体との間にＮチャンネルＦＥＴ１０とＰチ
ャンネルＦＥＴ１１とが、図９の場合と逆順に直列接続
されている。ＰチャンネルＦＥＴ１１と、ゲート・ドレ
イン間が接続されたＰチャンネルＦＥＴ１４とがカレン
トミラー回路を構しているので、ＰチャンネルＦＥＴ１
４のソース・ゲート間電圧はほぼその敷居値電圧Ｖｔｈ
ｐに等しい。同様に、ＮチャンネルＦＥＴ１０と、ゲー
ト・ドレイン間が接続されたＮチャンネルＦＥＴ１３と
がカレントミラー回路を構しているので、Ｎチャンネル
ＦＥＴ１３のゲート・ソース間電圧はほぼその敷居値電
圧Ｖｔｈｎに等しい。例えば電源電圧（ＶＤＤ−ＶＳ
Ｓ）が３．０Ｖで上記敷居値電圧Ｖｔｈｐ及びＶｔｈｎ
がいずれも０．５Ｖの場合、トランジスタ１１及び１０
のゲート間電位差は、入力信号によらずほぼ３．０−
０．５×２＝２．０Ｖとなる。
【００１２】
【発明が解決しようとする課題】しかし、電源電圧（Ｖ
ＤＤ−ＶＳＳ）が変動した場合には、トランジスタ１１
と１０のゲート間電位差もこれに追従して変動するの
で、貫通電流を所定値に制御することが困難になる。
ＤＤ−ＶＳＳ）が変動した場合には、トランジスタ１１
と１０のゲート間電位差もこれに追従して変動するの
で、貫通電流を所定値に制御することが困難になる。
【００１３】また、トランジスタ１４の（ゲート幅Ｗ）
／（ゲート長Ｌ）に対するトランジスタ１１のＷ／Ｌを
μとすると、トランジスタ１１を流れる電流Ｉ１の最大
値がトランジスタ１４を流れる最大電流のμ倍に制限さ
れる。トランジスタ１１のサイズを大きくするには限度
があるので、トランジスタ１１のサイズが制限される
と、電流Ｉ１の最大値も制限される。電流Ｉ２について
も前記同様である。
／（ゲート長Ｌ）に対するトランジスタ１１のＷ／Ｌを
μとすると、トランジスタ１１を流れる電流Ｉ１の最大
値がトランジスタ１４を流れる最大電流のμ倍に制限さ
れる。トランジスタ１１のサイズを大きくするには限度
があるので、トランジスタ１１のサイズが制限される
と、電流Ｉ１の最大値も制限される。電流Ｉ２について
も前記同様である。
【００１４】また、図９のプッシュプル型増幅回路で
は、ＮチャンネルＦＥＴ１０のゲート・ソース間電圧で
電流Ｉ１が制御されるが、ゲート電位ＶＧ１を上昇させ
ると出力電圧ＶＯも上昇して、このゲート・ソース間電
圧がＮチャンネルＦＥＴ１０の敷居値電圧ＶｔｈＮにほ
ぼ等しくなるので、電流Ｉ１の最大値が制限される。電
流Ｉ２についても前記同様である。
は、ＮチャンネルＦＥＴ１０のゲート・ソース間電圧で
電流Ｉ１が制御されるが、ゲート電位ＶＧ１を上昇させ
ると出力電圧ＶＯも上昇して、このゲート・ソース間電
圧がＮチャンネルＦＥＴ１０の敷居値電圧ＶｔｈＮにほ
ぼ等しくなるので、電流Ｉ１の最大値が制限される。電
流Ｉ２についても前記同様である。
【００１５】さらに、図９のプッシュプル型増幅回路で
は、出力電圧ＶＯの最大振幅が次のように制限される。
すなわち、ＶＯ≒ＶＤＤ−ＶＤ−ＶｔｈＮが成立し、定
電流源１２がその機能を果たすためのソース・ドレイン
間電圧ＶＤの最小値が例えば０．１Ｖ程度であり、敷居
値電圧ＶｔｈＮが０．５Ｖ程度であるので、出力電圧Ｖ
Ｏの最大値はＶＤＤ−０．６Ｖ程度である。このとき、
ＮチャンネルＦＥＴ１０のソース電位が電源電位ＶＳＳ
よりはるかに高くなっているので、基板バイアス効果に
より敷居値電圧ＶｔｈＮが高くなって、この最大値がさ
らに低下する原因となる。電源電位ＶＤＤとＶＳＳとの
間の中間電位に関しプッシュプル型増幅回路が略対称形
であることから、同様にして出力電圧ＶＯの最小値はＶ
ＳＳ＋０．６Ｖ程度である。
は、出力電圧ＶＯの最大振幅が次のように制限される。
すなわち、ＶＯ≒ＶＤＤ−ＶＤ−ＶｔｈＮが成立し、定
電流源１２がその機能を果たすためのソース・ドレイン
間電圧ＶＤの最小値が例えば０．１Ｖ程度であり、敷居
値電圧ＶｔｈＮが０．５Ｖ程度であるので、出力電圧Ｖ
Ｏの最大値はＶＤＤ−０．６Ｖ程度である。このとき、
ＮチャンネルＦＥＴ１０のソース電位が電源電位ＶＳＳ
よりはるかに高くなっているので、基板バイアス効果に
より敷居値電圧ＶｔｈＮが高くなって、この最大値がさ
らに低下する原因となる。電源電位ＶＤＤとＶＳＳとの
間の中間電位に関しプッシュプル型増幅回路が略対称形
であることから、同様にして出力電圧ＶＯの最小値はＶ
ＳＳ＋０．６Ｖ程度である。
【００１６】本発明の目的は、このような問題点に鑑
み、出力電流範囲をより広くすることができるプッシュ
プル型増幅回路を提供することにある。
み、出力電流範囲をより広くすることができるプッシュ
プル型増幅回路を提供することにある。
【００１７】本発明の他の目的は、出力電圧範囲をより
広くすることができるプッシュプル型増幅回路を提供す
ることにある。
広くすることができるプッシュプル型増幅回路を提供す
ることにある。
【００１８】本発明のさらに他の目的は、電源電圧が変
動しても貫通電流が所定値になるように調整することが
可能なプッシュプル型増幅回路を提供することにある。
動しても貫通電流が所定値になるように調整することが
可能なプッシュプル型増幅回路を提供することにある。
【００１９】
【課題を解決するための手段及びその作用効果】以下、
単に「信号」とは、電圧信号又は電流信号である。請求
項１のプッシュプル型増幅回路では、例えば図１に示す
如く、第１電源電位の導体と第２電源電位の導体との間
に第１トランジスタ（１１）と、導電型が該第１トラン
ジスタと逆の第２トランジスタ（１０）とが直列接続さ
れた出力回路と、該第１トランジスタの制御入力端と該
第２トランジスタの制御入力端とに第１端（ＯＰ）及び
第２端（ＯＮ）が接続され、制御信号（ＶＧ３）に応じ
て該第１端と該第２端との間の電位差が調整される制御
入力端間電位差回路（１６Ａ）と、該制御入力端間電位
差回路の該第１端と該第２端との電位差を略所定値保っ
た状態で、入力信号に応じて該第１端と該第２端との電
位を変化させる入力回路（１７）とを有する。
単に「信号」とは、電圧信号又は電流信号である。請求
項１のプッシュプル型増幅回路では、例えば図１に示す
如く、第１電源電位の導体と第２電源電位の導体との間
に第１トランジスタ（１１）と、導電型が該第１トラン
ジスタと逆の第２トランジスタ（１０）とが直列接続さ
れた出力回路と、該第１トランジスタの制御入力端と該
第２トランジスタの制御入力端とに第１端（ＯＰ）及び
第２端（ＯＮ）が接続され、制御信号（ＶＧ３）に応じ
て該第１端と該第２端との間の電位差が調整される制御
入力端間電位差回路（１６Ａ）と、該制御入力端間電位
差回路の該第１端と該第２端との電位差を略所定値保っ
た状態で、入力信号に応じて該第１端と該第２端との電
位を変化させる入力回路（１７）とを有する。
【００２０】このプッシュプル型増幅回路によれば、第
１トランジスタの制御入力端と第１又は第２電源電位の
導体との間、すなわち第１トランジスタのゲート・ソー
ス間又はベース・エミッタ間に、ダイオード接続された
トランジスタを接続する必要がなく、かつ、第２トラン
ジスタの制御入力端と第２又は第１電源電位の導体との
間、すなわち第２トランジスタのゲート・ソース間又は
ベース・エミッタ間に、ダイオード接続されたトランジ
スタを接続する必要がない。また、増幅回路の出力が第
１トランジスタ及び第２トランジスタのドレイン又はコ
レクタから得られるので、この出力の電位と第１電源電
位との差の絶対値又はこの出力の電位と第２電源電位と
の差の絶対値の最小値を０．１Ｖ程度まで小さくするこ
とができる。
１トランジスタの制御入力端と第１又は第２電源電位の
導体との間、すなわち第１トランジスタのゲート・ソー
ス間又はベース・エミッタ間に、ダイオード接続された
トランジスタを接続する必要がなく、かつ、第２トラン
ジスタの制御入力端と第２又は第１電源電位の導体との
間、すなわち第２トランジスタのゲート・ソース間又は
ベース・エミッタ間に、ダイオード接続されたトランジ
スタを接続する必要がない。また、増幅回路の出力が第
１トランジスタ及び第２トランジスタのドレイン又はコ
レクタから得られるので、この出力の電位と第１電源電
位との差の絶対値又はこの出力の電位と第２電源電位と
の差の絶対値の最小値を０．１Ｖ程度まで小さくするこ
とができる。
【００２１】 これにより、第１及び第２トランジスタの
制御入力端のとり得る電位範囲の制限が緩和されて、プ
ッシュプル増幅回路の出力電流及び出力電圧の範囲が広
がる。
制御入力端のとり得る電位範囲の制限が緩和されて、プ
ッシュプル増幅回路の出力電流及び出力電圧の範囲が広
がる。
【００２２】請求項２のプッシュプル型増幅回路では、
請求項１において例えば図１に示す如く、基準値（Ｉ
Ｓ）を出力する基準回路（４０）と、該第１トランジス
タ（１１）と該第２トランジスタ（１０）とを貫通する
貫通電流に比例した電流を検出し、検出した電流が該基
準値になるように該制御入力端間電位差回路（１６Ａ）
に対する該制御信号（ＶＧ３）を生成するための貫通電
流検出・比較回路（３０）とをさらに有する。
請求項１において例えば図１に示す如く、基準値（Ｉ
Ｓ）を出力する基準回路（４０）と、該第１トランジス
タ（１１）と該第２トランジスタ（１０）とを貫通する
貫通電流に比例した電流を検出し、検出した電流が該基
準値になるように該制御入力端間電位差回路（１６Ａ）
に対する該制御信号（ＶＧ３）を生成するための貫通電
流検出・比較回路（３０）とをさらに有する。
【００２３】このプッシュプル型増幅回路によれば、出
力回路の貫通電流に比例した電流が基準値になるように
制御されるので、無駄な消費電力が削減される。
力回路の貫通電流に比例した電流が基準値になるように
制御されるので、無駄な消費電力が削減される。
【００２４】請求項３のプッシュプル型増幅回路では、
請求項１において例えば図１に示す如く、上記入力回路
（１７）は、上記制御入力端間電位差回路（１６Ａ）の
上記第１端（ＯＰ）と上記第１電源電位の導体との間に
接続され、所定電位が制御入力端に供給されるトランジ
スタを備えた定電流源（１２）と、該制御入力端間電位
差回路（１６Ａ）の上記第２端（ＯＮ）と上記第２電源
電位の導体との間に接続され、制御入力端に入力信号
（ＶＩ）が供給される入力トランジスタ（１５）とを有
する。
請求項１において例えば図１に示す如く、上記入力回路
（１７）は、上記制御入力端間電位差回路（１６Ａ）の
上記第１端（ＯＰ）と上記第１電源電位の導体との間に
接続され、所定電位が制御入力端に供給されるトランジ
スタを備えた定電流源（１２）と、該制御入力端間電位
差回路（１６Ａ）の上記第２端（ＯＮ）と上記第２電源
電位の導体との間に接続され、制御入力端に入力信号
（ＶＩ）が供給される入力トランジスタ（１５）とを有
する。
【００２５】このプッシュプル型増幅回路によれば、第
１又は第２電源電位が変動しても、出力回路の第１トラ
ンジスタと第２トランジスタの制御入力端間電位差がほ
ぼ一定になる。
１又は第２電源電位が変動しても、出力回路の第１トラ
ンジスタと第２トランジスタの制御入力端間電位差がほ
ぼ一定になる。
【００２６】請求項４のプッシュプル型増幅回路では、
請求項２において例えば図２に示す如く、上記制御入力
端間電位差回路（１６Ａ）は、上記第１端と上記第２端
との間に接続され制御入力端に上記制御信号（ＶＧ３）
が供給されるトランジスタを有する。
請求項２において例えば図２に示す如く、上記制御入力
端間電位差回路（１６Ａ）は、上記第１端と上記第２端
との間に接続され制御入力端に上記制御信号（ＶＧ３）
が供給されるトランジスタを有する。
【００２７】このプッシュプル型増幅回路によれば、制
御端子間電位差回路の構成が簡単になる。
御端子間電位差回路の構成が簡単になる。
【００２８】請求項５のプッシュプル型増幅回路では、
請求項４おいて例えば図２に示す如く、上記基準回路
（４０）は、所定電位が制御入力端に供給されるトラン
ジスタであり、上記貫通電流検出・比較回路（３０）
は、上記出力回路の上記第１トランジスタ（１１）とカ
レントミラー回路を構成するように接続された第３トラ
ンジスタ（３１）と、該出力回路の上記第２トランジス
タ（１０）とカレントミラー回路を構成するように接続
された第４トランジスタ（３３）と、該第３トランジス
タと該第４トランジスタとの間に接続された第５トラン
ジスタ（３２）と、該第５トランジスタとカレントミラ
ー回路を構成するように接続され、該基準回路の該トラ
ンジスタと直列接続された第６トランジスタ（３４）と
を有する。
請求項４おいて例えば図２に示す如く、上記基準回路
（４０）は、所定電位が制御入力端に供給されるトラン
ジスタであり、上記貫通電流検出・比較回路（３０）
は、上記出力回路の上記第１トランジスタ（１１）とカ
レントミラー回路を構成するように接続された第３トラ
ンジスタ（３１）と、該出力回路の上記第２トランジス
タ（１０）とカレントミラー回路を構成するように接続
された第４トランジスタ（３３）と、該第３トランジス
タと該第４トランジスタとの間に接続された第５トラン
ジスタ（３２）と、該第５トランジスタとカレントミラ
ー回路を構成するように接続され、該基準回路の該トラ
ンジスタと直列接続された第６トランジスタ（３４）と
を有する。
【００２９】請求項６のプッシュプル型増幅回路では、
請求項５において例えば図２に示す如く、上記貫通電流
検出・比較回路（３０）はさらに、上記第６トランジス
タ（３４）と直列接続され、上記出力回路の上記第２ト
ランジスタ（１０）とカレントミラー回路を構成するよ
うに接続された第７トランジスタ（３５）を有する。
請求項５において例えば図２に示す如く、上記貫通電流
検出・比較回路（３０）はさらに、上記第６トランジス
タ（３４）と直列接続され、上記出力回路の上記第２ト
ランジスタ（１０）とカレントミラー回路を構成するよ
うに接続された第７トランジスタ（３５）を有する。
【００３０】このプッシュプル型増幅回路によれば、第
５トランジスタ（３２）と第６トランジスタ（３４）と
で構成されるカレントミラー回路の電流比例精度が向上
する。
５トランジスタ（３２）と第６トランジスタ（３４）と
で構成されるカレントミラー回路の電流比例精度が向上
する。
【００３１】請求項７のプッシュプル型増幅回路では、
請求項４おいて例えば図３に示す如く、上記基準回路
（４０）は、所定電位が制御入力端に供給されるトラン
ジスタであり、上記貫通電流検出・比較回路（３０Ａ）
は、上記出力回路の上記第１トランジスタ（１１）とカ
レントミラー回路を構成するように接続された第３トラ
ンジスタ（３１）と、該第３トランジスタ（３１）と直
列接続された第４トランジスタ（３１Ａ）と、該第４ト
ランジスタ（３１Ａ）とカレントミラー回路を構成する
ように接続された第５トランジスタ（３７）と、該出力
回路の上記第２トランジスタ（１０）とカレントミラー
回路を構成するように接続された第６トランジスタ（３
９）と、該第６トランジスタ（３９）と該基準回路（４
０）の該トランジスタとの間に接続され、該第４トラン
ジスタ（３１Ａ）とカレントミラー回路を構成するよう
に接続された第７トランジスタ（３８）と、該第５トラ
ンジスタと該基準回路（４０）の該トランジスタとの間
に接続され、該第２トランジスタ（１０）とカレントミ
ラー回路を構成するように接続された第８トランジスタ
（３６）とを有する。
請求項４おいて例えば図３に示す如く、上記基準回路
（４０）は、所定電位が制御入力端に供給されるトラン
ジスタであり、上記貫通電流検出・比較回路（３０Ａ）
は、上記出力回路の上記第１トランジスタ（１１）とカ
レントミラー回路を構成するように接続された第３トラ
ンジスタ（３１）と、該第３トランジスタ（３１）と直
列接続された第４トランジスタ（３１Ａ）と、該第４ト
ランジスタ（３１Ａ）とカレントミラー回路を構成する
ように接続された第５トランジスタ（３７）と、該出力
回路の上記第２トランジスタ（１０）とカレントミラー
回路を構成するように接続された第６トランジスタ（３
９）と、該第６トランジスタ（３９）と該基準回路（４
０）の該トランジスタとの間に接続され、該第４トラン
ジスタ（３１Ａ）とカレントミラー回路を構成するよう
に接続された第７トランジスタ（３８）と、該第５トラ
ンジスタと該基準回路（４０）の該トランジスタとの間
に接続され、該第２トランジスタ（１０）とカレントミ
ラー回路を構成するように接続された第８トランジスタ
（３６）とを有する。
【００３２】このプッシュプル型増幅回路によれば、貫
通電流に比例した電流を検出する回路の検出誤差が少な
くなる方向に２つの検出値が平均化されるので、より正
確に貫通電流が所定値になるように制御される。
通電流に比例した電流を検出する回路の検出誤差が少な
くなる方向に２つの検出値が平均化されるので、より正
確に貫通電流が所定値になるように制御される。
【００３３】請求項８のプッシュプル型増幅回路では、
請求項１乃至７のいずれか１つにおいて例えば図１に示
す如く、上記第１電源電位は上記第２電源電位より高
く、上記出力回路は、該第１電源電位の導体に上記第１
トランジスタとしてのＰチャンネルＦＥＴの一端が接続
され、該第２電源電位の導体に上記第２トランジスタと
してのＮチャンネルＦＥＴの一端が接続されている。
請求項１乃至７のいずれか１つにおいて例えば図１に示
す如く、上記第１電源電位は上記第２電源電位より高
く、上記出力回路は、該第１電源電位の導体に上記第１
トランジスタとしてのＰチャンネルＦＥＴの一端が接続
され、該第２電源電位の導体に上記第２トランジスタと
してのＮチャンネルＦＥＴの一端が接続されている。
【００３４】請求項９のプッシュプル型増幅回路では、
請求項３において例えば図１に示す如く、上記入力回路
（１７）の上記定電流源（１２）のトランジスタはＰチ
ャンネルＦＥＴであり、上記入力トランジスタ（１５）
はＮチャンネルＦＥＴである。
請求項３において例えば図１に示す如く、上記入力回路
（１７）の上記定電流源（１２）のトランジスタはＰチ
ャンネルＦＥＴであり、上記入力トランジスタ（１５）
はＮチャンネルＦＥＴである。
【００３５】請求項１０のプッシュプル型増幅回路で
は、請求項６において例えば図２に示す如く、上記基準
回路（４０）は、所定電位がゲートに供給されるＰチャ
ンネルＦＥＴであり、上記第３トランジスタ（３１）は
ＰチャンネルＦＥＴであり、上記第４〜７トランジスタ
（３３、３２、３４及び３５）はいずれもＮチャンネル
ＦＥＴである。
は、請求項６において例えば図２に示す如く、上記基準
回路（４０）は、所定電位がゲートに供給されるＰチャ
ンネルＦＥＴであり、上記第３トランジスタ（３１）は
ＰチャンネルＦＥＴであり、上記第４〜７トランジスタ
（３３、３２、３４及び３５）はいずれもＮチャンネル
ＦＥＴである。
【００３６】請求項１１のプッシュプル型増幅回路で
は、請求項７において例えば図３に示す如く、上記基準
回路（４０）は、所定電位がゲートに供給されるＰチャ
ンネルＦＥＴであり、上記第３トランジスタ（３１）は
ＰチャンネルＦＥＴであり、上記第４〜８トランジスタ
（３１Ａ、３７、３９、３８及び３６）はいずれもＮチ
ャンネルＦＥＴである。
は、請求項７において例えば図３に示す如く、上記基準
回路（４０）は、所定電位がゲートに供給されるＰチャ
ンネルＦＥＴであり、上記第３トランジスタ（３１）は
ＰチャンネルＦＥＴであり、上記第４〜８トランジスタ
（３１Ａ、３７、３９、３８及び３６）はいずれもＮチ
ャンネルＦＥＴである。
【００３７】請求項１２のプッシュプル型増幅回路で
は、請求項１０又は１１において例えば図２又は図３に
示す如く、上記制御入力端間電位差回路（１６Ａ）のト
ランジスタは、ＮチャンネルＦＥＴである。
は、請求項１０又は１１において例えば図２又は図３に
示す如く、上記制御入力端間電位差回路（１６Ａ）のト
ランジスタは、ＮチャンネルＦＥＴである。
【００３８】請求項１３のプッシュプル型増幅回路で
は、請求項１０又は１１において例えば図４に示す如
く、上記制御入力端間電位差回路（１６Ｂ）のトランジ
スタは、ＰチャンネルＦＥＴであり、該制御入力端間電
位差回路はこのＰチャンネルＦＥＴに直列接続された抵
抗をさらに有する。
は、請求項１０又は１１において例えば図４に示す如
く、上記制御入力端間電位差回路（１６Ｂ）のトランジ
スタは、ＰチャンネルＦＥＴであり、該制御入力端間電
位差回路はこのＰチャンネルＦＥＴに直列接続された抵
抗をさらに有する。
【００３９】請求項１４のプッシュプル型増幅回路で
は、請求項６において例えば図６に示す如く、上記基準
回路（４０Ａ）は、所定電位がゲートに供給されるＮチ
ャンネルＦＥＴであり、上記第３トランジスタ（３１
Ａ）はＮチャンネルＦＥＴであり、上記第４〜７トラン
ジスタ（３３Ａ、３２Ａ、３４Ａ及び３５Ａ）はいずれ
もＰチャンネルＦＥＴである。
は、請求項６において例えば図６に示す如く、上記基準
回路（４０Ａ）は、所定電位がゲートに供給されるＮチ
ャンネルＦＥＴであり、上記第３トランジスタ（３１
Ａ）はＮチャンネルＦＥＴであり、上記第４〜７トラン
ジスタ（３３Ａ、３２Ａ、３４Ａ及び３５Ａ）はいずれ
もＰチャンネルＦＥＴである。
【００４０】請求項１５のプッシュプル型増幅回路で
は、請求項７において例えば図７に示す如く、上記基準
回路（４０Ａ）は、所定電位がゲートに供給されるＮチ
ャンネルＦＥＴであり、上記第３トランジスタ（３１
Ｂ）はＮチャンネルＦＥＴであり、上記第４〜８トラン
ジスタ（３１Ｃ、３７Ａ、３９Ａ、３８Ａ及び３６Ａ）
はいずれもＰチャンネルＦＥＴである。
は、請求項７において例えば図７に示す如く、上記基準
回路（４０Ａ）は、所定電位がゲートに供給されるＮチ
ャンネルＦＥＴであり、上記第３トランジスタ（３１
Ｂ）はＮチャンネルＦＥＴであり、上記第４〜８トラン
ジスタ（３１Ｃ、３７Ａ、３９Ａ、３８Ａ及び３６Ａ）
はいずれもＰチャンネルＦＥＴである。
【００４１】請求項１６のプッシュプル型増幅回路で
は、請求項１４又は１５において例えば図６又は図７に
示す如く、上記制御入力端間電位差回路（１６）のトラ
ンジスタは、ＰチャンネルＦＥＴである。
は、請求項１４又は１５において例えば図６又は図７に
示す如く、上記制御入力端間電位差回路（１６）のトラ
ンジスタは、ＰチャンネルＦＥＴである。
【００４２】請求項１７のプッシュプル型増幅回路で
は、請求項１４又は１５において例えば図８に示す如
く、上記制御入力端間電位差回路（１６Ｃ）のトランジ
スタは、ＮチャンネルＦＥＴであり、該制御入力端間電
位差回路はこのＮチャンネルＦＥＴに直列接続された抵
抗をさらに有する。
は、請求項１４又は１５において例えば図８に示す如
く、上記制御入力端間電位差回路（１６Ｃ）のトランジ
スタは、ＮチャンネルＦＥＴであり、該制御入力端間電
位差回路はこのＮチャンネルＦＥＴに直列接続された抵
抗をさらに有する。
【００４３】請求項１８のプッシュプル型増幅回路で
は、請求項１乃至７のいずれかにおいて例えば図５に示
す如く、上記第１電源電位は上記第２電源電位より低
く、上記出力回路は、該第１電源電位の導体に上記第１
トランジスタとしてのＮチャンネルＦＥＴ（１０）の一
端が接続され、該第２電源電位の導体に上記第２トラン
ジスタとしてのＰチャンネルＦＥＴ（１１）の一端が接
続されている。
は、請求項１乃至７のいずれかにおいて例えば図５に示
す如く、上記第１電源電位は上記第２電源電位より低
く、上記出力回路は、該第１電源電位の導体に上記第１
トランジスタとしてのＮチャンネルＦＥＴ（１０）の一
端が接続され、該第２電源電位の導体に上記第２トラン
ジスタとしてのＰチャンネルＦＥＴ（１１）の一端が接
続されている。
【００４４】請求項１９のプッシュプル型増幅回路で
は、請求項１又は９において例えば図５に示す如く、上
記入力回路（１７Ａ）の上記定電流源（１２Ａ）のトラ
ンジスタはＮチャンネルＦＥＴであり、上記入力トラン
ジスタ（１５Ａ）はＰチャンネルＦＥＴである。
は、請求項１又は９において例えば図５に示す如く、上
記入力回路（１７Ａ）の上記定電流源（１２Ａ）のトラ
ンジスタはＮチャンネルＦＥＴであり、上記入力トラン
ジスタ（１５Ａ）はＰチャンネルＦＥＴである。
【００４５】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。
施形態を説明する。
【００４６】［第１実施形態］図１は、本発明の第１実
施形態のＡＢ級プッシュプル型増幅回路を示す。この回
路は例えば、集積回路内に備えられ、携帯電話などの移
動電子機器に用いられる。以下において、ＦＥＴはＭＯ
ＳＦＥＴ又は接合型ＦＥＴ等である。
施形態のＡＢ級プッシュプル型増幅回路を示す。この回
路は例えば、集積回路内に備えられ、携帯電話などの移
動電子機器に用いられる。以下において、ＦＥＴはＭＯ
ＳＦＥＴ又は接合型ＦＥＴ等である。
【００４７】この回路の出力段は、図１１と同様に、Ｎ
チャンネルＦＥＴ１０が電源電位ＶＳＳ側でありＰチャ
ンネルＦＥＴ１１が電源電位ＶＤＤ側（ＶＤＤ＞ＶＳ
Ｓ）である。入力回路１７は、図９のそれと同一であ
る。
チャンネルＦＥＴ１０が電源電位ＶＳＳ側でありＰチャ
ンネルＦＥＴ１１が電源電位ＶＤＤ側（ＶＤＤ＞ＶＳ
Ｓ）である。入力回路１７は、図９のそれと同一であ
る。
【００４８】定電流源１２とＮチャンネルＦＥＴ１５と
の間に接続されたゲート間電位差回路１６Ａは、これに
ほぼ一定の電流が流れるとき、その出力端ＯＰとＯＮと
の間の電圧がほぼ一定であり、かつ、ゲート間電位差調
整回路２０により微調整可能となっている。出力端ＯＰ
はＰチャンネルＦＥＴ１１のゲートに接続され、出力端
ＯＮはＮチャンネルＦＥＴ１０のゲートに接続されてい
る。
の間に接続されたゲート間電位差回路１６Ａは、これに
ほぼ一定の電流が流れるとき、その出力端ＯＰとＯＮと
の間の電圧がほぼ一定であり、かつ、ゲート間電位差調
整回路２０により微調整可能となっている。出力端ＯＰ
はＰチャンネルＦＥＴ１１のゲートに接続され、出力端
ＯＮはＮチャンネルＦＥＴ１０のゲートに接続されてい
る。
【００４９】例えば、電源電位ＶＤＤ及びＶＳＳはそれ
ぞれ３．０Ｖ及び０Ｖであり、ＮチャンネルＦＥＴ１５
に流れる電流は、入力電圧ＶＩ（バイアス電圧が信号成
分に加算された電圧）の交流成分振幅が０のとき１ｍ
Ａ、入力電圧ＶＩが最大値のとき１．５ｍＡ、入力電圧
ＶＩが最小値のとき０．５ｍＡである。
ぞれ３．０Ｖ及び０Ｖであり、ＮチャンネルＦＥＴ１５
に流れる電流は、入力電圧ＶＩ（バイアス電圧が信号成
分に加算された電圧）の交流成分振幅が０のとき１ｍ
Ａ、入力電圧ＶＩが最大値のとき１．５ｍＡ、入力電圧
ＶＩが最小値のとき０．５ｍＡである。
【００５０】入力電圧ＶＩがある値より上昇すると、定
電流源１２のドレイン電流ＩＤが増加しようとし、定電
流源１２のドレイン・ソース間電圧ＶＤが上昇する（図
１０（Ａ）参照）。これにより、ゲート電位ＶＧ１及び
ＶＧ２が低下して、電流Ｉ１が増加し、電流Ｉ２が減少
する。このとき、ＰチャンネルＦＥＴ１１の内部抵抗が
減少しＮチャンネルＦＥＴ１０の内部抵抗が増加して出
力電圧ＶＯが上昇する。
電流源１２のドレイン電流ＩＤが増加しようとし、定電
流源１２のドレイン・ソース間電圧ＶＤが上昇する（図
１０（Ａ）参照）。これにより、ゲート電位ＶＧ１及び
ＶＧ２が低下して、電流Ｉ１が増加し、電流Ｉ２が減少
する。このとき、ＰチャンネルＦＥＴ１１の内部抵抗が
減少しＮチャンネルＦＥＴ１０の内部抵抗が増加して出
力電圧ＶＯが上昇する。
【００５１】逆に、入力電圧ＶＩがある値より低下する
と、定電流源１２のドレイン電流ＩＤが減少しようと
し、定電流源１２のドレイン・ソース間電圧ＶＤが減少
する。これにより、ゲート電位ＶＧ１及びＶＧ２が上昇
して、電流Ｉ１が減少し、電流Ｉ２が増加する。このと
き、ＰチャンネルＦＥＴ１１の内部抵抗が増加しＮチャ
ンネルＦＥＴ１０の内部抵抗が減少して出力電圧ＶＯが
低下する。
と、定電流源１２のドレイン電流ＩＤが減少しようと
し、定電流源１２のドレイン・ソース間電圧ＶＤが減少
する。これにより、ゲート電位ＶＧ１及びＶＧ２が上昇
して、電流Ｉ１が減少し、電流Ｉ２が増加する。このと
き、ＰチャンネルＦＥＴ１１の内部抵抗が増加しＮチャ
ンネルＦＥＴ１０の内部抵抗が減少して出力電圧ＶＯが
低下する。
【００５３】 次に、出力電圧ＶＯの上昇限度を考える。
この場合、ゲート電位ＶＧ１及びＶＧ２が最低になって
いる。一方では、ＮチャンネルＦＥＴ１０がカットオフ
状態に近づくため、電流Ｉ２はほとんど無視できる値に
なり、他方では、電流Ｉ１が最大となる。出力電圧ＶＯ
の上昇限度は、ゲート電位ＶＧ１で制限されない。ただ
し、電流Ｉ１が流れるためにはＰチャンネルＦＥＴ１１
のソース・ドレイン間にある最低限の電圧が必要であ
る。この電圧は、定電流源１２がその機能を果たすため
のドレイン・ソース間電圧ＶＤの最小値０．１Ｖ程度と
ほぼ等しい。
この場合、ゲート電位ＶＧ１及びＶＧ２が最低になって
いる。一方では、ＮチャンネルＦＥＴ１０がカットオフ
状態に近づくため、電流Ｉ２はほとんど無視できる値に
なり、他方では、電流Ｉ１が最大となる。出力電圧ＶＯ
の上昇限度は、ゲート電位ＶＧ１で制限されない。ただ
し、電流Ｉ１が流れるためにはＰチャンネルＦＥＴ１１
のソース・ドレイン間にある最低限の電圧が必要であ
る。この電圧は、定電流源１２がその機能を果たすため
のドレイン・ソース間電圧ＶＤの最小値０．１Ｖ程度と
ほぼ等しい。
【００５４】したがって、図９の回路よりも、基板バイ
アス効果に因って定常状態の敷居値電圧（例えば０．５
Ｖ）より上昇した敷居値電圧ＶｔｈＮ、例えば０．８Ｖ
だけ、出力電圧の上限が上がる。出力電圧ＶＯの下限に
ついても同様に、例えば０．８Ｖだけ下がる。また、
（ＶＧ１−ＶＧ２）の最低必要電圧は０．１Ｖ程度であ
るので、ＶＧ１は（ＶＳＳ＋０．１）Ｖ付近まで下げる
ことができ、これにより、電流Ｉ１はＰチャンネルＦＥ
Ｔ１１の特性の限界値まで大きくとることができる。
アス効果に因って定常状態の敷居値電圧（例えば０．５
Ｖ）より上昇した敷居値電圧ＶｔｈＮ、例えば０．８Ｖ
だけ、出力電圧の上限が上がる。出力電圧ＶＯの下限に
ついても同様に、例えば０．８Ｖだけ下がる。また、
（ＶＧ１−ＶＧ２）の最低必要電圧は０．１Ｖ程度であ
るので、ＶＧ１は（ＶＳＳ＋０．１）Ｖ付近まで下げる
ことができ、これにより、電流Ｉ１はＰチャンネルＦＥ
Ｔ１１の特性の限界値まで大きくとることができる。
【００５５】ゲート電位ＶＧ３の制御により、ゲート間
電位差回路１６Ａの出力端ＯＰとＯＮ間の電圧、すなわ
ちゲート間電圧（ＶＧ１−ＶＧ２）はほぼ一定になる。
これにより、ゲート間電位差調整回路２０のゲート間電
位差回路１６Ａに対する調整動作が、電源電位ＶＤＤの
上昇に殆ど影響されない。
電位差回路１６Ａの出力端ＯＰとＯＮ間の電圧、すなわ
ちゲート間電圧（ＶＧ１−ＶＧ２）はほぼ一定になる。
これにより、ゲート間電位差調整回路２０のゲート間電
位差回路１６Ａに対する調整動作が、電源電位ＶＤＤの
上昇に殆ど影響されない。
【００５６】次に、ゲート間電位差調整回路２０につい
て説明する。
て説明する。
【００５７】ゲート間電位差調整回路２０は、貫通電流
検出・比較回路３０と、回路３０に基準値を供給する基
準回路４０とからなる。回路３０の入力端ＩＰ及びＩＮ
はそれぞれ、ＰチャンネルＦＥＴ１１及びＮチャンネル
ＦＥＴ１０のゲートに接続されている。貫通電流検出・
比較回路３０の出力は、ゲート間電位差回路１６Ａの制
御入力端に供給される。
検出・比較回路３０と、回路３０に基準値を供給する基
準回路４０とからなる。回路３０の入力端ＩＰ及びＩＮ
はそれぞれ、ＰチャンネルＦＥＴ１１及びＮチャンネル
ＦＥＴ１０のゲートに接続されている。貫通電流検出・
比較回路３０の出力は、ゲート間電位差回路１６Ａの制
御入力端に供給される。
【００５８】回路３０は、トランジスタ１１と１０に流
れる電流Ｉ１とＩ２との小さい方の値Ｍｉｎ（Ｉ１，Ｉ
２）である貫通電流に比例した電流Ｍｉｎ（Ｉ１／μ，
Ｉ２／μ）を検出し、これを基準回路４０の出力電流Ｉ
Ｓと比較する。μは回路設計において決定される定数で
ある。回路３０は、検出した貫通電流が基準値になるよ
うにゲート間電位差回路１６Ａを制御して、出力端ＯＰ
とＯＮとの間の電位差ＶＰＮを微調整する。
れる電流Ｉ１とＩ２との小さい方の値Ｍｉｎ（Ｉ１，Ｉ
２）である貫通電流に比例した電流Ｍｉｎ（Ｉ１／μ，
Ｉ２／μ）を検出し、これを基準回路４０の出力電流Ｉ
Ｓと比較する。μは回路設計において決定される定数で
ある。回路３０は、検出した貫通電流が基準値になるよ
うにゲート間電位差回路１６Ａを制御して、出力端ＯＰ
とＯＮとの間の電位差ＶＰＮを微調整する。
【００５９】より具体的には、Ｍｉｎ（Ｉ１／μ，Ｉ２
／μ）＞ＩＳであれば、電位差ＶＰＮが増大して、ゲー
ト電位ＶＧ１が上昇しゲート電位ＶＧ２が低下する。こ
れにより、電流Ｉ１及びＩ２が減少して、Ｍｉｎ（Ｉ１
／μ，Ｉ２／μ）が基準電流ＩＳに近づこうとする。逆
に、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）＜ＩＳであれば、電
位差ＶＰＮが減少して、ゲート電位ＶＧ１が低下しゲー
ト電位ＶＧ２が上昇する。これにより、電流Ｉ１及びＩ
２が増加して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・Ｉ
Ｓに近づこうとする。従って、貫通電流Ｍｉｎ（Ｉ１，
Ｉ２）がほぼμ・ＩＳになる。
／μ）＞ＩＳであれば、電位差ＶＰＮが増大して、ゲー
ト電位ＶＧ１が上昇しゲート電位ＶＧ２が低下する。こ
れにより、電流Ｉ１及びＩ２が減少して、Ｍｉｎ（Ｉ１
／μ，Ｉ２／μ）が基準電流ＩＳに近づこうとする。逆
に、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）＜ＩＳであれば、電
位差ＶＰＮが減少して、ゲート電位ＶＧ１が低下しゲー
ト電位ＶＧ２が上昇する。これにより、電流Ｉ１及びＩ
２が増加して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・Ｉ
Ｓに近づこうとする。従って、貫通電流Ｍｉｎ（Ｉ１，
Ｉ２）がほぼμ・ＩＳになる。
【００６０】次に、ゲート間電位差回路１６Ａ及びゲー
ト間電位差調整回路２０の構成例を、図２を参照して説
明する。
ト間電位差調整回路２０の構成例を、図２を参照して説
明する。
【００６１】ゲート間電位差回路１６Ａは、能動負荷素
子としてのＮチャンネルＦＥＴである。
子としてのＮチャンネルＦＥＴである。
【００６２】貫通電流検出・比較回路３０では、電源電
位ＶＤＤの導体と電源電位ＶＳＳの導体との間にＰチャ
ンネルＦＥＴ３１とＮチャンネルＦＥＴ３２及び３３と
が直列接続されている。ＰチャンネルＦＥＴ３１及びＮ
チャンネルＦＥＴ３３のゲートはそれぞれ図１のＰチャ
ンネルＦＥＴ１１及びＮチャンネルＦＥＴ１０のゲート
に接続されており、トランジスタ３１と１１とでカレン
トミラー回路が構成され、トランジスタ３３と１０とで
カレントミラー回路が構成されている。トランジスタ３
１及び３３の上記比Ｗ／Ｌはそれぞれトランジスタ１１
及び１０のそれの１／μであり、ＰチャンネルＦＥＴ３
１に電流Ｉ１／μが流れようとし、ＮチャンネルＦＥＴ
３３に電流Ｉ２／μが流れようとする。トランジスタ３
１、３２及び３３が直列接続されているので、結果とし
て、この列のトランジスタには両者の小さい方の電流Ｍ
ｉｎ（Ｉ１／μ，Ｉ２／μ）、すなわち貫通電流Ｍｉｎ
（Ｉ１，Ｉ２）に比例した電流が流れる。
位ＶＤＤの導体と電源電位ＶＳＳの導体との間にＰチャ
ンネルＦＥＴ３１とＮチャンネルＦＥＴ３２及び３３と
が直列接続されている。ＰチャンネルＦＥＴ３１及びＮ
チャンネルＦＥＴ３３のゲートはそれぞれ図１のＰチャ
ンネルＦＥＴ１１及びＮチャンネルＦＥＴ１０のゲート
に接続されており、トランジスタ３１と１１とでカレン
トミラー回路が構成され、トランジスタ３３と１０とで
カレントミラー回路が構成されている。トランジスタ３
１及び３３の上記比Ｗ／Ｌはそれぞれトランジスタ１１
及び１０のそれの１／μであり、ＰチャンネルＦＥＴ３
１に電流Ｉ１／μが流れようとし、ＮチャンネルＦＥＴ
３３に電流Ｉ２／μが流れようとする。トランジスタ３
１、３２及び３３が直列接続されているので、結果とし
て、この列のトランジスタには両者の小さい方の電流Ｍ
ｉｎ（Ｉ１／μ，Ｉ２／μ）、すなわち貫通電流Ｍｉｎ
（Ｉ１，Ｉ２）に比例した電流が流れる。
【００６３】電源電位ＶＤＤとＶＳＳとの間にはさら
に、基準回路４０と、貫通電流検出・比較回路３０のＮ
チャンネルＦＥＴ３４及び３５とが直列に接続されてい
る。ＮチャンネルＦＥＴ３２は、電流Ｍｉｎ（Ｉ１／
μ，Ｉ２／μ）をＮチャンネルＦＥＴ３４に流させるた
めのものであって、ＮチャンネルＦＥＴ３２のゲート・
ドレイン間が接続され、このゲートがＮチャンネルＦＥ
Ｔ３４のゲートに接続されている。ＮチャンネルＦＥＴ
３２と３４とが完全なカレントミラー回路を構成するた
めには、ＮチャンネルＦＥＴ３２と３４のソース電位が
互いに等しくなければならない。ＮチャンネルＦＥＴ３
５は、この条件をほぼ満たすようにするためにＮチャン
ネルＦＥＴ３３と対応して備えられたものであり、Ｎチ
ャンネルＦＥＴ３５のゲートが図１のＮチャンネルＦＥ
Ｔ１０のゲートに接続されて、トランジスタ３５と１０
とでカレントミラー回路が構成されている。Ｎチャンネ
ルＦＥＴ３４には電流Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）が
流れようとし、ＮチャンネルＦＥＴ３５には電流Ｉ２／
μが流れようとするので、ＮチャンネルＦＥＴ３４と３
５にはやはり両者の少ない方の電流Ｍｉｎ（Ｉ１／μ，
Ｉ２／μ）が流れようとする。
に、基準回路４０と、貫通電流検出・比較回路３０のＮ
チャンネルＦＥＴ３４及び３５とが直列に接続されてい
る。ＮチャンネルＦＥＴ３２は、電流Ｍｉｎ（Ｉ１／
μ，Ｉ２／μ）をＮチャンネルＦＥＴ３４に流させるた
めのものであって、ＮチャンネルＦＥＴ３２のゲート・
ドレイン間が接続され、このゲートがＮチャンネルＦＥ
Ｔ３４のゲートに接続されている。ＮチャンネルＦＥＴ
３２と３４とが完全なカレントミラー回路を構成するた
めには、ＮチャンネルＦＥＴ３２と３４のソース電位が
互いに等しくなければならない。ＮチャンネルＦＥＴ３
５は、この条件をほぼ満たすようにするためにＮチャン
ネルＦＥＴ３３と対応して備えられたものであり、Ｎチ
ャンネルＦＥＴ３５のゲートが図１のＮチャンネルＦＥ
Ｔ１０のゲートに接続されて、トランジスタ３５と１０
とでカレントミラー回路が構成されている。Ｎチャンネ
ルＦＥＴ３４には電流Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）が
流れようとし、ＮチャンネルＦＥＴ３５には電流Ｉ２／
μが流れようとするので、ＮチャンネルＦＥＴ３４と３
５にはやはり両者の少ない方の電流Ｍｉｎ（Ｉ１／μ，
Ｉ２／μ）が流れようとする。
【００６４】基準回路４０は定電流源であり、図１の定
電流源１２と同様に構成され、基準電流ＩＳを流そうと
する。
電流源１２と同様に構成され、基準電流ＩＳを流そうと
する。
【００６５】定電流源４０とＮチャンネルＦＥＴ３４と
の間のノードに、ＮチャンネルＦＥＴ１６Ａのゲートが
接続されており、その電位ＶＧ３は次のように変化す
る。
の間のノードに、ＮチャンネルＦＥＴ１６Ａのゲートが
接続されており、その電位ＶＧ３は次のように変化す
る。
【００６６】ＩＳ＜Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）であ
れば、基準電流ＩＳが増加しようとして定電流源４０の
ドレイン・ソース間電圧が上昇するので（図１０（Ａ）
参照）、ゲート電位ＶＧ３が低下してＮチャンネルＦＥ
Ｔ１６Ａの内部抵抗が増加する。これにより、図１のゲ
ート電位ＶＧ１が上昇しゲート電位ＶＧ２が下降して、
貫通電流Ｍｉｎ（Ｉ１，Ｉ２）が減少し、Ｍｉｎ（Ｉ１
／μ，Ｉ２／μ）が基準電流ＩＳに近づこうとする。
れば、基準電流ＩＳが増加しようとして定電流源４０の
ドレイン・ソース間電圧が上昇するので（図１０（Ａ）
参照）、ゲート電位ＶＧ３が低下してＮチャンネルＦＥ
Ｔ１６Ａの内部抵抗が増加する。これにより、図１のゲ
ート電位ＶＧ１が上昇しゲート電位ＶＧ２が下降して、
貫通電流Ｍｉｎ（Ｉ１，Ｉ２）が減少し、Ｍｉｎ（Ｉ１
／μ，Ｉ２／μ）が基準電流ＩＳに近づこうとする。
【００６７】逆に、ＩＳ＞Ｍｉｎ（Ｉ１／μ，Ｉ２／
μ）であれば、基準電流ＩＳが減少しようとして定電流
源４０のドレイン・ソース間電圧が低下するので、ゲー
ト電位ＶＧ３が上昇してＮチャンネルＦＥＴ１６Ａの内
部抵抗が減少する。これにより、図１のゲート電位ＶＧ
１が低下しゲート電位ＶＧ２が上昇して、貫通電流Ｍｉ
ｎ（Ｉ１，Ｉ２）が増加し、Ｍｉｎ（Ｉ１／μ，Ｉ２／
μ）が基準電流ＩＳに近づこうとする。
μ）であれば、基準電流ＩＳが減少しようとして定電流
源４０のドレイン・ソース間電圧が低下するので、ゲー
ト電位ＶＧ３が上昇してＮチャンネルＦＥＴ１６Ａの内
部抵抗が減少する。これにより、図１のゲート電位ＶＧ
１が低下しゲート電位ＶＧ２が上昇して、貫通電流Ｍｉ
ｎ（Ｉ１，Ｉ２）が増加し、Ｍｉｎ（Ｉ１／μ，Ｉ２／
μ）が基準電流ＩＳに近づこうとする。
【００６８】このようにして、貫通電流Ｍｉｎ（Ｉ１，
Ｉ２）がμ・ＩＳになるように制御される。
Ｉ２）がμ・ＩＳになるように制御される。
【００６９】この貫通電流（バイアス電流）は、消費電
力節約のために、プッシュプル型増幅回路の動作を満足
させる最低限の値であることが好ましく、この値が設計
値にされる。
力節約のために、プッシュプル型増幅回路の動作を満足
させる最低限の値であることが好ましく、この値が設計
値にされる。
【００７０】［第２実施形態］図３は、図１のプッシュ
プル型増幅回路に用いられる本発明の第２実施形態のゲ
ート間電位差回路１６Ａ及びゲート間電位差調整回路２
０Ａを示す。
プル型増幅回路に用いられる本発明の第２実施形態のゲ
ート間電位差回路１６Ａ及びゲート間電位差調整回路２
０Ａを示す。
【００７１】貫通電流検出・比較回路３０Ａでは、電源
電位ＶＤＤとＶＳＳとの間にＰチャンネルＦＥＴ３１と
ＮチャンネルＦＥＴ３１Ａとが直列接続され、Ｐチャン
ネルＦＥＴ３１に流れる電流をＮチャンネルＦＥＴ３１
Ａに流している。ＰチャンネルＦＥＴ３１のゲートは図
１のＰチャンネルＦＥＴ１１に接続されており、Ｐチャ
ンネルＦＥＴ３１とＰチャンネルＦＥＴ１１とでカレン
トミラー回路が構成され、ＰチャンネルＦＥＴ３１に電
流Ｉ１／μが流れる。
電位ＶＤＤとＶＳＳとの間にＰチャンネルＦＥＴ３１と
ＮチャンネルＦＥＴ３１Ａとが直列接続され、Ｐチャン
ネルＦＥＴ３１に流れる電流をＮチャンネルＦＥＴ３１
Ａに流している。ＰチャンネルＦＥＴ３１のゲートは図
１のＰチャンネルＦＥＴ１１に接続されており、Ｐチャ
ンネルＦＥＴ３１とＰチャンネルＦＥＴ１１とでカレン
トミラー回路が構成され、ＰチャンネルＦＥＴ３１に電
流Ｉ１／μが流れる。
【００７２】電源電位ＶＤＤとＶＳＳとの間にはさら
に、定電流源４０と、回路３０ＡのＮチャンネルＦＥＴ
３６と３７とが直列接続され、定電流源４０と、回路３
０ＡのＮチャンネルＦＥＴ３８と３９とが直列接続され
ている。トランジスタ３１Ａと３７のゲート間が接続さ
れ、トランジスタ３１Ａのゲート・ドレイン間が接続さ
れて、ＮチャンネルＦＥＴ３１Ａと３７とがカレントミ
ラー回路を構成している。今、トランジスタ３１Ａと３
７のカレントミラー伝達比率を１とすると、これによ
り、トランジスタ３７には電流Ｉ１／μが流れようとす
る。ＮチャンネルＦＥＴ３９のゲートは図１のＮチャン
ネルＦＥＴ１０のゲートに接続され、ＮチャンネルＦＥ
Ｔ１０と３９とがカレントミラー回路を構成している。
これにより、ＮチャンネルＦＥＴ３９には電流Ｉ２／μ
が流れようとする。
に、定電流源４０と、回路３０ＡのＮチャンネルＦＥＴ
３６と３７とが直列接続され、定電流源４０と、回路３
０ＡのＮチャンネルＦＥＴ３８と３９とが直列接続され
ている。トランジスタ３１Ａと３７のゲート間が接続さ
れ、トランジスタ３１Ａのゲート・ドレイン間が接続さ
れて、ＮチャンネルＦＥＴ３１Ａと３７とがカレントミ
ラー回路を構成している。今、トランジスタ３１Ａと３
７のカレントミラー伝達比率を１とすると、これによ
り、トランジスタ３７には電流Ｉ１／μが流れようとす
る。ＮチャンネルＦＥＴ３９のゲートは図１のＮチャン
ネルＦＥＴ１０のゲートに接続され、ＮチャンネルＦＥ
Ｔ１０と３９とがカレントミラー回路を構成している。
これにより、ＮチャンネルＦＥＴ３９には電流Ｉ２／μ
が流れようとする。
【００７３】さらに、トランジスタ３１Ａと３８のゲー
ト間が接続されて、トランジスタ３８と３１Ａとで不完
全なカレントミラー回路が構成され、ＮチャンネルＦＥ
Ｔ３６と図１のＮチャンネルＦＥＴ１０とのゲート間が
接続されてトランジスタ１０と３６とからなる不完全な
カレントミラー回路が構成されている。これにより、ト
ランジスタ３８及び３６にはそれぞれほぼＩ１／μ及び
Ｉ２／μの電流が流れようとする。トランジスタ３６と
３７とが直列接続されているので、トランジスタ３６と
３７にはほぼＭｉｎ（Ｉ１／μ，Ｉ２／μ）が流れよう
とする。同様に、トランジスタ３８と３９とが直列接続
されているので、トランジスタ３８と３９にはほぼＭｉ
ｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。したがっ
て、定電流源４０と電源電位ＶＳＳの導体との間には、
図２の場合と同様に、貫通電流に比例した電流２・Ｍｉ
ｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。
ト間が接続されて、トランジスタ３８と３１Ａとで不完
全なカレントミラー回路が構成され、ＮチャンネルＦＥ
Ｔ３６と図１のＮチャンネルＦＥＴ１０とのゲート間が
接続されてトランジスタ１０と３６とからなる不完全な
カレントミラー回路が構成されている。これにより、ト
ランジスタ３８及び３６にはそれぞれほぼＩ１／μ及び
Ｉ２／μの電流が流れようとする。トランジスタ３６と
３７とが直列接続されているので、トランジスタ３６と
３７にはほぼＭｉｎ（Ｉ１／μ，Ｉ２／μ）が流れよう
とする。同様に、トランジスタ３８と３９とが直列接続
されているので、トランジスタ３８と３９にはほぼＭｉ
ｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。したがっ
て、定電流源４０と電源電位ＶＳＳの導体との間には、
図２の場合と同様に、貫通電流に比例した電流２・Ｍｉ
ｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。
【００７４】ＮチャンネルＦＥＴ３６〜３９のクロス接
続及びその動作は、上記公報に記載されているものと同
じである。
続及びその動作は、上記公報に記載されているものと同
じである。
【００７５】図２ではＮチャンネルＦＥＴ３２のソース
電位とＮチャンネルＦＥＴ３４のソース電位とが完全に
は同一にならないので、不完全なカレントミラー回路で
あるが、図３ではこの不完全さが、誤差が少なくなる方
向に平均化されるので、図２の場合よりも正確に貫通電
流がμ・ＩＳになるように制御される。
電位とＮチャンネルＦＥＴ３４のソース電位とが完全に
は同一にならないので、不完全なカレントミラー回路で
あるが、図３ではこの不完全さが、誤差が少なくなる方
向に平均化されるので、図２の場合よりも正確に貫通電
流がμ・ＩＳになるように制御される。
【００７６】［第３実施形態］図４は、図１のプッシュ
プル型増幅回路に用いられる本発明の第３実施形態のゲ
ート間電位差回路１６Ｂ及びゲート間電位差調整回路２
０Ａを示す。
プル型増幅回路に用いられる本発明の第３実施形態のゲ
ート間電位差回路１６Ｂ及びゲート間電位差調整回路２
０Ａを示す。
【００７７】ゲート間電位差回路１６Ｂは、Ｐチャンネ
ルＦＥＴ１６１のソース及びドレインにそれぞれ、抵抗
１６２及び１６３が接続され、ＰチャンネルＦＥＴ１６
１のゲート電位ＶＧ３がゲート間電位差調整回路２０Ａ
により制御される。抵抗１６２及び１６３の抵抗値をそ
れぞれＲ１及びＲ２とすると、図１のドレイン電流ＩＤ
がＰチャンネルＦＥＴ１６１に流れているとき、（Ｐチ
ャンネルＦＥＴ１６１の内部抵抗値）＜＜（Ｒ１＋Ｒ
２）となるように設計される。
ルＦＥＴ１６１のソース及びドレインにそれぞれ、抵抗
１６２及び１６３が接続され、ＰチャンネルＦＥＴ１６
１のゲート電位ＶＧ３がゲート間電位差調整回路２０Ａ
により制御される。抵抗１６２及び１６３の抵抗値をそ
れぞれＲ１及びＲ２とすると、図１のドレイン電流ＩＤ
がＰチャンネルＦＥＴ１６１に流れているとき、（Ｐチ
ャンネルＦＥＴ１６１の内部抵抗値）＜＜（Ｒ１＋Ｒ
２）となるように設計される。
【００７８】ＰチャンネルＦＥＴ１６１のゲート電位Ｖ
Ｇ３が低下してトランジスタ１６１の内部抵抗が減少す
ると、ドレイン電流ＩＤが僅かな量ΔＩＤだけ増加し、
ＰチャンネルＦＥＴ１６１のドレイン・ソース間電圧低
下量よりもΔＩＤ・（Ｒ１＋Ｒ２）の方が大きくなるよ
うに設計パラメータが決定されている。これにより、ゲ
ート電位ＶＧ３が低下すると図１のゲート電位ＶＧ１が
上昇しゲート電位ＶＧ２が下降して、貫通電流Ｍｉｎ
（Ｉ１，Ｉ２）が減少する。ゲート電位ＶＧ３が上昇し
た場合には、前記と逆の動作になる。
Ｇ３が低下してトランジスタ１６１の内部抵抗が減少す
ると、ドレイン電流ＩＤが僅かな量ΔＩＤだけ増加し、
ＰチャンネルＦＥＴ１６１のドレイン・ソース間電圧低
下量よりもΔＩＤ・（Ｒ１＋Ｒ２）の方が大きくなるよ
うに設計パラメータが決定されている。これにより、ゲ
ート電位ＶＧ３が低下すると図１のゲート電位ＶＧ１が
上昇しゲート電位ＶＧ２が下降して、貫通電流Ｍｉｎ
（Ｉ１，Ｉ２）が減少する。ゲート電位ＶＧ３が上昇し
た場合には、前記と逆の動作になる。
【００７９】このようにして、貫通電流Ｍｉｎ（Ｉ１，
Ｉ２）がμ・ＩＳになるように制御される。
Ｉ２）がμ・ＩＳになるように制御される。
【００８０】［第４実施形態］図５は、本発明の第４実
施形態のＡＢ級プッシュプル型増幅回路を示す。
施形態のＡＢ級プッシュプル型増幅回路を示す。
【００８１】この回路は、入力回路１７Ａについて、図
１の定電流源１２とＦＥＴ１５とを入れ替え、定電流源
１２とＦＥＴ１５について、ＰチャンネルＦＥＴとＮチ
ャンネルＦＥＴとを入れ替えた構成になっている。
１の定電流源１２とＦＥＴ１５とを入れ替え、定電流源
１２とＦＥＴ１５について、ＰチャンネルＦＥＴとＮチ
ャンネルＦＥＴとを入れ替えた構成になっている。
【００８２】入力電圧ＶＩの交流信号成分と出力電圧Ｖ
Ｏの交流信号成分との関係は、図１の場合と位相が変わ
らない。
Ｏの交流信号成分との関係は、図１の場合と位相が変わ
らない。
【００８３】ゲート間電位差調整回路２０は図２の回路
２０に限定されず、図３の回路２０Ａ又は後述する図６
の回路２０Ｂであってもよい。
２０に限定されず、図３の回路２０Ａ又は後述する図６
の回路２０Ｂであってもよい。
【００８４】［第５実施形態］図６は、図１中のゲート
間電位差回路及びゲート間電位差調整回路の他の構成例
を第５実施形態として示す。
間電位差回路及びゲート間電位差調整回路の他の構成例
を第５実施形態として示す。
【００８５】この回路は、図２のＦＥＴの全てについ
て、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを入れ
替え、かつ、ＶＤＤとＶＳＳとを入れ替えた構成になっ
ている。入れ替え後のＦＥＴにはそれぞれ類似の符号１
６、３１Ａ〜３５Ａ及び４０Ａを付している。
て、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを入れ
替え、かつ、ＶＤＤとＶＳＳとを入れ替えた構成になっ
ている。入れ替え後のＦＥＴにはそれぞれ類似の符号１
６、３１Ａ〜３５Ａ及び４０Ａを付している。
【００８６】Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）＞ＩＳであ
れば、電位ＶＧ３が上昇し、ＰチャンネルＦＥＴ１６の
内部抵抗が増加してゲート電位ＶＧ１が上昇しかつゲー
ト電位ＶＧ２が下降する。これにより、電流Ｉ１及びＩ
２が減少して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・Ｉ
Ｓに近づこうとする。逆に、Ｍｉｎ（Ｉ１／μ，Ｉ２／
μ）＜ＩＳであれば、電位ＶＧ３が低下して、ゲート電
位ＶＧ１が下降しゲート電位ＶＧ２が上昇する。これに
より、電流Ｉ１及びＩ２が増加して、貫通電流Ｍｉｎ
（Ｉ１，Ｉ２）がμ・ＩＳに近づこうとする。従って、
貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がほぼμ・ＩＳになる。
れば、電位ＶＧ３が上昇し、ＰチャンネルＦＥＴ１６の
内部抵抗が増加してゲート電位ＶＧ１が上昇しかつゲー
ト電位ＶＧ２が下降する。これにより、電流Ｉ１及びＩ
２が減少して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・Ｉ
Ｓに近づこうとする。逆に、Ｍｉｎ（Ｉ１／μ，Ｉ２／
μ）＜ＩＳであれば、電位ＶＧ３が低下して、ゲート電
位ＶＧ１が下降しゲート電位ＶＧ２が上昇する。これに
より、電流Ｉ１及びＩ２が増加して、貫通電流Ｍｉｎ
（Ｉ１，Ｉ２）がμ・ＩＳに近づこうとする。従って、
貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がほぼμ・ＩＳになる。
【００８７】［第６実施形態］図７は、図１中のゲート
間電位差回路及びゲート間電位差調整回路のさらに他の
構成例を第６実施形態として示す。
間電位差回路及びゲート間電位差調整回路のさらに他の
構成例を第６実施形態として示す。
【００８８】この回路は、図３のＦＥＴの全てについ
て、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを入れ
替え、かつ、ＶＤＤとＶＳＳとを入れ替えた構成になっ
ている。入れ替え後のＦＥＴにはそれぞれ類似の符号を
付している。
て、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを入れ
替え、かつ、ＶＤＤとＶＳＳとを入れ替えた構成になっ
ている。入れ替え後のＦＥＴにはそれぞれ類似の符号を
付している。
【００８９】この回路の動作は、図３及び図６について
の上記説明から容易に理解できるので、その説明を省略
する。
の上記説明から容易に理解できるので、その説明を省略
する。
【００９０】［第７実施形態］図８は、図１中のゲート
間電位差回路及びゲート間電位差調整回路のさらに他の
構成例を第７実施形態として示す。
間電位差回路及びゲート間電位差調整回路のさらに他の
構成例を第７実施形態として示す。
【００９１】ゲート間電位差回路１６Ｃは、Ｎチャンネ
ルＦＥＴ１６１Ａのソース及びドレインにそれぞれ、抵
抗１６３及び１６２が接続され、ＮチャンネルＦＥＴ１
６１Ａのゲート電位ＶＧ３が図７と同一のゲート間電位
差調整回路２０Ｃにより制御される。
ルＦＥＴ１６１Ａのソース及びドレインにそれぞれ、抵
抗１６３及び１６２が接続され、ＮチャンネルＦＥＴ１
６１Ａのゲート電位ＶＧ３が図７と同一のゲート間電位
差調整回路２０Ｃにより制御される。
【００９２】この回路の動作は、図４についての上記説
明から容易に理解できるので、その説明を省略する。
明から容易に理解できるので、その説明を省略する。
【００９３】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【００９４】例えばトランジスタは、ＦＥＴに限定され
ず、バイポーラトランジスタであってもよい。バイポー
ラトランジスタの場合には、各図において、Ｎチャンネ
ルＦＥＴ及びＰチャンネルＦＥＴをそれぞれＮＰＮトラ
ンジスタ及びＰＮＰトランジスタで置き換えた構成とな
る。
ず、バイポーラトランジスタであってもよい。バイポー
ラトランジスタの場合には、各図において、Ｎチャンネ
ルＦＥＴ及びＰチャンネルＦＥＴをそれぞれＮＰＮトラ
ンジスタ及びＰＮＰトランジスタで置き換えた構成とな
る。
【００９５】また、ゲート間電位差回路は、ダイオード
のようなレベルシフト回路を被制御用トランジスタと直
列接続した構成であってもよい。
のようなレベルシフト回路を被制御用トランジスタと直
列接続した構成であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のプッシュプル型増幅回
路を示す図である。
路を示す図である。
【図２】図１中のゲート間電位差回路及びゲート間電位
差調整回路の構成例を示す図である。
差調整回路の構成例を示す図である。
【図３】本発明の第２実施形態のゲート間電位差回路及
びゲート間電位差調整回路を示す図である。
びゲート間電位差調整回路を示す図である。
【図４】本発明の第３実施形態のゲート間電位差回路及
びゲート間電位差調整回路を示す図である
びゲート間電位差調整回路を示す図である
【図５】本発明の第４実施形態のプッシュプル型増幅回
路を示す図である。
路を示す図である。
【図６】図１中のゲート間電位差回路及びゲート間電位
差調整回路の他の構成例を第５実施形態として示す図で
ある。
差調整回路の他の構成例を第５実施形態として示す図で
ある。
【図７】図１中のゲート間電位差回路及びゲート間電位
差調整回路のさらに他の構成例を第６実施形態として示
す図である。
差調整回路のさらに他の構成例を第６実施形態として示
す図である。
【図８】図１中のゲート間電位差回路及びゲート間電位
差調整回路のさらに他の構成例を第７実施形態として示
す図である。
差調整回路のさらに他の構成例を第７実施形態として示
す図である。
【図９】従来のプッシュプル型増幅回路を示すブロック
図である。
図である。
【図１０】（Ａ）は定電流源のドレイン・ソース間電圧
に対するドレイン電流を示す図であり、（Ｂ）は図９の
入力電圧に対する出力電流を示す線図である。
に対するドレイン電流を示す図であり、（Ｂ）は図９の
入力電圧に対する出力電流を示す線図である。
【図１１】従来の他のプッシュプル型増幅回路の出力段
を示すブロック図である。
を示すブロック図である。
【符号の説明】 １０、１３、１５、３１Ａ、３２〜３９、 Ｎチャンネ
ルＦＥＴ １１、１４、３１、１６１、３１Ｃ、３２Ａ、３４Ａ
ＰチャンネルＦＥＴ １２、１２Ａ、４０、４０Ａ 定電流源 １６、１６Ａ〜１６Ｃ ゲート間電位差回路 １６２、１６３ 抵抗 １７、１７Ａ 入力回路 １８ 負荷 ２０、２０Ａ〜２０Ｃ ゲート間電位差調整回路 ３０、３０Ａ〜３０Ｃ 貫通電流検出・比較回路４０、４０Ａ 基準回路 ＩＳ 基準電流 ＩＰ、ＩＮ 入力端 ＯＰ、ＯＮ 出力端
ルＦＥＴ １１、１４、３１、１６１、３１Ｃ、３２Ａ、３４Ａ
ＰチャンネルＦＥＴ １２、１２Ａ、４０、４０Ａ 定電流源 １６、１６Ａ〜１６Ｃ ゲート間電位差回路 １６２、１６３ 抵抗 １７、１７Ａ 入力回路 １８ 負荷 ２０、２０Ａ〜２０Ｃ ゲート間電位差調整回路 ３０、３０Ａ〜３０Ｃ 貫通電流検出・比較回路４０、４０Ａ 基準回路 ＩＳ 基準電流 ＩＰ、ＩＮ 入力端 ＯＰ、ＯＮ 出力端
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
Claims (19)
- 【請求項１】 第１電源電位の導体と第２電源電位の導
体との間に第１トランジスタ（１１）と、ｐ型とｎ型が
該第１トランジスタと逆の第２トランジスタ（１０）と
が直列接続された出力回路と、 該第１トランジスタの制御入力端と該第２トランジスタ
の制御入力端とに第１端（ＯＰ）及び第２端（ＯＮ）が
接続され、制御信号（ＶＧ３）に応じて該第１端と該第
２端との間の電位差が調整される制御入力端間電位差回
路（１６Ａ）と、 該制御入力端間電位差回路の該第１端と該第２端との電
位差を略所定値保った状態で、入力信号に応じて該第１
端と該第２端との電位を変化させる入力回路（１７）
と、 を有することを特徴とするプッシュプル型電力増幅回
路。 - 【請求項２】 基準値（ＩＳ）を出力する基準回路（４
０）と、 該第１トランジスタ（１１）と該第２トランジスタ（１
０）とを貫通する貫通電流に比例した電流を検出し、検
出した電流が該基準値になるように該制御入力端間電位
差回路（１６Ａ）に対する該制御信号（ＶＧ３）を生成
するための貫通電流検出・比較回路（３０）と、 をさらに有することを特徴とする請求項１記載のプッシ
ュプル型電力増幅回路。 - 【請求項３】 上記入力回路（１７）は、 上記制御入力端間電位差回路（１６Ａ）の上記第１端
（ＯＰ）と上記第１電源電位の導体との間に接続され、
所定電位が制御入力端に供給されるトランジスタを備え
た定電流源（１２）と、 該制御入力端間電位差回路（１６Ａ）の上記第２端（Ｏ
Ｎ）と上記第２電源電位の導体との間に接続され、制御
入力端に入力信号（ＶＩ）が供給されるトランジスタ
（１５）と、 を有することを特徴とする請求項１記載のプッシュプル
型電力増幅回路。 - 【請求項４】 上記制御入力端間電位差回路（１６Ａ）
は、上記第１端と上記第２端との間に接続され制御入力
端に上記制御信号（ＶＧ３）が供給されるトランジスタ
を有することを特徴とする請求項２記載のプッシュプル
型電力増幅回路。 - 【請求項５】 上記基準回路（４０）は、所定電位が制
御入力端に供給されるトランジスタであり、 上記貫通電流検出・比較回路（３０）は、 上記出力回路の上記第１トランジスタ（１１）とカレン
トミラー回路を構成するように接続された第３トランジ
スタ（３１）と、 該出力回路の上記第２トランジスタ（１０）とカレント
ミラー回路を構成するように接続された第４トランジス
タ（３３）と、 該第３トランジスタと該第４トランジスタとの間に接続
された第５トランジスタ（３２）と、 該第５トランジスタとカレントミラー回路を構成するよ
うに接続され、該基準回路の該トランジスタと直列接続
された第６トランジスタ（３４）と、 を有することを特徴とする請求項２乃至４のいずれか１
つに記載のプッシュプル型電力増幅回路。 - 【請求項６】 上記貫通電流検出・比較回路（３０）は
さらに、上記第６トランジスタ（３４）と直列接続さ
れ、上記出力回路の上記第２トランジスタ（１０）とカ
レントミラー回路を構成するように接続された第７トラ
ンジスタ（３５）を有することを特徴とする請求項５記
載のプッシュプル型電力増幅回路。 - 【請求項７】 上記基準回路（４０）は、所定電位が制
御入力端に供給されるトランジスタであり、 上記貫通電流検出・比較回路（３０Ａ）は、 上記出力回路の上記第１トランジスタ（１１）とカレン
トミラー回路を構成するように接続された第３トランジ
スタ（３１）と、 該第３トランジスタ（３１）と直列接続された第４トラ
ンジスタ（３１Ａ）と、 該第４トランジスタ（３１Ａ）とカレントミラー回路を
構成するように接続された第５トランジスタ（３７）
と、 該出力回路の上記第２トランジスタ（１０）とカレント
ミラー回路を構成するように接続された第６トランジス
タ（３９）と、 該第６トランジスタ（３９）と該基準回路（４０）の該
トランジスタとの間に接続され、該第４トランジスタ
（３１Ａ）とカレントミラー回路を構成するように接続
された第７トランジスタ（３８）と、 該第５トランジスタと該基準回路（４０）の該トランジ
スタとの間に接続され、該第２トランジスタ（１０）と
カレントミラー回路を構成するように接続された第８ト
ランジスタ（３６）と、 を有することを特徴とする請求項２乃至４のいずれか１
つに記載のプッシュプル型電力増幅回路。 - 【請求項８】 上記第１電源電位は上記第２電源電位よ
り高く、 上記出力回路は、該第１電源電位の導体に上記第１トラ
ンジスタとしてのＰチャンネルＦＥＴの一端が接続さ
れ、該第２電源電位の導体に上記第２トランジスタとし
てのＮチャンネルＦＥＴの一端が接続されていることを
特徴とする請求項１乃至７のいずれか１つに記載のプッ
シュプル型電力増幅回路。 - 【請求項９】 上記入力回路（１７）の上記定電流源
（１２）のトランジスタはＰチャンネルＦＥＴであり、 上記制御入力端間電位差回路（１６Ａ）の上記第２端
（ＯＮ）と上記第２電源電位の導体との間に接続された
トランジスタ（１５）はＮチャンネルＦＥＴである、 ことを特徴とする請求項８記載のプッシュプル型電力増
幅回路。 - 【請求項１０】 上記基準回路（４０）は、所定電位が
ゲートに供給されるＰチャンネルＦＥＴであり、 上記貫通電流検出・比較回路（３０）の上記第３トラン
ジスタ（３１）はＰチャンネルＦＥＴであり、該貫通電
流検出・比較回路（３０）の上記第４〜７トランジスタ
（３３、３２、３４及び３５）はいずれもＮチャンネル
ＦＥＴである、ことを特徴とする請求項８又は９記載の
プッシュプル型電力増幅回路。 - 【請求項１１】 上記基準回路（４０）は、所定電位が
ゲートに供給されるＰチャンネルＦＥＴであり、 上記貫通電流検出・比較回路（３０Ａ）の上記第３トラ
ンジスタ（３１）はＰチャンネルＦＥＴであり、該貫通
電流検出・比較回路（３０Ａ）の上記第４〜８トランジ
スタ（３１Ａ、３７、３９、３８及び３６）はいずれも
ＮチャンネルＦＥＴである、 ことを特徴とする請求項８又は９記載のプッシュプル型
電力増幅回路。 - 【請求項１２】 上記制御入力端間電位差回路（１６
Ａ）のトランジスタは、ＮチャンネルＦＥＴであること
を特徴とする請求項１０又は１１記載のプッシュプル型
電力増幅回路。 - 【請求項１３】 上記制御入力端間電位差回路（１６
Ａ）のトランジスタは、ＰチャンネルＦＥＴであり、該
制御入力端間電位差回路は該ＰチャンネルＦＥＴに直列
接続された抵抗をさらに有することを特徴とする請求項
１０又は１１記載のプッシュプル型電力増幅回路。 - 【請求項１４】 上記基準回路（４０Ａ）は、所定電位
がゲートに供給されるＮチャンネルＦＥＴであり、 上記貫通電流検出・比較回路（３０Ｂ）の上記第３トラ
ンジスタ（３１Ａ）はＮチャンネルＦＥＴであり、該貫
通電流検出・比較回路（３０Ｂ）の上記第４〜７トラン
ジスタ（３３Ａ、３２Ａ、３４Ａ及び３５Ａ）はいずれ
もＰチャンネルＦＥＴである、 ことを特徴とする請求項８又は９記載のプッシュプル型
電力増幅回路。 - 【請求項１５】 上記基準回路（４０Ａ）は、所定電位
がゲートに供給されるＮチャンネルＦＥＴであり、 上記貫通電流検出・比較回路（３０Ｃ）の上記第３トラ
ンジスタ（３１Ｂ）はＮチャンネルＦＥＴであり、該貫
通電流検出・比較回路（３０Ｃ）の上記第４〜８トラン
ジスタ（３１Ｃ、３７Ａ、３９Ａ、３８Ａ及び３６Ａ）
はいずれもＰチャンネルＦＥＴである、 ことを特徴とする請求項８又は９記載のプッシュプル型
電力増幅回路。 - 【請求項１６】 上記制御入力端間電位差回路（１６）
のトランジスタは、ＰチャンネルＦＥＴであることを特
徴とする請求項１４又は１５記載のプッシュプル型電力
増幅回路。 - 【請求項１７】 上記制御入力端間電位差回路（１６
Ｃ）のトランジスタは、ＮチャンネルＦＥＴであり、該
制御入力端間電位差回路は該ＮチャンネルＦＥＴに直列
接続された抵抗をさらに有することを特徴とする請求項
１４又は１５記載のプッシュプル型電力増幅回路。 - 【請求項１８】 上記第１電源電位は上記第２電源電位
より低く、 上記出力回路は、該第１電源電位の導体に上記第１トラ
ンジスタとしてのＮチャンネルＦＥＴ（１０）の一端が
接続され、該第２電源電位の導体に上記第２トランジス
タとしてのＰチャンネルＦＥＴ（１１）の一端が接続さ
れていることを特徴とする請求項１乃至７のいずれか１
つに記載のプッシュプル型電力増幅回路。 - 【請求項１９】 上記入力回路（１７Ａ）の上記定電流
源（１２Ａ）のトランジスタはＮチャンネルＦＥＴであ
り、 上記制御入力端間電位差回路（１６Ａ）の上記第２端
（ＯＰ）と上記第２電源電位の導体との間に接続された
トランジスタ（１５Ａ）はＰチャンネルＦＥＴである、 ことを特徴とする請求項１８記載のプッシュプル型電力
増幅回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37060598A JP4004164B2 (ja) | 1998-12-25 | 1998-12-25 | プッシュプル型増幅回路 |
| KR10-1999-0059597A KR100537053B1 (ko) | 1998-12-25 | 1999-12-21 | 푸쉬풀형 증폭 회로 |
| DE19962811A DE19962811B4 (de) | 1998-12-25 | 1999-12-23 | Gegentaktverstärkerschaltung |
| FR9916473A FR2787948B1 (fr) | 1998-12-25 | 1999-12-24 | Circuit amplificateur symetrique et dispositif a semi-conducteur le comportant |
| US09/472,245 US6380808B1 (en) | 1998-12-25 | 1999-12-27 | Push-pull amplifier circuit with idling current control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37060598A JP4004164B2 (ja) | 1998-12-25 | 1998-12-25 | プッシュプル型増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196383A true JP2000196383A (ja) | 2000-07-14 |
| JP4004164B2 JP4004164B2 (ja) | 2007-11-07 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP37060598A Expired - Fee Related JP4004164B2 (ja) | 1998-12-25 | 1998-12-25 | プッシュプル型増幅回路 |
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| Country | Link |
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| JP (1) | JP4004164B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020129184A1 (ja) * | 2018-12-19 | 2020-06-25 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
-
1998
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| WO2020129184A1 (ja) * | 2018-12-19 | 2020-06-25 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
| JPWO2020129184A1 (ja) * | 2018-12-19 | 2021-11-04 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
| JP7278306B2 (ja) | 2018-12-19 | 2023-05-19 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
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| Publication number | Publication date |
|---|---|
| JP4004164B2 (ja) | 2007-11-07 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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