JP4004164B2 - プッシュプル型増幅回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、交流信号を増幅するプッシュプル型増幅回路に関する。
【0002】
【従来の技術】
図9は、従来のAB級のプッシュプル型増幅回路を示しており、例えば音声信号を増幅してスピーカに供給するためのものである。このプッシュプル型増幅回路を例えば、携帯電話などの移動電子機器に用いた場合には、電力効率が高く、消費電力の無駄ができるだけ少ないいものが要求される。
【0003】
この回路の出力段には、電源電位VDDの導体と電源電位VSSの導体との間にNチャンネルFET10とPチャンネルFET11とが直列接続されている。トランジスタ10及び11のゲート電位VG1及びVG2によりトランジスタ10及び11にそれぞれ流れる電流I1及びI2が定まる。
【0004】
入力段には、電源電位VDDの導体と電源電位VSSの導体との間に定電流源12、NチャンネルFET13、PチャンネルFET14及びNチャンネルFET15が直列接続されている。
【0005】
NチャンネルFET13は、そのゲート・ドレイン間が接続され、該ゲートがNチャンネルFET10のゲートに接続されている。PチャンネルFET14は、そのゲート・ドレイン間が接続され、該ゲートがPチャンネルFET11のゲートに接続されている。NチャンネルFET13のゲート・ソース間電圧は、その敷居値電圧Vthnにほぼ等しく、PチャンネルFET14のソース・ゲート間電圧は、その敷居値電圧Vthpにほぼ等しい。したがって、トランジスタ10と11のゲート電位VG1とVG2の差(VG1−VG2)は、NチャンネルFET15のゲートに印加される、バイアス電圧が信号成分に加算された入力電圧VIによらずほぼ一定である。トランジスタ13及び14で、ゲート間電位差回路16が構成されている。
【0006】
定電流源12により、ゲート間電位差回路16及びNチャンネルFET15にほぼ一定の電流IDが流れる。NチャンネルFET15のゲート電位VIに応じて、定電流源12のドレイン・ソース間電圧VDが変化し、これによりVG1=VDD−VDが定まる。定電流源12とNチャンネルFET15とで、入力回路17が構成されている。
【0007】
入力電圧VIがある値から上昇すると、定電流源12のドレイン電流IDが増加しようとし、定電流源12のドレイン・ソース間電圧VDが上昇する(図10(A)参照)。これにより、ゲート電位VG1及びVG2が低下して、電流I1が減少し、電流I2が増加し、出力電圧VOが低下する。
【0008】
負荷18は、NチャンネルFET10とPチャンネルFET11との間のノードと、電源電位、例えば(VDD+VSS)/2の導体との間に接続されている。負荷18には、電流I0=I1−I2が流れる。I1>I2のとき、すなわちI0>0のとき、VDDからトランジスタ10及び11を通ってVSSへ貫通する電流は、I2である。逆に、I1<I2のとき、すなわちI0<0のとき、VDDからトランジスタ10及び11を通ってVSSへ貫通する電流は、I1である。入力電圧VIに対する電流I1とI2との関係は、図10(B)に示す如くなる。
【0009】
貫通電流は、入力信号に対する出力信号の直線性を改善するためにある程度必要である。しかし、これは一般に出力電流I0が小さくなるほど大きくなる傾向 にある(図10(B))。また、製造偏差や温度変動により貫通電流が変化するので、最悪条件下での貫通電流の最小値が所定値以上になるように設計しなければならない。このため、条件によっては、無駄な貫通電流が流れて、消費電力が増大する原因となる。特にプッシュプル型増幅回路の出力段の貫通電流は、その値が大きいので無視できない。
【0010】
そこで、特開平8−23247号公報に開示されているプッシュプル型増幅回路では、この貫通電流を、カレントミラー回路を用いたモニタ部で検出し、これを定電流源の電流と比較し、その結果に応答して、貫通電流が所定値になるように制御している。
【0011】
この、プッシュプル型増幅回路の出力段では、図11に示す如く、電源電位VDDの導体と電源電位VSSの導体との間にNチャンネルFET10とPチャンネルFET11とが、図9の場合と逆順に直列接続されている。PチャンネルFET11と、ゲート・ドレイン間が接続されたPチャンネルFET14とがカレントミラー回路を構しているので、PチャンネルFET14のソース・ゲート間電圧はほぼその敷居値電圧Vthpに等しい。同様に、NチャンネルFET10と、ゲート・ドレイン間が接続されたNチャンネルFET13とがカレントミラー回路を構しているので、NチャンネルFET13のゲート・ソース間電圧はほぼその敷居値電圧Vthnに等しい。例えば電源電圧(VDD−VSS)が3.0Vで上記敷居値電圧Vthp及びVthnがいずれも0.5Vの場合、トランジスタ11及び10のゲート間電位差は、入力信号によらずほぼ3.0−0.5×2=2.0Vとなる。
【0012】
【発明が解決しようとする課題】
しかし、電源電圧(VDD−VSS)が変動した場合には、トランジスタ11と10のゲート間電位差もこれに追従して変動するので、貫通電流を所定値に制御することが困難になる。
【0013】
また、トランジスタ14の(ゲート幅W)/(ゲート長L)に対するトランジスタ11のW/Lをμとすると、トランジスタ11を流れる電流I1の最大値がトランジスタ14を流れる最大電流のμ倍に制限される。トランジスタ11のサイズを大きくするには限度があるので、トランジスタ11のサイズが制限されると、電流I1の最大値も制限される。電流I2についても前記同様である。
【0014】
また、図9のプッシュプル型増幅回路では、NチャンネルFET10のゲート・ソース間電圧で電流I1が制御されるが、ゲート電位VG1を上昇させると出力電圧VOも上昇して、このゲート・ソース間電圧がNチャンネルFET10の敷居値電圧VthNにほぼ等しくなるので、電流I1の最大値が制限される。電流I2についても前記同様である。
【0015】
さらに、図9のプッシュプル型増幅回路では、出力電圧VOの最大振幅が次のように制限される。すなわち、VO≒VDD−VD−VthNが成立し、定電流源12がその機能を果たすためのソース・ドレイン間電圧VDの最小値が例えば0.1V程度であり、敷居値電圧VthNが0.5V程度であるので、出力電圧VOの最大値はVDD−0.6V程度である。このとき、NチャンネルFET10のソース電位が電源電位VSSよりはるかに高くなっているので、基板バイアス効果により敷居値電圧VthNが高くなって、この最大値がさらに低下する原因となる。電源電位VDDとVSSとの間の中間電位に関しプッシュプル型増幅回路が略対称形であることから、同様にして出力電圧VOの最小値はVSS+0.6V程度である。
【0016】
本発明の目的は、このような問題点に鑑み、出力電流範囲をより広くすることができるプッシュプル型増幅回路を提供することにある。
【0017】
本発明の他の目的は、出力電圧範囲をより広くすることができるプッシュプル型増幅回路を提供することにある。
【0018】
本発明のさらに他の目的は、電源電圧が変動しても貫通電流が所定値になるように調整することが可能なプッシュプル型増幅回路を提供することにある。
【0019】
以下、単に「信号」とは、電圧信号又は電流信号である。
本発明の第1態様のプッシュプル型増幅回路では、例えば図1及び図2に示す如く、
第1電源電位の導体と第2電源電位の導体との間に第1トランジスタ(11)と、導電型が該第1トランジスタと逆の第2トランジスタ(10)とが直列接続された出力回路と、
該第1トランジスタの制御入力端と該第2トランジスタの制御入力端とに第1端(OP)及び第2端(ON)が接続され、制御信号(VG3)に応じて該第1端と該第2端との間の電位差が調整される制御入力端間電位差回路(16A)と、
該制御入力端間電位差回路の該第1端と該第2端との電位差を略所定値保った状態で、入力信号に応じて該第1端と該第2端との電位を変化させる入力回路(17)と、
所定電位が制御入力端に供給されるトランジスタで構成された基準回路(40)と、
貫通電流検出・比較回路(30)とを有し、該貫通電流検出・比較回路は、
該出力回路の該第1トランジスタ(11)とカレントミラー回路を構成するように接続された第3トランジスタ(31)と、
該出力回路の該第2トランジスタ(10)とカレントミラー回路を構成するように接続された第4トランジスタ(33)と、
該第3トランジスタと該第4トランジスタとの間に接続された第5トランジスタ(32)と、
該第5トランジスタとカレントミラー回路を構成するように接続され、該基準回路の該トランジスタと直列接続された第6トランジスタ(34)と、
を有する。
【0020】
このプッシュプル型増幅回路によれば、第1トランジスタの制御入力端と第1又は第2電源電位の導体との間、すなわち第1トランジスタのゲート・ソース間又はベース・エミッタ間に、ダイオード接続されたトランジスタを接続する必要がなく、かつ、第2トランジスタの制御入力端と第2又は第1電源電位の導体との間、すなわち第2トランジスタのゲート・ソース間又はベース・エミッタ間に、ダイオード接続されたトランジスタを接続する必要がない。
また、増幅回路の出力が第1トランジスタ及び第2トランジスタのドレイン又はコレクタから得られるので、この出力の電位と第1電源電位との差の絶対値又はこの出力の電位と第2電源電位との差の絶対値の最小値を0.1V程度まで小さくすることができる。
【0021】
これにより、第1及び第2トランジスタの制御入力端のとり得る電位範囲の制 限が緩和されて、プッシュプル増幅回路の出力電流及び出力電圧の範囲が広がる。
【0023】
また、出力回路の貫通電流に比例した電流が基準値になるように制御されるので、無駄な消費電力が削減される。
【0024】
本発明の第2態様のプッシュプル型増幅回路では、第1態様において例えば図1に示す如く、
上記入力回路(17)は、
上記制御入力端間電位差回路(16A)の上記第1端(OP)と上記第1電源電位の導体との間に接続され、所定電位が制御入力端に供給されるトランジスタを備えた定電流源(12)と、
該制御入力端間電位差回路(16A)の上記第2端(ON)と上記第2電源電位の導体との間に接続され、制御入力端に入力信号(VI)が供給される入力トランジスタ(15)とを有する。
【0025】
このプッシュプル型増幅回路によれば、第1又は第2電源電位が変動しても、出力回路の第1トランジスタと第2トランジスタの制御入力端間電位差がほぼ一定になる。
【0026】
本発明の第3態様のプッシュプル型増幅回路では、第1態様において例えば図2に示す如く、上記制御入力端間電位差回路(16A)は、上記第1端と上記第2端との間に接続され制御入力端に上記制御信号(VG3)が供給されるトランジスタを有する。
【0027】
このプッシュプル型増幅回路によれば、制御端子間電位差回路の構成が簡単になる。
【0029】
本発明の第4態様のプッシュプル型増幅回路では、第1態様において例えば図2に示す如く、上記貫通電流検出・比較回路(30)はさらに、上記第6トランジスタ(34)と直列接続され、上記出力回路の上記第2トランジスタ(10)とカレントミラー回路を構成するように接続された第7トランジスタ(35)を有する。
【0030】
このプッシュプル型増幅回路によれば、第5トランジスタ(32)と第6トランジスタ(34)とで構成されるカレントミラー回路の電流比例精度が向上する。
【0031】
本発明の第5態様のプッシュプル型増幅回路では、例えば図1及び図3に示す如く、
第1電源電位の導体と第2電源電位の導体との間に第1トランジスタ(11)と、導電型が該第1トランジスタと逆の第2トランジスタ(10)とが直列接続された出力回路と、
該第1トランジスタの制御入力端と該第2トランジスタの制御入力端とに第1端(OP)及び第2端(ON)が接続され、制御信号(VG3)に応じて該第1端と該第2端との間の電位差が調整される制御入力端間電位差回路(16A)と、
該制御入力端間電位差回路の該第1端と該第2端との電位差を略所定値保った状態で、入力信号に応じて該第1端と該第2端との電位を変化させる入力回路(17)と、
所定電位が制御入力端に供給されるトランジスタで構成された基準回路(40)と、
貫通電流検出・比較回路(30A)とを有し、該貫通電流検出・比較回路は、
該出力回路の上記第1トランジスタ(11)とカレントミラー回路を構成するように接続された第3トランジスタ(31)と、
該第3トランジスタ(31)と直列接続された第4トランジスタ(31A)と、
該第4トランジスタ(31A)とカレントミラー回路を構成するように接続された第5トランジスタ(37)と、
該出力回路の上記第2トランジスタ(10)とカレントミラー回路を構成するように接続された第6トランジスタ(39)と、
該第6トランジスタ(39)と該基準回路(40)の該トランジスタとの間に接続され、該第4トランジスタ(31A)とカレントミラー回路を構成するように接続された第7トランジスタ(38)と、
該第5トランジスタと該基準回路(40)の該トランジスタとの間に接続され、該第2トランジスタ(10)とカレントミラー回路を構成するように接続された第8トランジスタ(36)とを有する。
【0032】
このプッシュプル型増幅回路によれば、貫通電流に比例した電流を検出する回路の検出誤差が少なくなる方向に2つの検出値が平均化されるので、より正確に貫通電流が所定値になるように制御される。
【0033】
本発明の第6態様のプッシュプル型増幅回路では、第1〜5態様のいずれか1つにおいて例えば図1に示す如く、上記第1電源電位は上記第2電源電位より高く、
上記出力回路は、該第1電源電位の導体に上記第1トランジスタとしてのPチャンネルFETの一端が接続され、該第2電源電位の導体に上記第2トランジスタとしてのNチャンネルFETの一端が接続されている。
【0034】
本発明の第7態様のプッシュプル型増幅回路では、第2態様において例えば図1に示す如く、上記入力回路(17)の上記定電流源(12)のトランジスタはPチャンネルFETであり、
上記入力トランジスタ(15)はNチャンネルFETである。
【0035】
本発明の第8態様のプッシュプル型増幅回路では、第4態様において例えば図2に示す如く、上記基準回路(40)は、所定電位がゲートに供給されるPチャンネルFETであり、
上記第3トランジスタ(31)はPチャンネルFETであり、上記第4〜7トランジスタ(33、32、34及び35)はいずれもNチャンネルFETである。
【0036】
本発明の第9態様のプッシュプル型増幅回路では、第5態様において例えば図3に示す如く、上記基準回路(40)は、所定電位がゲートに供給されるPチャンネルFETであり、
上記第3トランジスタ(31)はPチャンネルFETであり、上記第4〜8トランジスタ(31A、37、39、38及び36)はいずれもNチャンネルFETである。
【0037】
本発明の第10態様のプッシュプル型増幅回路では、第8又は9態様において例えば図2又は図3に示す如く、上記制御入力端間電位差回路(16A)のトランジスタは、NチャンネルFETである。
【0038】
本発明の第11態様のプッシュプル型増幅回路では、第8又は9態様において例えば図4に示す如く、上記制御入力端間電位差回路(16B)のトランジスタは、PチャンネルFETであり、該制御入力端間電位差回路はこのPチャンネルFETに直列接続された抵抗をさらに有する。
【0039】
本発明の第12態様のプッシュプル型増幅回路では、第4態様において例えば図6に示す如く、上記基準回路(40A)は、所定電位がゲートに供給されるNチャンネルFETであり、
上記第3トランジスタ(31A)はNチャンネルFETであり、上記第4〜7トランジスタ(33A、32A、34A及び35A)はいずれもPチャンネルFETである。
【0040】
本発明の第13態様のプッシュプル型増幅回路では、第5態様において例えば図7に示す如く、上記基準回路(40A)は、所定電位がゲートに供給されるNチャンネルFETであり、
上記第3トランジスタ(31B)はNチャンネルFETであり、上記第4〜8トランジスタ(31C、37A、39A、38A及び36A)はいずれもPチャンネルFETである。
【0041】
本発明の第14態様のプッシュプル型増幅回路では、第12又は13態様において例えば図6又は図7に示す如く、上記制御入力端間電位差回路(16)のトランジスタは、PチャンネルFETである。
【0042】
本発明の第15態様のプッシュプル型増幅回路では、第12又は13態様において例えば図8に示す如く、上記制御入力端間電位差回路(16C)のトランジスタは、NチャンネルFETであり、該制御入力端間電位差回路はこのNチャンネルFETに直列接続された抵抗をさらに有する。
【0043】
本発明の第16態様のプッシュプル型増幅回路では、第1〜5態様のいずれかにおいて例えば図5に示す如く、上記第1電源電位は上記第2電源電位より低く、
上記出力回路は、該第1電源電位の導体に上記第1トランジスタとしてのNチャンネルFET(10)の一端が接続され、該第2電源電位の導体に上記第2トランジスタとしてのPチャンネルFET(11)の一端が接続されている。
【0044】
本発明の第17態様のプッシュプル型増幅回路では、第1又は7態様において例えば図5に示す如く、上記入力回路(17A)の上記定電流源(12A)のトランジスタはNチャンネルFETであり、
上記入力トランジスタ(15A)はPチャンネルFETである。
【0045】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
【0046】
[第1実施形態]
図1は、本発明の第1実施形態のAB級プッシュプル型増幅回路を示す。この回路は例えば、集積回路内に備えられ、携帯電話などの移動電子機器に用いられる。以下において、FETはMOSFET又は接合型FET等である。
【0047】
この回路の出力段は、図11と同様に、NチャンネルFET10が電源電位VSS側でありPチャンネルFET11が電源電位VDD側(VDD>VSS)である。入力回路17は、図9のそれと同一である。
【0048】
定電流源12とNチャンネルFET15との間に接続されたゲート間電位差回路16Aは、これにほぼ一定の電流が流れるとき、その出力端OPとONとの間の電圧がほぼ一定であり、かつ、ゲート間電位差調整回路20により微調整可能となっている。出力端OPはPチャンネルFET11のゲートに接続され、出力端ONはNチャンネルFET10のゲートに接続されている。
【0049】
例えば、電源電位VDD及びVSSはそれぞれ3.0V及び0Vであり、NチャンネルFET15に流れる電流は、入力電圧VI(バイアス電圧が信号成分に加算された電圧)の交流成分振幅が0のとき1mA、入力電圧VIが最大値のとき1.5mA、入力電圧VIが最小値のとき0.5mAである。
【0050】
入力電圧VIがある値より上昇すると、定電流源12のドレイン電流IDが増加しようとし、定電流源12のドレイン・ソース間電圧VDが上昇する(図10(A)参照)。これにより、ゲート電位VG1及びVG2が低下して、電流I1が増加し、電流I2が減少する。このとき、PチャンネルFET11の内部抵抗が減少しNチャンネルFET10の内部抵抗が増加して出力電圧VOが上昇する。
【0051】
逆に、入力電圧VIがある値より低下すると、定電流源12のドレイン電流IDが減少しようとし、定電流源12のドレイン・ソース間電圧VDが減少する。これにより、ゲート電位VG1及びVG2が上昇して、電流I1が減少し、電流I2が増加する。このとき、PチャンネルFET11の内部抵抗が増加しNチャンネルFET10の内部抵抗が減少して出力電圧VOが低下する。
【0053】
次に、出力電圧VOの上昇限度を考える。この場合、ゲート電位VG1及びVG2が最低になっている。一方では、NチャンネルFET10がカットオフ状態に近づくため、電流I2はほとんど無視できる値になり、他方では、電流I1が最大となる。出力電圧VOの上昇限度は、ゲート電位VG1で制限されない。ただし、電流I1が流れるためにはPチャンネルFET11のソース・ドレイン間にある最低限の電圧が必要である。この電圧は、定電流源12がその機能を果たすためのドレイン・ソース間電圧VDの最小値0.1V程度とほぼ等しい。
【0054】
したがって、図9の回路よりも、基板バイアス効果に因って定常状態の敷居値電圧(例えば0.5V)より上昇した敷居値電圧VthN、例えば0.8Vだけ、出力電圧の上限が上がる。出力電圧VOの下限についても同様に、例えば0.8Vだけ下がる。また、(VG1−VG2)の最低必要電圧は0.1V程度であるので、VG1は(VSS+0.1)V付近まで下げることができ、これにより、電流I1はPチャンネルFET11の特性の限界値まで大きくとることができる。
【0055】
ゲート電位VG3の制御により、ゲート間電位差回路16Aの出力端OPとON間の電圧、すなわちゲート間電圧(VG1−VG2)はほぼ一定になる。これにより、ゲート間電位差調整回路20のゲート間電位差回路16Aに対する調整動作が、電源電位VDDの上昇に殆ど影響されない。
【0056】
次に、ゲート間電位差調整回路20について説明する。
【0057】
ゲート間電位差調整回路20は、貫通電流検出・比較回路30と、回路30に基準値を供給する基準回路40とからなる。回路30の入力端IP及びINはそれぞれ、PチャンネルFET11及びNチャンネルFET10のゲートに接続されている。貫通電流検出・比較回路30の出力は、ゲート間電位差回路16Aの制御入力端に供給される。
【0058】
回路30は、トランジスタ11と10に流れる電流I1とI2との小さい方の値Min(I1,I2)である貫通電流に比例した電流Min(I1/μ,I2/μ)を検出し、これを基準回路40の出力電流ISと比較する。μは回路設計において決定される定数である。回路30は、検出した貫通電流が基準値になるようにゲート間電位差回路16Aを制御して、出力端OPとONとの間の電位差VPNを微調整する。
【0059】
より具体的には、Min(I1/μ,I2/μ)>ISであれば、電位差VPNが増大して、ゲート電位VG1が上昇しゲート電位VG2が低下する。これにより、電流I1及びI2が減少して、Min(I1/μ,I2/μ)が基準電流ISに近づこうとする。逆に、Min(I1/μ,I2/μ)<ISであれば、電位差VPNが減少して、ゲート電位VG1が低下しゲート電位VG2が上昇する。これにより、電流I1及びI2が増加して、貫通電流Min(I1,I2)がμ・ISに近づこうとする。従って、貫通電流Min(I1,I2)がほぼμ・ISになる。
【0060】
次に、ゲート間電位差回路16A及びゲート間電位差調整回路20の構成例を、図2を参照して説明する。
【0061】
ゲート間電位差回路16Aは、能動負荷素子としてのNチャンネルFETである。
【0062】
貫通電流検出・比較回路30では、電源電位VDDの導体と電源電位VSSの導体との間にPチャンネルFET31とNチャンネルFET32及び33とが直列接続されている。PチャンネルFET31及びNチャンネルFET33のゲートはそれぞれ図1のPチャンネルFET11及びNチャンネルFET10のゲートに接続されており、トランジスタ31と11とでカレントミラー回路が構成され、トランジスタ33と10とでカレントミラー回路が構成されている。トランジスタ31及び33の上記比W/Lはそれぞれトランジスタ11及び10のそれの1/μであり、PチャンネルFET31に電流I1/μが流れようとし、NチャンネルFET33に電流I2/μが流れようとする。トランジスタ31、32及び33が直列接続されているので、結果として、この列のトランジスタには両者の小さい方の電流Min(I1/μ,I2/μ)、すなわち貫通電流Min(I1,I2)に比例した電流が流れる。
【0063】
電源電位VDDとVSSとの間にはさらに、基準回路40と、貫通電流検出・比較回路30のNチャンネルFET34及び35とが直列に接続されている。NチャンネルFET32は、電流Min(I1/μ,I2/μ)をNチャンネルFET34に流させるためのものであって、NチャンネルFET32のゲート・ドレイン間が接続され、このゲートがNチャンネルFET34のゲートに接続されている。NチャンネルFET32と34とが完全なカレントミラー回路を構成するためには、NチャンネルFET32と34のソース電位が互いに等しくなければならない。NチャンネルFET35は、この条件をほぼ満たすようにするためにNチャンネルFET33と対応して備えられたものであり、NチャンネルFET35のゲートが図1のNチャンネルFET10のゲートに接続されて、トランジスタ35と10とでカレントミラー回路が構成されている。NチャンネルFET34には電流Min(I1/μ,I2/μ)が流れようとし、NチャンネルFET35には電流I2/μが流れようとするので、NチャンネルFET34と35にはやはり両者の少ない方の電流Min(I1/μ,I2/μ)が流れようとする。
【0064】
基準回路40は定電流源であり、図1の定電流源12と同様に構成され、基準電流ISを流そうとする。
【0065】
定電流源40とNチャンネルFET34との間のノードに、NチャンネルFET16Aのゲートが接続されており、その電位VG3は次のように変化する。
【0066】
IS<Min(I1/μ,I2/μ)であれば、基準電流ISが増加しようとして定電流源40のドレイン・ソース間電圧が上昇するので(図10(A)参照)、ゲート電位VG3が低下してNチャンネルFET16Aの内部抵抗が増加する。これにより、図1のゲート電位VG1が上昇しゲート電位VG2が下降して、貫通電流Min(I1,I2)が減少し、Min(I1/μ,I2/μ)が基準電流ISに近づこうとする。
【0067】
逆に、IS>Min(I1/μ,I2/μ)であれば、基準電流ISが減少しようとして定電流源40のドレイン・ソース間電圧が低下するので、ゲート電位VG3が上昇してNチャンネルFET16Aの内部抵抗が減少する。これにより、図1のゲート電位VG1が低下しゲート電位VG2が上昇して、貫通電流Min(I1,I2)が増加し、Min(I1/μ,I2/μ)が基準電流ISに近づこうとする。
【0068】
このようにして、貫通電流Min(I1,I2)がμ・ISになるように制御される。
【0069】
この貫通電流(バイアス電流)は、消費電力節約のために、プッシュプル型増幅回路の動作を満足させる最低限の値であることが好ましく、この値が設計値にされる。
【0070】
[第2実施形態]
図3は、図1のプッシュプル型増幅回路に用いられる本発明の第2実施形態のゲート間電位差回路16A及びゲート間電位差調整回路20Aを示す。
【0071】
貫通電流検出・比較回路30Aでは、電源電位VDDとVSSとの間にPチャンネルFET31とNチャンネルFET31Aとが直列接続され、PチャンネルFET31に流れる電流をNチャンネルFET31Aに流している。PチャンネルFET31のゲートは図1のPチャンネルFET11に接続されており、PチャンネルFET31とPチャンネルFET11とでカレントミラー回路が構成され、PチャンネルFET31に電流I1/μが流れる。
【0072】
電源電位VDDとVSSとの間にはさらに、定電流源40と、回路30AのNチャンネルFET36と37とが直列接続され、定電流源40と、回路30AのNチャンネルFET38と39とが直列接続されている。トランジスタ31Aと37のゲート間が接続され、トランジスタ31Aのゲート・ドレイン間が接続されて、NチャンネルFET31Aと37とがカレントミラー回路を構成している。今、トランジスタ31Aと37のカレントミラー伝達比率を1とすると、これにより、トランジスタ37には電流I1/μが流れようとする。NチャンネルFET39のゲートは図1のNチャンネルFET10のゲートに接続され、NチャンネルFET10と39とがカレントミラー回路を構成している。これにより、NチャンネルFET39には電流I2/μが流れようとする。
【0073】
さらに、トランジスタ31Aと38のゲート間が接続されて、トランジスタ38と31Aとで不完全なカレントミラー回路が構成され、NチャンネルFET36と図1のNチャンネルFET10とのゲート間が接続されてトランジスタ10と36とからなる不完全なカレントミラー回路が構成されている。これにより、トランジスタ38及び36にはそれぞれほぼI1/μ及びI2/μの電流が流れようとする。トランジスタ36と37とが直列接続されているので、トランジスタ36と37にはほぼMin(I1/μ,I2/μ)が流れようとする。同様に、トランジスタ38と39とが直列接続されているので、トランジスタ38と39にはほぼMin(I1/μ,I2/μ)が流れようとする。したがって、定電流源40と電源電位VSSの導体との間には、図2の場合と同様に、貫通電流に比例した電流2・Min(I1/μ,I2/μ)が流れようとする。
【0074】
NチャンネルFET36〜39のクロス接続及びその動作は、上記公報に記載されているものと同じである。
【0075】
図2ではNチャンネルFET32のソース電位とNチャンネルFET34のソース電位とが完全には同一にならないので、不完全なカレントミラー回路であるが、図3ではこの不完全さが、誤差が少なくなる方向に平均化されるので、図2の場合よりも正確に貫通電流がμ・ISになるように制御される。
【0076】
[第3実施形態]
図4は、図1のプッシュプル型増幅回路に用いられる本発明の第3実施形態のゲート間電位差回路16B及びゲート間電位差調整回路20Aを示す。
【0077】
ゲート間電位差回路16Bは、PチャンネルFET161のソース及びドレインにそれぞれ、抵抗162及び163が接続され、PチャンネルFET161のゲート電位VG3がゲート間電位差調整回路20Aにより制御される。抵抗162及び163の抵抗値をそれぞれR1及びR2とすると、図1のドレイン電流IDがPチャンネルFET161に流れているとき、(PチャンネルFET161の内部抵抗値)<<(R1+R2)となるように設計される。
【0078】
PチャンネルFET161のゲート電位VG3が低下してトランジスタ161の内部抵抗が減少すると、ドレイン電流IDが僅かな量ΔIDだけ増加し、PチャンネルFET161のドレイン・ソース間電圧低下量よりもΔID・(R1+R2)の方が大きくなるように設計パラメータが決定されている。これにより、ゲート電位VG3が低下すると図1のゲート電位VG1が上昇しゲート電位VG2が下降して、貫通電流Min(I1,I2)が減少する。ゲート電位VG3が上昇した場合には、前記と逆の動作になる。
【0079】
このようにして、貫通電流Min(I1,I2)がμ・ISになるように制御される。
【0080】
[第4実施形態]
図5は、本発明の第4実施形態のAB級プッシュプル型増幅回路を示す。
【0081】
この回路は、入力回路17Aについて、図1の定電流源12とFET15とを入れ替え、定電流源12とFET15について、PチャンネルFETとNチャンネルFETとを入れ替えた構成になっている。
【0082】
入力電圧VIの交流信号成分と出力電圧VOの交流信号成分との関係は、図1の場合と位相が変わらない。
【0083】
ゲート間電位差調整回路20は図2の回路20に限定されず、図3の回路20A又は後述する図6の回路20Bであってもよい。
【0084】
[第5実施形態]
図6は、図1中のゲート間電位差回路及びゲート間電位差調整回路の他の構成例を第5実施形態として示す。
【0085】
この回路は、図2のFETの全てについて、PチャンネルFETとNチャンネルFETとを入れ替え、かつ、VDDとVSSとを入れ替えた構成になっている。入れ替え後のFETにはそれぞれ類似の符号16、31A〜35A及び40Aを付している。
【0086】
Min(I1/μ,I2/μ)>ISであれば、電位VG3が上昇し、PチャンネルFET16の内部抵抗が増加してゲート電位VG1が上昇しかつゲート電位VG2が下降する。これにより、電流I1及びI2が減少して、貫通電流Min(I1,I2)がμ・ISに近づこうとする。逆に、Min(I1/μ,I2/μ)<ISであれば、電位VG3が低下して、ゲート電位VG1が下降しゲート電位VG2が上昇する。これにより、電流I1及びI2が増加して、貫通電流Min(I1,I2)がμ・ISに近づこうとする。従って、貫通電流Min(I1,I2)がほぼμ・ISになる。
【0087】
[第6実施形態]
図7は、図1中のゲート間電位差回路及びゲート間電位差調整回路のさらに他の構成例を第6実施形態として示す。
【0088】
この回路は、図3のFETの全てについて、PチャンネルFETとNチャンネルFETとを入れ替え、かつ、VDDとVSSとを入れ替えた構成になっている。入れ替え後のFETにはそれぞれ類似の符号を付している。
【0089】
この回路の動作は、図3及び図6についての上記説明から容易に理解できるので、その説明を省略する。
【0090】
[第7実施形態]
図8は、図1中のゲート間電位差回路及びゲート間電位差調整回路のさらに他の構成例を第7実施形態として示す。
【0091】
ゲート間電位差回路16Cは、NチャンネルFET161Aのソース及びドレインにそれぞれ、抵抗163及び162が接続され、NチャンネルFET161Aのゲート電位VG3が図7と同一のゲート間電位差調整回路20Cにより制御される。
【0092】
この回路の動作は、図4についての上記説明から容易に理解できるので、その説明を省略する。
【0093】
なお、本発明には外にも種々の変形例が含まれる。
【0094】
例えばトランジスタは、FETに限定されず、バイポーラトランジスタであってもよい。バイポーラトランジスタの場合には、各図において、NチャンネルFET及びPチャンネルFETをそれぞれNPNトランジスタ及びPNPトランジスタで置き換えた構成となる。
【0095】
また、ゲート間電位差回路は、ダイオードのようなレベルシフト回路を被制御用トランジスタと直列接続した構成であってもよい。
【図面の簡単な説明】
【図1】本発明の第1実施形態のプッシュプル型増幅回路を示す図である。
【図2】図1中のゲート間電位差回路及びゲート間電位差調整回路の構成例を示す図である。
【図3】本発明の第2実施形態のゲート間電位差回路及びゲート間電位差調整回路を示す図である。
【図4】本発明の第3実施形態のゲート間電位差回路及びゲート間電位差調整回路を示す図である
【図5】本発明の第4実施形態のプッシュプル型増幅回路を示す図である。
【図6】図1中のゲート間電位差回路及びゲート間電位差調整回路の他の構成例を第5実施形態として示す図である。
【図7】図1中のゲート間電位差回路及びゲート間電位差調整回路のさらに他の構成例を第6実施形態として示す図である。
【図8】図1中のゲート間電位差回路及びゲート間電位差調整回路のさらに他の構成例を第7実施形態として示す図である。
【図9】従来のプッシュプル型増幅回路を示すブロック図である。
【図10】(A)は定電流源のドレイン・ソース間電圧に対するドレイン電流を示す図であり、(B)は図9の入力電圧に対する出力電流を示す線図である。
【図11】従来の他のプッシュプル型増幅回路の出力段を示すブロック図である。
【符号の説明】
10、13、15、31A、32〜39、 NチャンネルFET
11、14、31、161、31C、32A、34A PチャンネルFET
12、12A、40、40A 定電流源
16、16A〜16C ゲート間電位差回路
162、163 抵抗
17、17A 入力回路
18 負荷
20、20A〜20C ゲート間電位差調整回路
30、30A〜30C 貫通電流検出・比較回路
40、40A 基準回路
IS 基準電流
IP、IN 入力端
OP、ON 出力端
Claims (17)
- 第1電源電位の導体と第2電源電位の導体との間に第1トランジスタ(11)と、導電型が該第1トランジスタと逆の第2トランジスタ(10)とが直列接続された出力回路と、
該第1トランジスタの制御入力端と該第2トランジスタの制御入力端とに第1端(OP)及び第2端(ON)が接続され、制御信号(VG3)に応じて該第1端と該第2端との間の電位差が調整される制御入力端間電位差回路(16A)と、
該制御入力端間電位差回路の該第1端と該第2端との電位差を略所定値保った状態で、入力信号に応じて該第1端と該第2端との電位を変化させる入力回路(17)と、
所定電位が制御入力端に供給されるトランジスタで構成された基準回路(40)と、
貫通電流検出・比較回路(30)とを有し、該貫通電流検出・比較回路は、
該出力回路の該第1トランジスタ(11)とカレントミラー回路を構成するように接続された第3トランジスタ(31)と、
該出力回路の該第2トランジスタ(10)とカレントミラー回路を構成するように接続された第4トランジスタ(33)と、
該第3トランジスタと該第4トランジスタとの間に接続された第5トランジスタ(32)と、
該第5トランジスタとカレントミラー回路を構成するように接続され、該基準回路の該トランジスタと直列接続された第6トランジスタ(34)と、
を有することを特徴とするプッシュプル型増幅回路。 - 上記入力回路(17)は、
上記制御入力端間電位差回路(16A)の上記第1端(OP)と上記第1電源電位の導体との間に接続され、所定電位が制御入力端に供給されるトランジスタを備えた定電流源(12)と、
該制御入力端間電位差回路(16A)の上記第2端(ON)と上記第2電源電位の導体との間に接続され、制御入力端に入力信号(VI)が供給される入力トランジスタ(15)と、
を有することを特徴とする請求項1記載のプッシュプル型増幅回路。 - 上記制御入力端間電位差回路(16A)は、上記第1端と上記第2端との間に接続され制御入力端に上記制御信号(VG3)が供給されるトランジスタを有することを特徴とする請求項1記載のプッシュプル型増幅回路。
- 上記貫通電流検出・比較回路(30)はさらに、上記第6トランジスタ(34)と直列接続され、上記出力回路の上記第2トランジスタ(10)とカレントミラー回路を構成するように接続された第7トランジスタ(35)を有することを特徴とする請求項1乃至3のいずれか1つに記載のプッシュプル型増幅回路。
- 第1電源電位の導体と第2電源電位の導体との間に第1トランジスタ(11)と、導電型が該第1トランジスタと逆の第2トランジスタ(10)とが直列接続された出力回路と、
該第1トランジスタの制御入力端と該第2トランジスタの制御入力端とに第1端(OP)及び第2端(ON)が接続され、制御信号(VG3)に応じて該第1端と該第2端との間の電位差が調整される制御入力端間電位差回路(16A)と、
該制御入力端間電位差回路の該第1端と該第2端との電位差を略所定値保った状態で、入力信号に応じて該第1端と該第2端との電位を変化させる入力回路(17)と、
所定電位が制御入力端に供給されるトランジスタで構成された基準回路(40)と、
貫通電流検出・比較回路(30A)とを有し、該貫通電流検出・比較回路は、
該出力回路の上記第1トランジスタ(11)とカレントミラー回路を構成するように接続された第3トランジスタ(31)と、
該第3トランジスタ(31)と直列接続された第4トランジスタ(31A)と、
該第4トランジスタ(31A)とカレントミラー回路を構成するように接続された第5トランジスタ(37)と、
該出力回路の上記第2トランジスタ(10)とカレントミラー回路を構成するように接続された第6トランジスタ(39)と、
該第6トランジスタ(39)と該基準回路(40)の該トランジスタとの間に接続され、該第4トランジスタ(31A)とカレントミラー回路を構成するように接続された第7トランジスタ(38)と、
該第5トランジスタと該基準回路(40)の該トランジスタとの間に接続され、該第2トランジスタ(10)とカレントミラー回路を構成するように接続された第8トランジスタ(36)と、
を有することを特徴とするプッシュプル型増幅回路。 - 上記第1電源電位は上記第2電源電位より高く、
上記出力回路は、該第1電源電位の導体に上記第1トランジスタとしてのPチャンネルFETの一端が接続され、該第2電源電位の導体に上記第2トランジスタとしてのNチャンネルFETの一端が接続されていることを特徴とする請求項1乃至5のいずれか1つに記載のプッシュプル型増幅回路。 - 上記入力回路(17)の上記定電流源(12)のトランジスタはPチャンネルFETであり、
上記入力トランジスタ(15)はNチャンネルFETである、
ことを特徴とする請求項2記載のプッシュプル型増幅回路。 - 上記基準回路(40)は、所定電位がゲートに供給されるPチャンネルFETであり、
上記第3トランジスタ(31)はPチャンネルFETであり、上記第4〜7トランジスタ(33、32、34及び35)はいずれもNチャンネルFETである、
ことを特徴とする請求項4記載のプッシュプル型増幅回路。 - 上記基準回路(40)は、所定電位がゲートに供給されるPチャンネルFETであり、
上記第3トランジスタ(31)はPチャンネルFETであり、上記第4〜8トランジスタ(31A、37、39、38及び36)はいずれもNチャンネルFETである、
ことを特徴とする請求項5記載のプッシュプル型増幅回路。 - 上記制御入力端間電位差回路(16A)のトランジスタは、NチャンネルFETであることを特徴とする請求項8又は9記載のプッシュプル型増幅回路。
- 上記制御入力端間電位差回路(16B)のトランジスタは、PチャンネルFETであり、該制御入力端間電位差回路はこのPチャンネルFETに直列接続された抵抗をさらに有することを特徴とする請求項8又は9記載のプッシュプル型増幅回路。
- 上記基準回路(40A)は、所定電位がゲートに供給されるNチャンネルFETであり、
上記第3トランジスタ(31A)はNチャンネルFETであり、上記第4〜7トランジスタ(33A、32A、34A及び35A)はいずれもPチャンネルFETである、
ことを特徴とする請求項4記載のプッシュプル型増幅回路。 - 上記基準回路(40A)は、所定電位がゲートに供給されるNチャンネルFETであり、
上記第3トランジスタ(31B)はNチャンネルFETであり、上記第4〜8トランジスタ(31C、37A、39A、38A及び36A)はいずれもPチャンネルFETである、
ことを特徴とする請求項5記載のプッシュプル型増幅回路。 - 上記制御入力端間電位差回路(16)のトランジスタは、PチャンネルFETであることを特徴とする請求項12又は13記載のプッシュプル型増幅回路。
- 上記制御入力端間電位差回路(16C)のトランジスタは、NチャンネルFETであり、該制御入力端間電位差回路はこのNチャンネルFETに直列接続された抵抗をさらに有することを特徴とする請求項12又は13記載のプッシュプル型増幅回路。
- 上記第1電源電位は上記第2電源電位より低く、
上記出力回路は、該第1電源電位の導体に上記第1トランジスタとしてのNチャンネルFET(10)の一端が接続され、該第2電源電位の導体に上記第2トランジスタとしてのPチャンネルFET(11)の一端が接続されていることを特徴とする請求項1乃至5のいずれか1つに記載のプッシュプル型増幅回路。 - 上記入力回路(17A)の上記定電流源(12A)のトランジスタはNチャンネルFETであり、
上記入力トランジスタ(15A)はPチャンネルFETである、
ことを特徴とする請求項2記載のプッシュプル型増幅回路。
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