JP2000171829A - 半導体集積回路及び画像表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 一方向に配列された複数のユニット回路を有
する半導体集積回路において、ユニット回路に共通の入
力信号の配線遅延を小さくすることができ、入力信号の
波形歪みやタイミングずれを抑制することができる半導
体集積回路、及び、これを用いて高品位な画像を表示さ
せることができる画像表示装置を提供する。 【解決手段】 一方向に配列された複数のユニット回路
ＵＡ，ＵＢを有する半導体集積回路において、ユニット
回路ＵＡ，ＵＢに共通の入力信号ＩＮＡ，ＩＮＢが、列
をなす複数のユニット回路ＵＡ，ＵＢの列の端部以外の
位置から入力される構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一方向に配列され
た複数のユニット回路を有する半導体集積回路におい
て、ユニット回路に共通の入力信号の配線遅延を小さく
することを可能とする半導体集積回路、及びそれを用い
た画像表示装置に関する。

【０００２】

【従来の技術】複数のユニット回路を有する半導体集積
回路は、一般には、図１１に示すような回路構成をと
る。

【０００３】この半導体集積回路は、図１１に示すよう
に、複数のユニット回路ＵＡ及びＵＢにより構成されて
おり、各ユニット回路ＵＡ，ＵＢは、それぞれ横方向に
配列されている。また、入力信号ＩＮＡ，ＩＮＢは、列
をなすユニット回路ＵＡ，ＵＢで構成される半導体集積
回路の一端から入力され、図１１では左端から入力され
る例を示している。従って、この場合には、回路内での
入力信号配線の長さは、半導体集積回路全体の横幅とほ
ぼ同じ長さになる。

【０００４】また、図１２に示すように、入力信号配線
の実質的な長さを減らすために、入力信号ＩＮＡ，ＩＮ
Ｂを回路の両端から入力する構成が考えられる。

【０００５】この場合には、図１１に示す回路構成をと
る場合と比較すると、回路内での信号配線の実質的な長
さは、回路全体の横幅の約１／２となるが、回路外での
配線の引き回しが必要となるため、入力信号配線の全体
の長さはあまり短くならない。

【０００６】ここで、本発明の対象技術である半導体集
積回路及び画像表示装置の具体的な例として、液晶表示
装置と、そのデータ信号線駆動回路及び走査信号線駆動
回路について述べる。

【０００７】従来の画像表示装置の一つとして、アクテ
ィブ・マトリクス駆動方式の液晶表示装置が知られてい
る。この液晶表示装置は、図１３に示すように、画素ア
レイＡＲＹと、走査信号線駆動回路ＧＤと、データ信号
線駆動回路ＳＤとからなっている。画素アレイＡＲＹに
は、互いに交差する多数の走査信号線ＧＬと多数のデー
タ信号線ＳＬとを備えており、隣接する２本の走査信号
線ＧＬと隣接する２本のデータ信号線ＳＬとで包囲され
た部分に、画素ＰＩＸがマトリクス状に設けられてい
る。

【０００８】データ信号線駆動回路ＳＤは、クロック信
号ＳＣＫ等のタイミング信号に同期して、入力された映
像信号ＤＡＴをサンプリングし、必要に応じて増幅し
て、各データ信号線ＳＬに書き込む働きをする。走査信
号線駆動回路ＧＤは、クロック信号ＧＣＫ等のタイミン
グ信号に同期して、走査信号線ＧＬを順次選択し、画素
ＰＩＸ内にあるスイッチング素子の開閉を制御すること
により、各データ信号線ＳＬに書き込まれた映像信号デ
ータを各画素ＰＩＸに書き込むと共に、各画素ＰＩＸに
書き込まれたデータを保持させる働きをする。

【０００９】図１３に示す各画素ＰＩＸは、図１４に示
すように、スイッチング素子である電界効果トランジス
タＳＷと、画素容量である液晶容量ＣＬ及び必要によっ
て付加される補助容量ＣＳとによって構成される。図１
４において、スイッチング素子であるトランジスタＳＷ
のドレイン及びソースを介してデータ信号線ＳＬと画素
容量ＣＬ，ＣＳの一方の電極とが接続され、トランジス
タＳＷのゲートは走査信号線ＧＬに接続され、画素容量
ＣＬ，ＣＳの他方の電極は全画素に共通の共通電極線に
接続されている。そして、各画素容量ＣＬに印加される
電圧により、液晶の透過率又は反射率が変調され、液晶
表示装置の表示が行われる。

【００１０】次に、映像データをデータ信号線に書き込
む方式について述べる。データ信号線の駆動方式として
は、点順次駆動方式と線順次駆動方式とがある。ここで
は、点順次駆動方式についてのみ述べる。

【００１１】図１５は、データ信号線駆動回路の一例を
示しており、点順次駆動方式では、図１５に示すよう
に、映像信号線ＤＡＴに入力された映像信号を、シフト
レジスタ回路の各段の出力パルスに同期させてサンプリ
ング回路のアナログスイッチＡＳを開閉することによ
り、データ信号線ＳＬに書き込む。

【００１２】より具体的には、データ信号線駆動回路
は、図１５に示すように、隣接する２個のラッチ回路Ｌ
ＡＴの出力信号Ｎの重なり信号を、複数のインバータ回
路からなるバッファ回路で増幅すると共に、必要に応じ
て反転信号／Ｓを生成して、サンプリング信号Ｓ及び反
転信号／Ｓとする。このサンプリング信号Ｓ及び反転信
号／Ｓを用いて、サンプリング回路のアナログスイッチ
ＡＳを開閉して、映像信号線ＤＡＴから映像データをデ
ータ信号線ＳＬに供給する。

【００１３】図１６は、走査信号線駆動回路の一例を示
しており、この回路では、図１６に示すように、ＮＡＮ
Ｄ回路によって、隣接するラッチ回路ＬＡＴの出力信号
の重なりをとり、更に、この信号と、外部からのパルス
幅制御信号ＧＰＳとの重なりをとることによって、所望
のパルス幅を得ている。

【００１４】ところで、近年、液晶表示装置の小型化や
高解像度化、実装費用の低減などのために、図１７に示
すような、表示を司る画素アレイと駆動回路とを同一基
板上に一体形成する技術が注目を集めている。このよう
な駆動回路一体型の液晶表示装置では、現在広く用いら
れている透過型液晶表示装置を構成する場合には、その
基板に透明基板を使う必要がある。このため、石英基板
やガラス基板上に構成することができる多結晶シリコン
薄膜トランジスタを能動素子として用いる場合が多い。

【００１５】

【発明が解決しようとする課題】ところで、上述した従
来の画像表示装置においては、図１５及び図１６に示す
ように、データ信号線駆動回路や走査信号線駆動回路へ
の入力信号であるクロック信号ＳＣＫ，ＧＣＫや映像信
号ＤＡＴなどは、駆動回路の一端から入力されている。

【００１６】このため、入力信号線の長さが長くなるの
で、入力信号の遅延が大きくなる。その結果、信号の歪
みや両端でのタイミングずれが生じ、表示に悪影響を及
ぼし、例えば、滲みやゴーストなどの不具合をきたす恐
れがある。特に、図１５及び図１６の回路領域における
入力信号線であるクロック信号ＳＣＫ，ＧＣＫや映像信
号ＤＡＴの伸延方向の長さが長い場合には、この影響が
大きくなる。

【００１７】ここで、配線の長さと信号遅延との関係に
ついて、図１８を用いて説明する。

【００１８】配線を微小な領域に分割し、各領域での配
線抵抗をＲ、配線容量をＣとすると、ある時刻ｔにおけ
るノードｎでの電位Ｖ⁽ⁿ⁾と、ノードｎからノード（ｎ
＋１）へ流れる電流ｉ⁽ⁿ⁾との関係は、以下の（１）式
〜（３）式で表される。

【００１９】

【数１】

【００２０】

【数２】

【００２１】

【数３】

【００２２】ここで、（１）式はノードｎからノード
（ｎ＋１）に流れる電流を、（２）式はノード（ｎ−
１）からノードｎに流れる電流を、（３）式はノードｎ
における時刻ｔから微小時問△ｔ後の電位変動を表す。
これらの（１）式〜（３）式を解くと、

【００２３】

【数４】

【００２４】となり、この（４）式を時間ｔに対して微
分すると、

【００２５】

【数５】

【００２６】となる。（５）式の右辺のカッコ内は位置
ｎに対する２階差分であるので、これは微分の形に直し
て、以下の（６）式で表記できる。

【００２７】

【数６】

【００２８】この（６）式において、電位Ｖを、位置ｘ
と時刻ｔとの関数Ｖ（ｘ，ｔ）として書き直すと、

【００２９】

【数７】

【００３０】となる。

【００３１】この（７）式は、拡散方程式として知られ
るものであり、境界条件として、Ｖ（０，ｔ）＝Ｖ₀、
即ち、境界における濃度一定の条件を仮定すると、その
解は、

【００３２】

【数８】

【００３３】である。ここで、ｅｒｆｃ関数は誤差関数
と呼ばれるものである。

【００３４】この（８）式から解るように、同一の電位
Ｖをとるような、遅延時間に相当する時刻ｔと位置ｘと
の関係は、

【００３５】

【数９】

【００３６】である。すなわち、信号の遅延時間ｔは、
信号配線の長さｘの二乗に比例することが解る。

【００３７】従って、信号配線の長さが長くなると、信
号遅延が急速に大きくなり、ひいては、画像表示装置に
おける表示性能も大幅に劣化すると予想される。

【００３８】本発明は、こうした従来技術の課題を解決
するものであり、一方向に配列された複数のユニット回
路を有する半導体集積回路において、ユニット回路に共
通の入力信号の配線遅延を小さくすることができ、入力
信号の波形歪みやタイミングずれを抑制することができ
る半導体集積回路、及び、これを用いて高品位な画像を
表示させることができる画像表示装置を提供することを
目的とする。

【００３９】

【課題を解決するための手段】本発明の半導体集積回路
は、一方向に配列された複数のユニット回路を有する半
導体集積回路において、該ユニット回路に共通の入力信
号が、列をなす複数の該ユニット回路の列の端部以外の
位置から入力されてなり、そのことにより上記目的が達
成される。

【００４０】前記入力信号の配線を、前記ユニット回路
の間に設ける構成としてもよい。

【００４１】また、前記入力信号の配線を、共通配線の
複数の箇所に接続する構成としてもよい。

【００４２】また、前記入力信号を、前記ユニット回路
を構成する配線層以外の導電層を介して入力する構成と
してもよい。

【００４３】また、本発明の画像表示装置は、列方向に
複数配列されたデータ信号線と、行方向に複数配列され
た走査信号線と、該データ信号線と該走査信号線とに囲
まれマトリクス状に配列された複数の画素と、該データ
信号線に映像データを供給するデータ信号線駆動回路
と、該走査信号線に走査信号を供給する走査信号線駆動
回路と、該画素、該データ信号線駆動回路、及び該走査
信号線駆動回路に接続され表示動作を行う能動素子とを
備えたアクティブ・マトリクス型画像表示装置におい
て、該データ信号線駆動回路及び該走査信号線駆動回路
の少なくとも一方が、上記のいずれかに記載の半導体集
積回路からなり、そのことにより上記目的が達成され
る。

【００４４】前記入力信号が、前記データ信号線駆動回
路又は前記走査信号線駆動回路に入力されるクロック信
号である構成とする。

【００４５】また、前記入力信号が、前記データ信号線
駆動回路に入力される映像信号である構成とする。

【００４６】また、前記データ信号線駆動回路及び前記
走査信号線駆動回路の少なくとも一方が、前記画素と同
一基板上に形成されてなる構成とする。

【００４７】また、前記能動素子が、多結晶シリコン薄
膜トランジスタである構成とする。

【００４８】また、前記能動素子が、ガラス基板上に６
００℃以下のプロセス温度で形成されてなる構成とす
る。

【００４９】以下に、本発明の作用について説明する。

【００５０】本発明は、一方向に配列された複数のユニ
ット回路を有する半導体集積回路において、ユニット回
路に共通の入力信号が、列をなす複数のユニット回路の
列の端部以外の位置から入力されている。

【００５１】このため、入力信号が列をなす複数のユニ
ット回路の列の端部から入力される場合に較べて、入力
端子部から入力信号配線の末端までの配線の長さが短く
なるので、信号の歪みやタイミングのずれを抑えること
が可能となり、正常な回路動作を実現することが容易と
なる。

【００５２】また、回路内部での信号遅延が小さくなる
ので、その分だけ、外部インターフェース等の外部回路
の駆動力を小さくしても正常な動作が行われる。従っ
て、この場合には、外部回路の消費電力を削減すること
ができると共に、駆動力の小さい安価な回路を用いるこ
とができるので、システムの費用を低減する上でも有効
である。

【００５３】加えて、同程度の信号遅延を実現しようと
する場合には、配線容量が一定と仮定すると、配線抵抗
を４倍にしてもよいことになり、配線幅の削減による回
路面積の縮小や、配線膜厚の削減による製造プロセスの
簡素化等を図ることが可能となる。

【００５４】また、半導体集積回路においては、その製
造費用を低減するために、支障のない限り、できるだけ
配線層を削減することが求められるので、入力信号を半
導体集積回路内の信号線に接続するための配線は、半導
体集積回路を構成する配線を用いることが望ましい。そ
こで、入力信号の配線をユニット回路間に設ける構成に
すると、半導体集積回路を構成するユニット回路の配置
や動作に支障を与えることなく、信号を入力することが
可能となる。

【００５５】また、配線は、端子より入力された入力信
号を回路に伝達させるものであるから、その信号の波形
歪みや遅延を抑えるために、できるだけ低抵抗にするこ
とが望ましい。しかしながら、上述したユニット回路間
のスペースを利用して配線を設ける構成をとる場合に
は、そのレイアウト上の制約などから、配線に充分な線
幅を確保できず、配線抵抗が大きくなることもある。

【００５６】これに対し、入力信号の配線を、共通配線
の複数の箇所に接続する構成にすると、配線抵抗を低減
することができるので、半導体集積回路全体としての信
号の波形歪みや遅延を小さくすることが可能となる。

【００５７】また、入力信号を、ユニット回路を構成す
る配線層以外の導電層を介して入力する構成にすると、
レイアウト上、ユニット回路の間に配線を設けるだけの
スペースがない場合においても、ユニット回路の一部と
重なるような形で配線を設けることができるので、レイ
アウトの制約を受けることなく、信号を入力することが
可能となる。

【００５８】また、本発明の画像表示装置が、アクティ
ブ・マトリクス型画像表示装置であって、そのデータ信
号線駆動回路及び走査信号線駆動回路の少なくとも一方
が、上記の半導体集積回路からなる構成にすると、列を
なす複数のユニット回路の列の一端から入力信号が入力
される場合に較べて、データ信号線駆動回路又は走査信
号線駆動回路に入力される入力信号の回路内部での遅延
が小さくなる。

【００５９】これは、上述したように、入力端子部から
入力信号配線の末端までの配線の長さが短くなるためで
ある。その結果、信号の歪みやタイミングのずれを抑え
ることができるので、正常な回路動作を実現することが
容易となり、高品位の画像表示を実現することが可能と
なる。

【００６０】一般に、画像表示装置のデータ信号線駆動
回路及び走査信号線駆動回路内で、クロック信号線は、
駆動回路全体における一方の端から他方の端まで伸延し
ている。このような配線においては、上述したように、
信号遅延は配線長の二乗に比例するので、回路内部での
信号遅延が非常に大きくなり、信号波形の波形歪みやタ
イミングのずれが発生することが懸念される。

【００６１】これらの駆動回路は、クロック信号に同期
して動作するので、クロック信号に波形歪みやタイミン
グのずれ等の不具合が生じると、映像信号の取り込みタ
イミングがずれて、表示画像にも支障が現れるおそれが
ある。

【００６２】これに対して、このクロック信号をデータ
信号線駆動回路又は上記走査信号線駆動回路の端部以
外、例えば、中央部から入力することにより、クロック
信号の配線遅延を抑えることができるので、良好な表示
品位の画像表示装置を実現することが可能となる。

【００６３】また、一般に、画像表示装置のデータ信号
線駆動回路内で、映像信号線は、クロック信号線と同様
に、駆動回路全体における一方の端から他方の端まで伸
延している。このような配線においては、上述したよう
に、信号遅延は配線長の二乗に比例するので、回路内部
での信号遅延が非常に大きくなり、信号波形の波形歪み
やタイミングのずれが発生することが懸念される。上記
データ信号線駆動回路は、クロック信号に同期して映像
信号を取り込むので、映像信号に波形歪みや遅延のバラ
ツキ等の不具合が生じると、映像信号の取り込みタイミ
ングがずれ、そのため、表示画像にも支障が現れる可能
性がある。

【００６４】これに対して、この映像信号をデータ信号
線駆動回路の端部以外、例えば、中央部から入力するこ
とにより、映像信号の配線遅延を抑えることができるの
で、良好な表示品位の画像表示装置を実現することが可
能となる。

【００６５】また、一般に、画像表示装置の表示領域に
相当する長さに亙って、データ信号線駆動回路及び走査
信号線駆動回路が伸延しているので、クロック信号線や
映像信号線などの入力信号の配線長は極めて長くなり、
入力信号の配線遅延や波形歪みも大きくなる傾向にあ
る。

【００６６】従って、データ信号線駆動回路及び走査信
号線駆動回路の少なくとも一方が、画素と同一基板上に
形成されている構成にすると、入力信号の波形歪みや遅
延のバラツキなどを抑えて良好な表示を実現することが
可能となる。

【００６７】また、この場合には、表示を行うための画
素と、画素を駆動するためのデータ信号線駆動回路及び
走査信号線駆動回路を、同一基板上に同一工程で製造す
ることができるので、製造費用や実装費用の低減と、実
装良品率の向上を図ることが可能となる。

【００６８】また、画素、データ信号線駆動回路、及び
走査信号線駆動回路に接続され表示動作を行う能動素子
が、多結晶シリコン薄膜トランジスタである構成にする
と、非晶質シリコン薄膜トランジスタに較べて、極めて
駆動力の高い特性が得られる。加えて、画素、データ信
号線駆動回路、及び走査信号線駆動回路を、容易に同一
基板上に形成することができる。

【００６９】また、多結晶シリコン薄膜トランジスタ
は、単結晶シリコントランジスタに較べて、駆動力が１
桁〜２桁程小さいため、これを用いてデータ信号線駆動
回路を構成する場合には、トランジスタのサイズを大き
くする必要がある。その結果、信号配線の負荷容量も大
きくなり、信号線の遅延や波形歪みも大きくなる傾向に
あるので、上述した本発明の半導体集積回路の構成をと
ることによる作用効果が期待できる。

【００７０】また、上記能動素子が、ガラス基板上に、
６００℃以下のプロセス温度で形成される構成にする
と、歪み点温度は低いが、安価でかつ大型化の容易なガ
ラスを基板として用いることができるので、大型の画像
表示装置の製造費用を低減することが可能となる。

【００７１】

【発明の実施の形態】以下に、本発明の実施の形態を図
面に基づいて具体的に説明する。

【００７２】（実施形態１）図１に、本発明の実施形態
１による半導体集積回路の構成例を示す。

【００７３】この半導体集積回路は、一方向に配列され
た複数のユニット回路を有する半導体集積回路におい
て、ユニット回路に共通の入力信号が、列をなす複数の
ユニット回路の列の端部以外の位置から入力されてなる
ものである。

【００７４】具体的には、この半導体集積回路は、例え
ば、図１に示すように、複数のユニット回路ＵＡ及びＵ
Ｂにより構成されており、各ユニット回路ＵＡ，ＵＢ
は、それぞれ横方向に配列されている。また、入力信号
ＩＮＡ，ＩＮＢは、列をなすユニット回路ＵＡ，ＵＢで
構成される半導体集積回路の中央部分から入力されてお
り、入力信号配線の実質的な長さは、図１１に示す従来
構成の場合の約１／２となっている。

【００７５】図２に示すように、入力信号の実質的な配
線長Ｌがほぼ１／２になると、配線抵抗Ｒ及び配線容量
Ｃもそれぞれ約１／２となり、その積である時定数は約
１／４となり、配線遅延が非常に小さくなることを表し
ている。従って、入力信号の波形歪みやタイミングずれ
などの問題が回避されるので、安定した回路動作を実現
することができる。

【００７６】このとき、図１に示すように、入力信号Ｉ
ＮＡの配線は、２つのユニット回路ＵＡの間を通しても
よい。また、ユニット回路ＵＡを構成する配線層以外の
導電層を、ユニット回路ＵＡの上に設け、この導電層を
介して入力信号が入力される構成としてもよい。この場
合には、ユニット回路と配線に関するレイアウト上の制
約がなくなる。

【００７７】また、図３に示すように、入力信号の配線
が、共通配線の複数の箇所に接続される構成とし、入力
信号が複数の箇所からユニット回路に入力されるように
してもよく、図３では入力信号の配線が２箇所に接続さ
れる例を示している。この場合には、より低い抵抗で入
力端子とユニット回路を接続することができ、入力信号
の波形歪みや遅延を抑えることができる。

【００７８】尚、この実施形態１について述べた内容
は、以下で説明する全ての他の実施形態においても、同
様に適用される。

【００７９】（実施形態２）図４に、本発明の実施形態
２による画像表示装置のデータ信号線駆動回路の構成例
を示す。

【００８０】ここで、この画像表示装置は、アクティブ
・マトリクス型画像表示装置であって、列方向に複数配
列されたデータ信号線と、行方向に複数配列された走査
信号線と、データ信号線と走査信号線とに囲まれマトリ
クス状に配列された複数の画素と、データ信号線に映像
データを供給するデータ信号線駆動回路と、走査信号線
に走査信号を供給する走査信号線駆動回路と、画素、デ
ータ信号線駆動回路、及び走査信号線駆動回路に接続さ
れ表示動作を行う能動素子とを備えており、少なくとも
データ信号線駆動回路が、上記実施形態１による半導体
集積回路からなる。

【００８１】具体的には、このデータ信号線駆動回路
は、例えば、図１３に示した液晶表示装置の一部を構成
する回路であって、図４に示すように、シフトレジスタ
回路とロジック回路、アナログスイッチＡＳなどから構
成されており、シフトレジスタ回路を構成する全てのラ
ッチ回路ＬＡＴにクロック信号ＳＣＫが入力され、又全
てのアナログスイッチＡＳに映像信号ＤＡＴが供給され
ている。ここで、クロック信号ＳＣＫ及び映像信号ＤＡ
Ｔは、外部から駆動回路のほぼ中央部分に入力されてい
るため、実質的な入力信号の配線長は、データ信号線駆
動回路の全幅の約１／２となっている。

【００８２】従って、これらの信号線の波形歪みや遅延
は、入力信号を駆動回路の一端から入力した場合の約１
／４となるので、映像信号ＤＡＴをデータ信号線ＳＬへ
書き込むタイミングを、従来に較べて極めて高精度に制
御することが可能となる。その結果、高品位画像を表示
できる液晶表示装置を実現することができる。

【００８３】（実施形態３）図５に、本発明の実施形態
３による画像表示装置の走査信号線駆動回路の構成例を
示す。

【００８４】この画像表示装置は、上記実施形態２と同
様のアクティブ・マトリクス型画像表示装置において、
少なくとも走査信号線駆動回路が、上記実施形態１によ
る半導体集積回路からなる。

【００８５】具体的には、この走査信号線駆動回路は、
例えば、図１３に示した液晶表示装置の一部を構成する
回路であって、図５に示すように、シフトレジスタ回路
とロジック回路などから構成されており、シフトレジス
タ回路を構成する全てのラッチ回路ＬＡＴにクロック信
号ＧＣＫが入力され、又全てのロジック回路にパルス制
御信号ＧＰＳが供給されている。ここで、クロック信号
ＧＣＫ及びパルス制御信号ＧＰＳは、外部から駆動回路
のほぼ中央部分に入力されているため、実質的な入力信
号の配線長は、走査信号線駆動回路の全幅の約１／２と
なっている。

【００８６】従って、これらの信号線の波形歪みや遅延
は、入力信号を駆動回路の一端から入力した場合の約１
／４となるので、走査信号ＧＬのタイミングを、従来に
較べて極めて高精度に制御することが可能となる。その
結果、高品位画像を表示できる液晶表示装置を実現する
ことができる。

【００８７】（実施形態４）図６に、本発明の実施形態
４による画像表示装置の構成例を示す。尚、図６では、
図１７に示した駆動回路を一体形成した液晶表示装置に
おける配線及び入力端子の位置を表している。

【００８８】この液晶表示装置は、図６に示すように、
入力端子ＩＮ６が液晶表示装置の上部にあるデータ信号
線駆動回路ＳＤ側に配置されており、データ信号線駆動
回路ＳＤについては、入力信号が駆動回路ＳＤのほぼ中
央部から入力されている。また、走査信号線駆動回路Ｇ
Ｄについては、入力信号が駆動回路ＧＤの一端（図６で
は上側）から入力されている。

【００８９】本実施形態４では、図６に示すように、各
駆動回路の幅が表示領域の縦横の幅にほぼ一致するの
で、信号遅延の影響が懸念されるが、データ信号線駆動
回路ＳＤに対する入力信号を駆動回路ＳＤのほぼ中央部
から入力する構成をとることにより、データ信号線駆動
回路ＳＤに対する入力信号の波形歪みやタイミングずれ
が大幅に改善されるため、極めて高品位の画像表示を実
現することができる。

【００９０】（実施形態５）図７に、本発明の実施形態
５による液晶表示装置の構成例を示す。尚、図７では、
図１７に示した駆動回路を一体形成した液晶表示装置に
おける配線及び入力端子の位置を表している。

【００９１】この液晶表示装置は、図７に示すように、
入力端子ＩＮ７が、液晶表示装置の左部にある走査信号
線駆動回路ＧＤ側に配置されており、走査信号線駆動回
路ＧＤについては、入力信号が駆動回路ＧＤのほぼ中央
部から入力されている。また、データ信号線駆動回路Ｓ
Ｄについては、入力信号が駆動回路ＳＤの一端（図７で
は左側）から入力されている。

【００９２】本実施形態５では、図７に示すように、上
記実施形態４の場合と同様に、各駆動回路の幅が表示領
域の縦横の幅にほぼ一致するので、信号遅延の影響が懸
念されるが、走査信号線駆動回路ＧＤに対する入力信号
を駆動回路ＧＤのほぼ中央部から入力する構成をとるこ
とにより、走査信号線駆動回路ＧＤに対する入力信号の
波形歪みやタイミングずれが大幅に改善されるため、極
めて高品位の画像表示を実現することができる。

【００９３】（実施形態６）図８に、本発明の実施形態
６による液晶表示装置の構成例を示す。尚、図８では、
図１７に示した駆動回路を一体形成した液晶表示装置に
おける配線及び入力端子の位置を表している。

【００９４】この液晶表示装置は、図８に示すように、
入力端子ＩＮ８が、液晶表示装置の左部にある走査信号
線駆動回路ＧＤ側に配置されており、走査信号線駆動回
路については、入力信号が駆動回路ＧＤのほぼ中央部か
ら入力されている。また、データ信号線駆動回路ＳＤに
ついても、入力信号が駆動回路ＳＤのほぼ中央部から入
力されている。

【００９５】本実施形態６では、図８に示すように、上
記実施形態４及び実施形態５場合と同様に、各駆動回路
の幅が表示領域の縦横の幅にほぼ一致するので、信号遅
延の影響が懸念されるが、データ信号線駆動回路ＳＤ及
び走査信号線駆動回路ＧＤの両方に対する入力信号を、
それぞれの駆動回路ＳＤ及び駆動回路ＧＤのほぼ中央部
から入力する構成をとることにより、データ信号線駆動
回路及び走査信号線駆動回路の両方に対する入力信号の
波形歪みやタイミングずれが大幅に改善されるため、極
めて高品位の画像表示を実現することができる。

【００９６】（実施形態７）本発明の実施形態７による
画像表示装置は、画素、データ信号線駆動回路、及び走
査信号線駆動回路に接続され表示動作を行う能動素子と
して多結晶シリコン薄膜トランジスタを用いるものであ
る。

【００９７】図９に、この多結晶シリコン薄膜トランジ
スタの断面構造の一例を示す。

【００９８】この多結晶シリコン薄膜トランジスタは、
図９に示すように、順スタガー（トップゲート）構造の
ものであって、具体的には、表面にシリコン酸化物等が
形成された絶縁性基板１０１上に、多結晶シリコン薄膜
の活性層１０３’が形成されている。この活性層１０
３’を覆うように、シリコン酸化物等からなるゲート絶
縁膜１０４が形成され、活性層１０３’のゲート領域１
０８に対応する位置のゲート絶縁膜１０４上にはアルミ
ニウム等からなるゲート電極１０５が形成されている。
更に、その上に二酸化シリコン又は窒化シリコン等から
なる層間絶縁膜１０９が堆積され、この層間絶縁膜１０
９にコンタクトホール１１０を介してソース・ドレイン
領域１０６、１０７に接続されるアルミニウム等からな
る金属配線１１１が形成されている。

【００９９】尚、本発明の多結晶シリコン薄膜トランジ
スタは、順スタガー（トップゲート）構造のものに限る
ものではなく、逆スタガー構造等の他の構造のものであ
ってよい。

【０１００】このような多結晶シリコン薄膜トランジス
タを用いることによって、実用的な駆動能力を有する走
査信号線駆動回路及びデータ信号線駆動回路を、画素ア
レイと同一基板上にほぼ同一の製造工程で構成すること
ができる。

【０１０１】図１０に、図９に示す本発明に係る画像表
示装置を構成する多結晶シリコン薄膜トラシジスタの製
造工程の一例を示しており、ここでは、摂氏６００℃以
下で多結晶シリコン薄膜トランジスタを形成するときの
製造プロセスについて、簡単に説明する。

【０１０２】まず、図１０（ａ）に示すガラス基板１０
１上に、図１０（ｂ）に示すように非晶質シリコン薄膜
１０２を堆積した後、図１０（ｃ）に示すようにエキシ
マレーザを照射して多結晶シリコン薄膜１０３を形成す
る。次に、図１０（ｄ）に示すように、この多結晶シリ
コン薄膜１０３を所望の形状の活性領域１０３’にパタ
ーニングした後、図１０（ｅ）に示すように、多結晶シ
リコン薄膜の活性領域１０３’を覆うように、二酸化シ
リコン等からなるゲート絶縁膜１０４を形成する。次
に、図１０（ｆ）に示すように、多結晶シリコン薄膜の
各活性領域１０３’におけるゲート領域１０８に対応す
る位置のゲート絶縁膜１０４上に薄膜トランジスタのゲ
ート電極１０５をアルミニウム等で形成する。

【０１０３】次に、薄膜トランジスタのソース・ドレイ
ン領域における、ｎ型領域１０６には図１０（ｇ）に示
すように不純物としてリンＰを注入し、他方、ｐ型領域
１０７には図１０（ｈ）に示すように不純物としてホウ
素Ｂを注入する。その後、図１０（ｉ）に示すように、
この基板上に二酸化シリコン又は窒化シリコン等からな
る層間絶縁膜１０９を堆積し、図１０（ｊ）に示すよう
に、この層間絶縁膜１０９にコンタクトホール１１０を
開口した後、このコンタクトホール１１０を介してソー
ス・ドレイン領域１０６、１０７に接続されるアルミニ
ウム等からなる金属配線１１１を形成する。上記した各
プロセスの中でプロセス温度が最も高い工程は、ゲート
絶縁膜１０４形成時の６００℃であるので、絶縁性基板
１０１として、例えば、米国コーニング社の１７３ガラ
ス等の高耐熱性ガラスが使用できる。

【０１０４】尚、透過型液晶表示装置の場合には、この
後に別の層間絶縁膜を介して、透明電極を形成する。ま
た、反射型液晶表示装置の場合には、この後に別の層間
絶縁膜を介して、反射電極を形成する。

【０１０５】ここで、図１０に示すような製造工程で、
多結晶シリコン薄膜トランジスタを、摂氏６００度以下
で形成することにより、絶縁性基板として安価で大面積
のガラス基板を用いることができるようになるので、画
像表示装置の低価格化と大面積化が実現される。

【０１０６】尚、本発明は、上述した各実施形態に限定
されるものではなく、例えば、上記した各実施形態の組
み合わせ等からなる他の構成としてもよく、他の半導体
集積回路や他の画像表示装置についても適用することが
できる。

【０１０７】例えば、上記の実施形態４〜実施形態７で
は、データ信号線駆動回路及び走査信号線駆動回路が、
共に画素と同一基板上に形成される例を用いて説明した
が、本発明はこれに限定されるものではなく、データ信
号線駆動回路及び走査信号線駆動回路の少なくとも一方
が、画素と同一基板上に形成されている構成としてもよ
い。

【０１０８】

【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、回路内部での信号配線長を実質的に短
くすることができるので、信号遅延や波形歪みなどの悪
影響を低減することが可能となり、安定した回路動作を
実現することができる。

【０１０９】また、本集積回路を画像表示装置に適用し
た場合には、映像信号の取り込みタイミングなどを高精
度に制御することができるので、高品位の映像表示が可
能な画像表示装置を実現することができる。

【０１１０】特に、多結晶シリコン薄膜トランジスタを
用いて、走査信号線駆動回路及びデータ信号線駆動回路
を画素と同一基板上に形成する場合には、走査信号線駆
動回路及びデータ信号線駆動回路は、画像表示装置の辺
方向に広く分散配置されているので、クロック信号線や
映像信号線の遅延が大きくなるので、本発明の半導体集
積回路を採用することによりもたらされる効果は極めて
大きくなる。

【０１１１】また、この場合には、画素、データ信号線
駆動回路及び走査信号線駆動回路を、同一基板上に同一
工程で製造することができるので、製造費用や実装費用
の低減と、実装良品率の向上を図ることができる。

【０１１２】また、上記能動素子を、ガラス基板上に、
６００℃以下のプロセス温度で形成される構成にする
と、歪み点温度は低いが、安価でかつ大型化の容易なガ
ラスを基板として用いることができるので、大型の画像
表示装置の製造費用を低減することができる。

【０１１３】加えて、本発明の半導体集積回路によれ
ば、回路内部での信号遅延が小さくなるので、その分だ
け、外部インターフェース等の外部回路の駆動力を小さ
くしても正常な動作が行われる。従って、この場合に
は、外部回路の消費電力を削減することができると共
に、駆動力の小さい安価な回路を用いることができるの
で、システムの費用を低減する上でも有効である。

【０１１４】また、同程度の信号遅延を実現しようとす
る場合には、配線容量が一定と仮定すると、配線抵抗を
４倍にしてもよいことになり、配線幅の削減による回路
面積の縮小や、配線膜厚の削減による製造プロセスの簡
素化等を図ることができる。

【０１１５】更に、入力信号の配線をユニット回路間に
設ける構成にすると、半導体集積回路を構成するユニッ
ト回路の配置や動作に支障を与えることなく、信号を入
力することができる。

【０１１６】また、入力信号の配線を、共通配線の複数
の箇所に接続する構成にすると、配線抵抗を低減するこ
とができるので、半導体集積回路全体としての信号の波
形歪みや遅延を小さくすることができる。

【０１１７】また、入力信号を、ユニット回路を構成す
る配線層以外の導電層を介して入力する構成にすると、
レイアウト上、ユニット回路の間に配線を設けるだけの
スペースがない場合においても、ユニット回路の一部と
重なるような形で配線を設けることができるので、レイ
アウトの制約を受けることなく、信号を入力することが
できる。

【図面の簡単な説明】

【図１】本発明の実施形態１による半導体集積回路の構
成例を示すブロック図である。

【図２】図１に示す半導体集積回路による効果を説明す
るための図である。

【図３】本発明の実施形態１による半導体集積回路の他
の構成例を示すブロック図である。

【図４】本発明の実施形態２による画像表示装置を構成
するデータ信号線駆動回路の構成例を示す図である。

【図５】本発明の実施形態３による画像表示装置を構成
する走査信号線駆動回路の構成例を示す図である。

【図６】本発明の実施形態４による画像表示装置の構成
例を示す図である。

【図７】本発明の実施形態５による画像表示装置の構成
例を示す図である。

【図８】本発明の実施形態６による画像表示装置の構成
例を示す図である。

【図９】本発明に係る画像表示装置を構成する多結晶シ
リコン薄膜トランジスタの断面構造の一例を示す図であ
る。

【図１０】図９に示す多結晶シリコン薄膜トランジスタ
の製造工程の一例を示す図である。

【図１１】従来の半導体集積回路の構成例を示すブロッ
ク図である。

【図１２】従来の半導体集積回路の他の構成例を示すブ
ロック図である。

【図１３】従来の液晶表示装置の構成例を示すブロック
図である。

【図１４】図１３に示す液晶表示装置の画素の構成例を
示す図である。

【図１５】図１３に示す液晶表示装置を構成するデータ
信号線駆動回路の構成例を示す回路図である。

【図１６】図１３に示す液晶表示装置を構成する走査信
号線駆動回路の構成例を示す回路図である。

【図１７】従来の液晶表示装置の他の構成例を示すブロ
ック図である。

【図１８】入力信号の配線遅延を説明するための図であ
る。

【符号の説明】

ＩＮＡ，ＩＮＢ，ＩＮ 入力信号 ＩＮ６，ＩＮ７，ＩＮ８ 入力端子 ＵＡ，ＵＢ ユニット回路 ＳＤ データ信号線駆動回路 ＧＤ 走査信号線駆動回路 ＡＲＹ 画素アレイ ＰＩＸ 画素 ＬＡＴ ラッチ回路 ＡＳ アナログスイッチ ＳＬ データ信号線 ＧＬ 走査信号線 ＤＡＴ 映像信号線 ＳＳＰ，ＧＳＰ 開始信号 ＧＰＳ パルス制御信号 ＳＣＫ，ＧＣＫ クロック信号 ＣＬ 液晶容量 ＣＳ 補助容量 ＳＷ 画素スイッチ（トランジスタ） ＶＳＨ，ＶＧＨ 電源端子 ＶＳＬ，ＶＧＬ 接地端子 ＶＧＥＮ 電源回路 ＣＴＬ タイミング回路，コントロール回路 ＳＵＢ 基板 ＣＯＭ コモン端子 １０１ ガラス基板 １０２ 非晶質シリコン薄膜 １０３，１０３’ 多結晶シリコン薄膜 １０４ ゲート絶縁膜 １０５ ゲート電極 １０６ ｎ型領域 １０７ ｐ型領域 １０８ ゲート領域 １０９層間絶縁膜 １１０ コンタクトホール １１１ 金属配線

フロントページの続き (72)発明者 グラハム ケインズ イギリス国 オーエックス４ ４ジーエイ オックスフォード， オックスフォード サイエンスパーク エドモンドハリーロー ド， シャープヨーロッパ研究所内 (72)発明者 山下 英彦 イギリス国 オーエックス４ ４ジーエイ オックスフォード， オックスフォード サイエンスパーク エドモンドハリーロー ド， シャープヨーロッパ研究所内 Ｆターム(参考） 2H092 JA25 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB38 JB51 JB56 JB61 NA13 NA25 NA27 NA29 PA06 2H093 NA16 NA79 NC16 NC34 ND05 ND09 ND10 ND15 ND32 ND34 ND36 NE07

Claims (10)

【特許請求の範囲】
1. 【請求項１】 一方向に配列された複数のユニット回路
   を有する半導体集積回路において、該ユニット回路に共
   通の入力信号が、列をなす複数の該ユニット回路の列の
   端部以外の位置から入力されてなる半導体集積回路。
2. 【請求項２】 前記入力信号の配線が、前記ユニット回
   路の間に設けられてなる請求項１記載の半導体集積回
   路。
3. 【請求項３】 前記入力信号の配線が、共通配線の複数
   の箇所に接続されてなる請求項１記載の半導体集積回
   路。
4. 【請求項４】 前記入力信号が、前記ユニット回路を構
   成する配線層以外の導電層を介して入力される請求項１
   記載の半導体集積回路。
5. 【請求項５】 列方向に複数配列されたデータ信号線
   と、行方向に複数配列された走査信号線と、該データ信
   号線と該走査信号線とに囲まれマトリクス状に配列され
   た複数の画素と、該データ信号線に映像データを供給す
   るデータ信号線駆動回路と、該走査信号線に走査信号を
   供給する走査信号線駆動回路と、該画素、該データ信号
   線駆動回路、及び該走査信号線駆動回路に接続され表示
   動作を行う能動素子とを備えたアクティブ・マトリクス
   型画像表示装置において、 該データ信号線駆動回路及び該走査信号線駆動回路の少
   なくとも一方が、請求項１〜請求項４のいずれかに記載
   の半導体集積回路からなる画像表示装置。
6. 【請求項６】 前記入力信号が、前記データ信号線駆動
   回路又は前記走査信号線駆動回路に入力されるクロック
   信号である請求項５記載の画像表示装置。
7. 【請求項７】 前記入力信号が、前記データ信号線駆動
   回路に入力される映像信号である請求項５記載の画像表
   示装置。
8. 【請求項８】 前記データ信号線駆動回路及び前記走査
   信号線駆動回路の少なくとも一方が、前記画素と同一基
   板上に形成されてなる請求項５〜請求項７のいずれかに
   記載の画像表示装置。
9. 【請求項９】 前記能動素子が、多結晶シリコン薄膜ト
   ランジスタである請求項５〜請求項８のいずれかに記載
   の画像表示装置。
10. 【請求項１０】 前記能動素子が、ガラス基板上に６０
    ０℃以下のプロセス温度で形成されてなる請求項５〜請
    求項８のいずれかに記載の画像表示装置。