JP2000156686A - セルバッファ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 不正長セルを入力しても、常にセル先頭から
セル単位にデータを読み出すことを可能にし、更に、不
正長セルだけを取り除いてそれ以外の正常セルを失うこ
となく次段の回路に送出することが、簡単な回路構成で
可能となるセルバッファ制御回路を提供する。 【解決手段】 ＡＴＭセルを、ＦＩＦＯメモリに書き込
み、セル単位に読み出してから出力するセルバッファ制
御回路において、入力セルのセル長に基づいて正常セル
か不正長セルかを判断し出力を制御するセル長判定回路
１１を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、セルバッファ制
御回路に関し、特に、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕ
ｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期伝送モード）
通信装置において、ＡＴＭセル多重・分離、速度変換及
び信号のフォーマット変換を行うセルバッファ制御回路
に関する。

【０００２】

【従来の技術】従来、ＡＴＭ通信装置において、ＡＴＭ
セル多重・分離、速度変換及び信号のフォーマット変換
を行う場合、セルバッファ制御回路を使用している。こ
のセルバッファ制御回路は、単に、ＦＩＦＯ（ｆｉｒｓ
ｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ：先入れ先出し）メモリ
を用い、メモリが一杯になったことを示すＦＩＦＯメモ
リのＦＵＬＬフラグ信号、及びメモリが空になったこと
を示すＥＭＰＴＹフラグ信号を用いて、バッファの書込
及び読出制御を行っていた。

【０００３】ＡＴＭセルは固定長であるので、ＦＩＦＯ
メモリの書込及び読出制御はセルデータ単位で行うが、
装置に何らかの異常があり、書き込み途中や読み出し途
中にクロック抜け等の障害が生じると、余分なデータが
ＦＩＦＯメモリに書き込まれたり、或いはデータの一部
が書き込まれないということがある。つまり、不正な長
さを持つセルがＦＩＦＯメモリに書き込まれてしまう。

【０００４】上述した制御手法では、不正な長さのセル
が書き込まれると、セル先頭からセル単位にデータを読
み出すことができなくなり、この状態から自立復旧する
ことができない。従って、後段のＡＴＭセル単位の処理
装置で正しい処理を行うことができなくなる。

【０００５】そこで、セル先頭からセル単位にデータを
読み出すことができなくなることに対応して、例えば、
特開平９−９８１６８号公報に開示されたＡＴＭセル
フォーマット変換回路、或いは特開平９−２８４２９３
号公報に開示されたセルバッファ制御方式が提案され
ている。

【０００６】ＡＴＭセルフォーマット変換回路によ
り、セル先頭表示ビット生成回路で生成したデータは、
ＡＴＭセルの先頭データと同時にセルフォーマット変換
用メモリの同じアドレスに書込まれる。１セルバイトカ
ウンタ及びセル先頭一致検出回路は、セルフォーマット
変換用メモリからＡＴＭセルデータと共に読み出される
セル先頭表示ビットが正しく１セル間隔で来ているかど
うかの検出を行う。セル先頭一致検出回路は、正しく１
セル間隔で来ていなければ、位相ずれアラームをリセッ
ト制御回路に発出する。リセット制御回路は、位相ずれ
アラームが送られて来ると、書込み側アドレスカウンタ
と読出し側アドレスカウンタとバッファリングバイト数
計測カウンタとを再リセットする。

【０００７】セルバッファ制御方式は、ＡＴＭセルの
先頭を示す信号をセルデータと共に蓄積するためのビッ
トを１ビット追加して、セルパルス信号の書込み／読出
しを行うと共に、バッファ内のＡＴＭセルを管理するセ
ルカウンタを用いてバッファの書込／読出制御を行い、
読出しを開始して最初にセルパルス信号が読み出されな
い場合はＦＩＦＯメモリ及びセルカウンタをリセット処
理する手段を有する。

【０００８】即ち、従来のＡＴＭセルフォーマット変
換回路やセルバッファ制御方式では、セルデータ読み
出し時に読み出したデータが正常セル長であるか否かを
確かめ、もし不正長セルの場合には、ＦＩＦＯメモリ等
を初期化することで、不正長セルを廃棄し、再びセル先
頭からセル単位にデータを読み出すことを可能にしてい
る。

【０００９】ところで、これらＡＴＭセルフォーマッ
ト変換回路やセルバッファ制御方式においては、本来
次段の回路に送らなければならない正常セルも失う可能
性がある。これは、不正長セルを検出するとＦＩＦＯメ
モリを初期化してしまうことから、この中に含まれる全
てのデータが失われてしまうためである。つまり、ＦＩ
ＦＯメモリ中に正常セルがあった場合にはそれも失って
しまう。

【００１０】また、不正長セルを次段の回路に送り出し
てしまう。これは、ＦＩＦＯメモリから読み出したセル
が不正長であると判断したときには、既にそのセルデー
タは次段の回路に送られてしまっているためである。

【００１１】これに対し、例えば、特開平１０−１９０
６７２号公報に開示されたセル処理回路が提案されて
いる。セル処理回路は、書き込み側同期信号に応答し
て書き込み側クロックを固定長セルのデータ数分カウン
トしてデータカウント信号を出力するデータカウント回
路と、データカウント信号と書き込み側同期信号とが同
期したときに同期検出信号を出力するＡＮＤ回路と、同
期検出信号と書き込み側同期信号とに応答して書き込み
アドレス信号を出力する書き込み制御回路と、入力セル
を受け書き込みアドレス信号のアドレスに格納する記憶
回路とを有している。

【００１２】このセル処理回路においては、不正長セ
ルをメモリに書き込んだときには、その後に続く正常セ
ルで不正長セルを上書きすることで、正常セルだけを次
段の回路に送出することを可能にした。

【００１３】

【発明が解決しようとする課題】しかしながら、従来の
セル処理回路には、メモリが空のときやメモリが溢れ
たときの書き込み、読み出しアドレス制御回路が別途必
要となる。また、メモリ中の不正長セルが完全に上書き
されるまで、そのセルデータを読み出すことを禁止する
回路が別途必要である。このため、回路構成が非常に複
雑になってしまうことが避けられない。

【００１４】この発明の目的は、不正長セルを入力して
も、常にセル先頭からセル単位にデータを読み出すこと
を可能にし、更に、不正長セルだけを取り除いてそれ以
外の正常セルを失うことなく次段の回路に送出すること
が、簡単な回路構成で可能となるセルバッファ制御回路
を提供することである。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、この発明に係るセルバッファ制御回路は、ＡＴＭセ
ルを、ＦＩＦＯメモリに書き込み、セル単位に読み出し
てから出力するセルバッファ制御回路において、入力セ
ルのセル長に基づいて正常セルか不正長セルかを判断し
出力を制御する制御手段を有することを特徴としてい
る。

【００１６】上記構成を有することにより、ＡＴＭセル
を、ＦＩＦＯメモリに書き込み、セル単位に読み出して
から出力するセルバッファ制御回路において、制御手段
により、入力セルのセル長に基づいて正常セルか不正長
セルかを判断し出力が制御される。これにより、不正長
セルを入力しても、常にセル先頭からセル単位にデータ
を読み出すことを可能にし、更に、不正長セルだけを取
り除いてそれ以外の正常セルを失うことなく次段の回路
に送出することが、簡単な回路構成で可能となる。

【００１７】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００１８】図１は、この発明の実施の形態に係るセル
バッファ制御回路の構成を示すブロック図である。図１
に示すように、セルバッファ制御回路１０は、セル長判
定回路１１、データ用ＦＩＦＯメモリ１２、セル長格納
ＦＩＦＯメモリ１３、セルカウンタ１４、及び不正長セ
ルフィルタ１５を有する。

【００１９】セル長判定回路１１は、入力セルパルスの
間隔、即ち、入力セルデータの長さをカウントする。１
セル分のカウントが終了すると、セル長格納ＦＩＦＯメ
モリ１３にセル長を格納し、セル長判定が完了したこと
をセルカウンタ１４に通知する。

【００２０】データ用ＦＩＦＯメモリ１２は、入力セル
データと入力セルパルスを、入力セルデータと入力セル
パルスに同期したクロック（図示しない）で書き込む。
また、読み出し信号１の立ち上がりで、セルデータとセ
ルパルスを不正長セルフィルタ１５に送出する。

【００２１】セル長格納ＦＩＦＯメモリ１３は、セル長
判定回路１１から送られるセル長１を格納し、読み出し
信号２の立ち上がりで、格納してあるセル長２を不正長
セルフィルタ１５に送出する。

【００２２】セルカウンタ１４は、判定完了通知の立ち
上がりでカウントアップし、読み出し完了信号の立ち上
がりでカウントダウンする、アップダウンカウンタであ
る。

【００２３】不正長セルフィルタ１５は、セルカウント
値が１以上のとき、セル長格納ＦＩＦＯメモリ１３から
セル長を取り出し、セルパルス“１”から数えてセル長
分だけデータ用ＦＩＦＯメモリ１２からセルパルスとセ
ルデータを取り出し、読み出し完了信号をセルカウンタ
１４に送出する。

【００２４】セル長が正常セル長のときには、出力アラ
ームを“０”にし、取り出したセルデータとセルパルス
を、それぞれ出力セルデータ、出力セルパルスとして出
力する。セル長が正常セル長と異なるときには、出力ア
ラームを“１”にし、取り出したセルデータとセルパル
スを廃棄する。

【００２５】図２は、図１のセルバッファ制御回路の入
力側の動作を示すタイミングチャートである。ここで
は、正常セル長を５３バイトとして、入力側（ＦＩＦＯ
メモリの入力まで）の動作について説明する。

【００２６】図２に示すように、データ用ＦＩＦＯメモ
リ１２は、入力セルデータと入力セルパルスを入力側ク
ロックで取り込む。このとき、セル長判定回路１１は、
入力セルパルスの到着間隔を入力側クロックでカウント
し、セル長を求める。１セル分の入力が終わりセル長判
定が完了すると、セル長をセル長格納ＦＩＦＯメモリ１
３に入力すると同時に、セル長の判定が完了したことを
セルカウンタ１４に通知する。

【００２７】セルカウンタ１４は、セル長判定が完了し
て、セルデータ、セルパルスの取り出しが可能なデータ
用ＦＩＦＯメモリ１２中のセル数を、カウントする。

【００２８】図３は、図１のセルバッファ制御回路の出
力側の動作を示すタイミングチャートである。ここで
は、正常セル長を５３バイトとして、出力側（ＦＩＦＯ
メモリの出力から）の動作について説明する。

【００２９】図３に示すように、不正長セルフィルタ１
５は、セルカウンタ１４のセルカウント値を調べ、１以
上ならばセル長格納ＦＩＦＯメモリ１３からセル長を取
り出す。セル長が正常セル長（５３バイト）ならば、デ
ータ用ＦＩＦＯメモリ１２からセルデータとセルパルス
を、セルパルス“１”から数えてセル長分だけ取り出
し、それをそのまま、出力セルデータ、出力セルパルス
として次段の回路に出力する。この出力と共に、読み出
し完了信号をセルカウンタ１４に送出する。

【００３０】セル長格納ＦＩＦＯメモリ１３から取り出
したセル長が正常セル長でない（図３では５１バイト）
場合、データ用ＦＩＦＯメモリ１２からセルデータとセ
ルパルスを、セルパルス“１”から数えてセル長分だけ
取り出し、廃棄する。このとき、出力アラームを“１”
にする。

【００３１】セルデータ、セルパルスの取り出しが完了
したら、再びセルカウンタ１４のセルカウントを調べ、
次のセルの処理を行う。

【００３２】このように、セルバッファ制御回路１０
は、入力セルのセル長を調べ、セルデータ、セルパルス
と合わせて、セル長をＦＩＦＯメモリに格納し、データ
出力の際に、前もって調べておいたセル長を用いて正常
セルか不正長セルかを判断しながら、データの出力とア
ラーム出力を制御する。

【００３３】即ち、入力セルデータと入力セルパルス
は、データ用ＦＩＦＯメモリ１２に入力される（図１参
照）が、このときに、セル長判定回路１１で入力セルパ
ルスの間隔からセル長を求め、セル長格納ＦＩＦＯメモ
リ１３に格納する。また、セルデータとセルパルスを出
力するときに、不正長セルフィルタ１５でセル長を確認
し、正常セルであればそのまま出力し、不正長セルの場
合にはセルパルスとセルデータを廃棄すると共に、アラ
ームを出力する。

【００３４】従って、前段の回路の誤動作によってセル
パルスとセルデータの位相ずれ状態が発生しても、この
位相ずれ状態から自立復旧して、この際に生じる不正長
セルを廃棄し、次段の回路に影響を与えることはない。
また、前段の回路の出力異常をアラームで知ることがで
きる。

【００３５】図４は、この発明の他の実施の形態に係る
セルバッファ制御回路の構成を示すブロック図である。
図４に示すように、セルバッファ制御回路２０は、セル
長格納ＦＩＦＯメモリ１３の代わりに判定結果格納ＦＩ
ＦＯメモリ２１を設ける他は、セルバッファ制御回路１
０と同様の構成を有している。

【００３６】セル長判定回路１１は、入力セルパルスか
らセル長を求め、それが正常セル長か否か判定し、その
判定結果１を、判定結果格納ＦＩＦＯメモリ２１に格納
する。不正長セルフィルタ１５は、セルカウンタ１４の
カウント値が２以上のとき、判定結果格納ＦＩＦＯメモ
リ２１から判定結果２を取り出す。また、セルパルス
“１”から次のセルパルス“１”まで、データ用ＦＩＦ
Ｏメモリ１２からセルデータとセルパルスを取り出す。

【００３７】即ち、判定結果格納ＦＩＦＯメモリ２１
は、セル長判定回路１１から送られる判定結果１を格納
し、読み出し信号２の立ち上がりで、格納してある判定
結果２を不正長セルフィルタ１５に送出する。

【００３８】取り出した判定結果が正常セルでない場合
には、取り出したセルデータとセルパルスを廃棄し、出
力アラームを“１”にする。判定結果が正常セルの場合
には、セルデータとセルパルスを、そのまま出力セルデ
ータ、出力セルパルスとして次段の回路に出力する。

【００３９】この実施の形態の場合、セル長ではなく判
定結果をＦＩＦＯメモリに格納することで、ＦＩＦＯメ
モリに格納されるビット数を小さくすることができる。

【００４０】

【発明の効果】以上説明したように、この発明によれ
ば、ＡＴＭセルを、ＦＩＦＯメモリに書き込み、セル単
位に読み出してから出力するセルバッファ制御回路にお
いて、制御手段により、入力セルのセル長に基づいて正
常セルか不正長セルかを判断し出力が制御されるので、
不正長セルを入力しても、常にセル先頭からセル単位に
データを読み出すことを可能にし、更に、不正長セルだ
けを取り除いてそれ以外の正常セルを失うことなく次段
の回路に送出することが、簡単な回路構成で可能とな
る。

【図面の簡単な説明】

【図１】この発明の実施の形態に係るセルバッファ制御
回路の構成を示すブロック図である。

【図２】図１のセルバッファ制御回路の入力側の動作を
示すタイミングチャートである。

【図３】図１のセルバッファ制御回路の出力側の動作を
示すタイミングチャートである。

【図４】この発明の他の実施の形態に係るセルバッファ
制御回路の構成を示すブロック図である。

【符号の説明】

１０，２０ セルバッファ制御回路 １１ セル長判定回路 １２ データ用ＦＩＦＯメモリ １３ セル長格納ＦＩＦＯメモリ １４ セルカウンタ １５ 不正長セルフィルタ ２１ 判定結果格納ＦＩＦＯメモリ

Claims (6)

【特許請求の範囲】
1. 【請求項１】ＡＴＭセルを、ＦＩＦＯメモリに書き込
   み、セル単位に読み出してから出力するセルバッファ制
   御回路において、 入力セルのセル長に基づいて正常セルか不正長セルかを
   判断し出力を制御する制御手段を有することを特徴とす
   るセルバッファ制御回路。
2. 【請求項２】前記制御手段は、入力セルのセル長を調べ
   るセル長判定手段を有することを特徴とする請求項１に
   記載のセルバッファ制御回路。
3. 【請求項３】前記制御手段は、前記セル長判定手段から
   出力されたセル長に基づき、正常セル長のときは出力を
   許容し、正常セル長以外のときは出力せずに廃棄する不
   正長セルフィルタ手段を有することを特徴とする請求項
   １または２に記載のセルバッファ制御回路。
4. 【請求項４】前記制御手段は、前記セル長判定手段から
   出力されたセル長が正常セル長か否かの判定結果に基づ
   き、正常セル長のときは出力を許容し、正常セル長以外
   のときは出力せずに廃棄する不正長セルフィルタ手段を
   有することを特徴とする請求項１または２に記載のセル
   バッファ制御回路。
5. 【請求項５】ＡＴＭセルを、ＦＩＦＯメモリに書き込
   み、セル単位に読み出してから出力するセルバッファ制
   御回路において、 入力セルパルスの間隔をカウントしてセル長を判定し、
   前記セル長及び判定完了通知を出力するセル長判定回路
   と、 入力セルデータと入力セルパルスを同期したクロックで
   書き込み、読み出し信号の立ち上がりで、セルデータと
   セルパルスを出力するデータ用ＦＩＦＯメモリと、 前記セル長判定回路から入力した前記セル長を格納し、
   読み出し信号の立ち上がりで、格納してある前記セル長
   を出力するセル長格納ＦＩＦＯメモリと、 前記判定完了通知の立ち上がりでカウントアップし、読
   み出し完了信号の立ち上がりでカウントダウンするセル
   カウンタと、 前記セル長が正常セル長のときは、前記データ用ＦＩＦ
   Ｏメモリから取り出したセルデータとセルパルスを、そ
   れぞれ出力セルデータ、出力セルパルスとして出力し、
   前記セル長が正常セル長と異なるときは、取り出したセ
   ルデータとセルパルスを廃棄する不正長セルフィルタと
   を有することを特徴とするセルバッファ制御回路。
6. 【請求項６】前記セル長判定回路に変えて、前記セル長
   が正常セル長か否かの判定結果を格納する判定結果格納
   ＦＩＦＯメモリを有し、 前記不正長セルフィルタは、前記判定結果に基づいて前
   記セルデータと前記セルパルスを出力し或いは廃棄する
   ことを特徴とする請求項５に記載のセルバッファ制御回
   路。